CH619330A5 - - Google Patents
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- 230000005540 biological transmission Effects 0.000 description 30
- 230000003111 delayed effect Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 10
- 230000001934 delay Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000003313 weakening effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000009931 harmful effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 241000283074 Equus asinus Species 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
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Description
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REVENDICATIONS redresseur (48) à deux alternances recevant le signal somme
1. Procédé de transmission de données par un codage des (SS) afin qu'il forme un signal redressé constituant un signal données du côté émetteur et un décodage des données reçue du indicateur d'erreur.
côté récepteur, le procédé assurant la correction d'erreurs de 10. Appareil selon la revendication 2, caractérisé en ce que transmission des données, caractérisé en ce qu'on retarde de 5 le dispositif de transmission (5,6) comprend un multiplexeur de manière successive et asynchrone un courant de données d'en- fréquence (5) ayant une bande de fréquences pour chacun des trée afin d'obtenir au moins trois courants de données d'émis- courants de données d'émission, et en ce que le dispostitif de sion ayant une diversité dans le temps, ces courants étant réception (7,8) comprend un démultiplexeur de fréquence asynchrones par rapport au courant de données d'entrée, en ce ayant une bande de fréquences pour chacun des courants de qu'on transmet les courant de données d'émission, en ce qu'on ni données reçus.
retarde succesivement les courants de données reçus afin de 11. Appareil selon la revendication 2, caractérisé en ce qu'il supprimer leur diversité dans le temps et d'obtenir au moins comprend des moyens destinés à changer le nombre des trois courants en phase de données, en ce qu'on additionne les courants de données d'émission et des courants de données courant somme de données avec un seuil pour former un reçus.
courant de données de sortie. î s
2. Appareil pour la mise en oeuvre du procédé selon la 12- Appareil selon la revendication 2, dans lequel le codeur revendication 1, caractérisé en ce qu'il comprend un codeur de W f°rme n courants de données d émission et le décodeur (9) données (4) recevant un courant de données d'entrée (SDÌ) et forme n courants de données en phase, n étant un nombre entier comprenant des moyens (21-1,... 21-6) destinés à retarder le é8al ou supérieur à trois, caractérisé en ce que le codeur (4) courants de données d'entrée pour former au moins troîs 20 comPrenc^n—1 circuits de retard (21—,... 21 (N)), constituant courants de données d'émission (DT0, DT1,... DT6) présen- lesdits moyens destinés à retarder le courants de données d entant une diversité dans le temps et un débit de données supé- tr®e montés en série et appliquant chacun le même premier Heure au débit des données d'entrée, et étant asynchrones par retard>et en ce <lue le décodeur (9) comprend n-1 circuits de rapport au courant de données d'entrée, un dispositif (5,6) de retard (24—0,... 24-(N-l) ), constituant lesdits moyens desti-transmission des courants de données d'émission, un dispositif 25 n®s a retarder les courants de données reçus, appliquant chacun (7,8) de réception des courants transmis de données d'émission, UI1 retard différent, les retards desdits circuits de retard du et un décodeur de données (9) comprenant des moyens décodeur étant égaux respectivement à n—1,... 1 fois le pre-
(24-0,... 24—5) destinés à retarder les courants de données m'er retard.
reçus pour former au moins trois courants de données (D0, 13. Appareil selon la revendication 12, dans lequel le codeur
Dl,... D6) en phase ayant un débit de données supérieur au 30 (f) forme n courant de données d émission présentant une débit des données d'entrées (DT0, DT1,... DT6), un dispositif diversité dans le temps augmentant dans un ordre donné, carac-
d'addition des courants de données en phase afin de former un térisé en ce que le dispositif de transmission (5,6) comprend un courant somme de données (SS), et un dispositif (40) de compa- multiplexeur de fréquence (5) ayant n bandes de fréquences raison du courant somme à un seuil, ce dernier dispositif (40) augmentant dans le même ordre, en ce que le dispositif de fournissant le courant de données de sortie (SDO). 15 réception (7,8) comprend un démultiplexeur de fréquence (8)
ayant n bandes de fréquences augmentantes qui sont les mêmes
3. Appareil selon la revendication 2, caractérisé en ce que le que œnes des bandes du multiplexeur (5), et en ce qu'il com-codeur (4) compred au moins deux circuits à retard (21—1,... prend des moyens reliant les courants de données d'émission 21-6), constituant lesdits moyens destinés à retarder le courant aux bandes de fréquence du multiplexeur (5) dans un ordre de de données d'entrée (SDI) pour former les courants de données connexion différent dudit ordre donné, et des moyens reliant les d'émission (DT0, DT1,... DT6), et en ce que le décodeur (9) bandes de fréquence du démultiplexeur (8) aux courants de comprend au moins deux circuits à retard (24-0,... 24-5), données reçus dans ledit ordre différent de l'ordre donné, constituant lesdits moyens destinés à retarder les courants de 14. Appareil selon la revendication 13, caractérisé en ce données reçus (DR^, DR1, ... DR6) pour former les courants qU'ii comprend des moyens modifiant le nombre n des courants en phase de données (D0, Dl... D6). de données d'émission et des courants de données reçus.
4. Appareil selon la revendication 3, caractérisé en ce que les circuits de retard (21—1,... 21-6 ; 24-0,... 24—5) com-
prennent chacun plusieurs étages de registre à décalage commandé par impulsions. L'invention a pour objet un procédé de transmission de
5. Appareil selon la revendication 4, caractérisé en ce que le ^ données par un codage des données du côté émetteur et un codeur (4) et le décodeur (9) comprennent chacun une horloge décodage des données reçues de côté récepteur, le procédé (20; 23) destinée à faire progresser les circuits de retard assurant la correction d'erreurs de transmission des données, (21—1,... 21-6; 24-0 ... 24-5) respectifs. ainsi qu'un appareil pour la mise en œuvre de ce procédé.
6. Appareil selon la revendication 5, caractérisé en ce que L'invention est particulièrement utile dans les circuits radio-les horloges (20; 23) du codeur (4) et du décodeur (9) compren- électriques à haute fréquence avec diffusion troposphérique. nent un dispositif destiné à faire progresser les étages de registre
à décalage à la vitesse du débit des données du codeur (4) et du . L affaiblissement des signaux, le bruit sous forme d'impul-
décodeur (9) respectivement. si°ns et les mterferences ont des effets nuisibles qu'on rencontre
7. Appareil selon la revendication 6, caractérisé en ce qu'il souvent dans de nombreux circuits de transmission. En présence comprend un dispositif destiné à fixer les débits de données du df œs effets>la 1uallte de la transmission se détérioré et on codeur (4) et du décodeur (9) à une valeur sensiblement égale à 60 observe une augmentation de la fréquence des erreurs de trans-20 fois celle du débit des données d'entrée. nusslon- *** circults radio-électnques utilises pour la transmis-
8. Appareil selon la revendication 2, caractérisé en ce qu'il SIon d'information des télé-imprimeurs sont particulièrement comprend plusieurs comparateurs (37) individuels de canal, suJets a œs ®ffets nuisibles. L information radio-electnque destinés à comparer les courants en phase de données (D0, transmise a des téléprimeurs est par exemple émise a un Dl,... D6) au courant de sortie de données (SDO). 65 deblTl 1U1 Pfut peindre 75 bits par seconde (baud).
- - - - - — La qualité d un circuit de transmission est souvent mesurée
9. Appareil selon la revendication 2, caractérisé en ce qu'il d'après son taux d'erreur de caractères (CER). Ce taux repré-comprend un détecteur de taux d'erreur (34) comportant un sente le pourcentage de caractères erronés reçus par rapport au
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nombre total de caractères émis pendant une période déterminée.
Les procédés connus destinés à améliorer le fonctionnement des circuits de transmission de données utilisent de nombreuses formes différentes de redondance pour la correction des erreurs directes ou de transmission. Des systèmes à diversité, mettant en œuvre une diversité dans l'espace, de polarisation, de fréquence ou dans le temps, sont déjà connus sous une forme ou sous une autre.
L'expression «diversité dans le temps» désigne en général une transmission synchrone moyenne des données deux fois avec un retard entre les deux transmissions. Chaque bit reçu de données est comparé à un bit correspondant retardé. Dans ces systèmes, une opération synchrone est nécessaire à l'identification de chaque bit. Le fonctionnement synchrone a pour caractéristiques indésirables de dépendre du débit des données de transmission. Un changement du débit de données nécessite un changement correspondant de la commande synchrone dans l'appareil d'émission et de réception. Si on note une différence entre les bits à la suite d'une comparaison de bits, une erreur est ainsi identifiée. Lors d'une telle identification, un des bits de données, par exemple le premier émis, est celui qui est choisi pour l'utilisation réelle.
L'article de L.E. Zegers «Error Control in Telephone Channels By Means of Time Diversity» the Philips Research Report, volume 22, juin 1967 décrit un système à diversité dans le temps de ce type.
On a aussi appliqué l'expression «diversité dans le temps» à des systèmes dans lesquels les bits de données sont divisés dans le temps, la moitié de chaque bit étant émise à une fréquence et l'autre moitié à une autre fréquence.
La qualité des caractéristiques données par les systèmes connus à diversité n'est pas totalement satisfaisante surtout lorsque les effets de la perte des signaux, du bruit ou des interférences ont une durée qui peut atteindre plusieurs secondes. En conséquence, un procédé et un appareil perfectionnés et économiques, permettant l'amélioration de la transmission et la réduction du faux d'erreur de caractères dans les circuits d'émission, sont donc nécessaires.
Le procédé et l'appareil selon l'invention se distinguent par les particularités mentionnées dans les parties caractérisantes des revendications 1 et 2 respectivement.
Dans une forme d'exécution avantageuse de l'appareil de l'invention, le codeur de l'émetteur comprend au moins deux circuits destinés à retarder le courant de données d'entrée. Les circuits de retard sont par exemple des étages de registre à décalage qui font avancer le courant de données d'entrée sous la commande d'une horloge de codeur. Le courant de données d'entrée constitue un premier courant de données d'émetteur. Le signal de sortie du premier étage de registre à décalage constitue un second courant de données d'émetteur qui est retardé. Ce second courant est transmis à son tour à un second étage de registre à décalage et il est retardé et forme ainsi un troisième courant de données d'émetteur. On obtient N courants de données d'émetteur ayant des retards de plus en plus grands avec N étages de registre à décalage.
La fréquence de l'horloge de codeur est choisie à une valeur correspondant à au moins 20 fois le débit des données (baud) du courant de données d'entrée. Des fréquences d'horloge de codeur plus faibles tendent à faire apparaître un nombre croissant d'erreurs. Une horloge asynchrone de codeur paraît avantageuse dans la mesure où elle permet le fonctionnement sans modification des nombreux débits différents des données, mais on peut aussi utiliser des horloges synchrones.
Dans une forme d'exécution chacun des courants de données d'émetteur est multiplexé en fréquence, transmis au récepteur et démultiplexé. Après cette dernière opération, un courant de données de récepteur correspond à chacun des courants de données d'émetteur.
Le décodeur de récepteur comprend un circuit de retard pour chacun des courants de données de récepteur. Les circuits 5 de retard comprennent par exemple plusieurs étages de registre à décalage qui sont commandés par une horloge de décodeur. Le nombre d'étages de chaque circuit de retard varie et on le choisit afin que la diversité de temps des courants de données de récepteur soit supprimé. Le retard introduit dans le courant de io données d'émetteur, lorsqu'il est ajouté au retard introduit dans le courant correspondant de données de récepteur, est égal à un retard constant pour tous les courants de données. Ce retard constant est fixé par utilisation d'un nombre constant d'étages de registres à décalage au total, parcouru par la combinaison du i5 courant de données d'émetteur et du courant correspondant de données de récepteur.
Selon une forme d'exécution avantageuse de l'appareil de l'invention, un voltmètre intégrateur indique le niveau du signal de sortie de l'amplificateur d'addition, donnant ainsi une indicalo tion sur le taux d'erreur de caractères à l'émission. Les signaux dont le niveau est proche d'une valeur de seuil ont tendance à présenter un taux élevé d'erreur de bits alors que les signaux présentant un grand écart par rapport à la valeur de seuil ont tendance à avoir un faible taux d'erreur de bits.
25 Selon une autre forme d'exécution, des comparateurs individuels des courants de données assurent la comparaison du signal de sortie de données dont les erreurs sont corrigées avec les signaux de sortie de chacun des circuits de retard du récepteur. Ainsi, les courants de données qui diffèrent du courant dont les 30 erreurs ont été corrigées sont identifiés.
Selon une autre forme d'exécution, un circuit de sélection de canal permet l'addition et le retrait de courants de données. Dans un exemple, le nombre de courants de données (canaux) peut varier entre 3 et 7. La détermination du nombre de canaux 35 utilisés peut reposer sur la fréquence d'erreurs des caractères déterminée par le voltmètre intégrateur. Un taux élevé d'erreurs de caractères suggère l'addition de nouveaux canaux alors qu'un faible taux suggère au contraire l'élimination d'un certain nombre de canaux.
40 D'autres avantages de l'invention ressotiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels :
-la figure 1 est un diagramme synoptique d'un appareil de transmission de données par diversité dans le temps et de façon asynchrone, comprenant un circuit émetteur et un circuit récepteur;
- la figure 2 est un diagramme synoptique d'un codeur de données et d'un multiplexeur de fréquence incorporés au circuit émetteur de la figure 1 ;
50 — la figure 3 représente schématiquement un démultiplexeur de fréquence et un décodeur de données qui font partie du circuit récepteur de la figure 1 ;
— la figure 4 est un schéma électrique d'une partie du décodeur de données de la figure 3 ;
55 - la figure 5 représente des formes d'onde illustrant le fonctionnement d'un appareil selon l'invention.
Le circuit émetteur représenté sur la figure 1 comprend une source 3 de données, un codeur 4 de diversité, un multiplexeur 5 et un émetteur 6. Le circuit récepteur de cette même figure 60 comprend un récepteur 7, un démultiplexeur 8, un décodeur 9 de diversité et un dispositif 10 récepteur de données.
La figure 1 indique que la source 3 de données transmet par la ligne 14 un courant série de données binaires d'entrée au codeur 4. Cette source 3 de données est une source classique de 65 données binaires, par exemple en téléimprimeur.
Le codeur 4 de diversité reçoit le courant de données d'entrée par la ligne 14 et forme au moins trois courants de données de diversité DT0, DT1,... DT(N). Le codeur 4 peut
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fonctionner de façon asynchrone par rapport aux données transmises par la ligne 14. En outre, le codeur 4 ne doit pas modifier le codage des données de la ligne 14 et ne doit pas identifier des bits individuels du courant de données de la ligne 14. Le courant DT0 est par exemple le courant de données d'entrée et chacun des courants DT1,.. . DT(N) est retardé après DTfi, de plus en plus. Les courants de données de diversité d'émetteur DT0,... DT(N) parviennent à un multiplexeur classique 5.
Le multiplexeur 5 est de type classique quelconque qui peut multiplexer au maximum N+1 courants de diversité de canaux séparés dans un circuit commun 16 de données.
L'information multiplexée du circuit 16 est transmise par un émetteur classique 6 à un récepteur classique 7 et elle apparaît sous forme multipléxée dans le trajet 17 de données à l'entrée d'un démultiplexeur 8. Le démultiplexeur 8 est un dispositif classique compatible avec le multiplexeur 5. Il démultiplexe l'infomation du circuit 17 et forme les courants de données de diversité de récepteur DR^, DR1, . . .DR(N).
Le décodeur 9 de diversité supprime la diversité dans le temps entre les différents courants de données DR0,... DR(N) et forme un courant unique dont les erreurs sont corrigées et qui est transmis par la ligne 19. Le décodeur 9 peut fonctionner de façon asynchrone par rapport aux courants de données de diversité et sans identification des bits individuels.
Sur la figure 1, le dispositif 10 qui reçoit et utilise les données est un dispositif classique quelconque destiné à recevoir le courant des données corrigées, sous forme de données numériques binaires provenant de la ligne 19. Le dispositif 10 peut être par exemple un autre télé-imprimeur.
L'appareil à diversité dans le temps de la figure 1 permet une redondance variable car le nombre de canaux actifs peut varier. On peut utiliser un nombre quelconque de canaux supérieur à 2. Les canaux qui ne sont pas utilisés dans un appareil à diversité dans le temps sont évidemment disponibles pour l'émission d'autres données. Le débit global de transmission de données peut donc être augmentée et réduite suivant le nombre de canaux actifs dans un appareil à diversité dans le temps.
On considère maintenant, en référence à la figure 2, un mode de réalisation avantageux du codeur 4 de diversité de la figure 1. Le courant série d'entrée de données de la ligne 14 apparaît sous forme du premier courant DT0 de diversité d'émetteur et il parvient aux étages 21 de retard. Les étages 21-1 ... 21-6 imposent des retards successifs au courant d'entrée DT0. Les signaux de sortie des circuits de retard constituent des signaux de courants de données de diversité DT1, DT2,.. . DT6 respectivement. Le signal DT1 est retardé par rapport au signal d'entrée DT0 d'une quantité correspondant au retard DT1. De manière analogue, le signal DT2 est retardé par rapport au signal DT1. Chacun des autres signaux DT3 à DT6 est retardé de manière analogue.
Les circuits de retard 21 sont de type classique utilisé pour le retard des signaux binaires. Dans un mode de réalisation avantageux, chacun des circuits 21 de retard est un étage de registre à décalage à 2048 bits. Ces étages sont choisis du fait de leur facile disponibilité dans le commerce. Evidemment, on peut utiliser des étages de registre à décalage de dimension quelconque. Le décalage des étages 21 est commandé par une horloge 20 de codeur (ENC CLK). Pour chaque impulsion de l'horloge 20, le niveau logique 1 ou 0 du signal d'entrée est chargé à la première position de bit de l'étage de registre à décalage. Le contenu des autres emplacements de bits de chacun des étages progresse aussi pour chaque impulsion d'horloge à la manière d'un registre classique.
Dans un mode de réalisation avantageux, l'horloge 20 de codeur a une fréquence de 2 kHz. En conséquence, le retard imposé par chaque circuit 21 est de 1,024 s. L'horloge 20 est un oscillateur classique piloté par quartz dont le signal de sortie ne varie pas de plus de 1/105. La fréquence de l'horloge 20 est choisie afin qu'elle soit égale à 20 fois le débit (baud) des données dans la ligne 14 d'entrée. Lorsque ce facteur multiplicatif est égal à 20, le signal de la ligne 14 est échantillonné 20 fois pour chaque bit de la ligne 14. En conséquence, l'erreur 5 d'échantillonnage introduite dans un bit quelconque de données par la ligne 14 est relativement faible, c'est-à-dire qu'elle ne dépasse pas 2 sur 20. Lorsque l'erreur doit être plus faible, la fréquence d'horloge peut être plus de 20 fois supérieure au débit des données d'entrée. Le nombre de bits de chaque étage 21-1 à n, 21-6 de retard est déterminé avec la fréquence d'horloge 20 afin que l'ensemble donne le retard voulu. En général, il est avantageux que le retard global cumulé des étages 21—1 à 21-6 soit égal à deux fois la durée des effets provoquant des erreurs et associés au canal de transmission de l'appareil de la figure 1, ces 15 effets étant par exemple des impulsions de bruit, l'affaiblissement des signaux, les interférences et d'autres phénomènes. Sur la figure 2, chacun des étages 21 a un retard d'environ 1 s si bien que le retard global cumulé est d'environ 7 s. Ainsi, le mode de réalisation de la figure 2 est efficace vis-à-vis de tous les 20 phénomènes qui provoquent des erreurs et dont la durée est inférieure à 3,5 s environ.
La figure 2 indique que, lors d'un fonctionnement asynchrone, il n'est pas nécessaire que la phase de l'horloge 20 ait une relation quelconque avec les transitions de données de la 25 ligne 14. En outre, bien que les étages 21 de retard soient choisie sous forme d'étages de registre à décalage, tout autre moyen qui impose un retard précis aux signaux binaires d'entrée convient. Par exemple, on peut utiliser des étages de retard qui ne nécessitent par un horloge. Ainsi, les données série d'entrée m de la ligne 14 peuvent être écrites sur un disque magnétique circulant ayant une tête d'écriture telle que chacun des signaux de sortie DT1-DT6 est transmis par les têtes de lecture qui sont placées à des distances successives de la tête d'écriture (donc avec des retards successifs).
35 Sur la figure 2, le multiplexeur 5 représenté est d'un type classique permettant le traitement des signaux télégraphiques à fréquence vocale. Par exemple, on peut utiliser le multiplexeur 43 Al de Western Electric.
Le multiplexeur 5 a 7 bandes de fréquence F0, Fl,... F6. 40 Celles-ci sont utilisées de façon dispersée par rapport à l'ordre des courants de données de diversité d'émetteur. Dans un mode de réalisation, les courants de données DT0, DT1, DT2, DT3, DT4, DT5 et DT6 correspondent aux bandes de fréquences F2, F6, F0, F3, F5, Fl et F4 respectivement. Dans un mode de 45 réalisation, les bandes de fréquences ont chacune une largeur de ± 42,5 Hz autour des fréquences centrales. Ces dernières, pour les bandes Fßl, Fl,... F6 sont de 765,1105,1445,1785,2125, 2465 et 2805 Hz respectivement. Evidemment, ces valeurs correspondent uniquement à un mode de réalisation avanta-50 geux, et de nombreuses variantes conviennent.
On considère maintenant un mode de réalisation avantageux de décodeur de diversité 9, représenté sur la figure 3 et recevant les courants de données de diversité de récepteur d'un démultiplexeur 8. Celui-ci est un dispositif classique qui démul-55 tiplexe les signaux au circuit 17 de données et forme les courants de données de diversité de récepteur. Ces courants DR(Ï, DR1,... DR6 sont démultiplexés des bandes de fréquences F2, F6, F#, F3, F5, Fl et F4. Ainsi, les courants de données de diversité DR0, DR1,... DR6 de la figure 3 correspondent aux 6o courants de données de diversité d'émetteur DTjö, DT1,... DT6 respectivement de la figure 2.
Sur la figure 3, les courants de données de diversité DR0 à DR5 parviennent à des circuits à retard 24-0 à 24-5 respectivement. Comme le signal DT0 n'a pas été retardé dans le circuit 65 de la figure 2, le signal correspondant DR0 subit le retard maximal de six étages dans le circuit 24-0 de retard de la figure 3. Le signal retardé D0 sort de l'étage 24-0 par la ligne 28-0. Le circuit 24-0 de retard impose un retard égal à la somme des
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retards des six étages 21-1 à 21-6 de la figure 2. Dans un mode de réalisation avantageux, le circuit 24-0 comprend six étages de registre à décalage de 2048 bits chacun.
Sur la figure 3, le circuit 24-1 de retard fixe un retard équivalent à celui des 5 étages 21-2 à 21-6 de la figure 2. Comme le signal DT1 a subi un retard dans un seul étage 21-1 de la figure 2, le signal correspondant DR1 est retardé, dans le circuit de la figure 3, de 5 étages, comme indiqué par le circuit 24—1. Le signal Dl de sortie transmis par la ligne 28-1 a donc été retardé de la valeur qui correspond à 6 étages. De manière analogue, les circuits 24—2,24-3,24—4 et 24-5 de retard correspondant à 4 étages, trois étages, deux étages et un étage respectivement. Les circuits de retard 24—2 à 24-5, fixent un retard qui, associé au retard introduit par le codeur de la figure 2, pour les signaux correspondants, donne au total un retard de 6 étages. De manière analogue, le signal DR6 n'est pas retardé dans le circuit de la figure 3 car le signal correspondant DT6 du circuit de la figure 2 a déjà le retard maximal dans les circuits 21-1 à 21-6.
Etant donné le fonctionnement des circuits 24 de retard de la figure 3, tous les signaux des lignes 28-0 à 28-6 n'ont plus de diversité dans le temps si bien qu'ils constituent une représentation en phase du signal d'entrée de données de la ligne 14 qui parvient au codeur de la figure 2. Les signaux en phase des lignes 28 sont retardés par rapport au signal d'entrée de la ligne 14 d'une valeur correspondant au retard de 6 étages, additionné du retard résultant de la transmission.
Dans un mode de réalisation avantageux, les circuits de retard 24-0 à 24-5 comprennent 6, 5,4,3, 2, et 1 étages de registre à décalage ayant 2048 bits par étage. Chaque étage est commandé par une horloge 23 de décodeur. Celle-ci, comme indiqué sur la figure 3, est analogue à l'horloge 20 de codeur de la figure 2 et elle a une fréquence de sortie de 2 kHz. L'horloge 23 est aussi pilotée par quartz si bien que sa fréquence de sortie varie à peu près de moins de 1/105. Comme les circuits d'horloge ayant cette précision sont des composants classiques dans le domaine du traitement de données, on les utilise avantageusement dans un mode de réalisation intéressant. Lorsque les horloges 20 et 23 ont une plus faible précision, l'invention permet cependant un fonctionnement comme prévu. Lorsque des variations entre les fréquences des horloges 20 et 23 deviennent suffisamment grandes cependant, des erreurs apparaissent en fonction de l'amplitude de ces variations.
Les signaux des lignes 28 parviennent à des portes 26 de canaux. Celles-ci déterminent quels signaux retardés D0,... D6 des lignes 28 sont réellement actifs lors du fonctionnement du décodeur de la figure 3. Les portes 26 permettent la combinaison de toute combinaison de canaux jusqu'à 7 canaux actifs au total. L'appareil à diversité dans son mode de réalisation le plus avantageux nécessite au moins trois canaux. Lorsque tous les canaux sont actifs, les portes 26 peuvent être éliminées et les lignes 28 peuvent être simplement reliées aux lignes correspondantes 29.
Les signaux actifs des lignes 29 parviennent à un circuit 27 d'addition. Celui-ci forme la somme algébrique des signaux des lignes 29 et transmet un signal somme par la ligne 33. Ce signal est comparé à une valeur de seuil dans un comparateur 40. Cette valeur de seuil est fixée par un circuits 32. Lorsque le niveau du signal somme de la ligne 33 est plus positif que celui du signal de la ligne 41, le signal de sortie du comparateur 40 est à l'état logique 0, et, lorsque le niveau du signal de la ligne 41 est plus positif que celui du signal de la ligne 33, le signal est à l'état logique 1. Le signal de sortie du comparateur 40, transmis par la ligne 39, a un format série et présente l'avantage d'une correction directe d'erreur.
Le circuit 27 d'addition représenté sur la figure 3 reçoit une tension d'addition par une ligne 39, reliée à un générateur 31 de tension. Celui-ci transmet une tension continue proportionnelle à la tension de référence Vr divisée par le nombre n de canaux dont l'activité est commandée par les portes 26. Ces dernières et le générateur 31 sont commandés par les 7 lignes 36 de com-5 mande, une pour chaque ligne 28 de données. Le sélecteur 30 de canaux peut être un dispositif classique quelconque à mémoire, par exemple 7 commutateurs manuels par tout ou rien ou un registre à 7 bits.
La figure 3 indique que les signaux des lignes 28 parviennent m aussi à des circuits comparateurs 37 des canaux individuels.
Dans le comparateur 37, chacune des lignes 28 est comparée au signal de sortie de données dont les erreurs sont corrigées, provenant de la ligne 19. Les 7 dispositifs indicateurs 38-0 à 38-6 indiquent pour chacun des canaux actifs quels sont ceux 15 qui ont4a même valeur que le signal de sortie de la ligne 19.
On considère maintenant, en référence à la figure 4, le circuit de correction et d'indication d'erreur. Celui-ci porte la référence 58. Les portes 26 de sélection de canaux comprennent des portes intersection-négation 26-0 à 26-6. Les portes 26 M reçoivent chacune l'un des 7 signaux de commande d'entrée de la ligne commune 36 de sélection de canaux à 7 bits. La ligne 36 est reliée au circuit 30 de sélection de canaux. Ce dernier est un dispositif classique quelconque de commutation qui transmet des signaux de commande. Par exemple, le circuit 30 peut 25 comprendre 7 commutateurs manuels ou un registre à 7 bits. Les portes 26 qui reçoivent un signal à l'état 1 de la ligne 36 sont validées. Les portes 26 qui sont validées assurent une inversion et transmettent le signal logique ou 0 de la ligne 28 à la ligne correspondante de sortie 29. Lorsque l'une des portes 26 reçoit ni un signal 0 de la ligne 36, elle transmet un signal 1 par sa ligne 29 de sortie quel que soit l'état 1 ou 0 de sa ligne d'entrée 28.
La figure 4 indique que le circuit générateur 31 de tension de référence variable transmet un signal de sortie à la ligne 39, en fonction du nombre n de canaux actifs. Ce nombre est 35 déterminé par le circuit 30 sélecteur de canal. Ce circuit commande aussi la position d'ouverture ou de fermeture des commutateurs 45. Par exemple, ceux-ci sont des relais classique dont l'ouverture ou la fermeture est commandée par l'un des circuits de la ligne commune 36. Le commutateur 45 assure la 40 connexion des résistances R2 de la boucle de réaction entre l'entrée négative et la sortie de l'amplificateur classique 46.
Pour chaque circuit de la ligne commune 36 commandé par un 1, le commutateur correspondant 45 est fermé. En conséquence, le nombre de résistances R2 montées en parallèle dans la boucle 45 de réaction de l'amplificateur 46 est égal au nombre n de canaux actifs. Dans ces conditions, le niveau de sortie du signal de la ligne 39 est une tension positive -Vr/n dans laquelle Vr est négative.
Les signaux de sortie 29 des portes 26 parviennent aux so entrées du circuit 27 d'addition. Celui-ci comprend des transistors 43-0 à 43-6 d'addition et l'amplificateur 44 d'addition. Chacun des transistors 43 est associé à une résistance de base de 10 k£2 et a une résistance de connexion qui reçoit une tension positive égale à IVrl. Les résistances de base relient chacune des 55 bases à l'une des portes 26.
Les transistors 43 ont leur émetteur relié en commun à un potentiel de référence de la ligne 39, reliée au générateur 31. Chacun des collecteurs des transistors 43 est relié par une résistance RI d'additon à l'entrée négative d'un amplificateur 60 classique 44. La valeur de RI est par exemple de 100 kQ. L'entrée positive de l'amplificateur 44 est reliée à la masse. Une résistance de réaction de Rl/2 relie la sortie à l'entrée négative de l'amplificateur 44.
Le signal somme SS de la ligne 33, provenant de l'amplifica-65 teur 44, a une tension égale à (m)Vr/(2n) dans laquelle m est le nombre de 0 logiques des lignes 29. Ces états 0 représentent les 1 des courants actifs de données des lignes 28.
Le signal somme provenant de la ligne 33 parvient à l'entrée
619 330
6
négative d'un comparateur classique 40. L'entrée positive de ce dernier provient d'un circuit 32 de seuil. Celui-ci établit une valeur de seuil à l'entrée positive du comparateur 40, à une valeur Vr/4. Chaque fois que le signal des lignes 33 est plus positif que Vr/4, le signal de sortie de la ligne 19 est à l'état 0 et, dans le cas contraire, il est à l'état 1.
Sur la figure 4, le voltmètre intégrateur 34 peut être un dispositif classique quelconque. Dans un mode de réalisation, le voltmère 34 comprend un redresseur 48 à deux alternances qui traites le signal somme de la ligne 33 et transmet un signal redressé par la ligne 61, ce signal étant représentatif du taux d'erreur de caractères prévue pour le signal de la ligne 19. Le signal de la ligne 61 est intégré par une résistance R5 et un condensateur 50. Ensuite, le circuit 51 suiveur de tension transmet le signal intégré à l'indicateur 35 de taux d'erreur de caractères. L'indicateur 35 peut être d'un type classique, par exemple un dispositif de mesure à fer mobile, indiquant le niveau du signal de sortie du circuit 51.
Sur la figure 4, le comparateur 37 des canaux individuels reçoit les signaux retardés des lignes 28-0 à 28-6 et compare chacun des signaux aux données corrigées transmises par la ligne 19. La comparaison est réalisée par des portes dilemne 55-0 à 55-6. Chaque fois que les signaux sont identiques, les portes 55 transmettent un signal 0 et chaque fois qu'ils sont différents,
elles transmettent un signal 1. Les signaux de comparaison provenant des portes 55-0 à 55-6 sont conservés dans des basculeurs classiques de type D 56-0 à 56-6 respectivement. Ces basculeurs sont commandés périodiquement par l'intermédiaire de la porte réunion 54, toutes les secondes, par une horloge 52 de période égale à 1 s et par un circuit 53 de retard, 7 ms après les transitions des données de la ligne 19 vers les valeurs positives et vers les valeurs négatives. Chaque 0 conservé dans les basculeurs 56 indique que les données des canaux correspondants 28 sont identiques aux données corrigées de la ligne 19. Chaque fois qu'il apparaît une transition d'un 0 à un 1 à la sortie Q des basculeurs 56, cette valeur indique que la comparaison entre les données du canal et les données corrigées est erronée. Cette transition vers les valeurs positives est transmise à l'entrée d'horloge de multivibrateurs monostables 57. Ceux-ci reçoivent aussi, par leur entrée D, un signal de validation du circuit 30 de sélection de canal. Seuls les multivibrateurs ayant des 1 à leur entrée D sont commandés afin qu'ils transmettent un signal 0 à leur sortie Q*. Des canaux inactifs transmettent des 0 aux entrées D des multivibrateurs 57 si bien que ceux-ci ont toujours leur sortie Q* à l'état 1. Les sorties Q* des circuits 57 sont reliées aux indicateurs 38 des canaux respectifs. Ces indicateurs sont de type classique, par exemple des diodes photoémissives. Celles-ci sont commandées par exemple afin qu'elles indiquent un 0 à la sortie Q* du multivibrateur relié lorsqu'elles s'ont éclairées. Lorsque les sorties Q* transmettent un signal 1, les diodes photoémissives sont éteintes.
En l'absence d'une transmission de données, il n'apparaît aucune transition dans la ligne 19. En conséquence, l'horloge 52 est reliéee par la porte réunion 54 aux entrées de commande d'horloge des circuits 57-0 à 57-6 par des portes intersection-négation 65-0 à 65-6, afin que les circuits indicateurs respectifs 38-0 à 38-6 s'éclairent lorsque l'un des basculeurs 56-0 à 56-6 conserve un 1.
On considère maintenant le fonctionnement de l'appareil de la figure 1, en référence aux formes d'onde représentées sur la figure 5 et au tableau qui suit. A titre illustratif, on suppose que le courant série du signal d'entrée de données SDI de la ligne 14 est sous la forme 101101000 .. .011. Les points de suspension représentent des 0 pendant une durée de 4 s ou plus.
Pour le signal SDI indiqué, chacune des formes d'onde de DT0 à DT6 est crée par le circuit de la figure 2 comme décrit précédemment. Plus précisément, le signal SDI est transmis au premier étage 21—1 de retard. Comme les étages 21 sont commandés à peu près à 20 fois le débit de bits des données SDI, chaque bit de ce signal occupe en réalité 20 bits dans le registre à décalage des étages 21. Evidemment, chaque bit a une longueur s égale à 20 fois celle de chaque bit du registre. Par exemple, un niveau logique 1 est représenté par 20 1 logiques dans le registre à décalage et un niveau logique 0 est représenté par 20 0 dans les étages de retard. Sur la figure 2, les 7 courants de données DT0 à DT6 ont les mêmes bits 1 et 0 que le courant de données io SDI mais ils sont retardés successivement d'une seconde, de façon successive, et sont représentés par 20 bits de registre à décalage pour chaque bit SDI.
Les courants de données de diversité DT0 à DT6 sont multiplexés en fréquence et transmis au circuit récepteur puis 15 démultiplexés sous forme des courants DR0 à DR6 de diversité du récepteur.
Sur la figure 3, les courants de données sont retardés successivement afin que la diversité de temps soit supprimée et qu'ils forment les courants retardés D0 à D6. Le tableau qui suit 20 représente ces 7 courants retardés. A titre illustratif, on suppose que l'affaiblissement du signal apparaît à toutes les fréquences au cours de la transmission à partir du second bit 0 di signal SDI, l'affaiblissement durant pendant 2,8 s environ. Ensuite, on suppose que la transmission est parfaite, sauf dans le canal F4 25 dans lequel le sixième bit et l'avant-dernier bit de DT6 sont oblitérés et font apparaître un 0 à la place d'un 1.
Tableau
SDI 1 0 1 1 0 1 0 0 0 ...0 1 1
D0
1
0
0
0
0
0
0
0
0 .
.. 0
1
1
Dl
0
0
0
0
0
0
0
0
0 .
.. 0
1
1
D2
0
0
0
0
0
0
0
0
0 .
.. 0
1
1
D3
1
0
1
1
0
1
0
0
0 .
.. 0
1
1
D4
1
0
1
1
0
1
0
0
0 .
.. 0
1
1
D5
1
0
1
1
0
1
0
0
0 .
.. 0
1
1
D6
1
0
1
1
0
0
0
0
0 .
.. 0
0
1
SS
5
0
4
4
0
3
0
0
0 .
.. 0
6
7
SDO 101100000 ...011 CER 203303000 ...010
Avec ces hypothèses, comme indiqué sur le tableau, le 45 courant D0 de données a convenablement un 1 pour le premier bit et un 0 pour le second, mais les 1 des troisième, quatrième, et sixième bits sont des 0 de façon erronée. Ces bits erronés sont dus à l'affaiblissement des signaux de 2,8 s. Le premier bit et les trois dernier bits du signal D0 ne sont pas affectés par l'affaiblis-50 sement puisque ce dernier commence après le premier bit mais se termine avant les trois derniers.
L'affaiblissement de 2,8 s affecte 1,8 s environ seulement de la transmission de Dl puisque Dl est retardé d'une seconde par rapport à D 0. Cette perte du signal de 1,8 s fait apparaître dans 55 le signal Dl uniquement des 0. Les trois derniers bits du signal Dl sont transmis après disparition de l'affaiblissement du signal, si bien qu'ils sont transmis sans erreur.
L'affaiblissement de 2,8 s affecte la transmission du signal D2 pendant 0,8 s. En conséquence, ce signal a aussi initialement 60 des 0 uniquement, et les deux derniers bits sont transmis sans erreur. Les signaux D3, D4 et D5 sont tous transmis sans erreur après l'affaiblissement de 2,8 s et ils apparaissent donc sous forme indentique au signal SDI.
Le signal D6 est identique au signal SDI, mis à part le 65 sixième bit et l'avant-dernier pour lesquels une erreur a mis les 1 sous forme de 0.
Sur la figure 3, les courants D0 à D6 de données représentés sur le tableau parviennent aux portes 26 des canaux. Dans
7
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l'exemple considéré, les 7 canaux sont actifs et sont reliés au circuit 27 d'addition. Celui-ci additionne les signaux DÇf à D6 du tableau et forment le signal SS indiqué aussi sur ce tableau.
Lors de la formation de la somme pour les premières positions de bit, 5 des 7 des formes d'onde comprennent un 1 si bien que la somme du signal SS est égale à 5. La somme des autres positions de bit est réalisée de la même manière si bien que le signal SS est 504403000 .. .067 comme indiqué dans le tableau et comme représenté sur la figure 5. L'amplitude maximale, sur cette dernière figure, est Vr/2. Cette amplitude maximale, dans l'exemple particulier choisi est négative et n'apparaît que pour la position du dernier bit de la forme d'onde SS.
Sur la figure 5, le niveau négatif de seuil Vr/4 est fixé par le circuit 32 de la figure 3. Dans les parties de la forme d'onde SS qui se trouvent au-dessous du niveau de seuil, il apparaît un 1 logique dans le signal SDO provenant de comparateur 40. Les parties supérieures au seuil font apparaître un 0 dans ce signal SDO. Ainsi, le signal série de données de sortie SDO transmis par la ligne 19 est sous la forme 101100000.011. Il faut noter que le sixième bit du signal SDO est un 0 et en conséquence est une erreur par rapport au sixième bit du signal SDI. Cette erreur apparaît car seuls trois des 7 courants de données contiennent un 1 dans la position de sixième bit. Si le canal F2 n'avait pas eu d'erreur en même temps que l'affaiblissement de 2,8 s, la forme 5 d'onde D6 aurait été identique au signal SDI sans erreur.
La forme d'onde CER de la figure 5 représente le signal de la ligne 61 transmis par le redresseur 48 à deux alternances. Celui-ci assure un repli du signal SS de la ligne 33 autour de niveau Vr/4 et redresse le signal replié afin de transmettre le U) signal de la ligne 61. Ce dernier est limité entre 0 et Vr/4 V. Le signal de la ligne 61 correspond à 0 V chaque fois que le signal SS a des valeurs extrêmes, 0 ou Vr/2. Plus le signal SS est proche du niveau Vr/4, plus le signal CER est proche de ce signal Vr/4. Plus le signal CER se rapproche du niveau Vr/4, plus le taux i5 probable d'erreur de caractères est élevé, dans le signal de la ligne 19.
Bien qu'on ait décrit la figure 5 en référence à la perte d'information due à l'affaiblissement du signal, des 0 étant émis à la place de 1, les principes s'appliquent également aux erreurs 20 dues aux impulsions de bruit qui peuvent provoquer l'apparition de 1 là où des 0 devraient apparaître.
3 feuilles dessins
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004077A JPS5832103B2 (ja) | 1976-07-06 | 1977-07-06 | 果実および野菜用に適した折畳箱 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/593,690 US4001692A (en) | 1975-07-07 | 1975-07-07 | Time diversity data transmission apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH619330A5 true CH619330A5 (fr) | 1980-09-15 |
Family
ID=24375740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH864176A CH619330A5 (fr) | 1975-07-07 | 1976-07-06 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4001692A (fr) |
| AU (1) | AU514154B2 (fr) |
| CA (1) | CA1078966A (fr) |
| CH (1) | CH619330A5 (fr) |
| DE (1) | DE2630084C2 (fr) |
| GB (1) | GB1527798A (fr) |
| NL (1) | NL186839C (fr) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4298984A (en) * | 1976-10-06 | 1981-11-03 | Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of National Defence | Method and apparatus for improving error rate on radio teletype circuits |
| DE2738800C3 (de) * | 1977-08-29 | 1980-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Funknachrichtenübertragungssystem mit Frequenz- und/oder Phasenmodulation |
| GB1578469A (en) * | 1977-11-05 | 1980-11-05 | Marconi Co Ltd | Tropospheric scatter radio communications systems |
| US4215335A (en) * | 1977-12-28 | 1980-07-29 | Sony Corporation | Digital signal transmission method |
| US4259746A (en) * | 1979-10-26 | 1981-03-31 | Sandstedt Gary O | Electrical communications system |
| US4447903A (en) * | 1981-05-22 | 1984-05-08 | Ael Microtel, Ltd. | Forward error correction using coding and redundant transmission |
| JPS59112748A (ja) * | 1982-12-06 | 1984-06-29 | Fujitsu Ltd | デ−タ送受信システム |
| JPS6170637A (ja) * | 1984-09-11 | 1986-04-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多数決によるエラ−検出訂正方法 |
| US6433668B1 (en) * | 1990-05-25 | 2002-08-13 | Seiko Instruments Inc. | Paging system with spacial, frequency and time diversity |
| BE1000258A6 (nl) * | 1987-01-16 | 1988-09-27 | Bell Telephone Mfg | Informatie-overdrachtsysteem. |
| US5018114A (en) * | 1988-12-13 | 1991-05-21 | The United States Of America As Represented By The Secretary Of The Navy | Adjustable frequency diversity acoustic communications system |
| US5289499A (en) * | 1992-12-29 | 1994-02-22 | At&T Bell Laboratories | Diversity for direct-sequence spread spectrum systems |
| US5633881A (en) * | 1993-02-22 | 1997-05-27 | Qualcomm Incorporated | Trellis encoder and decoder based upon punctured rate 1/2 convolutional codes |
| US5844952A (en) * | 1993-05-19 | 1998-12-01 | Ntt Mobile Communications Network Inc. | Time diversity receiver |
| US5539749A (en) * | 1993-09-13 | 1996-07-23 | Siemens Aktiengesellschaft | Method for merging data streams |
| AU8055098A (en) * | 1997-06-24 | 1999-01-04 | Intelogis, Inc. | Improved universal lan power line carrier repeater system and method |
| EP1372271A3 (fr) * | 1997-09-16 | 2005-01-12 | AT&T Wireless Services, Inc. | Technique d'émission en diversité pour communication sans fil |
| US6185258B1 (en) * | 1997-09-16 | 2001-02-06 | At&T Wireless Services Inc. | Transmitter diversity technique for wireless communications |
| EP0960487B1 (fr) | 1997-10-31 | 2006-03-08 | AT&T Wireless Services, Inc. | Detection par probabilite maximale a faible complexite de codes d'espace concatenes pour applications sans fil |
| GB2331665B (en) * | 1997-11-20 | 2002-11-06 | Nec Technologies | Reducing multi-path interference in a mobile telecommunications system |
| US6188736B1 (en) | 1997-12-23 | 2001-02-13 | At&T Wireless Svcs. Inc. | Near-optimal low-complexity decoding of space-time codes for fixed wireless applications |
| US6647069B1 (en) * | 1998-05-01 | 2003-11-11 | Texas Instruments Incorporated | Method and apparatus for capacity increase and enhanced communications performance in CATV networks |
| US6459740B1 (en) | 1998-09-17 | 2002-10-01 | At&T Wireless Services, Inc. | Maximum ratio transmission |
| US6684360B1 (en) * | 1998-12-25 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Transmission apparatus, reception apparatus, transmission method and reception method, each for efficiently transmitting error information |
| US6804307B1 (en) | 2000-01-27 | 2004-10-12 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for efficient transmit diversity using complex space-time block codes |
| US7009530B2 (en) * | 2001-09-13 | 2006-03-07 | M&Fc Holding, Llc | Modular wireless fixed network for wide-area metering data collection and meter module apparatus |
| CN100571101C (zh) * | 2002-01-04 | 2009-12-16 | 诺基亚公司 | 高传输速率的分集发射与接收 |
| JP2003316599A (ja) * | 2002-02-22 | 2003-11-07 | Seiko Epson Corp | 集積回路 |
| EP1416660A1 (fr) * | 2002-10-31 | 2004-05-06 | Alcatel | Décodeur et procédé de décodage FEC amélioré |
| US6995693B1 (en) * | 2003-12-04 | 2006-02-07 | Rockwell Collins, Inc. | Method and apparatus for multiple input diversity decoding |
| US8074051B2 (en) * | 2004-04-07 | 2011-12-06 | Aspen Acquisition Corporation | Multithreaded processor with multiple concurrent pipelines per thread |
| US7533326B2 (en) * | 2005-12-06 | 2009-05-12 | Micrel, Inc. | Adaptive decoder for decoding an asynchronous data stream |
| US8903091B2 (en) * | 2010-09-23 | 2014-12-02 | Nucript LLC | Optical system with imparted secure codes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3195048A (en) * | 1962-06-04 | 1965-07-13 | Itt | Time diversity communication system |
| NL6402192A (fr) * | 1964-03-05 | 1965-09-06 | ||
| US3422357A (en) * | 1964-09-09 | 1969-01-14 | Page Communications Eng Inc | Frequency shift diversity receiver with output determined by majority of inputs |
| NL145117B (nl) * | 1966-02-26 | 1975-02-17 | Philips Nv | Foutencorrigerend informatietransmissiesysteem. |
| US3842352A (en) * | 1972-07-14 | 1974-10-15 | Us Air Force | Communications system having single rf channel diversity means |
-
1975
- 1975-07-07 US US05/593,690 patent/US4001692A/en not_active Expired - Lifetime
-
1976
- 1976-05-25 CA CA253,184A patent/CA1078966A/fr not_active Expired
- 1976-07-03 DE DE2630084A patent/DE2630084C2/de not_active Expired
- 1976-07-05 NL NLAANVRAGE7607398,A patent/NL186839C/xx not_active IP Right Cessation
- 1976-07-06 AU AU15643/76A patent/AU514154B2/en not_active Expired
- 1976-07-06 CH CH864176A patent/CH619330A5/fr not_active IP Right Cessation
- 1976-07-07 GB GB28337/76A patent/GB1527798A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| AU1564376A (en) | 1978-01-12 |
| CA1078966A (fr) | 1980-06-03 |
| GB1527798A (en) | 1978-10-11 |
| AU514154B2 (en) | 1981-01-29 |
| NL7607398A (nl) | 1977-01-11 |
| NL186839C (nl) | 1991-03-01 |
| DE2630084A1 (de) | 1977-01-27 |
| DE2630084C2 (de) | 1982-04-22 |
| NL186839B (nl) | 1990-10-01 |
| US4001692A (en) | 1977-01-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PL | Patent ceased |