BE893937R - Codage sans composante continue, pour un ensemble de traitement de l'information - Google Patents

Description

  La présente invention concerne la transmission en série d'informations sous forme binaire dans un canal d'information et plus précisément un procédé et un ensemble pour transmettre des signaux qui sont auto-rythmeurs et plus précisément encore un tel procédé et un tel ensemble pour la transmission de l'information par une voie ne transmettant pas la fréquence zéro. L'invention concerne aussi le codage et le décodage de signaux codés binaires particuliers et est applicable en particulier dans les cas où la voie d'information comprend un enregistreur à bande magnétique.

  
Les données ou l'information sous forme binaire sont constituées par des bits d'information dans lesquels l'information contenue dans chacun de ces derniers est sous la forme de l'un quelconque de deux états. Ces états sont fréquemment

  
 <EMI ID=1.1> 

  
avec de l'information sous forme binaire, il est nécessaire de reconnaître les divers états logiques pour tous les bits. Que ces bits soient enregistrés sur bande, ou émis ou transmis d'une autre manière, on peut dire que chaque bit d'information est maintenu dans une cellule à bits qui représente un intervalle spatial ou temporel contenant le bit "réagissant" de l'information. Les états logiques peuvent être reconnus ou dénommés de façon diverse, par exemple sous la forme "oui" ou

  
 <EMI ID=2.1> 

  
l'information est enregistrée sur un enregistreur à bande, ces états peuvent correspondre à des polarisations magnétiques de signes opposés. Il est également courant qu'un état représente un niveau de référence et l'autre état un niveau différent, auquel cas le second état peut être défini par un signal

  
 <EMI ID=3.1> 

  
sence d'un tel signal. Il y a des signaux logiques positifs et négatifs. Il est de plus indifférent pour les applications de l'invention de savoir celui de ces deux états qui est dénommé

  
 <EMI ID=4.1> 

  
plicable en particulier aux voies d'informations, par exemple celles d'enregistrement magnétique, qui ne laissent pas passer la fréquence zéro, c'est-à-dire qui ne transmettent pas la composante continue. Il est en général avantageux d'enregistrer les bits d'information aussi près que possible les uns

  
des autres tout en produisant des erreurs aussi rarement que cela est admissible. Diverses formes d'enregistrement ou codes d'informations binaires ont été mis au point pour enregistrer l'information. Certains codes sont avantageusement auto-rythmeurs, ce qui signifie que les intervalles à cellules à bits peuvent être identifiés parmi les bits d'information enregistrés sans qu'il soit nécessaire de séparer les impulsions de synchronisation.

  
Dans les canaux d'information qui ne transmettent

  
pas la composante continue, les signaux binaires subissent des distorsions des amplitudes de crête et des déplacements des points de passage par zéro qui ne peuvent pas être éliminés

  
par des réseaux de correction à réponse linéaire à moins que

  
 <EMI ID=5.1> 

  
fréquences au moins égales à celle des bits. Ces distorsions sont couramment décrites sous le nom de "migration de la ligne de base" et ont pour conséquence d'abaisser le rapport signal/ bruit et de réduire ainsi la fiabilité de/la détection des signaux enregistrés.

  
Une forme de transmission - ou code d'information courante est celle utilisée dans l'ensemble d'enregistrement et de reproduction décrit dans le brevet des Etats-Unis d'Amé-

  
 <EMI ID=6.1> 

  
et/ou de reproduction. Dans le code figurant dans ce brevet, les signaux "1" logiques sont représentés par des discontinuités des signaux en un emplacement particulier à l'intérieur

  
des diverses cellules à bits, en particulier au milieu de ces cellules et les "0" logiques sont représentés par des discontinuités des signaux en un emplacement particulier antérieur dans les diverses cellules, en particulier au début, ou bord antérieur, de chaque cellule à bit. Le procédé de ce brevet fait intervenir la suppression de toute discontinuité se produisant au début d'un intervalle d'un bit succédant à un intervalle contenant une discontinuité en son milieu. Ltasymétrie du signal engendré en observant ces règles introduit une composante continue dans la voie d'information.

  
Un code basé sur celui du brevet des Etats-Unis d'A-

  
 <EMI ID=7.1> 

  
nue est éliminée, est décrit par A.M. Patel dans "Zero-Modulation Encoding in Magnetic Recording", IBM J. Res. Develop.,

  
 <EMI ID=8.1> 

  
est basé sur le code dudit brevet pour la plupart des séries

  
de bits appliquées à l'entrée, mais les séries de forme 0111---
110 comportant un nombre pair de "1" sont codées suivant des règles spéciales. Bien que ce code élimine la composante continue.contenue dans les signaux codés, il le fait au prix suivant : chaque série de bits doit, pour être spécialement codée, faire ltobjet d'une reconnaissance avant le codage d'une partie quelconque de cette série. Cette condition de l'exploration préalable d'une série de bits implique un délai de codage (et une mémoire pour le dispositif codeur) presque aussi long que la plus longue série possible de bits du type indiqué. Pour éviter de devoir disposer d'une mémoire "infinie"

  
le système Patel prévoit la division périodique des séries de bits appliqués à l'entrée en intercalant des bits additionnels de parité convenablement choisie. Ceci exige pratiquement un changement de cadence pour loger les bits intercalés. Par ailleurs, ces bits occupent nécessairement une partie de l'espace disponible pour l'enregistrement.

  
En conformité avec la présente invention, une suite d'informations d'entrée binaire de débit 1/T bits par seconde est codée de manière à obtenir des signaux binaires avec un intervalle minimal de T seconde entre les discontinuités, un intervalle maximal de 3T seconde entre les discontinuités, pas

  
de composante continue et une valeur maximale pour l'intégrale cumulée des signaux de 1,5T seconde, multipliée par la moitié

  
de l'amplitude d'une discontinuité. L'opération de codage n'exige pas de changement de cadence et entraîne un délai de codage de 2T seconde seulement. Le décodage nécessite l'examen d'au

  
maximum deux intervalles de bits successifs; par conséquent,

  
des erreurs ne peuvent pas se propager au-delà de cette limite. Le code utilise dans la présente invention satisfait aux  conditions de réponse haute fréquence du code du brevet des  Etats-Unis d'Amérique précité, permet d'obtenir la caractéris-  tique exempte de composante continue du code ZM, sans le chan-  gement de cadence ni la redondance ajoutée de ce dernier et

  
sans exiger une mémoire de grande capacité.

  
'Le code selon la présente invention peut être ca- 

  
ractérisé comme un code sans composante continue, auto-rythmeur,

  
sans retour à zéro ou DCF-SC-NRZ. Par conséquent, la présente invention a pour principal objet un ensemble et un procédé  pour transmettre en série des informations binaires par un canal d'information incapable de transmettre une composante continue,bien que ce procédé et cet ensemble puissent évidemment

  
être utilisés avec des canaux d'information pouvant transmettre la composante continue et qui présente les caractéristiques ci-après : ltinformation est transmise sous forme "autohorloge" ; il n'est pas nécessaire de changer la cadence ou

  
de disposer dTune mémoire de grande capacité. D'autres objets

  
et avantages de l'invention deviendront évidents à partir de

  
la description détaillée ci-après, considérée en liaison avec

  
les dessina annexés non limitatifs et sur lesquels :  La figure 1 représente un certain nombre de signaux binaires en indiquant ceux conformes au code de la présente invention et divers codes de la technique antérieure ; la figure 2 représente à titre de comparaison des signaux selon le code de brevet des Etats-Unis d'Amérique précité et selon le code de la présente invention, comparés aux

  
signaux émis ; la figure 3 est un schéma-bloc de ltensemble selon 1'invention ; la figure 4 représente schématiquement une forme de  réalisation de codeur utilisable dans l'ensemble représenté sur la figure 3 ; la figure 5 est un diagramme des temps expliquant le fonctionnement du codeur de la figure 4 ; la figure 6 représente une forme de réalisation de décodeur et une forme de réalisation d'horloge 2F (42) utilisable dans l'ensemble représenté sur la figure 3 ; la figure 7 est un diagramme des temps expliquant le fonctionnement du circuit de la figure 6 ; la figure 8 représente schématiquement une autre forme de réalisation de décodeur et d'horloge utilisables dans l'ensemble représenté sur la figure 3 ainsi qu'un détecteur de discontinuités utilisable dans le circuit représenté sur la figure 3 ;

   et la figure 9 est un diagramme des temps expliquant le fonctionnement de l'ensemble de la figure 8.

  
Pour comprendre la présente invention et ses avantages, il est utile de considérer divers codes d'information binaire utilisés antérieurement. La figure 1 représente un certain nombre de signaux binaires utilisés pour émettre ou enregistrer en série l'information sous forme binaire. Le si- . gnal 1H correspond à l'utilisation du code d'une forme de réalisation de la présente invention. Les signaux de la figure 1 sont subdivisés en cellules à bit, chaque cellule contenant un bit d'information, ce qui signifie que l'information binaire est à l'état 0 ou 1 dans toutes les cellules. A titre d'exemple,la figure 1A indique l'état de l'information dans plusieurs cellules binaires consécutives. Cette même information est contenue sous diverses formes dans les signaux correspondants. 

  
 <EMI ID=9.1> 

  
négatifs, le signal revenant à un niveau central ou nul entre les cellules.

  
Un code utilisé plus couramment est le code d'information sans retour à zéro (NRZ), représenté par les signaux

  
 <EMI ID=10.1>  sans retour à zéro entre les cellules à bits. Dans ce code, le signal reste au niveau - ou à l'état - "1" pour toute une

  
 <EMI ID=11.1> 

  
a par conséquent de discontinuités que si des cellules à bit consécutives sont à des états différents. Dans le signal NRZ-M représenté sur la figure 1D, le code est du type à - trait sans retour-à-zéro dans-lequel chaque signal logique "1" est

  
 <EMI ID=12.1> 

  
continuité. L'inconvénient ;de ces deux codes NRZ est la très grande probabilité dterreurs de minutage lorsque l'état du signal reste le même pendant des périodes relativement longues. Il est par conséquent utile dtutiliser des codes "autorythmeurs".

  
Les signaux 1E et 1F sont appelés "signaux codés Manchester" et sont aussi connus respectivement sous les noms de "niveau biphasé'' (B1-L) et "trait biphasé" (B1-M). Dans le code à niveau biphasé de la figure 1E, l'état du bit est in-  diqué par la direction de la discontinuité au milieu d'une cellule à bit. Comme l'indique la figure 1E, une discontinuité

  
 <EMI ID=13.1> 

  
une discontinuité descendante à mi-cellule indique un "0" logique Dans le code "trait biphasé" de la figure 1F, un "1" logique est indiqué par une discontinuité - soit ascendante, soit descendante - à mi-cellule, tandis qu'un "0" logique est indiqué par ltabsence de toute discontinuité à mi-cellule.

  
 <EMI ID=14.1> 

  
est réalisée en introduisant une discontinuité au début de chaque cellule à bit. Bien que les signaux codés Manchester ne nécessitent pas de transmission de la composante continue, 1=addition d'un nombre aussi élevé de discontinuités additionnelles augmente la largeur de bande nécessaire.

  
Un signal selon le code utilisé par Miller (brevet  <EMI ID=15.1> 

  
té sur la figure 1G. Comme dans le code à trait biphasé, les "1" logiques sont indiqués par des transitions à mi-cellule et les "0" logiques par 1=absence de telles discontinuités. Dans le code Miller cependant, il n'existe pas de discontinuités de synchronisation au commencement des cellules à bit contenant des "1" logiques et les discontinuités sont supprimées dans le cas où elles devraient sans cela apparaître au début des cellules à bit succédant à la discontinuité à mi-cellule correspondante. Dans le code de base de Miller, cela signifie qu'il y a une discontinuité à mi-cellule pour chaque "1" logique et au commencement de chaque cellule pour chaque "0" logique, sauf dans le cas où un "0" logique succède à un "1" logique. Les discontinuités supprimées sont indiquées par des X pour les signaux 1 G.

   Bien que le code de Miller nécessite seulement la bande relativement étroite du code NRZ et possède la caractéristique deautosynchronisation des codes Manchester, il n'est pas totalement exempt de composante continue. Cer-

  
 <EMI ID=16.1> 

  
librer les signaux selon le code de Miller. Par exemple, dans les signaux 1G représentés, la suppression de la discontinuité entre les cellules 11 et 12 peut ajouter une composante continue qui n*est pas annulée ultérieurement par la suppression de discontinuités orientées dans le sens opposé. Si des  séries de signaux semblables se répètent, la composante continue augmentera d&#65533;amplitude, comme cela est exposé ea détail ci-après à propos de la figure 2.

  
Un code en conformité avec la présente invention est représenté sur la figure 1H et désigné par DCF-SC-.NRZ. La présente invention élimine la composante continue en supprimant une autre discontinuité, mais orientée dans la direction opposée. En conformité avec la présente invention, il existe des discontinuités dont la suppression peut être mise ultérieurement en évidence grâce aux règles particulières définissant ce code. Plus précisément, et en conformité avec une forme de réalisation spécifique de 1* invention, la discontinuité immédiatement antérieure est supprimée comme cela est indiqué par un X pour les signaux 1H, cette suppression étant celle de la discontinuité au milieu de la cellule à bit 11 .

  
On comprendra mieux comment le problème de la composante continue se pose du fait de l'utilisation du code de Miller et comment il est résolu par l'utilisation de la pré-

  
 <EMI ID=17.1> 

  
Miller, les bits sont identifiés par la phase de la discontinuité de niveau. A une exception près, les bits "0" sont identifiés par des discontinuités au voisinage du début d'une

  
 <EMI ID=18.1> 

  
discontinuités au voisinage de la fin de la cellule à bit. Plus précisément et dans le cas des signaux représentés, les bits "0" sont identifiés par des discontinuités au début de la cellule et les bits "1" par des discontinuités au milieu de la cellule. Ltexception mentionnée ci-dessus consiste en ce que ce sont les transitions qui se produiraient à l'intérieur d'une cellule à bit d'une discontinuité antérieure qui sont supprimés. Cela a pour effet de supprimer les discontinuités

  
 <EMI ID=19.1> 

  
En référence à la figure 2, la figure 2A indique à titre d'exemple l'état binaire de cellules à bit consécutives dans une suite d'informations. La courbe 2C représente la for-

  
 <EMI ID=20.1> 

  
formations en conformité avec le code de Miller. La figure 2D représente l'intégrale de la surface au-dessous du signal de la figure 2C, comptée par rapport au niveau du point milieu dtune discontinuité. Ces discontinuités s'étendent jusqu'à une unité au-dessus et une unité au-dessous de ce point milieu.

  
La longueur temporelle de chaque cellule à bit est égale à T. On peut observer que cette intégrale redevient égale à zéro après chaque cycle de signaux de Miller passant par la cellule à bits 7. Ensuite, cette intégrale reste négative et devient ensuite de plus en plus négative. Ceci introduit la composante continue mentionnée ci-dessus, ce qui conduit à des erreurs dans le cas où la voie d'information ne peut transmettre la composante continue - comme pour l'enregistrement magnétique. 

  
En réfléchissant aux signaux 2C pour le cas particulier d'une suite d'informations, on voit pourquoi il en est ainsi. Pour chaque cellule à bit contenant un bit "1", le signal est équilibré au-dessus et au-dessous du niveau médian, ce qui ne change pas la valeur nette de cette intégrale. Si les niveaux des bits "0" successifs sont de signes contraire, les signaux sont encore équilibrés, ce qui ne modifie pas la

  
 <EMI ID=21.1> 

  
séparés par un nombre impair de bits "1", les niveaux des signaux dans les cellules à bits "0" correspondantes sont de signes contraires et les signaux sont à nouveau équilibrés. On ne se heurte à une difficulté que lorsque les bits "0" sont séparés par un nombre pair de bits "1 ". Dans ce cas, les niveaux des signaux dans les cellules à bits "0" sont de même signe, ce qui conduit à une surface totale non nulle au-dessous de la courbe et à un écart net de zéro de l'intégrale. Chaque fois qu'il y a une suite d'informations dans laquelle deux bits "0" sont séparés par un nombre pair de bits "1".

  
la valeur de l'intégrale est nettement différente de zéro. Cet écart peut évidemment avoir un signe quelconque et il peut arriver parfois que cet écart soit nul et ramène la valeur de l'intégrale à zéro. Cependant, il peut aussi arriver que les  aires s'additionnent, comme l'indique l'exemple de la figure 2D.

  
Cette difficulté a évidemment pour origine la sup-

  
 <EMI ID=22.1> 

  
à une série constituée par un nombre pair d'états "1 ", ce qui rend le signal asymétrique. On remédie à cette difficulté, en conformité avec la présente invention, en supprimant encore une discontinuité. Dans un code selon la présente invention, c'est la discontinuité immédiatement précédente qui est supprimée, le résultat obtenu étant celui représenté par les signaux de la figure 2E, sur laquelle les nouvelles discontinuités supprimées sont indiquées par un X. Comme cela est évident d'âpres l'intégrale de ces signaux représentée sur la figure 2F, il n'apparaît pas dans ce cas de composante conti-nue. Cela ntest évidemment possible que si les discontinuités supprimées peuvent Être identifiées par un décodeur. Sinon, l'information correspondante est perdue.

   La présente invention concerne un procédé et un ensemble pour identifier ces discontinuités supprimées.

  
Pour comprendre comment cette identification est réalisée, la suite des informations dtentrée peut Être considérée comme un enchaînement de séries de signaux de longueur

  
 <EMI ID=23.1> 

  
séries du type 0111---1110, avec un nombre impair quelconque de "1" consécutifs ou pas de "1", avec des "0" en première et dernière positions ; c) séries du type 0111-111, avec un nom-

  
 <EMI ID=24.1> 

  
Une série ne peut être du type c) que si le premier bit de la série la suivant immédiatement est un zéro.

  
 <EMI ID=25.1> 

  
tégrale des signaux résultants pour les séries des types a) et b) atteint toujours zéro à la fin d'une de ces séries. C'est seulement pour l'intégrale des signaux pour une série du type c) que ce n'est pas le cas. Elle atteint plutôt une

  
 <EMI ID=26.1> 

  
discontinuité. De plus, si une série de signaux du type c) est suivie - soit immédiatement, soit après certaines combinaisons de séquences d'autres types - d'une autre série du type c), la valeur de l'intégrale de cet enchaînement de séries croîtra. Pour certains choix des enchaînements de série, la valeur de l'intégrale cumulée croît sans limite et c'est cette situation qui introduit une composante continue dans les signaux, comme l'indique la courbe de la figure 2D.

  
On peut affirmer que chaque accroissement fini de ltintégrale cumulée a pour origine une série de signaux du type c), puisqu'aucun autre type de série n'apporte une contribution à la valeur résultante de l'intégrale. Selon la présente invention, les séries des types a) et b) sont codées selon le code de Miller. Une série de bits du type c) est codée selon les règles du code de Miller pour tous les bits sauf le dernier "1", et la discontinuité est tout simplement

  
 <EMI ID=27.1> 
-type b), c'est-à-dire que le "1" final se comporte comme un <EMI ID=28.1> 

  
l'exemple de la figure 2, les divers types de séries sont identifiés sur la figure 2B.

  
Une série du type c) est suivie, par définition, immédiatement par un "0" logique au début de la série suivante. La série du type c) n'est séparée par aucune discontinuité du "0" suivant. Par conséquent, le codage spécial est destiné à réaliser une identification pour le décodage.Le décodeur doit simplement reconnaître que si un "1" logique normalement codé est suivi de deux cellules à bit sans discontinuités, un

  
 <EMI ID=29.1> 

  
ment pendant les intervalles correspondants. Dtautres séries de discontinuités sont décodées comme pour le code de Miller.

  
Le mode opératoire pour ce codage exige qu'un comp-

  
 <EMI ID=30.1> 

  
par le décodeur soit effectué, depuis le dernier "0" antérieur qui ntétait pas le bit final alune série du type b). Si ce comptage est égal à un (nombre impair de "1") et si les deux bits suivants à coder sont "1" et "0", dans cet ordre, aucune discontinuité n'est émise pendant les deux cellules à bit suivantes. Si le bit immédiatement postérieur est un autre zéro, il est alors séparé de sor prédécesseur par une discontinuité selon le code usuel de Miller.

  
Le procédé et ltensemble selon la présente invention réalisent par conséquent la transmission de l'information

  
sous forme binaire par une voie d'information incapable de transmettre une-composante continue, l'information étant transmise avec autosynchronisation.

  
 <EMI ID=31.1> 

  
binaire qui est considéré comme un "1" logique et de celui qui est considéré comme un "0" logique nta aucu ne importance. Dans les parties antérieures et postérieures de la présente description, l'état normalement défini par les discontinuités

  
 <EMI ID=32.1> 

  
La figure 3 représente sous forme de schéma bloc un ensemble 22 pour coder une, suite d'informations sous la forme <EMI ID=33.1> 

  
formation 28 et décoder les signaux reçus en 36 en vue de leur utilisation ultérieure en 40. Une source 10 d'information dirige en série l'information sous forme binaire sur un trajet
12, après qu'elle a été synchronisée par des impulsions d'horloge provenant d'une horloge 16 et appliquée par un trajet 14. L'information reçue par la source 10 peut avoir un certain nombre d'origines. Cependant, d'où. qu'elles proviennent, ces informations sont mises sous forme binaire par des procédés connus et agencées de façon à pouvoir être synchronisées en série, par exemple par les impulsioas d'horloge suivant le trajet 14.

  
Lthorloge 16 émet périodiquement des impulsions d'hor-

  
 <EMI ID=34.1> 

  
un nombre quelconque d'oscillateurs bien connus. Les impulsioas d'horloge produites doivent avoir un bref temps de montée. Dans la mesure où les discontinuités qui représentent des "1"  logiques et des "0" logiques se produisent au milieu d'une cellule et près des extrémités dtune cellule ou plus généralement avec une phase antérieure et avec une phase postérieure, l'horloge 16 émet des impulsions d'horloge avec deux pha-

  
 <EMI ID=35.1> 

  
à un trajet 18 et ensuite appliquées par le trajet 14 pour synchroniser la source d'information 10. Les impulsions d'hor-

  
 <EMI ID=36.1> 

  
Un codeur 22 reçoit l'information sous forme série de la source d'information 10 par le trajet 12 ainsi que des  <EMI ID=37.1> 

  
22 opère sur l'information reçue en conformité avec le code DCF-SC-NRZ de la présente invention, décrit ci-dessus. Les informations codées sont appliquées par un trajet 26 à une voie d tinformation 28 qui peut comprendre un enregistreur à bande magnétique sur lequel l'information est enregistrée et

  
 <EMI ID=38.1> 

  
sont appliqués à un trajet 30. Les discontinuités des signaux sont notées par un détecteur 32 de discontinuités qui applique à un trajet 34 des signaux indiquant les discontinuités.

  
Un décodeur 36 reçoit ces signaux indicateurs de discontinuités et décode l'information pour la. ramener à sa forme originelle ou une forme apparentée et envoie l'information décodée par un trajet 38 à un ensemble 40 d'utilisation

  
 <EMI ID=39.1> 

  
signaux de la présente invention assure une auto synchronisation. Ceci signifie que le décodeur 36 doit être orienté en

  
 <EMI ID=40.1> 

  
pour être capable de reconnaître si une discontinuité s'est produite dans chaque cellule à bit. Cette synchronisation est obtenue par ltutilisation d'une horloge 42 qui émet des impulsions d'horloge à une fréquence double de celle de l'horloge 16, soit à une fréquence 2F. Pour synchroniser l'horloge, des signaux provenant du décodeur peuvent être appliqués par un trajet 44 ou bien des signaux provenant du détecteur 32 de discontinuités peuvent être appliqués par un trajet 46. Dans l'un ou l'autre cas, des signaux de synchronisation sont appliqués par un trajet 48 au décodeur. Des signaux de synchronisation sont également appliqués au circuit 40 d'utilisation de l'information ; ils peuvent être appliqués directement à partir de l'horloge 42 par un trajet 50, ou indirectement à travers le décodeur par un trajet 51.

   Il convient de noter qu'un trajet peut comporter plusieurs conducteurs.

  
Bien qu'un certain nombre d'autres circuits puissent être utilisés, la figure 4 représente un codeur 22 préféré, la figure 5 représentant un diagramme des temps pour cet ensemble. Les signaux d'entrée appliqués à ce circuit sont les im- <EMI ID=41.1> 

  
qués respectivement par les trajets 24 et 20 et les informations d'entrée D1 appliquées par le trajet 12. Les impulsions

  
 <EMI ID=42.1> 

  
(Les points du circuit où les divers signaux apparaissent sont identifiés par des lettres correspondantes entourées d'un cercle - telles que G - sur les figures),.Comme l'indiquent

  
 <EMI ID=43.1> 

  
sions identiques émises périodiquement avec une période équivalente à la longueur d'une cellule de bit et avec de brefs temps de montée et de descente ainsi qu'une durée d'impulsion nettement inférieure à la durée correspondant à une demi-cel-

  
 <EMI ID=44.1> 

  
qu'elles sont retardées d'une demi-cellule à bit. Par conséquent, les impulsions d'horloge &#65533;1 croissent au début de chaque cellule à bit et les impulsions dthorloge &#65533;2 croissent au milieu de chaque cellule à bit. L'information dtentrée est appliquée sous la forme NRZ-L, comme le bit suivant D. (signaux

  
 <EMI ID=45.1> 

  
ne horloge du basculeur JK 52, de manière que chaque discontinuité orientée négativement (de haut en bas) des impulsions

  
 <EMI ID=46.1> 

  
est représenté comme un bit de courant dans le signal 5D. Les signaux sont représentés en choisissant le signal "haut" comme signal "1" et son inverse ou signal "bas" comme

  
 <EMI ID=47.1> 

  
basculeur JK 56, les impulsions d'horloge 02 étant appliquées à la borne horloge du basculeur JK 56. Un basculeur JK a pour nature de changer d'état à la réception d'une impulsion d'horloge lorsque les deux bornes J et K sont hautes (1)

  
et de rester dans le même état lorsque les deux bornes

  
J et K sont basses (0). Lorsque la borne J est basse (0)

  
et la borne K haute (1), un basculeur JK est repositionné

  
ou ramené à zéro, c'est-à-dire que la sortie Q devient basse (0), à la réception d'une impulsion d'horloge ; lorsque la borne J est haute (1) et la borne K basse (0), un basculeur JK est prépositionné, c'est-à-dire la sortie Q devient haute (1), à la réception d'une impulsion d'horloge. Dans le codage normal, lorsqu'aucun "1" n'est supprimé,

  
la borne K est maintenue haute (1) d'une manière décrite ci-après. Dans ces conditions, avec chaque impulsion

  
 <EMI ID=48.1> 

  
compte les bits à l'état "0", dans le système de numérotation 1 ("modulo 2"), le signal de sortie Pz étant "0" quand un nombre pair de bits "0" a été compté et "1" quand un nombre impair de ces bits a été compté, ce signal de sortie apparaissant à la borne Q du basculeur 56. Le basculeur 56 est ramené à zéro par l'utilisation d'un signal approprié appliqué à sa borne K à l'instant prévu d'apparition d'un "1" supprimé. La borne J est nécessairement basse (0) lorsqu'un "1" supprimé apparaît : le basculeur JK est donc ramené à zéro à la réception de l'impulsion d'horloge 02 suivant immédiatement un signal de remise à zéro. La formation de ce signal de remise à zéro est expliquée en détail ci-après.

  
 <EMI ID=49.1> 

  
aussi appliquées à un circuit NON-ET 58 dont le signal de sortie ramène à zéro un basculeur JK 60 chaque fois que

  
 <EMI ID=50.1>   <EMI ID=51.1> 

  
référence positive, grâce à quoi chaque impulsion appliquée à la borne horloge du basculeur 6 0 fait compter par le

  
 <EMI ID=52.1> 

  
zéro. Les signaux appliqués à la borne d'entrée des signaux d'horloge sont CL(1) représenté en 5G et sont produits comme on l'explique en détail ci-après. Le basculeur JK 60

  
 <EMI ID=53.1> 

  
nombre est pair et à "1" si ce nombre est impair.

  
Comme on l'a expliqué ci-dessus, le codage désiré consiste à produire une discontinuité à mi-cellule pour chaque bit "1 ", sauf pour une série de bits du type c) , consitutée par un "0" suivi d'un nombre pair de "1". Les basculeurs 56 et 60 établissent s'il y a ou non une série du type c). Puisqu'un certain nombre de séries de bits du type a) et du type b) comprennent un nombre pair de

  
 <EMI ID=54.1> 

  
l'instant où la transition sera supprimée.

  
Le circuit NON-ET 62 est celui qui établit s'il y a ou non une discontinuité à supprimer, c'est-à-dire

  
 <EMI ID=55.1> 

  
même temps un "<1>", ce qui indique que le signal D est un "0", le circuit NON-ET 62 détecte que la série qui se termine est du type c) et son signal S de sortie est un

  
 <EMI ID=56.1> 

  
indique qu'un bit doit être supprimé, le circuit NON-ET 66 produit un signal de remise à zéro pour le basculeur JK 56 qui est ramené à zéro par l'impulsion d'horloge 02 suivante,

  
 <EMI ID=57.1>  appliqué au circuit NON-ET 66 fait apparaître un signal

  
de sortie haut (1) à la borne K du basculeur JK 56, maintenant donc la borne K à l'état haut pendant le comptage

  
 <EMI ID=58.1> 

  
le signal supprimé S devient également haut (1) pendant la partie des cellules à bit correspondante au dernier "1"

  
et au "0" suivant le dernier "1" d'une séquence de type (b). Ceci fait aussi passer la borne K à l'état haut (1) mais, comme la borne J est également haute (1) à l'impulsion d'horloge 02 suivante, le basculeur JK 56 ne se remet pas

  
à zéro, mais change plutôt d'état, c'est-à-dire compte

  
un "0".

  
Les discontinuités à mi-cellule pour les bits "1" sont produites par un circuit NON-ET 68 auquel trois signaux sont appliqués à savoir les signaux D , les signaux d'horloge 02 et les signaux S de suppression inversés. Le signal de sortie du circuit NON-ET 68 est par conséquent l'inverse du signal CL(1) représenté en 5G, mais inversé ; ce signal

  
de sortie du circuit 68 devient négatif pendant la durée d'une impulsion d'horloge 02 qui est émise au milieu d'une cellule

  
 <EMI ID=59.1> 

  
ET 62 a établi que la discontinuité présente à cet endroit doit être supprimée. Les signaux de sortie du circuit NON-ET 68  <EMI ID=60.1> 

  
"0" et le basculeur 56 compteur de zéros est à l'état "1", ce qui correspond à ltinstant de suppression d'une discontinuité. Par conséquent, cette partie du codeur nécessite un examen préalable portant sur 1 bit - mais pas plus - En d'autres termes, un retard d'un bit est réalisé dans cette partie du codeur. Tous les autres codages sont conformes aux pres-

  
 <EMI ID=61.1> 

  
cité.

  
Comme l'indique la figure 3, l'information codée transmise par le trajet 26 passe par un canal d'information
28 et ensuite par un trajet 30 pour aboutir à un détecteur 32 de discontinuités, qui peut prendre différentes formes. Une forme de réalisation d'un détecteur de discontinuités est décrite ci-après en liaison avec la figure 8. Le signal de sor-

  
 <EMI ID=62.1> 

  
34 au décodeur 36.

  
La figure 6 représente une forme préférée de réalisation du décodeur 36, ainsi que de l'horloge 2F 42. Les diagrammes des temps de l'ensemble de la figure 6 sont représentés par les signaux de la figure 7. Le détecteur de discontinuités, tel que le détecteur 32 représenté sur la figure 8, applique des impulsions au trajet d'entrée 34 sous la forme représentée en 7A où une impulsion très brève repère chaque discontinuité : Ces impulsions de discontinuité sont appliqués à l'entrée des signaux d'horloge d'un basculeur 78 à retard branché à la manière d'un multivibrateur monostable qui transmet sur ce des impulsions de forme représentées par 7B à sa sortie Q. La durée de chaque impulsion émise est déterminée par la constante de temps de l'ensemble intégrateur à résistance et capacité branché entre les bornes Q et Q du basculeur
78.

   La durée de ces impulsions est choisie courte par rapport à la moitié d'une cellule à bit.

  
Les signaux représentés en 7B sont appliqués à l'entrée des signaux d'horloge d'un basculeur 80 à retard branché  <EMI ID=63.1> 

  
 <EMI ID=64.1> 

  
gnal de forme représentée en 7D et changeant d'état pour chaque discontinuité détectée par le détecteur 32. 

  
Des impulsions d'horloge sont émises par lthorloge 
42 qui, dans le circuit représenté, comprend un oscillateur 82  commandé par une tension émettant des impulsions à une fré- 

  
 <EMI ID=65.1> 

  
la borne des signaux d'horloge d'un basculeur 84 à retard,  branché de manière à produire une discontinuité pour chaque

  
 <EMI ID=66.1> 

  
 <EMI ID=67.1> 

  
 <EMI ID=68.1> 

  
tangulaire à la fréquence des bits. Le signal de sortie 0 est  la même onde rectangulaire, mais de phase opposée. 

  
 <EMI ID=69.1> 

  
 <EMI ID=70.1> 

  
signaux de phase opposée à celle des signaux 7C sont aussi appliqués en produisant ainsi des impulsions d'horloge &#65533;2 représentées en 7F, à la fréquence des bits, au milieu de/la cellule.

  
Le signal transmis détecté, représente en 7D, est appliqué aux bornes d'entrée D des basculeurs 90 et 92 à retard. Le basculeur 92 est synchronisé par les impulsions d'hor- <EMI ID=71.1> 

  
de sortie à la borne Q lors de l'apparition de chaque impulsion dthorloge succédant à une discontinuité (signaux 7D) des .signaux d'information. Ceci produit un signal du type représenté par la figure 7H dans lequel il y a une discontinuité à mi-cellule en cas de discontinuité d'un signal d'information au début ou au milieu de ladite cellule.

  
De même le basculeur 90 est synchronisé par les im-

  
 <EMI ID=72.1> 

  
présenté en 71 change d'état avec la première impulsion d'horloge &#65533;1 qui se produit après une discontinuité du niveau du signal. Ainsi, le signal 71 comporte une discontinuité au début dtune cellule à bit dans le cas d'une discontinuité à

  
 <EMI ID=73.1> 

  
Le signal de sortie Q du basculeur 92 (signal 7H) est appliqué à un circuit OU-EXCLUSIF 94 monté en détecteur de discontinuités. Ceci signifie qu'une résistance 96 et un condensateur 98 sont connectés de façon à retarder l'application du signal de sortie Q du basculeur 92 à l'autre entrée du circuit OU-EXCLUSIF 94, de manière que toute discontinuité dans

  
le signal de sortie Q du basculeur 92 crée une différence momentanée entre les deux signaux d'entrée du circuit 94 OUEXCLUSIF, jusqutà ce que le signal retardé apparaisse à ltautre entrée rendant ainsi identiques les deux signaux d'entrée. Les impulsions résultantes sont représentées sur la figure 7J.

  
Les signaux puisés 7J sont utilisés pour ramener à

  
 <EMI ID=74.1> 

  
raissent après une cellule à bit dans laquelle le signal transmis comporte une discontinuité. Le signal de sortie Q du basculeur 102 devient ainsi égal à "0" au début de la seconde cellule à bit succédant à une cellule dans laquelle il y avait une discontinuité. D'après la manière suivant laquelle l'in-formation était codée dans la première position, il est évident que lorsque le compteur à quatre états n'est pas remis à zéro par un signal de forme représentée en 7J sous l'action

  
 <EMI ID=75.1> 

  
le à bit dans laquelle il y avait une discontinuité, une discontinuité en provenance du signal émis a été supprimée. Par conséquent, l'état du compteur à quatre états représenté en

  
7K permet d'identifier les discontinuités supprimées. Le signal représenté en 7K est appliqué à une entrée d'un circuit OU 104, les impulsions d'horloge &#65533;2 passent par un inverseur
106 et sont appliquées à l'autre borne d'entrée du circuit 104. Ceci produit une impulsion à mi-cellule dans la seconde cellule suivant la cellule immédiatement antérieure dans laquelle il y avait une discontinuité. Ce signal indique la discontinuité supprimée du&#65533;ignal transmis.

  
 <EMI ID=76.1> 

  
pulsion d'horloge immédiatement antérieure correspondante. Les signaux Q correspondants sont appliqués à un circuit OU exclusif

  
 <EMI ID=77.1> 

  
de sortie des basculeurs correspondants 90 et 92 différent. Une différence se produira après chaque discontinuité dans la

  
 <EMI ID=78.1> 

  
le basculeur qui reconnaît le premier la discontinuité. Par conséquent, les discontinuités à mi-cellule sont reconnues les premières par le basculeur 92, et les discontinuités aux ext rémités des cellules sont reconnues les premières par le basculeur 90. Le signal de sortie du circuit OU exclusif 108 représenté en 7M comprend par conséquent des impulsions correspondant aux discontinuités de la courbe 7A.

  
 <EMI ID=79.1> 

  
borne Q du basculeur 110 pour une cellule à bit dans/laquelle il y a une discontinuité à mi-cellule et un "0" pour une autre cellule. 

  
La réinsertion de l'impulsion supprimée est réalisée

  
 <EMI ID=80.1> 

  
NON-OU 114 pour produire le signal reconstitué sous la forme NRZ-L, représentée en 7P. Ce signal reconstitué suit ensuite le trajet 38 pour aboutir au circuit 40 d'utilisation de l'information. Le signal de sortie inversé du basculeur 112 est appliqué à une borne d'entrée du circuit NON-OU 114 et le signal indiquant les impulsions supprimées, représenté en 7L, est appliqué à l'autre borne du circuit NON-OU 114. Ceci produit par conséquent un "1" chaque fois qu'une impulsion est supprimée dans une cellule à bit suivant une cellule à bit

  
 <EMI ID=81.1> 

  
nant du basculeur 110 en un point de jonction 116 et donne alors le signal représenté en 70. Le basculeur 112 est syn-

  
 <EMI ID=82.1> 

  
développées sur le trajet 51 en vue de leur mise en oeuvre par l'utilisateur d'informations 40.

  
Si l'on revient maintenant à la question de la synchronisation de l'oscillateur 82, à fréquence commandée par une tension, du circuit d'horloge 42, le signal de sortie de

  
 <EMI ID=83.1> 

  
parateur de phase 120 qui compare la phase de l'oscillateur

  
82 à celle du signal de sortie du basculeur 78, produisant en passant par un filtre 122 un signal de sortie qui est fonction de l'amplitude et du sens du déphasage des signaux. Le signal de déséquilibre est appliqué à un amplificateur différentiel
124 qui, dans la forme de réalisation représentée comprend un amplificateur opérationnel linéaire 702 Fairchild, branché de la manière indiquée. L'amplificateur différentiel 124 engendre une tension de commande qui est appliquée à l'oscillateur 82 pour agir sur sa fréquence de manière à créer un déphasage approprié entre le signal de sortie de cet oscillateur et les discontinuités que représente le signal de sortie du basculeur 78. Un appareil indicateur 128 indique, au moyen d'une diode électroluminescente 130, quand l'horloge 42 n'est pas correctement synchronisée avec les discontinuités reçues.

  
L'horloge 42 peut ensuite être ramenée au synchronisme par

  
un certain nombre de procédés, par exemple par suppression 

  
d'une impulsion d'horloge. 

  
Un autre décodeur 36 et une autre horloge 42 sont représentés sur la figure 8, le diagramme des temps pour le

  
circuit de la figure 8 étant représenté sur la figure 9. De

  
plus, le circuit de la figure 8 comprend un détecteur de discontinuités 32. La forme du signal reçu est représentée par

  
la courbe 9A. Ce signal est appliqué par le trajet 30 à la

  
borne A du détecteur 32 de discontinuité. Le détecteur 32 de discontinuités comprend un circuit limiteur 132 et un circuit différentiateur 134. Le circuit 132 amplifie fortement le signal d'entrée et l'écrête pour appliquer au conducteur 34 un

  
signal de sortie d'information correspondant, avec de fortes discontinuités aux passages par zéro du signal d'entrée, comme l'indique la courbe 9B. Le signal de sortie du limiteur

  
132 est appliqué après inversion au circuit dérivateur 134,

  
dans lequel des signaux en opposition de phase sont produits

  
par un amplificateur 136. Les deux signaux de sortie de l'amplificateur 136 sont appliqués aux deux circuits NON-OU 138

  
et 140, le signal inversé étant retardé légèrement par une ligne à retard 142 avant d'être appliqué au circuit NON-OU 138

  
et le signal non inversé étant retardé légèrement par une ligne à retard 144 avant d'être appliqué au circuit NON-OU 140.

  
Le circuit dérivateur 134 applique par conséquent au conducteur 46 un signal représenté par la courbe 9C, avec une impulsion pour chaque discontinuité du signal d'entrée (courbe

  
9A) .

  
Dans la présente forme de réalisation, l'horloge 42 comprend un oscillateur d'appel produisant au point D un signal de forme représentée par la courbe 9D et qui, après amplification et limitation devient en E une onde rectangulaire représentée par la courbe 9E. Le circuit intégré A3 comprenant l'horloge 42 dans la forme de réalisation représentée comprend un circuit "Motorola Triple Line Receiver MC 10216" branché de la manière indiquée, avec les broches 1 et 16 re-

  
 <EMI ID=84.1> 

  
cillateur pour synchroniser le signal de sortie au point E avec les discontinuités de l'information d'entrée. La phase des signaux d'horloge émis au point E peut-être ajustée par une inductance variable 146 pour placer les impulsions d'horloge de la manière représentée sur la courbe 9E, en relation appropriée avec les discontinuités de l'information représentées par la courbe 9B.

  
Les signaux d'information de la courbe 9B sont appliqués au décodeur 36, par le trajet 34, à l'entrée D d'un basculeur à retard 148. Les impulsions d'horloge représentées par la courbe 9E sont appliquées à travers un circuit 150 émetteur de signaux d'horloge à la borne d'entrée C du basculeur 148, ces signaux d'horloge étant inversés par un ci:- cuit inverseur 152 à l'intérieur du circuit 150 émetteur de signaux d'horloge. Ceci synchronise l'information provenant de la borne D à la borne de sortie Q du basculeur 148 en produisant un signal, représenté par la courbe 9F, qui correspond à l'information, d'entrée représentée par la courbe 9A., Les signaux à la borne de sortie Q du basculeur 148 sont appliqués à la borne d'entrée D d'un basculeur à retard 154. Les impulsions d'horloge de l'onde 9E sont inversées par un in-

  
 <EMI ID=85.1> 

  
reçoit ainsi les signaux de sortie du basculeur 148 et reproduit, ces signaux de sortie avec un retard d tune impulsion de fréquence 2F (1/2F seconde), c'est-à-dire la moitié de l'intervalle correspondant à une cellule à bit . Les impulsions de forme représentée par 9E font aussi basculer, en passant par un circuit OU 158, un basculeur 160 à retard pour faire apparaitre à sa borne Q un signal représenté par la courbe 9H. Ce sont des impulsions d'horloge de fréquence 1F ou des cellules à bit. Ces impulsions sont appliquées à un circuit NON-OU 162, déclenché par les impulsions d'horloge de fréquence 2F et de forme représentée par 9E pour produire ce qu'on peut appeler des impulsions d'horloge &#65533;1 apparaissant au début de chaque cellule à bit, représentées par la courbe 91.

   Ces impulsions d'horloge &#65533;1, inversées par un circuit 164 deviennent les impulsions d'horloge de sortie se propageant sur le trajet 51.

  
Les informations synchronisées représentées par la courbe 9F sont appliquées à la borne d'entrée D d'un baseu-

  
 <EMI ID=86.1> 

  
loge &#65533;1 représentées par la courbe 91, appliquant à la borne de sortie Q un signal représenté par la courbe 9J, qui produit une discontinuité après chaque impulsion d'horloge &#65533;1 s'il y a eu une discontinuité dans les informations synchronisées représentées par la courbe 9F depuis l'impulsion d'horloge &#65533;1 antérieure.

  
Les signaux représentés en 9G sont comparés aux signaux représentés par 9J dans le circuit OU-EXCLUSIF 168. Chaque fois que ces deux signaux sont différents, comme cela se produit lorsqu'il y a des discontinuités à mi-cellule signifiant des "1" dans l'information transmise, le signal de sortie du circuit)68 est positif comme ^la est indiqué par la courbe 9K. Le signal de sortie du circuit OU-EXCLUSIF 168 est appliqué à l'entrée D d'un basculeur 170 à retard qui est aus-

  
 <EMI ID=87.1> 

  
présentée en 91 pour produire à sa borne de sortie Q des signaux représentés par la courbe 9N qui sont essentiellement

  
 <EMI ID=88.1> 

  
Les informations dtentrée et de sortie du basculeur
154 sont appliquées à un circuit NON-OU EXCLUSIF 172 qui détecte dans ces conditions toutes les discontinuités des informations d'entrée qui sont apparues depuis une impulsion d'horloge antérieure, de fréquence 2F, sur la borne horloge du basculeur 154. Un signal de sortie "0" du circuit 172 indique par conséquent une discontinuité des signaux d'information, comme on le voit sur la courbe 9L.

  
Les discontinuités des signaux d'information qui ont été supprimées sont détectées par un registre à décalage 174 à quatre bits. Dans la forme de réalisation représentée ce registre à décalage 174 est constitué par un registre à décalage gauche/droite à 4 bits modèle "Motorola MC 10141 ; monté comme l'indique la figure 8. Ce registre à décalage 174 est ramené à zéro après chaque discontinuité des signaux d'inf ormation par un signal provenant du circuit NON-OU-EXCLUSIF 172. Le registre à décalage 174 est synchronisé par les impulsions d'horloge 2F inversées par le circuit 156. Chaque impulsion d'horloge introduit un "1" dans le registre à décalage et fait avancer ce "1" le long des quatre bornes de sortie 1 tune après l'autre.

   Les états de ces bornes sont par conséquent successivement 0000, 0001, 0011, 0111 et 1111 soit, dans le système décimal, 0, 1, 3, 7 et 15. Les impulsions d'horloges ultérieures laissent ces bornes dans l'état 1111. Pour l'exemple donné sur la figure 9, l'état du registre à décalage est indiqué entre les courbes 9L et 9M. Lorsque des impulsions d'horloge de fréquence 2F sont appliquées au registre a décalage, ce registre avance à chaque fois d'une demi-cellule à bit. Dans le code normal de Miller l'intervalle le plus long entre discontinuités provient d'une série de bits 101 qui laisse un intervalle entre deux cellules à bit complètes sans une discontinuité, à savoir d'une discontinuité "1" à mi-cellule

  
 <EMI ID=89.1> 

  
une cellule entière à bit "0". Dans le code décrit ci-dessus pour la présente invention, dans lequel un bit "1" est supprimé, l'intervalle de temps entre les discontinuités est plus grand quand une discontinuité "1" est supprimée. Par conséquent la suppression d'une discontinuité "1" peut être reconnue grâce à 1=absence de discontinuité apparaissant au bout

  
de moins de 2 1/2 cellules à bit, comptées à partir de la discontinuité précédente. Cet état de choses est indiqué par l'état du registre à décalage qui avance pour chaque impul-

  
 <EMI ID=90.1> 

  
zéro. Par conséquent, quand le registre à décalage 174 atteint son cinquième état, l'état 15, il y a eu cinq demi-cellules
(ou 2 1/2 cellules) à bit depuis la discontinuité précédente. Ceci indique la suppression d'un bit "1 ". L'état 15 se manifeste par la présence dtun "1" sur la quatrième borne de sortie, qui est la broche 3 du registre à décalage "Motorola

  
MC 10141". Dans l'exemple particulier de la figure 9 le signal sur cette borne est représenté par la courbe 9M qui indique la suppression d'une discontinuité. Ce signal est associé au signal "1" transmis représenté par la courbe 9N dans un circuit OU 176, le signal combiné obtenu étant appliqué à, la borne D d'un basculeur 178 à retard qui est synchronisé

  
 <EMI ID=91.1> 

  
plique les signaux d'information reconstitués sous forme NRZ-L à la borne de sortie Q du basculeur 178, comme l'indique la courbe 90. Les signaux reconstitués sont appliqués par un amplificateur intermédiaire 180 au trajet de sortie 38. 

  
On a supposé dans la description ci-dessus du circuit de la figure 8 que l'horloge 42 est correctement synchronisée avec la discontinuité appliquée à l'entrée. Toutefois, étant donné que la fréquence fondamentale de l'horloge 42 est double de celle des cellules à bit, il est possible que cette horloge soit en phase avec les discontinuités à mi-cellule plutôt qu'avec celles aux extrémités des cellules. Dans ce cas, l'information sortant par la borne Q du basculeur 178 apparaîtra de la manière représentée par la courbe 9P. L'absence de synchronisation peut être décelée par un détecteur
182 de synchronisation qui reconnaît certaines conditions de sortie interdites. Dans le code décrit à propos des figures

  
8 et 9, toute discontinuité succédant à une discontinuité "0"

  
 <EMI ID=92.1> 

  
bit plus tard (pour une discontinuité suivante sous forme d'un

  
 <EMI ID=93.1> 

  
quand 1=ensemble est synchronisé correctement, le compteur dtétats de bit (ou registre à décalage) 174 est toujours ra-mené à zéro par la troisième demi-cellule à bit succédant à une discontinuité sous forme d'un bit "0". Par ailleurs après une transition sous la forme d'un bit "1", le compteur

  
 <EMI ID=94.1> 

  
est supprimée après une dis continuité sous forme d'un "1" à

  
 <EMI ID=95.1> 

  
discontinuités. Ainsi, quand le registre à décalage 174 a reçu trois signaux d'horloge après un retour à zéro, la dernière discontinuité qui ramène à zéro le registre à décalage 174 doit avoir été un bit "1" si le dispositif est synchronisé. Le registre à décalage 174 est dans cet état quand la troi-

  
 <EMI ID=96.1> 

  
étant la broche 2 du registre à décalage MC 10141. Ltétat des

  
trois demi-cellules à bits après un retour à zéro est déterminé par un circuit NON-OU exclusif 184 qui produit un signal représenté par la courbe 9Q, lequel est appliqué aux circuits

  
NON-OU 186 et 188. Suivant que l'information sortant par la

  
borne Q du basculeur 178 est un "1" ou un "0", le signal 9Q , remet à zéro les basculeurs 190 à 192 par le circuit 186 ou

  
envoie un signal dthorloge au basculeur 190 par le circuit 188. L'application de deux signaux d'horloge au basculeur 190 pro-

  
voque l'application dtun signal d'horloge au basculeur 192.

  
Les signaux de sortie Q des basculeurs 190 et 192 sont appliqués à un circuit NON-OU 194 qui émet par le trajet 44 un signal indicateur d'absence de synchronisation quand le comptage.

  
des basculeurs 190 et 192 atteint 3. Le signal sur le trajet

  
44 est appliqué à un circuit 196 suppresseur d'impulsions dans ltensemble 150 émetteur de signaux d'horloge. Le circuit 196 comprend une paire de basculeurs .198 et 200 à retard et un

  
circuit NON-OU 202. Ces basculeurs 198 et 200 sont synchronisés par les impulsions d'horloge 2F représentées en 9E pour produire à la sortie du circuit NON-OU 202 un signal transmis au circuit OU 158 afin de supprimer l'impulsion d'horloge transmise au basculeur 160, supprimant ainsi un demi-cycle du si! gnal de sortie de ce basculeur, en synchronisant correctement l'ensemble.

  
Il est avantageux, pour réaliser une synchronisation correcte, de commencer l'émission par l'introduction d'une

  
série d*impulsions comportant des discontinuités caractéristiques produisant des signaux facilement reconnaissables si l'ensemble n'est pas synchronisé. Une telle série a la structure 10101. Ceci évite toute perte de signaux d'informations avant que ces signaux eux-mêmes n'aient engendré une série de discontinuités mettant en évidence une erreur de synchronisation.

  
A noter qu'un ensemble de synchronisation semblable pourrait être utilisé avec le décodeur de la figure 6.

  
Bien qu'un circuit particulier de codage ait été représenté et que deux circuits différents de décodage utilisant le même code aient été décrits, il est évident qu'on peut utiliser d'autres circuits particuliers dans le même but . On

  
peut par ailleurs utiliser d&#65533;autres types de codes entrant

  
dans le cadre de la présente invention. En somme, l'invention concerne un procédé et un ensemble dans lesquels une suite d'informations sous forme binaire série est considérée comme l'enchaînement de plusieurs séries de "1" dont certains peuvent créer un déséquilibre en courant continu si le code de

  
 <EMI ID=97.1> 

  
cité est utilisé. En conformité avec la présente invention,

  
on a prévu des procédés pour indiquer à la fin d'une série de "1" si cette série est ou non du type qui peut introduire un déséquilibre en courant continu. Des dispositifs procédant à un examen préalable d'au maximum un état de bit observent la fin d'une série, particulière de "1" et indiquent si oui ou non cette série particulière de "1" est du type qui introduirait une composante continue dans un signal transmis dans des conditions normales. Les dispositifs réagissant à cette dernière indication ont une action réparatrice appropriée pour éliminer toute composante en courant continu à la fin de cette série de bits. Toute modification des signaux est réalisée d'une manière qui peut être reconnue par un décodeur correspondant.

Claims (3)

RESUME La présente invention concerne notamment :

1 . Dans un ensemble de transmission à auto-synchronisation d'informations binaires successivement sous forme

de cellules à bit consécutives synchronisées d'un canal de transmission dans lequel des bits avec un premier état logique sont normalement transmis sous forme de discontinuités de signaux au voisinage du début des cellules à bit correspondantes et des bits avec un deuxième état logique sont normalement transmis sous forme de discontinuités de signaux au voisinage de la fin des cellules à bit correspondantes et les <EMI ID=98.1>

cédant à une discontinuité relativement tardive dans la cellule à bit immédiatement précédente sont supprimées, un appareillage pour modifier les signaux transmis afin d'éliminer la composante continue résultante, ledit appareillage étant caractérisé par les points suivants considérés isolément ou en combinaisons diverses techniquement possibles

a) Il comprend un premier dispositif indicateur commandé par les états des bits pour émettre au début d'une série de bits dans le second état, succédant à. un bit dans le <EMI ID=99.1>

telle série qui pourrait introduire une composante continue dans le signal transmis normalement et un dispositif commandé par ledit signal indicateur, un bit en cours et par seulement un bit lui succédant immédiatement, afin de modifier

<EMI ID=100.1>

liminer toutes les composantes continues.

b) Il comprend : un premier dispositif indicateur commandé par les états des bits pour émettre, au début dtune série de bits dans le second état, succédant à un bit dans le premier état, un premier signal indiquant la présence d'une telle série qui pourrait introduire une composante continue dans le signal transmis de manière normale ;

un second dispositif indicateur commandé par ledit premier signal et par seulement un bit succédant au bit en cours pour émettre un se-cond signal indiquant la fin d'une série de bits dans le second état qui introduirait une composante continue dans un signal transmis dans des conditions normales ainsi qu'un dispositif commandé par ledit second signal indicateur afin de modifier la transmission des discontinuités des signaux à la fin d'une telle série pour éliminer toutes les composantes continues. c) Ledit dispositif pour modifier la transmission des discontinuités des signaux supprime la discontinuité correspondant au dernier bit dans le second état dans une série telle quelle introduirait-une composante continue dans les signaux transmis dans des conditions normales.

d) Il comprend un décodeur commandé par les discontinuités des signaux transmis pour indiquer les états des bits de l'information binaire transmise, ledit décodeur comprenant un dispositif de synchronisation commandé par les discontinuités des signaux transmis pour produire des signaux de synchronisation en vue d'établir une dist inction entre les discontinuités voisines du début et celles voisines de la fin d'une cellule à bit ; un détecteur réagissant auxdites discontinuités des signaux transmis et auxdits signaux de synchronisation pour indiquer les bits dans le premier état après réception des discontinuités voisines du début et les bits dans le second état après réception des discontinuités voisi- <EMI ID=101.1>

gissant auxdites discontinuités des signaux transmis et auxdits signaux de synchronisation pour déceler l'absence d&#65533;une discontinuité dans 2 1/2 cellules à bit succédant à une discontinuité relativement proche de la fin par l'émission d'un signal de détection des discontinuités supprimées et un dispositif commandé par ledit signal de détection des discontinuités supprimées pour indiquer le bit suivant celui correspondant à la discontinuité précédant lesdites 2 1/2 cellules à bit, lorsqu'il est dans le second état, et un dispositif commandé par lesdits signaux de synchronisation pour indiquer un autre bit étant dans le premier état. e) Ledit premier dispositif indicateur réagit aux bits dans le premier état succédant à une discontinuité sup- <EMI ID=102.1>

mier signal indicateur, quand le nombre desdits bits dans le premier état, succédant à une discontinuité- supprimée d'un

bit dans le second état, est impair, ledit second dispositif indicateur étant déclenché par un tel premier signal indicateur "en vue de réagir aux bits dans le second état succédant

à un nombre impair de bits dans le premier état pour produire

un tel second signal indicateur quand le nombre de bits dans

le second état à la fin de la série de bits dans le second

état est pair, et ledit dispositif réagissant auxdits seconds signaux indicateurs est déclenché par un tel second signal indicateur pour supprimer une discontinuité de signal dans le signal émis correspondant au dernier bit dans le second état

dans une série correspondante de bits dans le second état.

f) Il comprend de plus un décodeur réagissant aux discontinuités des signaux émis pour indiquer l'état des bits de 1* information binaire émise, ledit décodeur comprenant :

un dispositif de synchronisation commandé par les discontinuités des signaux émis pour produire des signaux de synchronisation destinés à établir une distinction entre les discontinuités proches du début de celles proches de la fin d'une cellule à bit, un premier détecteur réagissant auxdites discontinuités de-7, signaux transmis et auxdits signaux de synchronisation pour indiquer les bits qui sont dans le premier état lors de la réception des discontinuités voisines du début de la cellulo et les bits qui sont dans le/second état lors de la réception des discontinuités voisines de la fin de la cellule, un second détecteur sensible auxdites discontinuités des signaux transmis et auxdits signaux de synchronisation

pour détecter les modifications par rapport aux transmissions

<EMI ID=103.1>

auxdits signaux de synchronisation pour indiquer un autre bit dans le premier état.

2. Dans un ensemble de transmission à autosynchro-

<EMI ID=104.1>

cellules à bit consécutives synchronisées dtun canal de transmission dans lequel des bits à un premier état logique sont normalement transmis sous forme de discontinuités de signaux au voisinage du début des cellules à bit correspondantes et des bits à un deuxième état logique sont normalement transmis sous forme de discontinuités de signaux au voisinage de la fin des cellules à bit correspondantes, les discontinuités correspondant à un bit dans le premier état suivant un bit dans le second état sont supprimées et certaines discontinuités correspondant à des bits dans le second état précédant des bits dans le premier état sont supprimées, un décodeur sensible aux discontinuités des signaux transmis étant destiné à indiquer l'état du bit de l'information binaire transmise,

ledit décodeur étant caractérisé en ce qu'il comprend un dispositif de synchronisation sensible aux discontinuités des signaux transmis afin de produire des signaux de synchronisation dans le but de distinguer les discontinuités voisines du début de celles voisines de la fin des cellules à bit, un détecteur sensible aux discontinuités desdits signaux transmis et auxdits signaux de synchronisation pour indiquer les bits dans le premier état après réception des discontinuités voisines du début et ceux dans le second état après réception des discontinuités voisines de la fin des cellules, un détecteur des discontinuités supprimées réagissant aux disconti-

<EMI ID=105.1>

nisation pour détecter l'absence d'une discontinuité dans 2 1/2 cellules à bit succédant à une discontinuité voisine de la fin

<EMI ID=106.1>

tion de discontinuité supprimée et un dispositif réagissant auxdits signaux de détection de discontinuité supprimée pour

<EMI ID=107.1>

tinuité précédant lesdites 2 1/2 cellules à bit qui est dans le second état et un dispositif réagissant auxdits signaux de synchronisation pour indiquer un autre bit qui est dans le premier état .

3. Procédé à autosynchronisation pour transmettre

des informations binaires successivement sous forme de cellules à bits consécutives synchronisées d'un canal de transmission, caractérisé par les points suivants,considérés isolément ou en combinaisons diverses techniquement possibles :

a) des bits à un premier état logique sont transmis normalement par des discontinuités de signaux relativement voisines du début des cellules à bit correspondantes et des bits à un second état logique sont normalement transmis sous forme de discontinuités de signaux relativement proches de la fin des cellules à bit correspondantes et toute discontinuité proche du début d'une cellule à bit succédant à une discontinuité voisine de la fin de la cellule à bit immédiatement antérieure est supprimée,

pour détecter le début d'une série de bits qui sont dans le second état et qui succèdent à un bit qui est dans le premier état et qui pourrait introduire une composante continue dans les signaux transmis dans le cas d'une transmission normale par l'émission d'un premier signal indiquant la présence d'une telle série et en modifiant - en réponse audit premier signal indicateur et à l'état du bit en cours ainsi qu'à celui du bit suivant immédiatement - la transmission des discontinuités des signaux pour éliminer toute composante continue. b) Toute discontinuité voisine du début d'une cellule à bit succédant à une discontinuité voisine de la fin de la cellule immédiatement antérieure est supprimée pour détecter le début d'une série de bits qui sont dans le second état <EMI ID=108.1>

rait introduire une composante continue dans les signaux transmis dans le cas d'une transmission normale en émettant

un premier signal indiquant la présence d'une telle série de bits et, en réponse à ce signal et à l'état du bit immédiatement suivant, pour détecter la fin d'une série de bits qui sont dans le second état et introduiraient une composante continue dans les signaux transmis dans le cas d'une transmission normale en émettant un second signal indiquant la présence d'une série de bits de ce genre qui pourrait introduire une composante continue et en modifiant - en réponse audit second signal indicateur - la transmission des discontinuités de signaux à la fin d'une telle série pour éliminer toute composante continue.

c) La transmission des discontinuités des signaux est modifiée par suppression de la discontinuité correspondant au dernier bit qui est dans le second état et qui fait partie d'une telle série qui introduirait une composante continue dans une transmission normale. d) Les signaux transmis sont décodés par formation dtun signal de synchronisation à partir des discontinuités des signaux d'information transmis, afin dtétablir une distinction entre les discontinuités voisines du début et celles voisines de la iin d'une cellule, par l'indication des bits qui sont dans le premier état après des discontinuités voisines dudit début et des bits qui sont dans le second état après des discontinuités voisines de ladite fin, par la détection d'une discontinuité voisine de cette fin qui a été supprimée du fait de 1=absence d'une discontinuité dans deux (plus une fraction)

cellules à bits postérieures à une discontinuité voisine de la fin d'une cellule et par l'indication d'un bit dans le second état après la détection de la suppression d'une discontinuité voisine de la fin dtune cellule et par l'indication d'un bit dans le premier état en l'absence d'une discontinuité dans une autre cellule à bit correspondante.

e) Un tel premier signal indicateur est émis quand le nombre de ces bits qui soit dans le premier état et succèdent à une discontinuité supprimée d'un bit dans le second état est impair, un tel second signal indicateur est émis quand le nombre de bits qui sont dans le second état à la fin de la série de ces bits qui sont dans le second état est pair et la transmission des discontinuités des signaux est modifiée par la suppression de la discontinuité du signal correspondant au dernier bit qui est dans le second état dans une série correspondante de bits qui sont dans le second état quand le premier signal indicateur indique un nombre impair de bits qui sont dans le premier état et le second signal indicateur indique un nombre pair de bits qui sont dans le second état , f)

Les signaux transmis sont décodés par formation <EMI ID=109.1> dtun signal de synchronisation à partir des discontinuités

<EMI ID=110.1>

tion entre les discontinuités voisines du début et voisines

de la fin d'une cellule à bit, par l'indication des bits qui sont dans le premier état après des discontinuités voisines

du début et des bits qui sont dans le second état après des discontinuités voisines de la fin d'une cellule, par détection d'une modification d'une transmission normale et par l'indication d'un bit qui est dans le second état après la détection d'une telle modification ainsi que 'd'un bit qui est dans le premier état en l'absence de discontinuité dans une autre cellule à bit correspondante.

g) Les discontinuités correspondant à un bit qui est dans le premier état succédant à un bit qui est dans le second état sont supprimées et certaines discontinuités correspondant à des bits qui sont dans le second état et précédant des bits qui sont dans le premier état sont supprimées ; un procédé de décodage des signaux transmis comprend la formation d'un signal de synchronisation à partir des discontinuités des signaux d'information transmis, pour distinguer celles voisines de la fin. de celles proches du début d'une cellule à bit ; l'indication des bits qui sont dans le premier état après des discontinuités prêches de ce début et des bits qui sont dans le second état après des discontinuités proches de cette fin ; la détection de la suppression d'une discontinuité voisine de cette fin par l'absence de discontinuité

<EMI ID=111.1>

continuité proche de la fin d'une cellule ; l'indication d'un bit qui est dans le second état après la détection de ladite discontinuité supprimée, ainsi que l'indication d'un bit qui est dans le premier état en l'absence de discontinuité dans une autre cellule correspondante.