La présente invention concerne la transmission en série d'informations sous forme binaire dans un canal d'information et plus précisément un procédé et un ensemble pour transmettre des signaux qui sont auto-rythmeurs et plus précisément encore un tel procédé et un tel ensemble pour la transmission de l'information par une voie ne transmettant pas la fréquence zéro. L'invention concerne aussi le codage et le décodage de signaux codés binaires particuliers et est applicable en particulier dans les cas où la voie d'information comprend un enregistreur à bande magnétique.
Les données ou l'information sous forme binaire sont constituées par des bits d'information dans lesquels l'information contenue dans chacun de ces derniers est sous la forme de l'un quelconque de deux états. Ces états sont fréquemment
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avec de l'information sous forme binaire, il est nécessaire de reconnaître les divers états logiques pour tous les bits. Que ces bits soient enregistrés sur bande, ou émis ou transmis d'une autre manière, on peut dire que chaque bit d'information est maintenu dans une cellule à bits qui représente un intervalle spatial ou temporel contenant le bit "réagissant" de l'information. Les états logiques peuvent être reconnus ou dénommés de façon diverse, par exemple sous la forme "oui" ou
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l'information est enregistrée sur un enregistreur à bande, ces états peuvent correspondre à des polarisations magnétiques de signes opposés. Il est également courant qu'un état représente un niveau de référence et l'autre état un niveau différent, auquel cas le second état peut être défini par un signal
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sence d'un tel signal. Il y a des signaux logiques positifs et négatifs. Il est de plus indifférent pour les applications de l'invention de savoir celui de ces deux états qui est dénommé
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plicable en particulier aux voies d'informations, par exemple celles d'enregistrement magnétique, qui ne laissent pas passer la fréquence zéro, c'est-à-dire qui ne transmettent pas la composante continue. Il est en général avantageux d'enregistrer les bits d'information aussi près que possible les uns
des autres tout en produisant des erreurs aussi rarement que cela est admissible. Diverses formes d'enregistrement ou codes d'informations binaires ont été mis au point pour enregistrer l'information. Certains codes sont avantageusement auto-rythmeurs, ce qui signifie que les intervalles à cellules à bits peuvent être identifiés parmi les bits d'information enregistrés sans qu'il soit nécessaire de séparer les impulsions de synchronisation.
Dans les canaux d'information qui ne transmettent
pas la composante continue, les signaux binaires subissent des distorsions des amplitudes de crête et des déplacements des points de passage par zéro qui ne peuvent pas être éliminés
par des réseaux de correction à réponse linéaire à moins que
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fréquences au moins égales à celle des bits. Ces distorsions sont couramment décrites sous le nom de "migration de la ligne de base" et ont pour conséquence d'abaisser le rapport signal/ bruit et de réduire ainsi la fiabilité de/la détection des signaux enregistrés.
Une forme de transmission - ou code d'information courante est celle utilisée dans l'ensemble d'enregistrement et de reproduction décrit dans le brevet des Etats-Unis d'Amé-
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et/ou de reproduction. Dans le code figurant dans ce brevet, les signaux "1" logiques sont représentés par des discontinuités des signaux en un emplacement particulier à l'intérieur
des diverses cellules à bits, en particulier au milieu de ces cellules et les "0" logiques sont représentés par des discontinuités des signaux en un emplacement particulier antérieur dans les diverses cellules, en particulier au début, ou bord antérieur, de chaque cellule à bit. Le procédé de ce brevet fait intervenir la suppression de toute discontinuité se produisant au début d'un intervalle d'un bit succédant à un intervalle contenant une discontinuité en son milieu. Ltasymétrie du signal engendré en observant ces règles introduit une composante continue dans la voie d'information.
Un code basé sur celui du brevet des Etats-Unis d'A-
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nue est éliminée, est décrit par A.M. Patel dans "Zero-Modulation Encoding in Magnetic Recording", IBM J. Res. Develop.,
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est basé sur le code dudit brevet pour la plupart des séries
de bits appliquées à l'entrée, mais les séries de forme 0111---
110 comportant un nombre pair de "1" sont codées suivant des règles spéciales. Bien que ce code élimine la composante continue.contenue dans les signaux codés, il le fait au prix suivant : chaque série de bits doit, pour être spécialement codée, faire ltobjet d'une reconnaissance avant le codage d'une partie quelconque de cette série. Cette condition de l'exploration préalable d'une série de bits implique un délai de codage (et une mémoire pour le dispositif codeur) presque aussi long que la plus longue série possible de bits du type indiqué. Pour éviter de devoir disposer d'une mémoire "infinie"
le système Patel prévoit la division périodique des séries de bits appliqués à l'entrée en intercalant des bits additionnels de parité convenablement choisie. Ceci exige pratiquement un changement de cadence pour loger les bits intercalés. Par ailleurs, ces bits occupent nécessairement une partie de l'espace disponible pour l'enregistrement.
En conformité avec la présente invention, une suite d'informations d'entrée binaire de débit 1/T bits par seconde est codée de manière à obtenir des signaux binaires avec un intervalle minimal de T seconde entre les discontinuités, un intervalle maximal de 3T seconde entre les discontinuités, pas
de composante continue et une valeur maximale pour l'intégrale cumulée des signaux de 1,5T seconde, multipliée par la moitié
de l'amplitude d'une discontinuité. L'opération de codage n'exige pas de changement de cadence et entraîne un délai de codage de 2T seconde seulement. Le décodage nécessite l'examen d'au
maximum deux intervalles de bits successifs; par conséquent,
des erreurs ne peuvent pas se propager au-delà de cette limite. Le code utilise dans la présente invention satisfait aux conditions de réponse haute fréquence du code du brevet des Etats-Unis d'Amérique précité, permet d'obtenir la caractéris- tique exempte de composante continue du code ZM, sans le chan- gement de cadence ni la redondance ajoutée de ce dernier et
sans exiger une mémoire de grande capacité.
'Le code selon la présente invention peut être ca-
ractérisé comme un code sans composante continue, auto-rythmeur,
sans retour à zéro ou DCF-SC-NRZ. Par conséquent, la présente invention a pour principal objet un ensemble et un procédé pour transmettre en série des informations binaires par un canal d'information incapable de transmettre une composante continue,bien que ce procédé et cet ensemble puissent évidemment
être utilisés avec des canaux d'information pouvant transmettre la composante continue et qui présente les caractéristiques ci-après : ltinformation est transmise sous forme "autohorloge" ; il n'est pas nécessaire de changer la cadence ou
de disposer dTune mémoire de grande capacité. D'autres objets
et avantages de l'invention deviendront évidents à partir de
la description détaillée ci-après, considérée en liaison avec
les dessina annexés non limitatifs et sur lesquels : La figure 1 représente un certain nombre de signaux binaires en indiquant ceux conformes au code de la présente invention et divers codes de la technique antérieure ; la figure 2 représente à titre de comparaison des signaux selon le code de brevet des Etats-Unis d'Amérique précité et selon le code de la présente invention, comparés aux
signaux émis ; la figure 3 est un schéma-bloc de ltensemble selon 1'invention ; la figure 4 représente schématiquement une forme de réalisation de codeur utilisable dans l'ensemble représenté sur la figure 3 ; la figure 5 est un diagramme des temps expliquant le fonctionnement du codeur de la figure 4 ; la figure 6 représente une forme de réalisation de décodeur et une forme de réalisation d'horloge 2F (42) utilisable dans l'ensemble représenté sur la figure 3 ; la figure 7 est un diagramme des temps expliquant le fonctionnement du circuit de la figure 6 ; la figure 8 représente schématiquement une autre forme de réalisation de décodeur et d'horloge utilisables dans l'ensemble représenté sur la figure 3 ainsi qu'un détecteur de discontinuités utilisable dans le circuit représenté sur la figure 3 ;
et la figure 9 est un diagramme des temps expliquant le fonctionnement de l'ensemble de la figure 8.
Pour comprendre la présente invention et ses avantages, il est utile de considérer divers codes d'information binaire utilisés antérieurement. La figure 1 représente un certain nombre de signaux binaires utilisés pour émettre ou enregistrer en série l'information sous forme binaire. Le si- . gnal 1H correspond à l'utilisation du code d'une forme de réalisation de la présente invention. Les signaux de la figure 1 sont subdivisés en cellules à bit, chaque cellule contenant un bit d'information, ce qui signifie que l'information binaire est à l'état 0 ou 1 dans toutes les cellules. A titre d'exemple,la figure 1A indique l'état de l'information dans plusieurs cellules binaires consécutives. Cette même information est contenue sous diverses formes dans les signaux correspondants.
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négatifs, le signal revenant à un niveau central ou nul entre les cellules.
Un code utilisé plus couramment est le code d'information sans retour à zéro (NRZ), représenté par les signaux
<EMI ID=10.1> sans retour à zéro entre les cellules à bits. Dans ce code, le signal reste au niveau - ou à l'état - "1" pour toute une
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a par conséquent de discontinuités que si des cellules à bit consécutives sont à des états différents. Dans le signal NRZ-M représenté sur la figure 1D, le code est du type à - trait sans retour-à-zéro dans-lequel chaque signal logique "1" est
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continuité. L'inconvénient ;de ces deux codes NRZ est la très grande probabilité dterreurs de minutage lorsque l'état du signal reste le même pendant des périodes relativement longues. Il est par conséquent utile dtutiliser des codes "autorythmeurs".
Les signaux 1E et 1F sont appelés "signaux codés Manchester" et sont aussi connus respectivement sous les noms de "niveau biphasé'' (B1-L) et "trait biphasé" (B1-M). Dans le code à niveau biphasé de la figure 1E, l'état du bit est in- diqué par la direction de la discontinuité au milieu d'une cellule à bit. Comme l'indique la figure 1E, une discontinuité
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une discontinuité descendante à mi-cellule indique un "0" logique Dans le code "trait biphasé" de la figure 1F, un "1" logique est indiqué par une discontinuité - soit ascendante, soit descendante - à mi-cellule, tandis qu'un "0" logique est indiqué par ltabsence de toute discontinuité à mi-cellule.
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est réalisée en introduisant une discontinuité au début de chaque cellule à bit. Bien que les signaux codés Manchester ne nécessitent pas de transmission de la composante continue, 1=addition d'un nombre aussi élevé de discontinuités additionnelles augmente la largeur de bande nécessaire.
Un signal selon le code utilisé par Miller (brevet <EMI ID=15.1>
té sur la figure 1G. Comme dans le code à trait biphasé, les "1" logiques sont indiqués par des transitions à mi-cellule et les "0" logiques par 1=absence de telles discontinuités. Dans le code Miller cependant, il n'existe pas de discontinuités de synchronisation au commencement des cellules à bit contenant des "1" logiques et les discontinuités sont supprimées dans le cas où elles devraient sans cela apparaître au début des cellules à bit succédant à la discontinuité à mi-cellule correspondante. Dans le code de base de Miller, cela signifie qu'il y a une discontinuité à mi-cellule pour chaque "1" logique et au commencement de chaque cellule pour chaque "0" logique, sauf dans le cas où un "0" logique succède à un "1" logique. Les discontinuités supprimées sont indiquées par des X pour les signaux 1 G.
Bien que le code de Miller nécessite seulement la bande relativement étroite du code NRZ et possède la caractéristique deautosynchronisation des codes Manchester, il n'est pas totalement exempt de composante continue. Cer-
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librer les signaux selon le code de Miller. Par exemple, dans les signaux 1G représentés, la suppression de la discontinuité entre les cellules 11 et 12 peut ajouter une composante continue qui n*est pas annulée ultérieurement par la suppression de discontinuités orientées dans le sens opposé. Si des séries de signaux semblables se répètent, la composante continue augmentera d�amplitude, comme cela est exposé ea détail ci-après à propos de la figure 2.
Un code en conformité avec la présente invention est représenté sur la figure 1H et désigné par DCF-SC-.NRZ. La présente invention élimine la composante continue en supprimant une autre discontinuité, mais orientée dans la direction opposée. En conformité avec la présente invention, il existe des discontinuités dont la suppression peut être mise ultérieurement en évidence grâce aux règles particulières définissant ce code. Plus précisément, et en conformité avec une forme de réalisation spécifique de 1* invention, la discontinuité immédiatement antérieure est supprimée comme cela est indiqué par un X pour les signaux 1H, cette suppression étant celle de la discontinuité au milieu de la cellule à bit 11 .
On comprendra mieux comment le problème de la composante continue se pose du fait de l'utilisation du code de Miller et comment il est résolu par l'utilisation de la pré-
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Miller, les bits sont identifiés par la phase de la discontinuité de niveau. A une exception près, les bits "0" sont identifiés par des discontinuités au voisinage du début d'une
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discontinuités au voisinage de la fin de la cellule à bit. Plus précisément et dans le cas des signaux représentés, les bits "0" sont identifiés par des discontinuités au début de la cellule et les bits "1" par des discontinuités au milieu de la cellule. Ltexception mentionnée ci-dessus consiste en ce que ce sont les transitions qui se produiraient à l'intérieur d'une cellule à bit d'une discontinuité antérieure qui sont supprimés. Cela a pour effet de supprimer les discontinuités
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En référence à la figure 2, la figure 2A indique à titre d'exemple l'état binaire de cellules à bit consécutives dans une suite d'informations. La courbe 2C représente la for-
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formations en conformité avec le code de Miller. La figure 2D représente l'intégrale de la surface au-dessous du signal de la figure 2C, comptée par rapport au niveau du point milieu dtune discontinuité. Ces discontinuités s'étendent jusqu'à une unité au-dessus et une unité au-dessous de ce point milieu.
La longueur temporelle de chaque cellule à bit est égale à T. On peut observer que cette intégrale redevient égale à zéro après chaque cycle de signaux de Miller passant par la cellule à bits 7. Ensuite, cette intégrale reste négative et devient ensuite de plus en plus négative. Ceci introduit la composante continue mentionnée ci-dessus, ce qui conduit à des erreurs dans le cas où la voie d'information ne peut transmettre la composante continue - comme pour l'enregistrement magnétique.
En réfléchissant aux signaux 2C pour le cas particulier d'une suite d'informations, on voit pourquoi il en est ainsi. Pour chaque cellule à bit contenant un bit "1", le signal est équilibré au-dessus et au-dessous du niveau médian, ce qui ne change pas la valeur nette de cette intégrale. Si les niveaux des bits "0" successifs sont de signes contraire, les signaux sont encore équilibrés, ce qui ne modifie pas la
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séparés par un nombre impair de bits "1", les niveaux des signaux dans les cellules à bits "0" correspondantes sont de signes contraires et les signaux sont à nouveau équilibrés. On ne se heurte à une difficulté que lorsque les bits "0" sont séparés par un nombre pair de bits "1 ". Dans ce cas, les niveaux des signaux dans les cellules à bits "0" sont de même signe, ce qui conduit à une surface totale non nulle au-dessous de la courbe et à un écart net de zéro de l'intégrale. Chaque fois qu'il y a une suite d'informations dans laquelle deux bits "0" sont séparés par un nombre pair de bits "1".
la valeur de l'intégrale est nettement différente de zéro. Cet écart peut évidemment avoir un signe quelconque et il peut arriver parfois que cet écart soit nul et ramène la valeur de l'intégrale à zéro. Cependant, il peut aussi arriver que les aires s'additionnent, comme l'indique l'exemple de la figure 2D.
Cette difficulté a évidemment pour origine la sup-
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à une série constituée par un nombre pair d'états "1 ", ce qui rend le signal asymétrique. On remédie à cette difficulté, en conformité avec la présente invention, en supprimant encore une discontinuité. Dans un code selon la présente invention, c'est la discontinuité immédiatement précédente qui est supprimée, le résultat obtenu étant celui représenté par les signaux de la figure 2E, sur laquelle les nouvelles discontinuités supprimées sont indiquées par un X. Comme cela est évident d'âpres l'intégrale de ces signaux représentée sur la figure 2F, il n'apparaît pas dans ce cas de composante conti-nue. Cela ntest évidemment possible que si les discontinuités supprimées peuvent Être identifiées par un décodeur. Sinon, l'information correspondante est perdue.
La présente invention concerne un procédé et un ensemble pour identifier ces discontinuités supprimées.
Pour comprendre comment cette identification est réalisée, la suite des informations dtentrée peut Être considérée comme un enchaînement de séries de signaux de longueur
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séries du type 0111---1110, avec un nombre impair quelconque de "1" consécutifs ou pas de "1", avec des "0" en première et dernière positions ; c) séries du type 0111-111, avec un nom-
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Une série ne peut être du type c) que si le premier bit de la série la suivant immédiatement est un zéro.
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tégrale des signaux résultants pour les séries des types a) et b) atteint toujours zéro à la fin d'une de ces séries. C'est seulement pour l'intégrale des signaux pour une série du type c) que ce n'est pas le cas. Elle atteint plutôt une
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discontinuité. De plus, si une série de signaux du type c) est suivie - soit immédiatement, soit après certaines combinaisons de séquences d'autres types - d'une autre série du type c), la valeur de l'intégrale de cet enchaînement de séries croîtra. Pour certains choix des enchaînements de série, la valeur de l'intégrale cumulée croît sans limite et c'est cette situation qui introduit une composante continue dans les signaux, comme l'indique la courbe de la figure 2D.
On peut affirmer que chaque accroissement fini de ltintégrale cumulée a pour origine une série de signaux du type c), puisqu'aucun autre type de série n'apporte une contribution à la valeur résultante de l'intégrale. Selon la présente invention, les séries des types a) et b) sont codées selon le code de Miller. Une série de bits du type c) est codée selon les règles du code de Miller pour tous les bits sauf le dernier "1", et la discontinuité est tout simplement
<EMI ID=27.1>
-type b), c'est-à-dire que le "1" final se comporte comme un <EMI ID=28.1>
l'exemple de la figure 2, les divers types de séries sont identifiés sur la figure 2B.
Une série du type c) est suivie, par définition, immédiatement par un "0" logique au début de la série suivante. La série du type c) n'est séparée par aucune discontinuité du "0" suivant. Par conséquent, le codage spécial est destiné à réaliser une identification pour le décodage.Le décodeur doit simplement reconnaître que si un "1" logique normalement codé est suivi de deux cellules à bit sans discontinuités, un
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ment pendant les intervalles correspondants. Dtautres séries de discontinuités sont décodées comme pour le code de Miller.
Le mode opératoire pour ce codage exige qu'un comp-
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par le décodeur soit effectué, depuis le dernier "0" antérieur qui ntétait pas le bit final alune série du type b). Si ce comptage est égal à un (nombre impair de "1") et si les deux bits suivants à coder sont "1" et "0", dans cet ordre, aucune discontinuité n'est émise pendant les deux cellules à bit suivantes. Si le bit immédiatement postérieur est un autre zéro, il est alors séparé de sor prédécesseur par une discontinuité selon le code usuel de Miller.
Le procédé et ltensemble selon la présente invention réalisent par conséquent la transmission de l'information
sous forme binaire par une voie d'information incapable de transmettre une-composante continue, l'information étant transmise avec autosynchronisation.
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binaire qui est considéré comme un "1" logique et de celui qui est considéré comme un "0" logique nta aucu ne importance. Dans les parties antérieures et postérieures de la présente description, l'état normalement défini par les discontinuités
<EMI ID=32.1>
La figure 3 représente sous forme de schéma bloc un ensemble 22 pour coder une, suite d'informations sous la forme <EMI ID=33.1>
formation 28 et décoder les signaux reçus en 36 en vue de leur utilisation ultérieure en 40. Une source 10 d'information dirige en série l'information sous forme binaire sur un trajet
12, après qu'elle a été synchronisée par des impulsions d'horloge provenant d'une horloge 16 et appliquée par un trajet 14. L'information reçue par la source 10 peut avoir un certain nombre d'origines. Cependant, d'où. qu'elles proviennent, ces informations sont mises sous forme binaire par des procédés connus et agencées de façon à pouvoir être synchronisées en série, par exemple par les impulsioas d'horloge suivant le trajet 14.
Lthorloge 16 émet périodiquement des impulsions d'hor-
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un nombre quelconque d'oscillateurs bien connus. Les impulsioas d'horloge produites doivent avoir un bref temps de montée. Dans la mesure où les discontinuités qui représentent des "1" logiques et des "0" logiques se produisent au milieu d'une cellule et près des extrémités dtune cellule ou plus généralement avec une phase antérieure et avec une phase postérieure, l'horloge 16 émet des impulsions d'horloge avec deux pha-
<EMI ID=35.1>
à un trajet 18 et ensuite appliquées par le trajet 14 pour synchroniser la source d'information 10. Les impulsions d'hor-
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Un codeur 22 reçoit l'information sous forme série de la source d'information 10 par le trajet 12 ainsi que des <EMI ID=37.1>
22 opère sur l'information reçue en conformité avec le code DCF-SC-NRZ de la présente invention, décrit ci-dessus. Les informations codées sont appliquées par un trajet 26 à une voie d tinformation 28 qui peut comprendre un enregistreur à bande magnétique sur lequel l'information est enregistrée et
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sont appliqués à un trajet 30. Les discontinuités des signaux sont notées par un détecteur 32 de discontinuités qui applique à un trajet 34 des signaux indiquant les discontinuités.
Un décodeur 36 reçoit ces signaux indicateurs de discontinuités et décode l'information pour la. ramener à sa forme originelle ou une forme apparentée et envoie l'information décodée par un trajet 38 à un ensemble 40 d'utilisation
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signaux de la présente invention assure une auto synchronisation. Ceci signifie que le décodeur 36 doit être orienté en
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pour être capable de reconnaître si une discontinuité s'est produite dans chaque cellule à bit. Cette synchronisation est obtenue par ltutilisation d'une horloge 42 qui émet des impulsions d'horloge à une fréquence double de celle de l'horloge 16, soit à une fréquence 2F. Pour synchroniser l'horloge, des signaux provenant du décodeur peuvent être appliqués par un trajet 44 ou bien des signaux provenant du détecteur 32 de discontinuités peuvent être appliqués par un trajet 46. Dans l'un ou l'autre cas, des signaux de synchronisation sont appliqués par un trajet 48 au décodeur. Des signaux de synchronisation sont également appliqués au circuit 40 d'utilisation de l'information ; ils peuvent être appliqués directement à partir de l'horloge 42 par un trajet 50, ou indirectement à travers le décodeur par un trajet 51.
Il convient de noter qu'un trajet peut comporter plusieurs conducteurs.
Bien qu'un certain nombre d'autres circuits puissent être utilisés, la figure 4 représente un codeur 22 préféré, la figure 5 représentant un diagramme des temps pour cet ensemble. Les signaux d'entrée appliqués à ce circuit sont les im- <EMI ID=41.1>
qués respectivement par les trajets 24 et 20 et les informations d'entrée D1 appliquées par le trajet 12. Les impulsions
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(Les points du circuit où les divers signaux apparaissent sont identifiés par des lettres correspondantes entourées d'un cercle - telles que G - sur les figures),.Comme l'indiquent
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sions identiques émises périodiquement avec une période équivalente à la longueur d'une cellule de bit et avec de brefs temps de montée et de descente ainsi qu'une durée d'impulsion nettement inférieure à la durée correspondant à une demi-cel-
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qu'elles sont retardées d'une demi-cellule à bit. Par conséquent, les impulsions d'horloge �1 croissent au début de chaque cellule à bit et les impulsions dthorloge �2 croissent au milieu de chaque cellule à bit. L'information dtentrée est appliquée sous la forme NRZ-L, comme le bit suivant D. (signaux
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ne horloge du basculeur JK 52, de manière que chaque discontinuité orientée négativement (de haut en bas) des impulsions
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est représenté comme un bit de courant dans le signal 5D. Les signaux sont représentés en choisissant le signal "haut" comme signal "1" et son inverse ou signal "bas" comme
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basculeur JK 56, les impulsions d'horloge 02 étant appliquées à la borne horloge du basculeur JK 56. Un basculeur JK a pour nature de changer d'état à la réception d'une impulsion d'horloge lorsque les deux bornes J et K sont hautes (1)
et de rester dans le même état lorsque les deux bornes
J et K sont basses (0). Lorsque la borne J est basse (0)
et la borne K haute (1), un basculeur JK est repositionné
ou ramené à zéro, c'est-à-dire que la sortie Q devient basse (0), à la réception d'une impulsion d'horloge ; lorsque la borne J est haute (1) et la borne K basse (0), un basculeur JK est prépositionné, c'est-à-dire la sortie Q devient haute (1), à la réception d'une impulsion d'horloge. Dans le codage normal, lorsqu'aucun "1" n'est supprimé,
la borne K est maintenue haute (1) d'une manière décrite ci-après. Dans ces conditions, avec chaque impulsion
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compte les bits à l'état "0", dans le système de numérotation 1 ("modulo 2"), le signal de sortie Pz étant "0" quand un nombre pair de bits "0" a été compté et "1" quand un nombre impair de ces bits a été compté, ce signal de sortie apparaissant à la borne Q du basculeur 56. Le basculeur 56 est ramené à zéro par l'utilisation d'un signal approprié appliqué à sa borne K à l'instant prévu d'apparition d'un "1" supprimé. La borne J est nécessairement basse (0) lorsqu'un "1" supprimé apparaît : le basculeur JK est donc ramené à zéro à la réception de l'impulsion d'horloge 02 suivant immédiatement un signal de remise à zéro. La formation de ce signal de remise à zéro est expliquée en détail ci-après.
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aussi appliquées à un circuit NON-ET 58 dont le signal de sortie ramène à zéro un basculeur JK 60 chaque fois que
<EMI ID=50.1> <EMI ID=51.1>
référence positive, grâce à quoi chaque impulsion appliquée à la borne horloge du basculeur 6 0 fait compter par le
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zéro. Les signaux appliqués à la borne d'entrée des signaux d'horloge sont CL(1) représenté en 5G et sont produits comme on l'explique en détail ci-après. Le basculeur JK 60
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nombre est pair et à "1" si ce nombre est impair.
Comme on l'a expliqué ci-dessus, le codage désiré consiste à produire une discontinuité à mi-cellule pour chaque bit "1 ", sauf pour une série de bits du type c) , consitutée par un "0" suivi d'un nombre pair de "1". Les basculeurs 56 et 60 établissent s'il y a ou non une série du type c). Puisqu'un certain nombre de séries de bits du type a) et du type b) comprennent un nombre pair de
<EMI ID=54.1>
l'instant où la transition sera supprimée.
Le circuit NON-ET 62 est celui qui établit s'il y a ou non une discontinuité à supprimer, c'est-à-dire
<EMI ID=55.1>
même temps un "<1>", ce qui indique que le signal D est un "0", le circuit NON-ET 62 détecte que la série qui se termine est du type c) et son signal S de sortie est un
<EMI ID=56.1>
indique qu'un bit doit être supprimé, le circuit NON-ET 66 produit un signal de remise à zéro pour le basculeur JK 56 qui est ramené à zéro par l'impulsion d'horloge 02 suivante,
<EMI ID=57.1> appliqué au circuit NON-ET 66 fait apparaître un signal
de sortie haut (1) à la borne K du basculeur JK 56, maintenant donc la borne K à l'état haut pendant le comptage
<EMI ID=58.1>
le signal supprimé S devient également haut (1) pendant la partie des cellules à bit correspondante au dernier "1"
et au "0" suivant le dernier "1" d'une séquence de type (b). Ceci fait aussi passer la borne K à l'état haut (1) mais, comme la borne J est également haute (1) à l'impulsion d'horloge 02 suivante, le basculeur JK 56 ne se remet pas
à zéro, mais change plutôt d'état, c'est-à-dire compte
un "0".
Les discontinuités à mi-cellule pour les bits "1" sont produites par un circuit NON-ET 68 auquel trois signaux sont appliqués à savoir les signaux D , les signaux d'horloge 02 et les signaux S de suppression inversés. Le signal de sortie du circuit NON-ET 68 est par conséquent l'inverse du signal CL(1) représenté en 5G, mais inversé ; ce signal
de sortie du circuit 68 devient négatif pendant la durée d'une impulsion d'horloge 02 qui est émise au milieu d'une cellule
<EMI ID=59.1>
ET 62 a établi que la discontinuité présente à cet endroit doit être supprimée. Les signaux de sortie du circuit NON-ET 68 <EMI ID=60.1>
"0" et le basculeur 56 compteur de zéros est à l'état "1", ce qui correspond à ltinstant de suppression d'une discontinuité. Par conséquent, cette partie du codeur nécessite un examen préalable portant sur 1 bit - mais pas plus - En d'autres termes, un retard d'un bit est réalisé dans cette partie du codeur. Tous les autres codages sont conformes aux pres-
<EMI ID=61.1>
cité.
Comme l'indique la figure 3, l'information codée transmise par le trajet 26 passe par un canal d'information
28 et ensuite par un trajet 30 pour aboutir à un détecteur 32 de discontinuités, qui peut prendre différentes formes. Une forme de réalisation d'un détecteur de discontinuités est décrite ci-après en liaison avec la figure 8. Le signal de sor-
<EMI ID=62.1>
34 au décodeur 36.
La figure 6 représente une forme préférée de réalisation du décodeur 36, ainsi que de l'horloge 2F 42. Les diagrammes des temps de l'ensemble de la figure 6 sont représentés par les signaux de la figure 7. Le détecteur de discontinuités, tel que le détecteur 32 représenté sur la figure 8, applique des impulsions au trajet d'entrée 34 sous la forme représentée en 7A où une impulsion très brève repère chaque discontinuité : Ces impulsions de discontinuité sont appliqués à l'entrée des signaux d'horloge d'un basculeur 78 à retard branché à la manière d'un multivibrateur monostable qui transmet sur ce des impulsions de forme représentées par 7B à sa sortie Q. La durée de chaque impulsion émise est déterminée par la constante de temps de l'ensemble intégrateur à résistance et capacité branché entre les bornes Q et Q du basculeur
78.
La durée de ces impulsions est choisie courte par rapport à la moitié d'une cellule à bit.
Les signaux représentés en 7B sont appliqués à l'entrée des signaux d'horloge d'un basculeur 80 à retard branché <EMI ID=63.1>
<EMI ID=64.1>
gnal de forme représentée en 7D et changeant d'état pour chaque discontinuité détectée par le détecteur 32.
Des impulsions d'horloge sont émises par lthorloge
42 qui, dans le circuit représenté, comprend un oscillateur 82 commandé par une tension émettant des impulsions à une fré-
<EMI ID=65.1>
la borne des signaux d'horloge d'un basculeur 84 à retard, branché de manière à produire une discontinuité pour chaque
<EMI ID=66.1>
<EMI ID=67.1>
<EMI ID=68.1>
tangulaire à la fréquence des bits. Le signal de sortie 0 est la même onde rectangulaire, mais de phase opposée.
<EMI ID=69.1>
<EMI ID=70.1>
signaux de phase opposée à celle des signaux 7C sont aussi appliqués en produisant ainsi des impulsions d'horloge �2 représentées en 7F, à la fréquence des bits, au milieu de/la cellule.
Le signal transmis détecté, représente en 7D, est appliqué aux bornes d'entrée D des basculeurs 90 et 92 à retard. Le basculeur 92 est synchronisé par les impulsions d'hor- <EMI ID=71.1>
de sortie à la borne Q lors de l'apparition de chaque impulsion dthorloge succédant à une discontinuité (signaux 7D) des .signaux d'information. Ceci produit un signal du type représenté par la figure 7H dans lequel il y a une discontinuité à mi-cellule en cas de discontinuité d'un signal d'information au début ou au milieu de ladite cellule.
De même le basculeur 90 est synchronisé par les im-
<EMI ID=72.1>
présenté en 71 change d'état avec la première impulsion d'horloge �1 qui se produit après une discontinuité du niveau du signal. Ainsi, le signal 71 comporte une discontinuité au début dtune cellule à bit dans le cas d'une discontinuité à
<EMI ID=73.1>
Le signal de sortie Q du basculeur 92 (signal 7H) est appliqué à un circuit OU-EXCLUSIF 94 monté en détecteur de discontinuités. Ceci signifie qu'une résistance 96 et un condensateur 98 sont connectés de façon à retarder l'application du signal de sortie Q du basculeur 92 à l'autre entrée du circuit OU-EXCLUSIF 94, de manière que toute discontinuité dans
le signal de sortie Q du basculeur 92 crée une différence momentanée entre les deux signaux d'entrée du circuit 94 OUEXCLUSIF, jusqutà ce que le signal retardé apparaisse à ltautre entrée rendant ainsi identiques les deux signaux d'entrée. Les impulsions résultantes sont représentées sur la figure 7J.
Les signaux puisés 7J sont utilisés pour ramener à
<EMI ID=74.1>
raissent après une cellule à bit dans laquelle le signal transmis comporte une discontinuité. Le signal de sortie Q du basculeur 102 devient ainsi égal à "0" au début de la seconde cellule à bit succédant à une cellule dans laquelle il y avait une discontinuité. D'après la manière suivant laquelle l'in-formation était codée dans la première position, il est évident que lorsque le compteur à quatre états n'est pas remis à zéro par un signal de forme représentée en 7J sous l'action
<EMI ID=75.1>
le à bit dans laquelle il y avait une discontinuité, une discontinuité en provenance du signal émis a été supprimée. Par conséquent, l'état du compteur à quatre états représenté en
7K permet d'identifier les discontinuités supprimées. Le signal représenté en 7K est appliqué à une entrée d'un circuit OU 104, les impulsions d'horloge �2 passent par un inverseur
106 et sont appliquées à l'autre borne d'entrée du circuit 104. Ceci produit une impulsion à mi-cellule dans la seconde cellule suivant la cellule immédiatement antérieure dans laquelle il y avait une discontinuité. Ce signal indique la discontinuité supprimée du�ignal transmis.
<EMI ID=76.1>
pulsion d'horloge immédiatement antérieure correspondante. Les signaux Q correspondants sont appliqués à un circuit OU exclusif
<EMI ID=77.1>
de sortie des basculeurs correspondants 90 et 92 différent. Une différence se produira après chaque discontinuité dans la
<EMI ID=78.1>
le basculeur qui reconnaît le premier la discontinuité. Par conséquent, les discontinuités à mi-cellule sont reconnues les premières par le basculeur 92, et les discontinuités aux ext rémités des cellules sont reconnues les premières par le basculeur 90. Le signal de sortie du circuit OU exclusif 108 représenté en 7M comprend par conséquent des impulsions correspondant aux discontinuités de la courbe 7A.
<EMI ID=79.1>
borne Q du basculeur 110 pour une cellule à bit dans/laquelle il y a une discontinuité à mi-cellule et un "0" pour une autre cellule.
La réinsertion de l'impulsion supprimée est réalisée
<EMI ID=80.1>
NON-OU 114 pour produire le signal reconstitué sous la forme NRZ-L, représentée en 7P. Ce signal reconstitué suit ensuite le trajet 38 pour aboutir au circuit 40 d'utilisation de l'information. Le signal de sortie inversé du basculeur 112 est appliqué à une borne d'entrée du circuit NON-OU 114 et le signal indiquant les impulsions supprimées, représenté en 7L, est appliqué à l'autre borne du circuit NON-OU 114. Ceci produit par conséquent un "1" chaque fois qu'une impulsion est supprimée dans une cellule à bit suivant une cellule à bit
<EMI ID=81.1>
nant du basculeur 110 en un point de jonction 116 et donne alors le signal représenté en 70. Le basculeur 112 est syn-
<EMI ID=82.1>
développées sur le trajet 51 en vue de leur mise en oeuvre par l'utilisateur d'informations 40.
Si l'on revient maintenant à la question de la synchronisation de l'oscillateur 82, à fréquence commandée par une tension, du circuit d'horloge 42, le signal de sortie de
<EMI ID=83.1>
parateur de phase 120 qui compare la phase de l'oscillateur
82 à celle du signal de sortie du basculeur 78, produisant en passant par un filtre 122 un signal de sortie qui est fonction de l'amplitude et du sens du déphasage des signaux. Le signal de déséquilibre est appliqué à un amplificateur différentiel
124 qui, dans la forme de réalisation représentée comprend un amplificateur opérationnel linéaire 702 Fairchild, branché de la manière indiquée. L'amplificateur différentiel 124 engendre une tension de commande qui est appliquée à l'oscillateur 82 pour agir sur sa fréquence de manière à créer un déphasage approprié entre le signal de sortie de cet oscillateur et les discontinuités que représente le signal de sortie du basculeur 78. Un appareil indicateur 128 indique, au moyen d'une diode électroluminescente 130, quand l'horloge 42 n'est pas correctement synchronisée avec les discontinuités reçues.
L'horloge 42 peut ensuite être ramenée au synchronisme par
un certain nombre de procédés, par exemple par suppression
d'une impulsion d'horloge.
Un autre décodeur 36 et une autre horloge 42 sont représentés sur la figure 8, le diagramme des temps pour le
circuit de la figure 8 étant représenté sur la figure 9. De
plus, le circuit de la figure 8 comprend un détecteur de discontinuités 32. La forme du signal reçu est représentée par
la courbe 9A. Ce signal est appliqué par le trajet 30 à la
borne A du détecteur 32 de discontinuité. Le détecteur 32 de discontinuités comprend un circuit limiteur 132 et un circuit différentiateur 134. Le circuit 132 amplifie fortement le signal d'entrée et l'écrête pour appliquer au conducteur 34 un
signal de sortie d'information correspondant, avec de fortes discontinuités aux passages par zéro du signal d'entrée, comme l'indique la courbe 9B. Le signal de sortie du limiteur
132 est appliqué après inversion au circuit dérivateur 134,
dans lequel des signaux en opposition de phase sont produits
par un amplificateur 136. Les deux signaux de sortie de l'amplificateur 136 sont appliqués aux deux circuits NON-OU 138
et 140, le signal inversé étant retardé légèrement par une ligne à retard 142 avant d'être appliqué au circuit NON-OU 138
et le signal non inversé étant retardé légèrement par une ligne à retard 144 avant d'être appliqué au circuit NON-OU 140.
Le circuit dérivateur 134 applique par conséquent au conducteur 46 un signal représenté par la courbe 9C, avec une impulsion pour chaque discontinuité du signal d'entrée (courbe
9A) .
Dans la présente forme de réalisation, l'horloge 42 comprend un oscillateur d'appel produisant au point D un signal de forme représentée par la courbe 9D et qui, après amplification et limitation devient en E une onde rectangulaire représentée par la courbe 9E. Le circuit intégré A3 comprenant l'horloge 42 dans la forme de réalisation représentée comprend un circuit "Motorola Triple Line Receiver MC 10216" branché de la manière indiquée, avec les broches 1 et 16 re-
<EMI ID=84.1>
cillateur pour synchroniser le signal de sortie au point E avec les discontinuités de l'information d'entrée. La phase des signaux d'horloge émis au point E peut-être ajustée par une inductance variable 146 pour placer les impulsions d'horloge de la manière représentée sur la courbe 9E, en relation appropriée avec les discontinuités de l'information représentées par la courbe 9B.
Les signaux d'information de la courbe 9B sont appliqués au décodeur 36, par le trajet 34, à l'entrée D d'un basculeur à retard 148. Les impulsions d'horloge représentées par la courbe 9E sont appliquées à travers un circuit 150 émetteur de signaux d'horloge à la borne d'entrée C du basculeur 148, ces signaux d'horloge étant inversés par un ci:- cuit inverseur 152 à l'intérieur du circuit 150 émetteur de signaux d'horloge. Ceci synchronise l'information provenant de la borne D à la borne de sortie Q du basculeur 148 en produisant un signal, représenté par la courbe 9F, qui correspond à l'information, d'entrée représentée par la courbe 9A., Les signaux à la borne de sortie Q du basculeur 148 sont appliqués à la borne d'entrée D d'un basculeur à retard 154. Les impulsions d'horloge de l'onde 9E sont inversées par un in-
<EMI ID=85.1>
reçoit ainsi les signaux de sortie du basculeur 148 et reproduit, ces signaux de sortie avec un retard d tune impulsion de fréquence 2F (1/2F seconde), c'est-à-dire la moitié de l'intervalle correspondant à une cellule à bit . Les impulsions de forme représentée par 9E font aussi basculer, en passant par un circuit OU 158, un basculeur 160 à retard pour faire apparaitre à sa borne Q un signal représenté par la courbe 9H. Ce sont des impulsions d'horloge de fréquence 1F ou des cellules à bit. Ces impulsions sont appliquées à un circuit NON-OU 162, déclenché par les impulsions d'horloge de fréquence 2F et de forme représentée par 9E pour produire ce qu'on peut appeler des impulsions d'horloge �1 apparaissant au début de chaque cellule à bit, représentées par la courbe 91.
Ces impulsions d'horloge �1, inversées par un circuit 164 deviennent les impulsions d'horloge de sortie se propageant sur le trajet 51.
Les informations synchronisées représentées par la courbe 9F sont appliquées à la borne d'entrée D d'un baseu-
<EMI ID=86.1>
loge �1 représentées par la courbe 91, appliquant à la borne de sortie Q un signal représenté par la courbe 9J, qui produit une discontinuité après chaque impulsion d'horloge �1 s'il y a eu une discontinuité dans les informations synchronisées représentées par la courbe 9F depuis l'impulsion d'horloge �1 antérieure.
Les signaux représentés en 9G sont comparés aux signaux représentés par 9J dans le circuit OU-EXCLUSIF 168. Chaque fois que ces deux signaux sont différents, comme cela se produit lorsqu'il y a des discontinuités à mi-cellule signifiant des "1" dans l'information transmise, le signal de sortie du circuit)68 est positif comme ^la est indiqué par la courbe 9K. Le signal de sortie du circuit OU-EXCLUSIF 168 est appliqué à l'entrée D d'un basculeur 170 à retard qui est aus-
<EMI ID=87.1>
présentée en 91 pour produire à sa borne de sortie Q des signaux représentés par la courbe 9N qui sont essentiellement
<EMI ID=88.1>
Les informations dtentrée et de sortie du basculeur
154 sont appliquées à un circuit NON-OU EXCLUSIF 172 qui détecte dans ces conditions toutes les discontinuités des informations d'entrée qui sont apparues depuis une impulsion d'horloge antérieure, de fréquence 2F, sur la borne horloge du basculeur 154. Un signal de sortie "0" du circuit 172 indique par conséquent une discontinuité des signaux d'information, comme on le voit sur la courbe 9L.
Les discontinuités des signaux d'information qui ont été supprimées sont détectées par un registre à décalage 174 à quatre bits. Dans la forme de réalisation représentée ce registre à décalage 174 est constitué par un registre à décalage gauche/droite à 4 bits modèle "Motorola MC 10141 ; monté comme l'indique la figure 8. Ce registre à décalage 174 est ramené à zéro après chaque discontinuité des signaux d'inf ormation par un signal provenant du circuit NON-OU-EXCLUSIF 172. Le registre à décalage 174 est synchronisé par les impulsions d'horloge 2F inversées par le circuit 156. Chaque impulsion d'horloge introduit un "1" dans le registre à décalage et fait avancer ce "1" le long des quatre bornes de sortie 1 tune après l'autre.
Les états de ces bornes sont par conséquent successivement 0000, 0001, 0011, 0111 et 1111 soit, dans le système décimal, 0, 1, 3, 7 et 15. Les impulsions d'horloges ultérieures laissent ces bornes dans l'état 1111. Pour l'exemple donné sur la figure 9, l'état du registre à décalage est indiqué entre les courbes 9L et 9M. Lorsque des impulsions d'horloge de fréquence 2F sont appliquées au registre a décalage, ce registre avance à chaque fois d'une demi-cellule à bit. Dans le code normal de Miller l'intervalle le plus long entre discontinuités provient d'une série de bits 101 qui laisse un intervalle entre deux cellules à bit complètes sans une discontinuité, à savoir d'une discontinuité "1" à mi-cellule
<EMI ID=89.1>
une cellule entière à bit "0". Dans le code décrit ci-dessus pour la présente invention, dans lequel un bit "1" est supprimé, l'intervalle de temps entre les discontinuités est plus grand quand une discontinuité "1" est supprimée. Par conséquent la suppression d'une discontinuité "1" peut être reconnue grâce à 1=absence de discontinuité apparaissant au bout
de moins de 2 1/2 cellules à bit, comptées à partir de la discontinuité précédente. Cet état de choses est indiqué par l'état du registre à décalage qui avance pour chaque impul-
<EMI ID=90.1>
zéro. Par conséquent, quand le registre à décalage 174 atteint son cinquième état, l'état 15, il y a eu cinq demi-cellules
(ou 2 1/2 cellules) à bit depuis la discontinuité précédente. Ceci indique la suppression d'un bit "1 ". L'état 15 se manifeste par la présence dtun "1" sur la quatrième borne de sortie, qui est la broche 3 du registre à décalage "Motorola
MC 10141". Dans l'exemple particulier de la figure 9 le signal sur cette borne est représenté par la courbe 9M qui indique la suppression d'une discontinuité. Ce signal est associé au signal "1" transmis représenté par la courbe 9N dans un circuit OU 176, le signal combiné obtenu étant appliqué à, la borne D d'un basculeur 178 à retard qui est synchronisé
<EMI ID=91.1>
plique les signaux d'information reconstitués sous forme NRZ-L à la borne de sortie Q du basculeur 178, comme l'indique la courbe 90. Les signaux reconstitués sont appliqués par un amplificateur intermédiaire 180 au trajet de sortie 38.
On a supposé dans la description ci-dessus du circuit de la figure 8 que l'horloge 42 est correctement synchronisée avec la discontinuité appliquée à l'entrée. Toutefois, étant donné que la fréquence fondamentale de l'horloge 42 est double de celle des cellules à bit, il est possible que cette horloge soit en phase avec les discontinuités à mi-cellule plutôt qu'avec celles aux extrémités des cellules. Dans ce cas, l'information sortant par la borne Q du basculeur 178 apparaîtra de la manière représentée par la courbe 9P. L'absence de synchronisation peut être décelée par un détecteur
182 de synchronisation qui reconnaît certaines conditions de sortie interdites. Dans le code décrit à propos des figures
8 et 9, toute discontinuité succédant à une discontinuité "0"
<EMI ID=92.1>
bit plus tard (pour une discontinuité suivante sous forme d'un
<EMI ID=93.1>
quand 1=ensemble est synchronisé correctement, le compteur dtétats de bit (ou registre à décalage) 174 est toujours ra-mené à zéro par la troisième demi-cellule à bit succédant à une discontinuité sous forme d'un bit "0". Par ailleurs après une transition sous la forme d'un bit "1", le compteur
<EMI ID=94.1>
est supprimée après une dis continuité sous forme d'un "1" à
<EMI ID=95.1>
discontinuités. Ainsi, quand le registre à décalage 174 a reçu trois signaux d'horloge après un retour à zéro, la dernière discontinuité qui ramène à zéro le registre à décalage 174 doit avoir été un bit "1" si le dispositif est synchronisé. Le registre à décalage 174 est dans cet état quand la troi-
<EMI ID=96.1>
étant la broche 2 du registre à décalage MC 10141. Ltétat des
trois demi-cellules à bits après un retour à zéro est déterminé par un circuit NON-OU exclusif 184 qui produit un signal représenté par la courbe 9Q, lequel est appliqué aux circuits
NON-OU 186 et 188. Suivant que l'information sortant par la
borne Q du basculeur 178 est un "1" ou un "0", le signal 9Q , remet à zéro les basculeurs 190 à 192 par le circuit 186 ou
envoie un signal dthorloge au basculeur 190 par le circuit 188. L'application de deux signaux d'horloge au basculeur 190 pro-
voque l'application dtun signal d'horloge au basculeur 192.
Les signaux de sortie Q des basculeurs 190 et 192 sont appliqués à un circuit NON-OU 194 qui émet par le trajet 44 un signal indicateur d'absence de synchronisation quand le comptage.
des basculeurs 190 et 192 atteint 3. Le signal sur le trajet
44 est appliqué à un circuit 196 suppresseur d'impulsions dans ltensemble 150 émetteur de signaux d'horloge. Le circuit 196 comprend une paire de basculeurs .198 et 200 à retard et un
circuit NON-OU 202. Ces basculeurs 198 et 200 sont synchronisés par les impulsions d'horloge 2F représentées en 9E pour produire à la sortie du circuit NON-OU 202 un signal transmis au circuit OU 158 afin de supprimer l'impulsion d'horloge transmise au basculeur 160, supprimant ainsi un demi-cycle du si! gnal de sortie de ce basculeur, en synchronisant correctement l'ensemble.
Il est avantageux, pour réaliser une synchronisation correcte, de commencer l'émission par l'introduction d'une
série d*impulsions comportant des discontinuités caractéristiques produisant des signaux facilement reconnaissables si l'ensemble n'est pas synchronisé. Une telle série a la structure 10101. Ceci évite toute perte de signaux d'informations avant que ces signaux eux-mêmes n'aient engendré une série de discontinuités mettant en évidence une erreur de synchronisation.
A noter qu'un ensemble de synchronisation semblable pourrait être utilisé avec le décodeur de la figure 6.
Bien qu'un circuit particulier de codage ait été représenté et que deux circuits différents de décodage utilisant le même code aient été décrits, il est évident qu'on peut utiliser d'autres circuits particuliers dans le même but . On
peut par ailleurs utiliser d�autres types de codes entrant
dans le cadre de la présente invention. En somme, l'invention concerne un procédé et un ensemble dans lesquels une suite d'informations sous forme binaire série est considérée comme l'enchaînement de plusieurs séries de "1" dont certains peuvent créer un déséquilibre en courant continu si le code de
<EMI ID=97.1>
cité est utilisé. En conformité avec la présente invention,
on a prévu des procédés pour indiquer à la fin d'une série de "1" si cette série est ou non du type qui peut introduire un déséquilibre en courant continu. Des dispositifs procédant à un examen préalable d'au maximum un état de bit observent la fin d'une série, particulière de "1" et indiquent si oui ou non cette série particulière de "1" est du type qui introduirait une composante continue dans un signal transmis dans des conditions normales. Les dispositifs réagissant à cette dernière indication ont une action réparatrice appropriée pour éliminer toute composante en courant continu à la fin de cette série de bits. Toute modification des signaux est réalisée d'une manière qui peut être reconnue par un décodeur correspondant.
The present invention relates to the serial transmission of information in binary form in an information channel and more precisely a method and an assembly for transmitting signals which are self-pacing and more precisely still such a method and such an assembly for the transmission of information by a channel not transmitting zero frequency. The invention also relates to the coding and decoding of particular binary coded signals and is applicable in particular in cases where the information channel comprises a magnetic tape recorder.
Data or information in binary form consists of information bits in which the information contained in each of these is in the form of any of two states. These states are frequently
<EMI ID = 1.1>
with information in binary form, it is necessary to recognize the various logical states for all the bits. Whether these bits are recorded on tape, or transmitted or transmitted in some other way, it can be said that each bit of information is maintained in a bit cell which represents a spatial or temporal interval containing the "reacting" bit of the information. Logical states can be recognized or named in various ways, for example in the form "yes" or
<EMI ID = 2.1>
the information is recorded on a tape recorder, these states can correspond to magnetic polarizations of opposite signs. It is also common that one state represents a reference level and the other state a different level, in which case the second state can be defined by a signal.
<EMI ID = 3.1>
sence of such a signal. There are positive and negative logical signals. It is moreover indifferent for the applications of the invention to know which of these two states is called
<EMI ID = 4.1>
applicable in particular to information channels, for example those of magnetic recording, which do not allow the zero frequency to pass, that is to say which do not transmit the DC component. It is generally advantageous to record the information bits as close as possible to each other.
from others while producing errors as rarely as is permissible. Various forms of registration or binary information codes have been developed to record information. Some codes are advantageously self-pacing, which means that the bit cell intervals can be identified among the recorded information bits without the need to separate the synchronization pulses.
In information channels that do not transmit
not the continuous component, the binary signals undergo distortions of the peak amplitudes and displacements of the crossing points by zero which cannot be eliminated
by linear response correction networks unless
<EMI ID = 5.1>
frequencies at least equal to that of the bits. These distortions are commonly described as "baseline migration" and have the effect of lowering the signal-to-noise ratio and thereby reducing the reliability of / detecting the recorded signals.
One common form of transmission - or information code - is that used in the recording and reproducing set described in the United States patent.
<EMI ID = 6.1>
and / or reproduction. In the code appearing in this patent, the logical "1" signals are represented by discontinuities of the signals at a particular location inside.
of the various bit cells, in particular in the middle of these cells and the logical "0" are represented by discontinuities of the signals at a particular anterior location in the various cells, in particular at the beginning, or anterior edge, of each bit cell . The method of this patent involves the removal of any discontinuity occurring at the start of an interval of a bit succeeding an interval containing a discontinuity in its middle. The asymmetry of the signal generated by observing these rules introduces a continuous component into the information channel.
A code based on that of the United States patent of A-
<EMI ID = 7.1>
is eliminated, is described by A.M. Patel in "Zero-Modulation Encoding in Magnetic Recording", IBM J. Res. Develop.,
<EMI ID = 8.1>
is based on the code of said patent for most series
of bits applied to the input, but series of form 0111 ---
110 with an even number of "1" are coded according to special rules. Although this code eliminates the continuous component contained in the coded signals, it does so at the following price: each series of bits must, in order to be specially coded, be the subject of recognition before the coding of any part of this series . This condition of the prior exploration of a series of bits implies an encoding delay (and a memory for the coding device) almost as long as the longest possible series of bits of the indicated type. To avoid having to have an "infinite" memory
the Patel system provides for the periodic division of the series of bits applied to the input by interleaving additional bits of suitably chosen parity. This practically requires a rate change to accommodate the interspersed bits. Furthermore, these bits necessarily occupy part of the space available for recording.
In accordance with the present invention, a series of binary input information of rate 1 / T bits per second is coded so as to obtain binary signals with a minimum interval of T seconds between the discontinuities, a maximum interval of 3T seconds between discontinuities, not
DC component and a maximum value for the cumulative integral of the signals of 1.5T second, multiplied by half
the amplitude of a discontinuity. The coding operation does not require a rate change and results in a coding delay of only 2T seconds. Decoding requires examination of
maximum two successive bit intervals; Therefore,
errors cannot spread beyond this limit. The code used in the present invention satisfies the high frequency response conditions of the aforementioned United States patent code, makes it possible to obtain the characteristic free of continuous component of the ZM code, without the rate change. nor the added redundancy of the latter and
without requiring a large capacity memory.
The code according to the present invention can be
characterized as a code with no continuous component, self-pacing,
without return to zero or DCF-SC-NRZ. Consequently, the main object of the present invention is a set and a method for transmitting binary information in series via an information channel incapable of transmitting a continuous component, although this method and this set can obviously
be used with information channels capable of transmitting the DC component and which has the following characteristics: the information is transmitted in "auto-clock" form; there is no need to change the cadence or
have a large capacity memory. Other objects
and advantages of the invention will become apparent from
the detailed description below, considered in conjunction with
the attached non-limiting drawings and in which: FIG. 1 represents a certain number of binary signals indicating those conforming to the code of the present invention and various codes of the prior art; FIG. 2 shows, for comparison, signals according to the aforementioned United States patent code and according to the code of the present invention, compared with
transmitted signals; Figure 3 is a block diagram of the assembly according to the invention; FIG. 4 schematically represents an embodiment of an encoder usable in the assembly shown in FIG. 3; Figure 5 is a timing diagram explaining the operation of the encoder of Figure 4; FIG. 6 shows an embodiment of a decoder and an embodiment of the 2F clock (42) usable in the assembly shown in FIG. 3; Figure 7 is a timing diagram explaining the operation of the circuit of Figure 6; FIG. 8 schematically represents another embodiment of a decoder and a clock usable in the assembly shown in FIG. 3 as well as a discontinuity detector usable in the circuit shown in FIG. 3;
and FIG. 9 is a time diagram explaining the operation of the assembly of FIG. 8.
To understand the present invention and its advantages, it is useful to consider various previously used binary information codes. FIG. 1 represents a certain number of binary signals used to transmit or record the information in series in binary form. The if-. gnal 1H corresponds to the use of the code of an embodiment of the present invention. The signals of FIG. 1 are subdivided into bit cells, each cell containing an information bit, which means that the binary information is in the 0 or 1 state in all the cells. By way of example, FIG. 1A indicates the state of the information in several consecutive binary cells. This same information is contained in various forms in the corresponding signals.
<EMI ID = 9.1>
negative, the signal returning to a central or zero level between the cells.
A more commonly used code is the information code without return to zero (NRZ), represented by the signals
<EMI ID = 10.1> without return to zero between the bit cells. In this code, the signal remains at level - or in state - "1" for a whole
<EMI ID = 11.1>
consequently has discontinuities only if consecutive bit cells are in different states. In the signal NRZ-M represented in FIG. 1D, the code is of the line type without return-to-zero in which each logic signal "1" is
<EMI ID = 12.1>
continuity. The downside of these two NRZ codes is the very high probability of timing errors when the signal state remains the same for relatively long periods. It is therefore useful to use "self-pacing" codes.
Signals 1E and 1F are called "Manchester coded signals" and are also known respectively as "two-phase level" (B1-L) and "two-phase line" (B1-M). In the two-phase code of the 1E, the bit state is indicated by the direction of the discontinuity in the middle of a bit cell. As shown in Figure 1E, a discontinuity
<EMI ID = 13.1>
a descending mid-cell discontinuity indicates a logical "0" In the code "biphasic line" in Figure 1F, a logical "1" is indicated by a discontinuity - either ascending or descending - at mid-cell, while a logical "0" is indicated by the absence of any mid-cell discontinuity.
<EMI ID = 14.1>
is achieved by introducing a discontinuity at the start of each bit cell. Although Manchester encoded signals do not require DC transmission, 1 = adding such a large number of additional discontinuities increases the necessary bandwidth.
A signal according to the code used by Miller (patent <EMI ID = 15.1>
tee in Figure 1G. As in the two-phase line code, the logical "1" are indicated by mid-cell transitions and the logical "0" by 1 = absence of such discontinuities. In the Miller code, however, there are no synchronization discontinuities at the beginning of the bit cells containing logical "1" and the discontinuities are deleted in the event that they would otherwise appear at the beginning of the bit cells succeeding the corresponding mid-cell discontinuity. In Miller's basic code, this means that there is a mid-cell discontinuity for each logical "1" and at the beginning of each cell for each logical "0", except in the case where a logical "0" succeeds a logical "1". Suppressed discontinuities are indicated by X for 1 G signals.
Although the Miller code requires only the relatively narrow band of the NRZ code and has the auto-synchronization characteristic of Manchester codes, it is not completely free of continuous components. Some-
<EMI ID = 16.1>
release signals according to Miller's code. For example, in the 1G signals shown, the removal of the discontinuity between cells 11 and 12 can add a continuous component which is not later canceled by the removal of discontinuities oriented in the opposite direction. If series of similar signals are repeated, the DC component will increase in amplitude, as shown in detail below in connection with Figure 2.
A code in accordance with the present invention is shown in Figure 1H and designated by DCF-SC-.NRZ. The present invention eliminates the continuous component by eliminating another discontinuity, but oriented in the opposite direction. In accordance with the present invention, there are discontinuities the deletion of which can later be brought to light thanks to the specific rules defining this code. More precisely, and in accordance with a specific embodiment of the invention, the immediately earlier discontinuity is deleted as indicated by an X for the 1H signals, this suppression being that of the discontinuity in the middle of the bit cell 11 .
We will better understand how the problem of the continuous component arises due to the use of Miller's code and how it is solved by the use of the pre-
<EMI ID = 17.1>
Miller, bits are identified by the phase discontinuity level. With one exception, the bits "0" are identified by discontinuities near the start of a
<EMI ID = 18.1>
discontinuities near the end of the bit cell. More precisely and in the case of the signals represented, the bits "0" are identified by discontinuities at the start of the cell and the bits "1" by discontinuities in the middle of the cell. The exception mentioned above is that it is the transitions that would occur inside a bit cell of an earlier discontinuity that are suppressed. This has the effect of removing discontinuities
<EMI ID = 19.1>
With reference to FIG. 2, FIG. 2A indicates by way of example the binary state of consecutive bit cells in a series of information. Curve 2C represents the form
<EMI ID = 20.1>
training in accordance with Miller's code. Figure 2D shows the integral of the surface below the signal of Figure 2C, counted relative to the level of the midpoint of a discontinuity. These discontinuities extend to one unit above and one unit below this midpoint.
The time length of each bit cell is equal to T. It can be observed that this integral becomes zero again after each cycle of Miller signals passing through the bit cell 7. Then, this integral remains negative and then becomes increasingly more negative. This introduces the DC component mentioned above, which leads to errors in the case where the information channel cannot transmit the DC component - as for magnetic recording.
By reflecting on the signals 2C for the particular case of a series of information, we can see why this is so. For each bit cell containing a "1" bit, the signal is balanced above and below the median level, which does not change the net value of this integral. If the levels of the successive "0" bits are of opposite signs, the signals are still balanced, which does not modify the
<EMI ID = 21.1>
separated by an odd number of "1" bits, the signal levels in the corresponding "0" bit cells are of opposite signs and the signals are again balanced. A difficulty is encountered only when the bits "0" are separated by an even number of bits "1". In this case, the signal levels in the "0" bit cells are of the same sign, which leads to a total non-zero surface below the curve and to a net deviation of zero from the integral. Whenever there is a sequence of information in which two "0" bits are separated by an even number of "1" bits.
the value of the integral is clearly different from zero. This difference can obviously have any sign and it can sometimes happen that this difference is zero and brings the value of the integral to zero. However, it can also happen that the areas add up, as shown in the example in Figure 2D.
This difficulty obviously arises from the sup-
<EMI ID = 22.1>
to a series consisting of an even number of states "1", which makes the signal asymmetrical. This difficulty is remedied, in accordance with the present invention, by further eliminating a discontinuity. In a code according to the present invention, it is the immediately preceding discontinuity which is deleted, the result obtained being that represented by the signals of FIG. 2E, on which the new deleted discontinuities are indicated by an X. As is evident from 'After the integral of these signals shown in Figure 2F, it does not appear in this case of a continuous component. This is obviously only possible if the deleted discontinuities can be identified by a decoder. Otherwise, the corresponding information is lost.
The present invention relates to a method and an assembly for identifying these deleted discontinuities.
To understand how this identification is carried out, the rest of the input information can be considered as a sequence of series of signals of length.
<EMI ID = 23.1>
series of type 0111 --- 1110, with any odd number of consecutive "1" or not of "1", with "0" in the first and last position; c) series of type 0111-111, with a name-
<EMI ID = 24.1>
A series can only be of type c) if the first bit of the series immediately following it is a zero.
<EMI ID = 25.1>
of the resulting signals for the series of types a) and b) always reaches zero at the end of one of these series. It is only for the integral of the signals for a series of type c) that this is not the case. Rather, it
<EMI ID = 26.1>
discontinuity. In addition, if a series of signals of type c) is followed - either immediately or after certain combinations of sequences of other types - by another series of type c), the value of the integral of this series of series will grow. For certain choices of series sequences, the value of the cumulative integral increases without limit and it is this situation which introduces a continuous component in the signals, as indicated by the curve of Figure 2D.
It can be said that each finite increase in the accumulated integral originates from a series of signals of type c), since no other type of series makes a contribution to the resulting value of the integral. According to the present invention, the series of types a) and b) are coded according to the Miller code. A series of bits of type c) is coded according to the rules of Miller code for all the bits except the last "1", and the discontinuity is quite simply
<EMI ID = 27.1>
-type b), that is to say that the final "1" behaves like a <EMI ID = 28.1>
In the example of Figure 2, the various types of series are identified in Figure 2B.
A series of type c) is followed, by definition, immediately by a logical "0" at the start of the next series. The series of type c) is not separated by any discontinuity from the next "0". Therefore, special coding is intended to provide identification for decoding. The decoder should simply recognize that if a normally coded logical "1" is followed by two bit cells without discontinuities, a
<EMI ID = 29.1>
during the corresponding intervals. Other series of discontinuities are decoded as for the Miller code.
The operating mode for this coding requires that a comp
<EMI ID = 30.1>
by the decoder is carried out, since the last previous "0" which was not the final bit in series b). If this count is equal to one (odd number of "1") and if the next two bits to be coded are "1" and "0", in this order, no discontinuity is transmitted during the next two bit cells. If the immediately posterior bit is another zero, it is then separated from its predecessor by a discontinuity according to the usual Miller code.
The method and the assembly according to the present invention consequently carry out the transmission of information
in binary form via an information channel incapable of transmitting a continuous component, the information being transmitted with autosynchronization.
<EMI ID = 31.1>
binary that is considered a logical "1" and one that is considered a logical "0" is of no importance. In the anterior and posterior parts of this description, the state normally defined by discontinuities
<EMI ID = 32.1>
FIG. 3 represents in the form of a block diagram a set 22 for coding a, sequence of information in the form <EMI ID = 33.1>
formation 28 and decode the signals received at 36 with a view to their subsequent use at 40. An information source 10 directs the information in series in binary form over a path
12, after it has been synchronized by clock pulses originating from a clock 16 and applied by a path 14. The information received by the source 10 may have a number of origins. However, from where. that they come from, this information is put into binary form by known methods and arranged so as to be able to be synchronized in series, for example by clock pulses along the path 14.
Clock 16 periodically emits clock pulses.
<EMI ID = 34.1>
any number of well known oscillators. The clock pulses produced must have a short rise time. Insofar as the discontinuities which represent logical "1" and logical "0" occur in the middle of a cell and near the ends of a cell or more generally with an anterior phase and with a posterior phase, the clock 16 emits clock pulses with two pha-
<EMI ID = 35.1>
to a path 18 and then applied by the path 14 to synchronize the information source 10. The clock pulses
<EMI ID = 36.1>
An encoder 22 receives the information in serial form from the information source 10 via the path 12 as well as <EMI ID = 37.1>
22 operates on the information received in accordance with the DCF-SC-NRZ code of the present invention, described above. The coded information is applied by a path 26 to an information channel 28 which may include a magnetic tape recorder on which the information is recorded and
<EMI ID = 38.1>
are applied to a path 30. The discontinuities of the signals are noted by a discontinuity detector 32 which applies to a path 34 signals indicating the discontinuities.
A decoder 36 receives these discontinuity indicator signals and decodes the information for the. return to its original form or a related form and send the information decoded by a path 38 to a set 40 of use
<EMI ID = 39.1>
signals of the present invention provides self synchronization. This means that the decoder 36 must be oriented in
<EMI ID = 40.1>
to be able to recognize if a discontinuity has occurred in each bit cell. This synchronization is obtained by the use of a clock 42 which emits clock pulses at a frequency twice that of the clock 16, ie at a frequency 2F. To synchronize the clock, signals from the decoder can be applied by a path 44 or signals from the discontinuity detector 32 can be applied by a path 46. In either case, synchronization signals are applied by a path 48 to the decoder. Synchronization signals are also applied to the information use circuit 40; they can be applied directly from the clock 42 by a path 50, or indirectly through the decoder by a path 51.
It should be noted that a trip can have several drivers.
Although a number of other circuits can be used, Figure 4 shows a preferred encoder 22, Figure 5 shows a timing diagram for this set. The input signals applied to this circuit are the im- <EMI ID = 41.1>
qués respectively by paths 24 and 20 and the input information D1 applied by path 12. The pulses
<EMI ID = 42.1>
(The points on the circuit where the various signals appear are identified by corresponding letters surrounded by a circle - such as G - in the figures). As indicated
<EMI ID = 43.1>
identical sions emitted periodically with a period equivalent to the length of a bit cell and with short rise and fall times as well as a pulse duration significantly lower than the duration corresponding to half a
<EMI ID = 44.1>
that they are delayed by half a bit cell. Therefore, clock pulses & 1 grow at the start of each bit cell and clock pulses 2 2 increase in the middle of each bit cell. The input information is applied in the form NRZ-L, like the next bit D. (signals
<EMI ID = 45.1>
clock of the JK 52 rocker, so that each negatively oriented discontinuity (from top to bottom) of the pulses
<EMI ID = 46.1>
is represented as a current bit in the 5D signal. The signals are represented by choosing the signal "high" as signal "1" and its inverse or signal "low" as
<EMI ID = 47.1>
rocker JK 56, the clock pulses 02 being applied to the clock terminal of rocker JK 56. A rocker JK has the nature of changing state upon reception of a clock pulse when the two terminals J and K are tall (1)
and stay in the same state when the two terminals
J and K are low (0). When terminal J is low (0)
and terminal K high (1), a JK rocker is repositioned
or reduced to zero, that is to say that the output Q becomes low (0), on reception of a clock pulse; when terminal J is high (1) and terminal K low (0), a rocker JK is prepositioned, i.e. the output Q becomes high (1), on reception of a clock pulse . In normal coding, when no "1" is deleted,
terminal K is kept high (1) in a manner described below. Under these conditions, with each pulse
<EMI ID = 48.1>
counts the bits in the state "0", in the numbering system 1 ("modulo 2"), the output signal Pz being "0" when an even number of bits "0" has been counted and "1" when an odd number of these bits has been counted, this output signal appearing at the terminal Q of the rocker 56. The rocker 56 is brought to zero by the use of an appropriate signal applied to its terminal K at the scheduled time d appearance of a "1" deleted. Terminal J is necessarily low (0) when a deleted "1" appears: the rocker JK is therefore brought back to zero on reception of the clock pulse 02 immediately following a reset signal. The formation of this reset signal is explained in detail below.
<EMI ID = 49.1>
also applied to a NAND circuit 58 whose output signal brings a JK 60 rocker to zero each time
<EMI ID = 50.1> <EMI ID = 51.1>
positive reference, whereby each pulse applied to the clock terminal of the rocker 6 0 is counted by the
<EMI ID = 52.1>
zero. The signals applied to the input terminal of the clock signals are CL (1) shown in 5G and are produced as explained in detail below. The JK 60 rocker
<EMI ID = 53.1>
number is even and "1" if this number is odd.
As explained above, the desired coding consists in producing a mid-cell discontinuity for each bit "1", except for a series of bits of type c), constituted by a "0" followed by a even number of "1". The rockers 56 and 60 establish whether or not there is a series of type c). Since a number of bit series of type a) and type b) comprise an even number of
<EMI ID = 54.1>
the instant the transition will be deleted.
The NAND circuit 62 is the one which establishes whether or not there is a discontinuity to be deleted, that is to say
<EMI ID = 55.1>
same time a " <1> ", which indicates that the signal D is a" 0 ", the NAND circuit 62 detects that the series which ends is of type c) and its output signal S is a
<EMI ID = 56.1>
indicates that a bit must be deleted, the NAND circuit 66 produces a reset signal for the JK rocker 56 which is brought back to zero by the following clock pulse 02,
<EMI ID = 57.1> applied to NAND circuit 66 causes a signal to appear
high output (1) at terminal K of rocker JK 56, thus keeping terminal K high during counting
<EMI ID = 58.1>
the suppressed signal S also becomes high (1) during the part of the bit cells corresponding to the last "1"
and at "0" following the last "1" of a sequence of type (b). This also causes terminal K to be high (1) but, since terminal J is also high (1) at the next clock pulse 02, the rocker JK 56 does not reset
to zero, but rather changes state, i.e. account
a "0".
The mid-cell discontinuities for the "1" bits are produced by a NAND circuit 68 to which three signals are applied, namely the D signals, the 02 clock signals and the inverted suppression signals S. The output signal from the NAND circuit 68 is therefore the inverse of the signal CL (1) shown in 5G, but inverted; this signal
output of circuit 68 becomes negative for the duration of a clock pulse 02 which is emitted in the middle of a cell
<EMI ID = 59.1>
ET 62 established that the discontinuity present at this location should be removed. NAND circuit 68 output signals <EMI ID = 60.1>
"0" and the zero counter rocker 56 is in the state "1", which corresponds to the instant of deletion of a discontinuity. Consequently, this part of the coder requires a preliminary examination relating to 1 bit - but not more - In other words, a delay of one bit is achieved in this part of the coder. All other codings comply with the pres-
<EMI ID = 61.1>
cited.
As shown in FIG. 3, the coded information transmitted by the path 26 passes through an information channel
28 and then by a path 30 to reach a detector 32 of discontinuities, which can take different forms. An embodiment of a discontinuity detector is described below in conjunction with FIG. 8. The output signal
<EMI ID = 62.1>
34 at decoder 36.
FIG. 6 represents a preferred embodiment of the decoder 36, as well as of the clock 2F 42. The time diagrams of the assembly of FIG. 6 are represented by the signals of FIG. 7. The discontinuity detector, as that the detector 32 shown in FIG. 8 applies pulses to the input path 34 in the form shown in 7A where a very brief pulse identifies each discontinuity: These discontinuity pulses are applied to the input of the clock signals d '' a delay rocker 78 connected in the manner of a monostable multivibrator which transmits on this form pulses represented by 7B at its output Q. The duration of each pulse emitted is determined by the time constant of the integrator assembly at resistance and capacitance connected between terminals Q and Q of the rocker
78.
The duration of these pulses is chosen to be short compared to half of a bit cell.
The signals shown in 7B are applied to the input of the clock signals of a connected delay rocker 80 <EMI ID = 63.1>
<EMI ID = 64.1>
general shape represented in 7D and changing state for each discontinuity detected by the detector 32.
Clock pulses are emitted by the clock
42 which, in the circuit shown, comprises an oscillator 82 controlled by a voltage emitting pulses at a frequency
<EMI ID = 65.1>
the terminal of the clock signals of a delay rocker 84, connected so as to produce a discontinuity for each
<EMI ID = 66.1>
<EMI ID = 67.1>
<EMI ID = 68.1>
tangential to the frequency of the bits. The output signal 0 is the same rectangular wave, but of opposite phase.
<EMI ID = 69.1>
<EMI ID = 70.1>
Signals of opposite phase to that of the 7C signals are also applied thereby producing clock pulses 2 2 represented at 7F, at the bit frequency, in the middle of the cell.
The detected transmitted signal, represented in 7D, is applied to the input terminals D of the rockers 90 and 92 with delay. The rocker 92 is synchronized by the clock pulses. <EMI ID = 71.1>
output at terminal Q when each clock pulse occurs following a discontinuity (7D signals) of the information signals. This produces a signal of the type shown in FIG. 7H in which there is a mid-cell discontinuity in the event of an information signal discontinuity at the start or in the middle of said cell.
Similarly, the rocker 90 is synchronized by the im-
<EMI ID = 72.1>
presented in 71 changes state with the first clock pulse � 1 which occurs after a discontinuity in the signal level. Thus, the signal 71 comprises a discontinuity at the start of a bit cell in the case of a discontinuity at
<EMI ID = 73.1>
The output signal Q of the rocker 92 (signal 7H) is applied to an OU-EXCLUSIVE circuit 94 mounted as a discontinuity detector. This means that a resistor 96 and a capacitor 98 are connected so as to delay the application of the output signal Q of the rocker 92 to the other input of the OU-EXCLUSIVE circuit 94, so that any discontinuity in
the output signal Q of the rocker 92 creates a momentary difference between the two input signals of circuit 94 OUEXCLUSIF, until the delayed signal appears at the other input thus making the two input signals identical. The resulting pulses are shown in Figure 7J.
The pulsed signals 7J are used to bring back to
<EMI ID = 74.1>
occur after a bit cell in which the transmitted signal has a discontinuity. The output signal Q of the rocker 102 thus becomes equal to "0" at the start of the second bit cell succeeding a cell in which there was a discontinuity. From the way in which the information was coded in the first position, it is obvious that when the four-state counter is not reset to zero by a shape signal represented in 7J under the action
<EMI ID = 75.1>
the bit where there was a discontinuity, a discontinuity from the transmitted signal has been removed. Therefore, the state of the four-state counter shown in
7K identifies the discontinuities deleted. The signal shown in 7K is applied to an input of an OR circuit 104, the clock pulses 2 2 pass through an inverter
106 and are applied to the other input terminal of circuit 104. This produces a mid-cell pulse in the second cell following the immediately previous cell in which there was a discontinuity. This signal indicates the discontinuity discontinued from the transmitted ignal.
<EMI ID = 76.1>
corresponding immediately preceding clock pulse. The corresponding Q signals are applied to an exclusive OR circuit
<EMI ID = 77.1>
output of the corresponding rockers 90 and 92 different. A difference will occur after each discontinuity in the
<EMI ID = 78.1>
the rocker which recognizes the discontinuity first. Consequently, the mid-cell discontinuities are recognized first by the rocker 92, and the discontinuities at the outer ends of the cells are recognized first by the rocker 90. The output signal of the exclusive OR circuit 108 represented in 7M consequently comprises pulses corresponding to the discontinuities of curve 7A.
<EMI ID = 79.1>
terminal Q of rocker 110 for a bit cell in which there is a mid-cell discontinuity and a "0" for another cell.
Reinsertion of the suppressed pulse is performed
<EMI ID = 80.1>
NOR-OR 114 to produce the reconstructed signal in the form NRZ-L, represented in 7P. This reconstructed signal then follows the path 38 to reach the circuit 40 for using the information. The inverted output signal of the rocker 112 is applied to an input terminal of the NOR circuit 114 and the signal indicating the suppressed pulses, represented in 7L, is applied to the other terminal of the NOR circuit 114. This produces therefore a "1" each time a pulse is deleted in a bit cell following a bit cell
<EMI ID = 81.1>
from the rocker 110 at a junction point 116 and then gives the signal shown at 70. The rocker 112 is syn-
<EMI ID = 82.1>
developed on path 51 with a view to their use by information user 40.
If we now return to the question of the synchronization of the oscillator 82, at a frequency controlled by a voltage, of the clock circuit 42, the output signal of
<EMI ID = 83.1>
phase separator 120 which compares the phase of the oscillator
82 to that of the output signal of the rocker 78, producing, passing through a filter 122, an output signal which is a function of the amplitude and the direction of the phase shift of the signals. The imbalance signal is applied to a differential amplifier
124 which, in the embodiment shown comprises a linear operational amplifier 702 Fairchild, connected in the indicated manner. The differential amplifier 124 generates a control voltage which is applied to the oscillator 82 to act on its frequency so as to create an appropriate phase shift between the output signal of this oscillator and the discontinuities represented by the output signal of the rocker 78 An indicating device 128 indicates, by means of a light-emitting diode 130, when the clock 42 is not correctly synchronized with the discontinuities received.
The clock 42 can then be brought back to synchronism by
a number of processes, for example by deleting
of a clock pulse.
Another decoder 36 and another clock 42 are represented in FIG. 8, the time diagram for the
Figure 8 circuit being shown in Figure 9. From
moreover, the circuit of FIG. 8 comprises a discontinuity detector 32. The shape of the received signal is represented by
curve 9A. This signal is applied by path 30 to the
terminal A of the discontinuity detector 32. The discontinuity detector 32 includes a limiter circuit 132 and a differentiator circuit 134. The circuit 132 greatly amplifies the input signal and clips it to apply to the conductor 34 a
corresponding information output signal, with strong discontinuities at zero crossings of the input signal, as shown in curve 9B. The limiter output signal
132 is applied after inversion to the branch circuit 134,
in which phase opposition signals are produced
by an amplifier 136. The two output signals from amplifier 136 are applied to the two NOR circuits 138
and 140, the inverted signal being slightly delayed by a delay line 142 before being applied to the NOR circuit 138
and the non-inverted signal being slightly delayed by a delay line 144 before being applied to the NOR circuit 140.
The derivative circuit 134 consequently applies to the conductor 46 a signal represented by the curve 9C, with a pulse for each discontinuity of the input signal (curve
9A).
In the present embodiment, the clock 42 comprises a call oscillator producing at point D a signal of shape represented by the curve 9D and which, after amplification and limitation becomes at E a rectangular wave represented by the curve 9E. The integrated circuit A3 comprising the clock 42 in the embodiment shown comprises a "Motorola Triple Line Receiver MC 10216" circuit connected in the indicated manner, with pins 1 and 16
<EMI ID = 84.1>
cillator to synchronize the output signal at point E with the discontinuities of the input information. The phase of the clock signals emitted at point E can be adjusted by a variable inductance 146 to place the clock pulses as shown on the curve 9E, in appropriate relation to the discontinuities of the information represented by the curve 9B.
The information signals of curve 9B are applied to decoder 36, via path 34, at input D of a delay rocker 148. The clock pulses represented by curve 9E are applied through a circuit 150 transmitter of clock signals at the input terminal C of rocker 148, these clock signals being inverted by one: - cooked inverter 152 inside the circuit 150 transmitter of clock signals. This synchronizes the information coming from terminal D to the output terminal Q of rocker 148 by producing a signal, represented by curve 9F, which corresponds to the input information represented by curve 9A., The signals to the output terminal Q of the rocker 148 are applied to the input terminal D of a delay rocker 154. The clock pulses of the wave 9E are reversed by an in-
<EMI ID = 85.1>
thus receives the output signals from the rocker 148 and reproduces these output signals with a delay of a pulse of frequency 2F (1 / 2F second), that is to say half of the interval corresponding to a cell to bit. The pulses of shape represented by 9E also make switch, passing through an OR circuit 158, a delay rocker 160 to make appear at its terminal Q a signal represented by the curve 9H. These are clock pulses of frequency 1F or bit cells. These pulses are applied to a NOR circuit 162, triggered by the clock pulses of frequency 2F and of the form represented by 9E to produce what can be called clock pulses 1 1 appearing at the start of each bit cell, represented by curve 91.
These clock pulses 1 1, inverted by a circuit 164 become the output clock pulses propagating on path 51.
The synchronized information represented by the curve 9F is applied to the input terminal D of a base station.
<EMI ID = 86.1>
lodge � 1 represented by curve 91, applying to the output terminal Q a signal represented by curve 9J, which produces a discontinuity after each clock pulse � 1 if there has been a discontinuity in the synchronized information represented by the curve 9F from the clock pulse � 1 earlier.
The signals represented in 9G are compared to the signals represented by 9J in the OU-EXCLUSIVE circuit 168. Whenever these two signals are different, as occurs when there are mid-cell discontinuities signifying "1" in the information transmitted, the output signal from the circuit) 68 is positive as indicated by the curve 9K. The output signal from the EXCLUSIVE circuit 168 is applied to the input D of a delay rocker 170 which is also
<EMI ID = 87.1>
presented in 91 to produce at its output terminal Q signals represented by the curve 9N which are essentially
<EMI ID = 88.1>
Rocker entry and exit information
154 are applied to an EXCLUSIVE NOR circuit 172 which detects under these conditions all the discontinuities of the input information which appeared from a previous clock pulse, of frequency 2F, on the clock terminal of the rocker 154. A signal of output "0" of circuit 172 consequently indicates a discontinuity of the information signals, as can be seen on curve 9L.
The discontinuities of the information signals which have been suppressed are detected by a four-bit shift register 174. In the embodiment shown, this shift register 174 consists of a 4-bit left / right shift register model "Motorola MC 10141; mounted as shown in FIG. 8. This shift register 174 is reset to zero after each discontinuity of information signals by a signal from the NOR-EXCLUSIVE circuit 172. The shift register 174 is synchronized by the clock pulses 2F inverted by the circuit 156. Each clock pulse introduces a "1" in the shift register and advances this "1" along the four output terminals 1 tune after another.
The states of these terminals are therefore successively 0000, 0001, 0011, 0111 and 1111, that is, in the decimal system, 0, 1, 3, 7 and 15. The subsequent clock pulses leave these terminals in state 1111. For the example given in FIG. 9, the state of the shift register is indicated between curves 9L and 9M. When clock pulses of frequency 2F are applied to the shift register, this register advances each time by half a bit cell. In normal Miller code the longest interval between discontinuities comes from a series of bits 101 which leaves an interval between two complete bit cells without a discontinuity, namely from a discontinuity "1" to mid-cell
<EMI ID = 89.1>
an entire cell with bit "0". In the code described above for the present invention, in which a "1" bit is deleted, the time interval between discontinuities is greater when a "1" discontinuity is deleted. Consequently the deletion of a discontinuity "1" can be recognized thanks to 1 = absence of discontinuity appearing at the end
less than 2 1/2 bit cells, counted from the previous discontinuity. This state of affairs is indicated by the state of the shift register which advances for each pulse.
<EMI ID = 90.1>
zero. Therefore, when the shift register 174 reached its fifth state, state 15, there were five half cells
(or 2 1/2 cells) bit from the previous discontinuity. This indicates the deletion of a "1" bit. State 15 is manifested by the presence of a "1" on the fourth output terminal, which is pin 3 of the shift register "Motorola
MC 10141 ". In the particular example of figure 9 the signal on this terminal is represented by the curve 9M which indicates the suppression of a discontinuity. This signal is associated with the signal" 1 "transmitted represented by the curve 9N in a OR circuit 176, the combined signal obtained being applied to, terminal D of a delay rocker 178 which is synchronized
<EMI ID = 91.1>
folds the reconstituted information signals in NRZ-L form to the output terminal Q of rocker 178, as indicated by curve 90. The reconstituted signals are applied by an intermediate amplifier 180 to the output path 38.
It has been assumed in the above description of the circuit of Figure 8 that the clock 42 is correctly synchronized with the discontinuity applied to the input. However, since the fundamental frequency of the clock 42 is twice that of the bit cells, it is possible that this clock is in phase with the mid-cell discontinuities rather than those at the ends of the cells. In this case, the information leaving via the terminal Q of the rocker 178 will appear in the manner represented by the curve 9P. Lack of synchronization can be detected by a detector
182 synchronization which recognizes certain prohibited exit conditions. In the code described about the figures
8 and 9, any discontinuity following a discontinuity "0"
<EMI ID = 92.1>
bit later (for a next discontinuity in the form of a
<EMI ID = 93.1>
when 1 = assembly is synchronized correctly, the bit state counter (or shift register) 174 is always reset to zero by the third bit half-cell following a discontinuity in the form of a "0" bit. In addition, after a transition in the form of a "1" bit, the counter
<EMI ID = 94.1>
is deleted after a discontinuity in the form of a "1" at
<EMI ID = 95.1>
discontinuities. Thus, when the shift register 174 has received three clock signals after a return to zero, the last discontinuity which brings the shift register 174 to zero must have been a "1" bit if the device is synchronized. Shift register 174 is in this state when the third
<EMI ID = 96.1>
being pin 2 of the shift register MC 10141. The status of
three half-bit cells after a return to zero is determined by an exclusive NOR circuit 184 which produces a signal represented by the curve 9Q, which is applied to the circuits
NO-OR 186 and 188. Depending on whether the information coming out through the
terminal Q of rocker 178 is a "1" or a "0", the signal 9Q, resets rockers 190 to 192 by circuit 186 or
sends a clock signal to rocker 190 through circuit 188. The application of two clock signals to rocker 190 pro-
discusses the application of a clock signal to rocker 192.
The output signals Q of the rockers 190 and 192 are applied to a NOR circuit 194 which emits by the path 44 a signal indicating the absence of synchronization when the counting.
rockers 190 and 192 reached 3. The signal on the route
44 is applied to a pulse suppressor circuit 196 in the assembly 150 which transmits clock signals. Circuit 196 includes a pair of .198 and 200 delay rockers and a
NOR circuit 202. These rockers 198 and 200 are synchronized by the clock pulses 2F represented in 9E to produce at the output of the NOR circuit 202 a signal transmitted to the OR circuit 158 in order to suppress the clock pulse transmitted to the rocker 160, thus eliminating a half cycle of the if! general output of this rocker, by correctly synchronizing the assembly.
It is advantageous, to achieve correct synchronization, to start the transmission by introducing a
series of pulses comprising characteristic discontinuities producing easily recognizable signals if the assembly is not synchronized. Such a series has the structure 10101. This avoids any loss of information signals before these signals themselves have generated a series of discontinuities revealing a synchronization error.
Note that a similar synchronization set could be used with the decoder in Figure 6.
Although a particular coding circuit has been shown and two different decoding circuits using the same code have been described, it is obvious that other particular circuits can be used for the same purpose. We
can also use other types of incoming codes
in the context of the present invention. In short, the invention relates to a method and a set in which a series of information in binary series is considered to be the chain of several series of "1" some of which can create an imbalance in direct current if the code of
<EMI ID = 97.1>
cited is used. In accordance with the present invention,
methods are provided for indicating at the end of a series of "1s" whether or not this series is of the type which can introduce an imbalance in direct current. Devices carrying out a preliminary examination of at most one bit state observe the end of a particular series of "1" and indicate whether or not this particular series of "1" is of the type which would introduce a continuous component into a signal transmitted under normal conditions. Devices responding to this latter indication have an appropriate remedial action to eliminate any DC component at the end of this series of bits. Any modification of the signals is carried out in a way which can be recognized by a corresponding decoder.