FR2567702A1

FR2567702A1 - Constant-current transmitter for transmitting data over a transmission line

Info

Publication number: FR2567702A1
Application number: FR8411134A
Authority: FR
Inventors: Jean-Bernard Briand; Dominique Paul Albert Delisle; Jean-Francois Bernard Gaschi
Original assignee: Etat Francais
Current assignee: Etat Francais
Priority date: 1984-07-13
Filing date: 1984-07-13
Publication date: 1986-01-17
Also published as: FR2567702B1

Abstract

The invention relates to a constant-current transmitter for transmitting data over a transmission line. This transmitter is connected up to the transmission line by a transformer 2 whose primary is supplied with current of one or the other polarity by two half-transmitters controlled by the data signals A and B respectively, resulting from the AMI encoding of the data. Each half-transmitter supplies the primary via a current mirror I and via a transistor T3 mounted in follower transmitter mode and rendered conducting or blocked by a second current mirror II. The two current mirrors are controlled by setting-current sources 3, 4 in phase opposition, providing currents whose transitions occur in a series of steps. The invention applies to constant-current transmitters for digital network with integration of services.

Description

La présente invention se rapporte à un émetteur à courant constant pour la transmission de données sur une ligne de transmission. The present invention relates to a constant current transmitter for the transmission of data over a transmission line.

Dans le cadre des travaux du CCITT sur le réseau numérique avec intégration des services (RNIS), les experts se sont mis d'accord sur un bus permettant la transmission de données entre de nombreux terminaux (jusqu'a huit) par l'intermédiaire éventuellement de dérivations pouvant avoir des longueurs importantes vis-à-vis de la longueur totale de la ligne de transmission et de répartition géographique quelconque. La structure adoptée prévoit l'utilisation de transformateurs dont les secondaires sont connectés en parallèle sur la ligne pour le raccordement des emetteurs des terminaux.L'emploi de transformateurs impose l'utilisation d'un codage à composante continue nulle et on a adopté un code dit "Alternate Mark Inversion" (code AMI) dont les niveaux "zéro" de données sont représentés par des impulsions positives ou négatives et dont les niveaux "un" de données correspondent à un état à haute impédance. As part of the CCITT's work on the digital network with service integration (ISDN), the experts agreed on a bus allowing data transmission between many terminals (up to eight), possibly via of branches which may have significant lengths with respect to the total length of the transmission line and of any geographic distribution. The structure adopted provides for the use of transformers whose secondaries are connected in parallel on the line for the connection of terminal transmitters. The use of transformers requires the use of zero continuous component coding and a code has been adopted called "Alternate Mark Inversion" (AMI code) whose "zero" data levels are represented by positive or negative pulses and whose "one" data levels correspond to a high impedance state.

A partir de ces normes, un émetteur a été proposé par les
PTT suisses pour essayer de minimiser les fortes désadaptations rencontrées avec ces lignes de transmission. Cet émetteur est décrit dans un rapport aux experts RNIS du groupe XVIII du CCITT de
Décembre 1982 intitulé "Preliminary results of experiments with passive bus". L'émetteur décrit comprend donc un transformateur alimenté en courant, pour chaque polarité des impulsions à transmettre, par un circuit comportant un miroir de courant alimentant une extrémité du primaire du transformateur et un transistor monté en émetteur suiveur pour relier l'autre extrémité du primaire à la source d'alimentation continue. Le miroir de courant et le transistor sont commandés tous deux par le signal de données correspondant.Le miroir de courant constitue une source de courant à haute impédance et le transistor sert à la limitation de la tension aux bornes du transformateur et passe à l'état bloqué si un signal -venant d'un autre terminal est supérieur à cette tension de limitation, ce qui limite très largement l'augmentation de l'amplitude de l'impulsion sur la ligne lors d'une émission simultanée par deux ou plusieurs terminaux. Ce type de circuit a un autre avantage qui est que, puisque le courant fourni par le miroir de courant et la tension à l'émetteur du transistor sont proportionnels à l'impulsion de commande ou signal de données qui leur est appliqué, une augmentation de la durée des fronts de transition de l'impulsion de commande se traduit par une modification semblable de l'impulsion sur la ligne, ce qui permet une réduction du spectre haute fréquence obtenu.Based on these standards, a transmitter was proposed by the
Swiss PTT to try to minimize the major mismatches encountered with these transmission lines. This transmitter is described in a report to the ISDN experts of group XVIII of the CCITT of
December 1982 entitled "Preliminary results of experiments with passive bus". The transmitter described therefore comprises a transformer supplied with current, for each polarity of the pulses to be transmitted, by a circuit comprising a current mirror supplying one end of the transformer primary and a transistor mounted as a follower transmitter to connect the other end of the primary. to the continuous power source. The current mirror and the transistor are both controlled by the corresponding data signal. The current mirror constitutes a high impedance current source and the transistor serves to limit the voltage across the transformer and goes to the state. blocked if a signal from another terminal is greater than this limiting voltage, which very much limits the increase in the amplitude of the pulse on the line during a simultaneous transmission by two or more terminals. Another advantage of this type of circuit is that, since the current supplied by the current mirror and the voltage at the emitter of the transistor are proportional to the control pulse or data signal applied to them, an increase in the duration of the transition edges of the control pulse results in a similar modification of the pulse on the line, which allows a reduction of the high frequency spectrum obtained.

Cependant, un tel émetteur, malgré ses avantages, ne se prête pas parfaitement à la commande par des impulsions à fronts lents. En effet, si un miroir de courant peut très bien suivre un signal d'entrée ayant une pente donnée diminuée, par contre un transistor monté en émetteur suiveur commute, lui, très rapidement et ne donne pas les fronts désirés. However, such a transmitter, despite its advantages, does not lend itself perfectly to control by slow-edge pulses. Indeed, if a current mirror can very well follow an input signal having a given reduced slope, on the other hand a transistor mounted as a follower emitter switches, itself, very quickly and does not give the desired edges.

Un objet de l'invention est donc de remédier à cet inconvénient en prévoyant un dispositif permettant d'obtenir une commutation du transistor suivant la même pente que le miroir de courant. An object of the invention is therefore to remedy this drawback by providing a device making it possible to obtain switching of the transistor along the same slope as the current mirror.

Un autre objet de l'invention est de prévoir un émetteur à courant constant dans lequel la durée et la pente des fronts de transition sont parfaitement déterminées grâce à une commande par paliers du miroir de courant et du transistor en émetteur suiveur. Another object of the invention is to provide a constant current transmitter in which the duration and the slope of the transition fronts are perfectly determined by means of stepwise control of the current mirror and of the transistor as a follower transmitter.

Selon l'invention, il est donc prévu un émetteur à courant constant du type précisé ci-dessus, caractérisé en ce que chaque circuit d'alimentation en courant comprend des moyens pour commander le miroir de courant et le transistor en émetteur suiveur, à partir du signal de données correspondant, par des signaux dont les fronts de transition ont une pente bien déterminée et identique. According to the invention, there is therefore provided a constant current transmitter of the type specified above, characterized in that each current supply circuit comprises means for controlling the current mirror and the transistor as a follower transmitter, from of the corresponding data signal, by signals whose transition edges have a well-defined and identical slope.

L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à l'aide de la description ci-après et des dessins joints où - la figure 1 est le schéma d'un émetteur connu; - la figure 2 représente des diagrammes de signaux expliquant le
codage AMI; - la figure 3 est le schéma de principe de l'émetteur à courant constant
selon l'invention; - la figure 4 représente des diagrammes de signaux explicatifs du
fonctionnement de l'émetteur de la figure 3; - la figure 5 montre un schéma d'une paire de sources de courant de
forçage pour l'émetteur selon l'invention; - la figure 6 représente des diagrammes explicatifs ; et - la figure 7 est le schéma d'une variante des circuits de la figure 5.The invention will be better understood and other characteristics and advantages will appear with the aid of the description below and of the accompanying drawings in which - FIG. 1 is the diagram of a known transmitter; - Figure 2 shows signal diagrams explaining the
AMI coding; - Figure 3 is the block diagram of the constant current transmitter
according to the invention; - Figure 4 shows diagrams of explanatory signals of the
operation of the transmitter of FIG. 3; - Figure 5 shows a diagram of a pair of current sources of
forcing for the transmitter according to the invention; - Figure 6 shows explanatory diagrams; and - Figure 7 is the diagram of a variant of the circuits of Figure 5.

Comme on l'a mentionné plus haut, les PTT suisses ont proposé un schéma d'émetteur à courant constant qui est représenté sur la figure 1. Cet émetteur est relié, par l'intermédiaire d'un transformateur 2, en parallele sur une ligne de transmission dont la longueur peut atteindre deux cents mètres et sur laquelle peuvent être connectées des dérivations allant jusqu'à dix mètres de long.Les: impulsions, de polarité par exemple positive, vers la ligne sont obtenues sous la commande des impulsions de donnees V1 à l'aide d'un circuit d'alimentation en courant du primaire du transformateur 2 comprenant un miroir de courant formé des transistors Q1 et Q2 et connecté à une extrémité du primaire, et dtun transistor Q3 monté en émetteur suiveur et reliant l'autre extrémité du primaire à la tension d'alimentation en continu +VO. Le miroir de courant reçoit à travers la résistance R1 un courant de forçage déterminé par le signal V1 et qui se retrouve sur le collecteur du transistor Q2 si les transistors Q1 et Q2 ont la même géométrie. Le transistor Q3 est commandé par le même signal V1. As mentioned above, the Swiss PTT have proposed a diagram of a constant current transmitter which is shown in Figure 1. This transmitter is connected, via a transformer 2, in parallel on a line up to two hundred meters in length and to which leads up to ten meters long can be connected. The pulses, of positive polarity for example, to the line are obtained under the control of the data pulses V1 using a current supply circuit for the primary of the transformer 2 comprising a current mirror formed by the transistors Q1 and Q2 and connected to one end of the primary, and dtun transistor Q3 mounted as a follower emitter and connecting the other end of the primary at continuous supply voltage + VO. The current mirror receives through the resistor R1 a forcing current determined by the signal V1 and which is found on the collector of the transistor Q2 if the transistors Q1 and Q2 have the same geometry. The transistor Q3 is controlled by the same signal V1.

De la même façon, les impulsions de polarité opposée sont obtenues par un circuit d'alimentation en courant identique comprenant le miroir de courant R'1, Q'1, Q'2 et le transistor en émetteur suiveur Q'3, tous deux commandés par des impulsions de données V2. Similarly, the pulses of opposite polarity are obtained by an identical current supply circuit comprising the current mirror R'1, Q'1, Q'2 and the emitter follower transistor Q'3, both controlled by V2 data pulses.

Le codage utilisé est le codage AMI et la figure 2 représente des diagrammes mettant en évidence ses caractéristiques. Le signal émis en ligne est le signal S et les signaux de données A et B fournis par le codeur correspondent respectivement aux impulsions positives et négatives émises en ligne pour représenter des données "zéro", alors que les données "un" correspondent à un état haute impédance. Selon les conventions du codage AMI, dans une trame TR, les impulsions correspondant à l'état actif se succèdent avec des polarités alternées avec une violation de polarité pour la synchronisation. Le nombre de données "zéro" est tel qu'il y a autant de "zéros" positifs (signal A) que de "zéros" négatifs (signal B) à un près et on ajoute un "zéro" en fin de trame si le nombre de "zéros" est impair. The coding used is the AMI coding and FIG. 2 represents diagrams highlighting its characteristics. The signal sent online is signal S and the data signals A and B supplied by the encoder correspond respectively to the positive and negative pulses sent online to represent "zero" data, while the data "one" corresponds to a state. high impedance. According to the conventions of AMI coding, in a TR frame, the pulses corresponding to the active state follow one another with alternating polarities with a violation of polarity for synchronization. The number of "zero" data is such that there are as many positive "zeros" (signal A) as there are negative "zeros" (signal B), and a "zero" is added at the end of the frame if the number of "zeros" is odd.

Dans le cas de la figure 1, on peut remplacer le signal V1 par le signal A et le signal V2 par le signal B. Cependant, si l'on désire contrôler les fronts de transition des impulsions appliquées à la ligne et augmenter la durée de ces fronts pour réduire le spectre haute fréquence, on se heurte au problème que le transistor en émetteur suiveur commute trop rapidement et ne suit pas le signal de commande appliqué. In the case of FIG. 1, the signal V1 can be replaced by the signal A and the signal V2 by the signal B. However, if one wishes to control the transition edges of the pulses applied to the line and increase the duration of these fronts to reduce the high frequency spectrum, we come up against the problem that the emitter follower transistor switches too quickly and does not follow the applied control signal.

La figure 3 représente le schéma de principe d'un émetteur à courant constant selon l'invention permettant de remédier à cet incon vénient. Sur ce schéma, on retrouve des éléments du schéma de la figure 1, à savoir le transformateur 2, les miroirs de courant I, I' dont les transistors de sortie T1, T'1 alimentent les extrémites du primaire du transformateur et les transistors en émetteur suiveur T3,
T'3, reliant l'autre extrémité respective à la tension d'alimentation +Vcc. La polarisation de la base du transistor en émetteur suiveur T3, T'3 est déterminée à l'aide d'un pont de résistances R2-R3,
R'2-R'3 et d'un second miroir de courant II, II' dont le transistor de sortie T2, T'2 est connecté à la base du transistor en émetteur suiveur T3, T'3.Les résistances du pont et le courant fourni par le second miroir de courant sont tels que, lorsque le miroir de courant fournit un courant, il fait chuter suffisamment la tension V B de la base du transistor T3 pour bloquer celui-ci. Lorsque le miroir de courant II est bloqué, le transistor T3 conduit.FIG. 3 represents the block diagram of a constant current transmitter according to the invention making it possible to remedy this inconvenience. On this diagram, we find elements of the diagram of FIG. 1, namely the transformer 2, the current mirrors I, I 'whose output transistors T1, T'1 supply the ends of the primary of the transformer and the transistors in T3 follower transmitter,
T'3, connecting the other respective end to the supply voltage + Vcc. The polarization of the base of the transistor as a follower emitter T3, T'3 is determined using a resistance bridge R2-R3,
R'2-R'3 and a second current mirror II, II 'whose output transistor T2, T'2 is connected to the base of the transistor as a follower emitter T3, T'3. the current supplied by the second current mirror are such that, when the current mirror supplies a current, it causes the voltage VB of the base of the transistor T3 to drop sufficiently to block the latter. When the current mirror II is blocked, the transistor T3 conducts.

Ceci étant précisé, on a prévu une paire de sources de courant de forçage, respectivement 3, 4 et 3', 4', pour fournir des courants de forçage en opposition de phase aux miroirs de courant, respectivement I, II et I', II'. On a donc représenté les sources commandées respectivement par les signaux de données A, B et leurs compléments A, B. Ces sources de courant de forçage sont prévues pour fournir des courants dont les fronts de transition ont une durée et une pente prédéterminées. This being specified, a pair of forcing current sources, respectively 3, 4 and 3 ′, 4 ′, is provided to supply forcing currents in phase opposition to the current mirrors, respectively I, II and I ′, II '. The sources therefore controlled respectively by the data signals A, B and their complements A, B have been shown. These forcing current sources are designed to supply currents whose transition fronts have a predetermined duration and slope.

Si une réalisation sous forme intégrée est envisagée, on ne peut prévoir de solution à charge-decharge de condensateurs et on préfère donc une solution numérique dans laquelle les sources fournissent des courants variant par paliers dont le nombre et la durée sont déterminés en fonction en particulier du signal d'horloge H reçu.If a realization in integrated form is envisaged, one cannot envisage a solution with load-discharge of capacitors and one thus prefers a digital solution in which the sources provide currents varying by stages whose number and duration are determined in function in particular of the clock signal H received.

Le fonctionnement de l'émetteur de la figure 3 va être décrit plus en détail en utilisant les diagrammes de la figure 4. On suppose que le signal de données A passe à l'état I alors que le signal de données B était à l1état 0 et doit obligatoirement y rester (le codage AMI ne permet pas que les deux signaux A et B prennent l1état i en même temps). Ainsi, seul le circuit d'alimentation, comprenant les sources 3 et 4, les miroirs de courant I et II, les résistances R2 et R3 et le transistor T3,est concerné puisqu'il va devoir fournir du courant dans le primaire du transformateur 2. The operation of the transmitter in FIG. 3 will be described in more detail using the diagrams in FIG. 4. It is assumed that the data signal A goes to state I while the data signal B was in state 0 and must remain there (AMI coding does not allow the two signals A and B to take state i at the same time). Thus, only the supply circuit, comprising the sources 3 and 4, the current mirrors I and II, the resistors R2 and R3 and the transistor T3, is concerned since it will have to supply current in the primary of the transformer 2 .

A l'état O du signal de données A, la source de courant 3 ne fournit pas de courant de forçage et le miroir de courant I est bloqué. In the state O of the data signal A, the current source 3 does not supply forcing current and the current mirror I is blocked.

Simultanément, la source de courant 4, en opposition de phase, fournit un courant de forçage au miroir de courant II qui maintient bloqué le transistor T3.Simultaneously, the current source 4, in phase opposition, supplies a forcing current to the current mirror II which keeps the transistor T3 blocked.

Lorsque le signal de données A passe à l'état 1, la source de courant de forçage 3 commence à fournir un courant augmentant par paliers réguliers. Le courant fourni par le miroir de courant I augmente de la même manière. Ainsi, la tension V C du collecteur du transistor T1 varie comme représenté sur la figure 4 pour atteindre, après une transition par paliers, une valeur minimum qui reste constante tant que le signal de données A reste à l'état i et qui correspond au passage d'un courant Ip dans le primaire. When the data signal A goes to state 1, the forcing current source 3 begins to supply an increasing current in regular steps. The current supplied by the current mirror I increases in the same way. Thus, the voltage VC of the collector of transistor T1 varies as shown in FIG. 4 to reach, after a transition in stages, a minimum value which remains constant as long as the data signal A remains in state i and which corresponds to the passage of a current Ip in the primary.

Dans le même temps, le signal de données A passe à l'état 0 et la source 4 se bloque progressivement par paliers réguliers. Le courant fourni par le miroir de courant Il décroît de la même manière. Ainsi, la tension V BE base-émetteur du transistor T3 varie comme représenté sur la figure 4 en croissant de la valeur VBE "OFF" où le transistor T3 est bloqué jusqu'à la valeur VBE "ON" où il est conducteur. Simultanément, la tension V B de l'émetteur du transistor T3 (figure 4) croît jusqu'à une valeur maximum qui reste ensuite constante tant que le signal de données A reste à i"état O et qui correspond au passage d'un courant Ip. At the same time, the data signal A goes to state 0 and the source 4 is progressively blocked in regular steps. The current supplied by the current mirror It decreases in the same way. Thus, the voltage V BE base-emitter of the transistor T3 varies as shown in FIG. 4 by increasing from the value VBE "OFF" where the transistor T3 is blocked until the value VBE "ON" where it is conductive. Simultaneously, the voltage VB of the emitter of transistor T3 (FIG. 4) increases to a maximum value which then remains constant as long as the data signal A remains at i "state O and which corresponds to the passage of a current Ip .

Lorsque le signal de données A repasse à l'état O (et donc le signal A à l'état 1), le processus inverse se produit pour repasser à l'état haute impédance. When the data signal A returns to state O (and therefore the signal A to state 1), the reverse process occurs to return to the high impedance state.

On constate donc que les transitions sur les fronts du signal de données ont une durée et une pente déterminées par la durée (fixée par la période d'horloge) et le nombre des paliers, ici huit. Le courant résultant Ip est "lissé" par le transformateur. It can therefore be seen that the transitions on the edges of the data signal have a duration and a slope determined by the duration (fixed by the clock period) and the number of steps, here eight. The resulting current Ip is "smoothed" by the transformer.

Bien entendu, le fonctionnement de l'autre demi-émetteur, comportant la paire de sources 3', 4' et fournissant des impulsions de courant -Ip au primaire du transformateur 2, est identique. Of course, the operation of the other half-transmitter, comprising the pair of sources 3 ′, 4 ′ and supplying current pulses -Ip to the primary of the transformer 2, is identical.

On peut ainsi contrôler parfaitement le spectre haute fréquence en ligne et réduire au maximum les distorsions. This allows you to perfectly control the high frequency spectrum online and minimize distortion.

Les valeurs des résistances R2 et R3 sont déterminées en fonction des impératifs fixés ci-dessus. Lorsque le transistor T3 conduit, si on appelle Rp l'impédance ramenée au primaire du transformateur 2, le niveau haut VBH de la tension base V B doit être tel que
Vcc R3 - Ip/B . R2 R3
VBH = R2 + min > VBE(T3) + RpIp + VCES(Tl)
R3 BE où ssmin est la valeur minimum du gain en courant du transistor T3 et où
VBE(T3) et VCEs(T1) sont respectivement la tension base-émetteur du transistor T3 et la tension de saturation collecteur-émetteur du transistor T1.The values of resistors R2 and R3 are determined according to the requirements set out above. When the transistor T3 conducts, if the impedance brought to the primary of the transformer 2 is called Rp, the high level VBH of the base voltage VB must be such that
Vcc R3 - Ip / B. R2 R3
VBH = R2 + min> VBE (T3) + RpIp + VCES (Tl)
R3 BE where ssmin is the minimum value of the current gain of transistor T3 and where
VBE (T3) and VCEs (T1) are the base-emitter voltage of transistor T3 and the collector-emitter saturation voltage of transistor T1 respectively.

De même, à l'état haute impédance, le miroir de courant II est conducteur et le niveau bas VBL de la tension base V B du transistor T3 est tel que
VEL = Vcc R3 - Ip R2 R3 > CES R2 + R3 VT2 où VCEs(T2) est la tension de saturation du transistor T2, le courant fourni par le transistor T2 lorsque le miroir de courant II est actif étant choisi égal au courant Ip.Similarly, in the high impedance state, the current mirror II is conductive and the low level VBL of the base voltage VB of the transistor T3 is such that
VEL = Vcc R3 - Ip R2 R3> CES R2 + R3 VT2 where VCEs (T2) is the saturation voltage of the transistor T2, the current supplied by the transistor T2 when the current mirror II is active being chosen equal to the current Ip.

A l'aide de ces deux équations, il est alors possible de déterminer les valeurs des résistances R2 et R3. Using these two equations, it is then possible to determine the values of resistances R2 and R3.

La figure 5 représente un mode de réalisation pratique de la paire de sources de courant 3, 4 utilisant des registres à décalage RD3, RD4 à sorties parallèles. Chacun de ces registres a une entrée d'horloge CLK commandant les décalages, une entrée de données et huit sorties QA à QH correspondant aux huit étages du registre. Toutes les sorties d'un registre sont reliées ensemble par l'intermédiaire de résistances RS et de diodes anti-retour D identiques pour fournir le courant de forçage vers le miroir de courant correspondant. Le registre RD3 reçoit sur son entrée de données le signal de données A et le registre RD4 reçoit, via un inverseur 7, le signal de données A. Un circuit de contrôle d'horloge est prévu pour ne transmettre aux registres à décalage que les signaux d'horloge H nécessaires à l'obtention des huit paliers et pour bloquer ensuite les signaux H pendant tout le temps où les courants de forçage restent constants. FIG. 5 represents a practical embodiment of the pair of current sources 3, 4 using shift registers RD3, RD4 with parallel outputs. Each of these registers has a clock input CLK controlling the shifts, a data input and eight outputs QA to QH corresponding to the eight stages of the register. All the outputs of a register are connected together via identical resistors RS and non-return diodes D to supply the forcing current to the corresponding current mirror. The register RD3 receives on its data input the data signal A and the register RD4 receives, via an inverter 7, the data signal A. A clock control circuit is provided for transmitting to the shift registers only the signals of the H clock necessary to obtain the eight steps and then to block the H signals during the whole time when the forcing currents remain constant.

Ce circuit de contrôle d'horloge comprend une porte OU exclusif 5, dont une entrée est reliée à la sortie QH du registre RD3 et dont l'autre entrée reçoit le signal de données A, et une porte ET 6 dont une entrée est reliée à la sortie de la porte 5 et dont l'autre entrée reçoit le signal d'horloge H. This clock control circuit comprises an exclusive OR gate 5, one input of which is connected to the output QH of the register RD3 and the other input of which receives the data signal A, and an AND gate 6 of which an input is connected to the output of gate 5 and the other input of which receives the clock signal H.

Le fonctionnement peut en être expliqué en se reportant également à la figure 6, où sont représentés successivement le signal d'horloge H, le signal de données A et les signaux de certaines des sorties du registre RD3. On voit que, lorsque le signal de données A passe à l'état 1, un état 1 progresse de sortie en sortie dans le registre RD3 au rythme du signal d'horloge qui est appliqué à l'entrée CLK par l'intermédiaire de la porte ET 6. En effet, tant que le signal de données A était à l'état o, toutes les sorties du registre RD3 étaient à l'état 0.Dès le passage à l'état 1 du signal de données A, la sortie de la porte 5 est passée à l'état 1 (figure 4, signal indiqué par la référence 5), ce qui a autorisé le passage de signaux d'horloge par la porte 6 (figure 4, signal indiqué par la référence 6). Lorsque huit impulsions d'horloge ont été transmises, la sortie QH est passée à l-'état i, ce qui fait passer la sortie de la porte 5 à l'état O et bloque la porte 6. Le registre RD3 reste dqnc ensuite dans l'état qu'il a atteint, c'est-à-dire avec toutes ses sorties à l'état 1, ceci jusqu'au changement d'état suivant du signal de données A.Pour le registre RD4 qui reçoit les mêmes signaux d'horloge, le signal de données A appliqué à son entrée passe à l'état o, et les sorties QA à QH passent donc successivement dans cet état. The operation can be explained by also referring to FIG. 6, where the clock signal H, the data signal A and the signals of some of the outputs of the register RD3 are represented in succession. It can be seen that, when the data signal A goes to state 1, a state 1 progresses from output to output in the register RD3 at the rate of the clock signal which is applied to the input CLK via the AND gate 6. Indeed, as long as the data signal A was in state o, all the outputs of register RD3 were in state 0. As soon as the data signal A went to state 1, the output of door 5 has changed to state 1 (figure 4, signal indicated by reference 5), which has authorized the passage of clock signals through door 6 (figure 4, signal indicated by reference 6). When eight clock pulses have been transmitted, the QH output is changed to state i, which changes the output of gate 5 to state O and blocks gate 6. The register RD3 then remains in the state it has reached, that is to say with all its outputs at state 1, this until the next change of state of the data signal A. For the register RD4 which receives the same signals clock, the data signal A applied to its input goes to state o, and the outputs QA to QH therefore pass successively in this state.

La figure 7 représente une variante de réalisation de la paire de sources 3, 4. On utilise ici un seul registre à décalage RD avec le circuit de contrôle d'horloge utilisant les portes 5, 6 comme dans le schéma de la figure 5. Les sorties du registre RD sont, d'une part, reliées ensemble par des résistances RS et des diodes D identiques pour fournir le courant de forçage du miroir de courant I. D'autre part, les sorties QA à QH sont reliées ensemble par l'intermédiaire d'inverseurs Inv, de résistances RS' et de diodes D' identiques pour fournir le courant de forçage en opposition de phase du miroir de courant II. Les résistances RS' peuvent être identiques aux résistances RS. Cependant comme, en moyenne, l'état haute impédance est celui qui est le plus fréquent, on peut,pour diminuer la consommatiolq prévoir un miroir de courant Il à plusieurs transistors de sortie en parallèle. FIG. 7 represents an alternative embodiment of the pair of sources 3, 4. A single shift register RD is used here with the clock control circuit using the gates 5, 6 as in the diagram of FIG. 5. The outputs of the register RD are, on the one hand, connected together by resistors RS and identical diodes D to supply the forcing current of the current mirror I. On the other hand, the outputs QA to QH are connected together by the through inverters Inv, resistors RS 'and diodes D' identical to supply the forcing current in phase opposition of the current mirror II. Resistors RS 'can be identical to resistors RS. However, since, on average, the high impedance state is the most frequent, it is possible, in order to reduce consumption, to provide a current mirror II with several output transistors in parallel.

On diminue ainsi dans les mêmes proportions le courant de forçage nécessaire et on choisit alors des résistances RS' plus élevées.The necessary forcing current is thus reduced in the same proportions and higher resistances RS ′ are then chosen.

Naturellement, il existe d'autres solutions pour réaliser les sources de courant de forçage à paliers et on pourrait par exemple utiliser des compteurs binaires dont les sorties successives seraient reliées à des résistances dont les valeurs seraient choisies en fonction du poids des sorties. Naturally, there are other solutions for producing the forcing current sources with bearings and one could for example use binary counters whose successive outputs would be connected to resistors whose values would be chosen according to the weight of the outputs.

Bien entendu, les exemples de réalisation décrits ne sont donc nullement limitatifs de l'invention. Of course, the embodiments described are therefore in no way limitative of the invention.

Claims

1. Constant current transmitter for the transmission of data on a transmission line, said data being coded according to the AMI code having a zero continuous component and being in the form of two data signals (A and B) corresponding respectively to the polarities positive and negative of the pulses to be transmitted, said transmitter comprising a transformer (2) the secondary of which is connected in parallel on the transmission line and, for each data signal (A, B), a current supply circuit for the primary of the transformer, this circuit comprising a current mirror (Q1, Q2) supplying one end of the primary and a transistor (Q3) mounted as a follower emitter to connect the other end of the primary to the other terminal of a power source (+ VO), the current mirror and the transistor as a follower emitter being both controlled by the corresponding data signal (V1, V2), said constant current emitter being characterized in that each c current supply circuit (I,

T3; I ', T'3) includes means (3, 4, II, R2, R3; 3', 4 ', II', R'2,

R'3) to control the current mirror (I; I ') and the emitter follower transistor (T3; T'3), from the corresponding data signal (A; B), by signals whose edges transition have a well-defined and identical slope.

2. constant current transmitter according to claim I, characterized in that said means comprise, for each current supply circuit, a resistance bridge (R2, R3; R'2, R'3) for polarizing the base of the emitter follower transistor (T3; T'3), a second current mirror (II; II ') for injecting a current on the base of said transistor and two forcing current sources (3, 4; 3', 4 ' ) controlled respectively by the data signal (A; B) and its complement (A; B) to supply forcing currents in phase opposition, having determined slope transitions, respectively to the first and second current mirrors (I , II; I ', II').

3. Constant current transmitter according to claim 2, characterized in that the values of the bridge resistances (R2, R3; R'2,

R'3) and the value of the current supplied by the second current mirror (II; II ') are such that, when the second current mirror is blocked, the transistor mounted as a follower emitter (T3; T'3) is conductive while it is blocked when the second current mirror is conductive.

4. Constant current transmitter according to one of claims 2 or 3, characterized in that the forcing current sources (3, 4 3 ', 4') are provided to supply currents whose transitions vary in stages, the number and duration of the stages being chosen so that the slope and the duration of the transition fronts have predetermined values.

5. Constant current transmitter according to claim 4, characterized in that each forcing current source (3, 4; 3 ', 4') comprises a shift register (RD3; RD4) with parallel outputs whose input receives the corresponding data signal (A, A

B, B), the outputs (QA to QH) of which are joined together by means of each of a resistor (RS) and a diode (D) identical to supply the forcing current, and in that '' for each of the pairs of forcing current sources in phase opposition a counter clock circuit (5, 6) supplying the shift registers of the source pair with clock signals (CLK), only during the time necessary to generate the bearings of the transition fronts.

6. Constant current transmitter according to claim 5, characterized in that the clock control circuit (5, 6) comprises an exclusive OR gate (5), one input of which is connected to one of the outputs (QH) of the register offset (ru3, RD4) from one of the forcing current sources and the other input of which receives the data signal (A, W; B, B) applied to the input of said register, and an AND gate (6 ) one input of which is connected to the output of the exclusive OR gate (5), the other input of which receives a clock signal (H) at the desired frequency and the output of which supplies said controlled clock signals (CLK) to the shift registers of the source pair considered.

7. Constant current transmitter according to one of claims 5 or 6, characterized in that said forcing current sources of a pair (3, 4; 3 ', 4') use the same shift register (RD) whose outputs (QA to QH) are combined together, on the one hand, each by means of an identical resistor (RS) and a diode (D) to supply the forcing current of a first source (3; 3 ') of the pair and, on the other hand, each via an inverter (InvX resistor (RS') and a diode (D ') identical to supply the forcing current from the source in phase opposition (4; 4 ').