FR2552286A1 - Nouveau repondeur telephonique - Google Patents

Abstract

NOUVEAU DISPOSITIF DU TYPE REPONDEUR, RELIE AU RESEAU TELEPHONIQUE CARACTERISE : -D'UNE PART EN CE QU'IL COMPORTE UN REPONDEUR ET DES MOYENS POUR RELIER LEDIT REPONDEUR A UN TERMINAL DE MICRO-ORDINATEUR; -D'AUTRE PART EN CE QUE LE REPONDEUR COMPORTE EN COMBINAISON : A.UNE UNITE CENTRALE ET SES PERIPHERIQUES 1, 2, 3, 4, 5, 6, 7; B.UNE MEMOIRE DE MASSE 24; C.UNE PLURALITE D'INTERFACES, DONT L'UNE AU MOINS DES INTERFACES SUIVANTES : INTERFACE LIGNE, UNE INTERFACE PERITEL, UNE INTERFACE IMPRIMANTE, INTERFACE CASSETTE, INTERFACE 9, 10, 11, 12; D.UN SYSTEME D'ALIMENTATION 13, ENFIN EN CE QUE LE DISPOSITIF COMPORTE DEUX MODES DE FONCTIONNEMENT : UN MODE LOCAL POUR UTILISATION D'UN TERMINAL DE MICRO-ORDINATEUR ET UN MODE LIGNE POUR PERMETTRE L'ECHANGE ET LE TRAITEMENT DE DONNEES ENTRE UN CORRESPONDANT ET LEDIT MICRO-ORDINATEUR.

Description

La présente invention concerne un répondeur relié au réseau téléphonique.

Le but de la présente invention est de créer un dispositif nouveau qui soit à la fois
- un répondeur : c'est-à-dire qu'il soit relié au réseau téléphonique pour répondre à la place de l'utilisateur et en son absence,
- un vidéotex : c'est-à-dire qui soit relié au travers de la ligne téléphonique ou directement à un terminal (par exemple du type MINITEL, marque déposée) et affiche un texte, une image...

En outre il doit permettre
- de créer une micro-base de données personnalisées choisies et modifiables par un utilisateur,
- d'accéder à ladite micro-base de données,
- d'établir un dialogue entre un correspondant et le terminal,
- de prendre des décisions,
- de gérer une transaction.

Des répondeurs de ce type n'existent pas encore sur le marché et permettront, par leur souplesse d'utilisation, des applications innombrables par exemple : gestion d'agenda, messagerie, commande de produits ou services..., ils peuvent être qualifiés de répondeur-videotex.

Pour atteindre les buts cités plus haut, le nouveau type de répondeur devra fonctionner suivant l'un ou l'autre de ces deux modes
a) mode ligne.

Répondeur et terminal sont connectés en parallèle sur la ligne.

Les données en provenance du terminal du correspondant sont reçues par le répondeur à la vitesse de 75 bauds. Celui-ci les réémet en écho à la vitesse de 1200 bauds sur la ligne. Du fait des fréquences différentes entre les voies "Emission" et "Réception" le terminal local, lorsqu'il sera sous tension, n'affichera que les données issues du répondeur ; mais l'utilisatio de cette procédure de réémission des données reçues lui permettra de saisir l'intégralité du dialogue (bien entendu les vitesses d'émission et de réception seront choisies en fonction de celle du réseau téléphonique utilisé).

b) mode local.

La ligne est déconnectée de l'ensemble, le répondeur restant branché sur le terminal. Le dialogue s'effectuera donc par l'intermédiaire des modems et des interfaces réseau des deux équipements, la ligne restant disponible sur le poste d'abonné.

Le nouveau type de répondeur conforme à l'invention et permettant de réaliser toutes les fonctions décrites ci-dessus se caractérisé d'une part en ce qu'il comporte un répondeur comportant au moins en combinaison
A. une unité centrale et ses périphériques
B. une mémoire de masse
C. une pluralité d'interfaces, dont l'une au moins des interfaces suivantes : interface ligne, une interface Péritel, une interface Imprimante, interface cassette,
D. un système d'alimentations,
d'autre part en ce que le dit répondeur présente deu modes de fonctionnements, un mode LOCAL pour utilisation d'un terminal de micro-ordinateur, et un mode LIGNE pour permettre l'échange et le traitement de données entre un correspondant et ledit micro-ordinateur.

En outre les composants électroniques ont tous été choisis de façon à ce que le circuit ne comporte aucun poten tiomètre ni aucun réglage, sauf ceux prévus par les normes en vigueur.

Enfin le circuit se caractérise par le choix, non limitatif, de la méthode de rafraichissement de la mémoire dynamique qui consiste à simuler une validation de la mémoire chaque fois que le microprocesseur n'y accède pas.

On comprendra mieux l'invention à l'aide de la description ci-après d'un mode de réalisation préféré, faite en référence aux dessins et figures annexés.

- La figure 1 est un schéma block de l'ensemble du dispositif.

- la figure 2 représente l'ensemble du circuit électronique et des composants utilisés pour mettre en oeuvre le dispositif, selon un mode préféré de réalisation.

- la figure 3 représente le HANDLER INTERRUPTION du signal IRQ du système.

- la figure 4 représente le plan d'organisation des vecteurs d' INTERRUPTION.

- les figures 5 à 11 sont les schémas représentatifs des signaux cités dans la description ci-après.

- les figures 12 à 16 sont des vues fragmentaires, et à plus grande échelle, du circuit de la figure 2.

Le mode de réalisation préféré, et non limitatif, de l'invention comporte au moins en combinaison
A. une unité centrale et ses périphériques : (1) (2) (3) (4) (5) (6) (7)
B. une mémoire de masse (24)
C. une pluralité d'interfaces (9) (10) (11) (12)
D. des alimentations (13).

L'organisation d'ensemble de ces éléments (A,B,C,D) est décrite ci-après dans le détail et elle est représentée par le schéma block de la figure 1.

Tous les signaux d'entrée et de sortie du microprocesseur sont amplifiés.

Le circuit représenté dans son ensemble à la figure 2 a été rassemblé sur un seul circuit imprimé dans le but d'améliorer la fiabilité du répondeur-Videotex.

A. Tout d'abord, l'unité centrale et ses périphériques comprend
- un microprocesseur référencé (1) sur la figure 1 et (IC9) sur les circuits,
- les circuits d'amplification (IC 10), (IC 11), (IC 12), et (IC 22), de décodage des adresses (IC 3) (IC 5) (IC 6) et de multiplexage (IC7),(IC 8),
- une mémoire de travail constituée de 64k octets (3) de mémoire dynamique,
- un circuit d'horloge temps réel (4),
- un circuit de contrôle des entrées/sorties (5),
- un circuit timer programmable (6),
- un moniteur système (7) sur mémoire EPROM de 4k octets,
branchés selon le synoptique de la figure (1) et les schémas de détails des figures 2 et 12 à...

La mémoire de travail (3) est constituée d'une plu ralité de circuits, par exemple 8 circuits (IC 24) (IC 25) (IC 26) (IC 27) (IC 28) (IC 29) (IC 30) (IC 31) du type MC 6665 (référence constructeur) selon le montage détaillé de la figure 11, intégrant chacun une capacité de 64 K x 1 bit. Le circuit (3) est une mémoire vive dynamique rapide de 65 536 mots de 1 bit à alimentation unique de 5 volts combinant de hautes performances avec une fiabilité améliorée par rapport aux mémoires statiques.

Grâce à ce multiplexage des entrées d'adresses ligne et colonne, le circuit (3) comporte seulement 8 lignes d'adresses, permettant une taille de boitier standard de 16 broches. Le décodage d'adresse complet est incorporé au circuit avec mémorisation des adresses. La sortie donnée est contrôlée par la ligne (CAS) (ou colonne).

Une particularité du dispositif réside dans le choix du système de rafraichissement de la mémoire (3), choix établi dans les buts suivants
- le montage doit permettre la génération du signal (RAS) (ou rangée) lors d'un accès à la mémoire par le microprocesseur, mais aussi lors d'un cycle de rafraichissement.

Le signal (CAS) ne doit être généré que lors d'un accès à la mémoire.

- Les circuits (IC 24) (IC 25) (IC 26) (IC 27) (IC 28) (IC 29) (IC 30) (IC 31) n'ayant pas de compteur interne de rafraichissement, il est nécessaire de mettre un compteur externe (IC 23) qui générera les adresses lignes permettant le rafraichissement. Il est également possible d'utiliser, en lieu et place de ces circuits, des cricuits ayant un compter interne.

Selon un mode de réalisation préféré de l'invention, le microprocesseur (IC 9) est du type MC 6809 (référence cons) tructeur) qui a la particularité de présenter deux phases d'horloge en quadrature de phase appelées (Q) et (E), (Q) étant en avance sur (E), de plus les adresses sortant du microprocesseur (IC 9) sont validées au minimum 25 nanosecondes avant le front montant de (Q).

Le microprocesseur (IC 9) fonctionne avec une horloge externe (IC 2) à 4MHz obtenue à partir d'un oscillateur à quartz (Y 1) de 8 MHz et de ses annexes (8) montées selon le schéma de détails de la figure (12).

Cette horloge (IC 2) est aussi utilisée pour le con trôleur de la mémoire à bulles.

Les entrées (DAM), (HALT) et (MRDY) sont verrouillées à l'état haut par des résistances de (R1) de 4,7 Rohm. Les entrées d'interruption (IRQ), (FIRQ) et (NMI) sont configurables grâce à des cavaliers au niveau de chaque circuit périphérique.

Tous les signaux entrant ou sortant du microprocesseur (IC 9) sont amplifiés.

Le décodage d'adresses permet de sélectionner
- le moniteur de F000 à FFFF
- les périphériques de EFOO à EFFF
- la mémoire dynamique de 0000 à EEFF.

Le rafraichissement est effectué chaque fois que le microprocesseur (IC 9) n'accède pas à la mémoire dynamique (3).

De plus, quand le microprocesseur ne génère pas d'adresse à destination du système on retrouve FFFF sur le bus d'adresses ce qui correspond à l'adresse du moniteur (7), ainsi la mémoire est rafraichie.

Les trois signaux fournis par le décodage sont
pour la validation de la mémoire vive
PERIPH pour la validation des périphériques
EPROM pour la validation du bootstrap.

Le signal (RAM) représenté en figure 11 est le signal indiquant qu'un accès à la mémoire est en cours s'il est à l'état zéro.

La figure 11 représente également les signaux (E') et (Q') correspondants respectivement aux signaux (E) et (Q) après amplification.

La phase de repos du système est décrite ci-après
Quand le signal (E + Q) est à l'état 0, le microprocesseur ne génère pas d'adresses vers l'extérieur, cet état est utilisé par l'électronique pour la remise à zéro des différents signaux de contrôle de la mémoire dynamique (3). La première bascule est remise à zéro, le signal (REFRESH) est à 0, ce qui entraine que le signal (RAS 0) est à 1 sur la deuxième bascule.

Le signal (RAS 1) est au niveau 1, ce qui durant cette période entraine que (RAS) est à l'état 1 de même (zip) est au niveau 1.

Durant cette période le signal (RAM) est à 1 ce qui bloque les multiplexeurs (IC 7) (IC 8) et valide la sortie de l'amplifica teur (IC 22) (RKS7) ) étant à 1, le signal (MUX) est aussi à 1.

La phase d'accès à la mémoire et la phase de rafra- chissement se déroulent selon la description ci-après faite en référence à la figure (11) ou diagrammes des différents signaux.

Pour la phase d'accès
- quand le microprocesseur adresse une case memoire, le signal (RAM) passe au niveau 0 ce qui a pour effet de bloquer l'amplificateur (IC 22) et de valider la sortie des multiplexeurs (IC 7) (IC 8). Le signal (MUX) étant toujours à 1, la sortie des multiplexeurs est l'image des adresses de poids faibles (de A'O à A'7).

Le signal d'horloge (Q') passe ensuite au niveau 1 et toutes les bascules conservent leur état précédent.

250 nanosecondes après le passage de (Q')A 1, le signal d'horloge E passe lui aussi au niveau 1, ce qui a pour effet
- le passage à O du signal (REFRESH), donc (RAS O) reste à l'état 1,
- le passage à O du signal (RAS 1) entraînant le passage de (RAS) à 0, ce qui provoque la mémorisation de la combinaison des adresses de ligne à l'intérieur des boitiers mémoire (IC 24) (IC 25) (IC 26) (IC 27) (IC 28) (IC 29) (IC 30) (IC 31).

- le passage à O du signal (MUX) avec un retard d'environ 30 nanosecondes par rapport au signal (RAS), ce retard a été fait de manière à respecter le temps minimum de mémorisation des adresses-ligne vis à vis des circuits mémoire.

- le signal (MUX) étant à 0, les multiplexeurs (IC 7) (IC 8)vont présenter à leurs sorties l'image des adresses de poids forts (de A8 à A15). 250 nanosecondes après le passage de (E') au niveau 1, le signal d'horloge (Q')repasse au niveau 0 ce qui entraîne en sortie de la troisième bascule le passage à O du signal (CAS), ce signal (CAS) = O servant pour les circuits mémoire (IC 24) (IC 25) (IC 26) (IC 27) (IC 28) (IC 29) (IC 30) (IC 31) à la mémorisation des adresses colonne. Durant cette période, les deux premières bascules conservent leur état précédent, c'est-à-dire (REFRESH) = 0, donc (RAS 0) = 1 et (RAS 1) =
O ce qui entraîne le maintient de (RAS) au niveau 0.

250 nanosecondes après le passage de (Q') au niveau 0, le signal d'horloge (E')repasse lui aussi à O indiquant la fin de l'accès en lecture ou en écriture vers les mémoires. Tous les signaux (RAM), (MUX), (RAS) et (CAS) retrouvent leur état de repos c'est-à-dire : (RAM)=1, (MUX)=1, (RAS)=1, et (CAS)=1.

- La validation de la mémoire en lecture ou en écriture est faite par l'intermédiaire du signal (WR) généré à partir du signal (R/W) du microprocesseur. Ce signal- (R/W) est un 1 quand
le microprocesseur fait un accès en lecture et passe à 0 lors
d'un accès en écriture ; ce signal (R/W) est validé en même
temps que les adresses en sortie du microprocesseur, mais pour
l'accès à la mémoire il est combiné avec le signal d'horloge (E') pour générer le signal (WR)
( W = 1 si (R/W)=1 et E'=1
= = O si (R/W)=O et E'=1.

Pour la phase de rafraichissement
la phase de rafraichissement de la mémoire se déroule à chaque cycle d'horloge du microprocesseur si celui-ci ne fait pas un accès en lecture ou en écriture à la mémoire dynamique
(3). Les niveaux des différents signaux de contrôle de la mémoire sont ceux décrits dans la phase de repos.

Quand le microprocesseur ne fait pas un accès à la mémoire dynamique (3) ou pendant ses cycles internes, le signal
(RAM) reste au niveau 1. Le microprocesseur a la particularité
de mettre toutes ses lignes d'adresses (A'O à A' 15) à l'état 1 quand il fait un cycle interne (sans faire d'accès à une mémoire ou un périphérique), ce qui entraine que la mémoire n'est pas
décodée et le signal (RAM) reste au niveau 1.

(RAM) étant à l'état 1, les multiplexeurs (IC 7) (IC
8) ne sont pas validés, par contre l'amplificateur (IC 22) est
sélectionné et ses sorties sont les images du double compteur
(IC 23).

- Quand le signal d'horlonge passe à 19 les bascules
conservent leur état précédent ainsi (RAS) et (cash restent à 1.

D'autres systèmes ne mettent pas FFFF, mais génèrent un signal, par exemple VMA.

- Quand (E') passe à 1 (250 NS après (Q') ), (RAM) étant à 1 la première bascule prend l'état de (RAM) donc (REFRESH) passe à 1, et (REFRESH) à 0, ce qui a pour conséquence d'incrémenter le compteur (IC 23) (REFRESH) étant à 1 mais (Q) étant à 0, (RAS 0) reste à 1.

Pour la deuxième bascule le signal (RAS 1) passe à 1
(les changements d'état de MUX étant sans importance du fait du blocage des multiplexeurs (IC 7 ) (IC 8) par (RAM)=1. (RAS O) étant à 1 et (RAS 1) étant à 1, (RAS) reste 1.

- Quand (Q) repasse à 0,250 NS après (E)=1, m passe
à 1, puisque REFRESH est à 1, le signal (RAS O) passe à 0 entrainant le passage de (RAS) à 0, (CAS) reste à 1 car (RAS 1) est à 1.

- Quand (E) retombe à 0,250 NS après (Q), (E + Q) repasse à 0 aussi et remet à l'état repos toutes les bascules.

Tous les différents signaux de contrôle reprennent l'état de la phase repos.

On voit donc que la mémoire est rafraichie tous les cycles machine si elle ne fait pas l'objet d'un accès par le microprocesseur auquel cas elle se trouve rafraichie implicitement par l'accès en écriture ou en lecture.

Le dispositif comporte en outre
- un circuit d'horloge temps réel (4) qui permet de dater tous les échanges avec le répondeur. Il est constitué d'un circuit intégré (IC 44) du type MM 58167 (référence constructeur) et ses périphériques (4) avec un quartz (Y 3) oscillant à 32,768 kHz ; de plus une alimentation batterie sauvegarde son alimentation (15) pendant les coupures secteur.

Le circuit de contrôle des entrées/sorties (5) ou (IC 19) du type MC 6821 (référence sontructeur), est entièrement programmable. Il permet de contrôler le signal issu de l'interface lecteur de cassette (12), la position de l'inverseur (16)
LOCAL/LIGNE, la détection d'appel (17) et de commander les relais (18) de bouclage et d inversion LOCAL/LIGNE.

En outre le circuit timer programmable (6) ou (IC 20) du type 6840 (référence constructeur) peut être utilisé soit en monos table soit en astable. Il est composé de trois timers avec possibilité de valider ou non chaque sortie. Il est utilisé dans cette application pour générer
- l'horloge de base du sérialisateur (19) (ou IC 21), du type MC 6850 (référence constructeur) de la liaison ligne et du sérialisateur (20) ou (IC 46) du type MC 6850 (référence constructeur) de l'interface Péritel (10),
- l'horloge de base du sérialisateur (21) ou (IC 46) du type MC 6850 (référence constructeur) de la liaison série (22),
- le signal d'enregistrement cassette.

Le moniteur système (7) de 4 Koctets est réalisé à l'aide d'une mémoire EPROM du type MM 2732 A (référence constructeur).

Une autre particularité du présent mode de réalisation réside dans le choix de la mémoire de masse (24).

La mémoire de masse (24) utilisée est du type mémoire à bulles magnétiques présentant les caractéristiques suivantes
- Capacité 1,048,576 bits
1 Mégabit ou 128 Koctets
- Mémoire non volatile
- Organisation : 2048 pages de 64 octets
- Correction d'erreurs interne
- 3 modes d'utilisation
DMA, interruption, scrutation
- Vitesse de transfert 50 Koctets/seconde.

L'écriture et la lecture de la mémoire à bulles se fait en mode interruption : le contrôleur de mémoire à bulles (24) génère une interruption lorsque 20 octets sont présents dans la commande de priorité (FIFO).

L'unité de transfert est la page (l'écriture ou la lecture se fait par blocks de n pages), et on utilise le mode de correction interne des erreurs : les erreurs éventuelles sont automatiquement détectées et corrigées avant leur transfert dans le FIFO du contrôleur.

C. Le dispositif comporte une pluralité d'interfaces dont au moins
- une interface ligne (19)
- une interface Péritel (10)
- une interface Imprimante ou Série (11)
- une interface cassette (12).

L'interface ligne (9) comprend un circuit assurant la transformation parallèle/série et série/parallèle des informations échangées entre le microprocesseur et la ligne ; un circuit (25) ou (IC 34) du type (AM 7910) avec son oscillateur à quartz de 2,4576 MHz assurant la modulation sur une porteuse centrée sur 1700 Hz et la démodulation d'une porteuse centrée sur 420 Hz un ensemble électronique réalisant l'isolement par transformateur et la régulation du courant de ligne et vérifiant une impédance de 600 ohms en bouclage ; un circuit de détection de sonnerie traitée par le microprocesseur. Cette liaison entre le répondeur et la ligne est conforme à l'avis V 23 du CCITT (émission à 1200
Bauds et réception à 75 Bauds).

En outre une interface terminal reprend en grande partie l'électronique de l'interface ligne. La commutation se fait par basculement de l'inverseur LOCAL/LIGNE (16) sur la position LOCAL ; cette commande est validée par le microprocesseur et n'est prise en compte que si le répondeur n'est pas bouclé sur la ligne.

L'interface série (11) réalisée avec un sérialisateur (21) ou (IC 45) fonctionne avec la liaison série (22) du type RS 232 C. La vitesse de cette liaison est programmable de 110 Bauds à 19200 Bauds.

L'interface Péritel (10) est réalisée avec un sérialisateur (20) ou (IC 46) de type MC 6850, elle fonctionne en liaison série suivant l'avis V 24 sur des signaux de niveaux
TTL. Elle permet d'utiliser le Minitel sans passer par la liaison ligne. Cette interface fonctionne à la vitesse fixe de 1200
Bauds vitesse maxi du terminal Minitel -( marque déposée).

Pour l'interface cassette, on peut utiliser des systèmes d'interface cassette de type déjà connus.

Cependant, on a préféré le système d'interface cassette (12) représenté en figure 2 et figure 14, afin de donner au dispositif une particularité supplémentaire, surtout la vitesse.

Selon ce mode préféré de réalisation, l'interface cassette (12) assure une double fonction
- Lecture de fichiers enregistrés surcassette
- Sauvegarde de fichiers sur cassette.

Par un simpel branchement d'un magnétophone quelconque il est possible de relire un fichier enregistré sur bande magnétique. Cette électronique a été conçue de façon à être pratiquement indépendante du niveau du signal issu du lecteur (même si celui-ci est modulé en amplitude par rayonnement du transformateur sur la tête de lecture du magnétophone).

Les caractéristiques de l'interface cassette (12) sont principalement :
- Mode d'enregistrement utilisé du type "modulation de largeur d'impulsion"
- Autoadaptation à la vitesse de déroulement de la bande
- Autoadaptation à la forme des signaux restitués (Inversion introduire par certains lecteurs cassettes).

- Permet l'utilisation de la majorité des magnétophones grand public du marché
- La bande passante et le taux de pleurage du lecteur ne sont pas critiques-. Le type de bandes utilise n influence pas les performances de l'interface.

- Partie électronique ne nécessitant aucun réglage
- Gestion logicielle de l'interface : pas de circuits électroniques spécifiques (modulateur -PLL)
- Vitesse de transmission élevée (environ 2400 Bauds)
- Insensible au niveau d'entrée
- Insensible aux variations de niveau d'entrée.

L'organisation préférée d'un fichier sur bande peut être représentée par le tableau suivant Signaux de synchro vitesse
Signaux de recherche polarité
Entête du fichier
Premier enregistrement

n ième enregistrement
Enregistrement n
Enregistrement n
Pour les signaux de synchro-vitesse
On enregistre un signal carré dont la demi période (P1) vaut 140 micro secondes (0 logique) et schématisé en figure 5. A la lecture, ce signal permet de calculer les bornes inférieures et supérieures des trois types de signaux en fonction de la vitesse de déroulement de la bande.

Pour les signaux de recherche de polarité schématisés en figure 6
La reconnaissance des signaux se fait sur un front, il est donc impératif de pouvoir détecter une éventuelle inversion du signal due au lecteur. A l'initialisation le PIA est programmé pour déclencher sur un front montant.

La forme des signaux enregistrés se décomposant en (P 2) et (P 3) valant respectivement 261 #s et 140 #s, permet de déterminer s'il y a ou non inversion du signal.

L'entête du fichier contient toutes les informations concernant le fichier, le format de l'entente est donné par le tableau suivant

<tb> <SEP> Code <SEP> Signification
<tb> <SEP> Caractère <SEP> identificateur <SEP> pour <SEP> l'entête
<tb> <SEP> caractère <SEP> ascii <SEP> "M" <SEP>
<tb> Byte <SEP> Byte <SEP> count <SEP> de <SEP> l'enregistrement <SEP> entête
<tb> <SEP> 1 <SEP> octet <SEP> hexa
<tb> <SEP> Adresse <SEP> Adresse <SEP> de <SEP> rangement <SEP> des <SEP> données <SEP> (RAM)
<tb> <SEP> 2 <SEP> octets <SEP> hexa
<tb> <SEP> [NOMBRE]# <SEP> <SEP> Nombre <SEP> d'octets <SEP> à <SEP> transférer
<tb> <SEP> 2 <SEP> octets <SEP> hexa
<tb> [ADR]# <SEP> <SEP> Adresse <SEP> de <SEP> branchement <SEP> du <SEP> programme <SEP> dans <SEP> le
<tb> cas <SEP> d'un <SEP> fichier <SEP> executable
<tb> <SEP> 2 <SEP> octets <SEP> hexa
<tb> <SEP> Nom <SEP> Nom <SEP> du <SEP> fichier
<tb> <SEP> maximum <SEP> 10 <SEP> caractères <SEP> ascii
<tb> <SEP> [CHK]# <SEP> Check <SEP> <SEP> summ <SEP> de <SEP> l'enregistrement <SEP> entête
<tb>
Les enregistrements des données ont une longueur fixe de 16 octets de données et leur format est repris dans le tableau ci-après ::

<tb> Code <SEP> signification
<tb> S <SEP> caractère <SEP> de <SEP> synchro <SEP> début <SEP> enregistrement
<tb> <SEP> 1 <SEP> caractère <SEP> ascii <SEP> "S"
<tb> données <SEP> 16 <SEP> octets <SEP> de <SEP> données
<tb> <SEP> 16 <SEP> octets <SEP> hex
<tb> CHK <SEP> Check <SEP> summ <SEP> de <SEP> l'enregistrement
<tb>
Le codage des informations se fait par octets de format

<tb> bis <SEP> start <SEP> 8 <SEP> bits <SEP> de <SEP> données <SEP> | <SEP> bit <SEP> parité
<tb> avec parité impaire et 8 bits de caractère. Le bit de start est un signal carré de deux demi périodes (P 4) de 261 s chacun.

Le 1 logique est un signal carré de deux demi périodes (P 5) de 200 s chacune.

Le O logique est un signal carré de deux demi périodes (P 6) de 140 s chacune.

Le bit de start, le O et le 1 logique sont respectivement représentés aux figures 7, 8, 9.

Les valeurs correspondent aux signaux enregistrés, et seront modifiées à la lecture en fonction de la vitesse de défilement de la bande.

Le système détermine la plage de définition de chaque signal selon schéma de la figure 10 pour lequel
To = 105 s T1 I î7Sps
T2 = 227 s
T3 = 297? s et pour lequel
- le Zéro logique est un signal appartenant àpTO,T1p,
- le un logique est un signal appartenant à ÈT1,T2[
- le bit de start est un signal appartenant à0T2,T
L'interface ligne (9) comprend un circuit assurant la transformation parallèle/série et série/parallèle des infor mations échangées entre le microprocesseur et la ligne ; un circuit (25)
D. Par l'alimentation (13), le répondeur objet de l'invention est relié au réseau 220V 50Hz.L'alimentation de l'électronique est assurée par le transformateur, les redresseurs double alternance, les filtrages et les régulateurs délivrant les tensions +5V,+12V,-5V et -12V, selon le schéma de détail des figures 2 et 15.

Le fonctionnement du système objet de l'invention se déroule suivant la description ci-après
- le système est configuré avec 64Koctets de mémoire adressable par le microprocesseur.

Les 4 K octets à partir de l'adresse F000 sont réservés au moniteur VTEX (REPROM), le reste de la mémoire étant de la mémoire vive.

Le moniteur contient le BOOTSTRAPP ainsi que la gestion ressources système.

Le rôle du BOOTSTRAPP est d'assurer le chargement et l'exécution du système d'exploitation dans la mémoire RAM.

Le BOOTSTRAPP est exécuté à la mise sous tension.

Si la mémoire à bulles ne contient pas le système d'exploitation (mémoire à bulles non initialisée ou détruite), il va effectuer le chargement à partir de l'interface cassette.

Si la mémoire à bulles a été initialisée, il va transférer le système d'exploitation en mémoire RAM et le fera exécuter.

Le moniteur possède certaines fonctions figées prédéterminées en fonction d'un programme. Le traitement des interruptions est effectué par une ligne Interruption IRQ et une ligne interruption FIRQ.

La ligne IRQ permet au système de gérer l'émission et la réception des 3 ACIA du système ainsi que le circuit d'horloge.

Une priorité est affectée à chaque circuit :.le premier traité aura la plus haute priorité ainsi que le représente la figure 3.

La ligne FIRQ est réservée à la lecture et à l'écriture dans la mémoire à bulles.

Le contrôleur de mémoire à bulles génère une interruption lorsque le FIFO contient 20 octets de données.

En outre le système comporte une fonction RESET dont
1. RESET ELECTRONIQUE : son but est de maintenir un niveau 0 TTL sur l'entrée RESET/du microprocesseur lors de la mise sous tension du répondeur pendant un minimum de 8 périodes d'horloge après la stabilisation des alimentations.

Le circuit est réalisé à l'aide d'un condensateur de (C 17) de 1AF charge au travers d'une résistance (R 7) de 10
Kohms ; la charge du condensateur est ramenée au niveau TTL par un amplificateur (IC 13) qui attaque l'entrée du microprocesseur ainsi que les autres circuits.

2. un RESET SYSTEME : à la mise sous tension, le système est pris en charge par le moniteur selon les phases d'initialisation suivantes
a) Initialisation de la mémoire
La mémoire système est localisée en page 0.

Opérations effectuées
- Définition des vecteurs d'interruption soft
- Mise à zéro des mémoires utilisées par les handlers
- Initialisation des mémoires contenant les adresses des périphériques.

b) Initialisation des circuits périphériques;
- Initialisation des ACIA (ligne, péritel , auxiliaire)
- Initialisation du PIA (entrées/sorties)
- Initialisation de la mémoire à bulles.

c) Initialisation du système.

Le moniteur va lire la page O de la mémoire à bulles et déterminer si le système d'exploitation est présent
- Dans ce cas il sera chargé en mémoire RAM et sera exécu (c'est le système d'exploitation qui aura le contrôle du système).

- Dans le cas contraire, un programme d'initialisation du système sera chargé à partir de l'interface cassettes.

Ce programme aura la charge de
- Formater la mémoire à bulles
- Transférer le système d'exploitation dans la mémoire à bulles,
- Charger le système d'exploitation en mémoire travail
- Faire exécuter le système d'exploitation.

DECODAGE D'ADRESSES
Les différentes zones mémoire sont décodées par une logique classique.

EPROM est le signal qui valide le BOOTSTRAPP , son équation logique est : A15.A14.A13.A12 = EPROM.

PERIPH est un premier décodage de tous les circuits périphériques ; son équation est
A15.A14.A13.A12/.All.A10,A9.A8 = PERIPH
Ce signal PERIPH valide ensuite un circuit de décodage (IC 33) qui, au moyen de A7,A6 et A5, adresse 8 blocks.

RAM valide toute la mémoire de travail ; son équation est : EPROM . PERIPH = RAM.

Le PLAN MEMOIRE s'organise ainsi

<tb> I <SEP> MONITEUR <SEP> 4K <SEP> EPROM
<tb> I <SEP> I <SEP>
<tb> ACIA <SEP> PERITEL <SEP> (IC <SEP> 46) <SEP>
<tb> I <SEP> I
<tb> <SEP> ACIA <SEP> RS <SEP> 232C <SEP> (22) <SEP> i
<tb> <SEP> HTR
<tb> I <SEP> I
<tb> I <SEP> (
<tb> <SEP> MBM <SEP> 72 <SEP> (24)
<tb> I <SEP> I
<tb> <SEP> ACIA <SEP> LIGNE <SEP> (IC <SEP> 21)
<tb> <SEP> TIMER <SEP> (IC <SEP> 20) <SEP> | <SEP>
<tb> <SEP> PIA
<tb> I <SEP> I
<tb> I <SEP> I
<tb> MEMOIRE <SEP> DE <SEP> TRAVAIL <SEP> <SEP> s <SEP>
<tb> i <SEP> 61 <SEP> K <SEP> OCTETS <SEP> I
<tb> I <SEP> I
<tb> I <SEP> I
<tb> I <SEP> i
<tb> I <SEP> MEMOIRE <SEP> SYSTEME
<tb>
FFFF
F000
EFEO
EFCO
EFAO
EF80
EF60
EF40
EF20
EFOO 0100 0000
Les vecteurs d'interruption au second niveau sont de deux sortes
- les vecteurs fixes
le microprocesseur (IC 9) possède des vecteurs de restart et d'interruption (hard et soft) fixes et définis à partir de l'adresse FFF2. Ces vecteurs sont figés en ROM dans le moniteur et pointent sur des emplacements en mémoire RAM.

Cela laisse toute liberté à l'application de définir ses propres vecteurs et sous programmes d'interruption.

- les vecteurs redéfinissables
on utilise deux types de vecteurs reconfigurables
- les vecteurs système
- les vecteurs utilisateur.

Les vecteurs système sont définis par le moniteur à l'initialisation et pointent sur des sous programmes existant dans le moniteur.

Les vecteurs utilisateur sont à définir dans l'application. C'est le moniteur qui assurera le passage du contrôle à un sous programme système ou à un sous programme utilisateur en fonction du code utilisé. Ceci est symbolisé en figure 4.

A titre indicatif les composants choisis sont repris dans la liste suivante
REFERENCE BREVET REFERENCE CONSTRUCTEUR
IC 9 MC 6809
IC 19 MC 6821
IC 20 MC 6840
IC 21,45,46 MC 6850
IC 32 MCM 2732
IC 24 à 31 MCM 6665
IC 34 AM 7910
IC 44 MM 58167
IC 6,15,18 SN 74LS00
IC 1,5,17 SN 74LS04
IC 39,43 SN 7406
IC 3 SN 74LS10
IC 16 SN 74LS14
IC 4 SN 74LS20
IC 2,14 SN 74LS74
IC 33 SN 74LS138
IC 10,11,13,22 SN 74LS244
IC 12 SN 740S245
IC 7,8 SN 74LS257
IC 23,38 SN 74LS393
IC 47 SN 75188
IC 42 SN 75189
IC 35,36,37,40,41 MC 1747
Q 4 LM 79L05 AC
Q 1 LM 320 T-12
Q 3 LM 338 K
Q 2 LM 340 T-12
Q 5 BC 107
Q 6, Q 7 2N2222
D 5 à 12,14,15 IN4148
D 13 B2X85C 6,2 V
D 1 à 4 BY 253
RD 1,2 SKB 250 C1000
Bien entendu on ne sortira pas du cadre de la présente invention en utilisant des composants d'un autre constructeur et fonctionnellement équivalent à ceux utilisés dans cet exemple de réalisation, pour autant qu'ils soient compatibles.

Claims (5)

REVENDICATIONS.

1. Nouveau dispositif du type répondeur, relié au réseau téléphonique caractérisé

- d'une part en ce qu'il comporte un répondeur et des moyens pour relier ledit répondeur à un terminal de microordinateur,

- d'autre part en ce que le répondeur comporte en combinaison

A. une unité centrale et ses périphériques (1) (2) (3) (4) (5) (6) (7)

B. une mémoire de masse (24)

C. une pluralité d'interfaces, dont l'une au moins des interfaces suivantes : interface ligne, une interface Péritel, une interface Imprimante, interface cassette, interface (9) (10) (11) (12)

D. un système d'alimentation (13),

- enfin en ce que le dispositif comporte deux mo-des de fonctionnement : un mode LOCAL pour utilisation d'un terminal de microordinateur et un mode LIGNE pour permettre l'échange et le traitement de données entre un correspondant et ledit microordinateur.

2. Nouveau dispositif du type répondeur, selon la revendication 1, caractérisé d'une part en ce qu'il comprend

- un microprocesseur (1) ou (IC9),

- les circuits d'amplification (IC 10), (IC 11), (IC 12)1 (IC 13) et (IC 22), de décodage des adresses (IC 3), (IC 5) (IC 6) et de multiplexage (IC 7) (IC 8).

- un moniteur système (7) sur mémoire EPROM de 4k octets d'autre part en ce que tous les signaux entrant ou sortant du microprocesseur sont amplifiés et en ce que le microprocesseur (IC 9 fonctionnant avec une horloge externe (IC 2) obtenue par un oscil lateur et ses annexes (8), ladite horloge étant aussi utilisée pou le contrôleur de la mémoire de masse (24).

- un circuit timer programmable (6),

- un circuit de contrôle des entrées/sorties (5),

- un circuit d'horloge temps réel (4),

- une mémoire de travail constituée de 64k octets (3) de mémoire dynamique,

3. Nouveau dispositif du type répondeur, selon l'une quel conque des revendications précédentes, caractérisé en ce que la mémoire de masse (24) est une mémoire à bulles.

4. Mémoire de travail pour la mise en oeuvre du nouveau type de répondeur ca-ractérisée

- d'une part en ce qu'elle est constituée d'une pluralité de circuits (IC 24) (IC 25) (IC 26) (IC 27) (IC 28) (IC 29) (IC 30) (IC 31),

- d'autre part en ce qu'elle comporte seulement huit lignes d'adresses grâce au multiplexage des entrées d'adresses ligne et colonne.

5. Mémoire de travail selon la revendication précédente, caractérisée en ce qu'elle est associée à un microprocesseur (IC 9) et que la phase de rafraichissement de la mémoire (3) se déroule à chaque cycle d'horloge du microprocesseur si celui-ci ne fait pas un accès en lecture ou en écriture à la mémoire (3).