FR2543363A1 - Circuit integre analogique a transistors mos avec ajustement electrique de la tension de seuil d'au moins un transistor - Google Patents
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Abstract
L'INVENTION CONCERNE LES CIRCUITS INTEGRES, ET PLUS SPECIALEMENT LES CIRCUITS ANALOGIQUES. CERTAINS CIRCUITS ONT DES CARACTERISTIQUES QUI DEPENDENT DE LA TENSION DE SEUIL D'UN TRANSISTOR MOS. POUR AJUSTER UN PARAMETRE A UNE VALEUR DE CONSIGNE, ON REMPLACE CE TRANSISTOR PAR UN TRANSISTOR T1, T2 A GRILLE INTERMEDIAIRE FLOTTANTE ET ON INJECTE DES CHARGES DANS CETTE GRILLE INTERMEDIAIRE PAR UN MOYEN D'INJECTION INJ1, INJ2. UN CIRCUIT DE COMPENSATION COMP1, COMP2, 3, 4, SEQ COMMANDE LE MOYEN D'INJECTION POUR INJECTER PROGRESSIVEMMENT DES CHARGES JUSQU'A CE QUE LE PARAMETRE A AJUSTER ATTEIGNE UNE VALEUR DE CONSIGNE DEFINIE PAR UN SIGNAL DE REFERENCE V1, V2. L'INVENTION S'APPLIQUE PAR EXEMPLE A L'ANNULATION DE LA TENSION DE DECALAGE D'ENTREE D'UN AMPLIFICATEUR OPERATIONNEL AO.
Description
CIRCUIT INTEGRE ANALOGIQUE A TRANSISTORS MOS AVEC AJUSTEMENT
ELECTRIQUE DE LA TENSION DE SEUIL D'AU MOINS UN TRANSISTOR.
ELECTRIQUE DE LA TENSION DE SEUIL D'AU MOINS UN TRANSISTOR.
La présente invention concerne les circuits intégrés incorporant des transistors à effet de champ à grille isolée, plus communément désignés par l'appellation transistors MOS (Métal Oxyde-Semiconductèur).
De nombreux circuits intégrés réalisés dans cette technologie, et plus particulièrement les circuits incorporant des fonctions analogiques (amplificateurs . differentiels, convertisseurs, filtres, etc.) donnent lieu à une difficulté de concep tion et de réalisation particulieres due au fait que les transi sa tors MOS présentent une tension dite de seuil séparant leur régime de fonctionnement en deux modes bien distincts, un mode bloqué et un-mode conducteur. Dans le mode conducteur, le courant dans le transistor est directement lié à la valeur de cette tension de seuil. Or on maîtrise mal la connaissance de cette tension de seuil qui dépend de nombreux facteurs technologiques et notamment du dopage de la région de canal des transistors.
Par exemple, un amplificateur différentiel possède fréquemment un étage d'entrée tel que celui qui est représente à la figure 1 sous forme simplifiée, avec un couple de transistors
MOS T1 et T2 ayant leurs sources reliées à une source de courant commune constituée par un troisième transistor T3, et ayant chacun en série avec son drain une charge constituée par un transistor
MOS supplémentaire (T4 et T5 respectivement) relié par ailleurs à une tension d'alimentation Vcc.
MOS T1 et T2 ayant leurs sources reliées à une source de courant commune constituée par un troisième transistor T3, et ayant chacun en série avec son drain une charge constituée par un transistor
MOS supplémentaire (T4 et T5 respectivement) relié par ailleurs à une tension d'alimentation Vcc.
Bien que les transistors T1 et T2 soient très proches l'un de l'autre dans le circuit intégré, ils n'ont pas forcément des tensions de seuil identiques# et cette différence engendre à l'entrez de l'amplificateur une tension de décalage résiduelle (offset) qui est la tension d'entrée différentielle qu'il faut appliquer pour obtenir une tension de sortie nulle.
Il serait bien entendu souhaitable que la tension de décalage soit la plus faible possible, mais on n'est pas maître des petites différences de tension de seuil des transistors d'entrée. On peut d'ailleurs dire la même chose des transistors de charge T3 et T4 qui, s'ils n'ont pas des#tensions de seuil identiques, se comportent comme des résistances non égales et induisent aussi une tension de décalage d'entrée gênante.
On pourrait donner d'autres exemples pour lesquels une mauvaise connaissance ou un mauvais ajustement de la tension de seuil dtun ou plusieurs transistors a des conséquences sur la valeur ou la précision d'un paramètre électrique d'un circuit.
Plutôt que de rechercher des configurations de circuit complexes minimisant l'influence des tensions de seuil des transistors, la présente invention propose une solution simple qui repose sur l'idée qu'on peut remplacer les transistors MOS dont la tension de seuil a une influence sur ces paramètres électriques par des transistors MOS à deux grilles superposées, isolées 11 une par rapport à l'autre, l'une servant a pieger des charges électriques en quantité juste nécessaire et suffisante pour ajuster la tension de seuil du transistor à une valeur telle que le paramètre influence ait une valeur de consigne désirée
Plus précisément, l'invention propose un circuit intégré à transistors MOS, comprenant au moins un transistor MOS tel que la valeur de la tension de seuil de ce transistor ait une influence sur la valeur d'un paramètre électrique du circuit, avec les particularités suivantes
a) le transistor en question comporte une région de source, une région de drain, une region de canal, une grille intermédiaire conductrice recouvrant la région de canal et isolée d'elle par une couche isolante mince, et une grille de commande recouvrant la grille intermédiaire au dessus de la région de canal et isolée d'elle par une couche mince isolante,
b) le circuit comporte un moyen d'injection de charges électriques dans la grille intermédiaire à travers une couche mince isolante permettant d'empecher l'evacuation de ces charges,
c) le circuit intégré comporte un circuit de compensation recevant d'une part un signal électrique élaboré à partir du paramètre sensible à la tension de seuil du transistor, et d'autre part au moins un signal de référence définissant une valeur de consigne de ce paramètre, le circuit de compensation comportant un moyen de comparaison de ces deux signaux et un moyen pour appliquer au moyen d'injection de charges des conditions électriques propres à assurer une injection progressive de charges dans la grille intermédiaire jusqu a ce que le paramètre atteigne la valeur de consigne.
Plus précisément, l'invention propose un circuit intégré à transistors MOS, comprenant au moins un transistor MOS tel que la valeur de la tension de seuil de ce transistor ait une influence sur la valeur d'un paramètre électrique du circuit, avec les particularités suivantes
a) le transistor en question comporte une région de source, une région de drain, une region de canal, une grille intermédiaire conductrice recouvrant la région de canal et isolée d'elle par une couche isolante mince, et une grille de commande recouvrant la grille intermédiaire au dessus de la région de canal et isolée d'elle par une couche mince isolante,
b) le circuit comporte un moyen d'injection de charges électriques dans la grille intermédiaire à travers une couche mince isolante permettant d'empecher l'evacuation de ces charges,
c) le circuit intégré comporte un circuit de compensation recevant d'une part un signal électrique élaboré à partir du paramètre sensible à la tension de seuil du transistor, et d'autre part au moins un signal de référence définissant une valeur de consigne de ce paramètre, le circuit de compensation comportant un moyen de comparaison de ces deux signaux et un moyen pour appliquer au moyen d'injection de charges des conditions électriques propres à assurer une injection progressive de charges dans la grille intermédiaire jusqu a ce que le paramètre atteigne la valeur de consigne.
Le moyen d'injection de charges peut erre un élément d'injection séparé du transistor, -cet élément comportant une région semiconductrice d'injection de charges électriques, surmontée d'une grille intermédiaire conductrice séparée-de la région d'injection par une couche mince isolante, et une grille de commande d'injection recouvrant cette grille intermédiaire et isolée d'elle par une couche mince isolante ; la grille intermédiaire de l'element d'injection est reliee directement à la grille intermédiaire du transistor, mais la grille de commande d'injection n'est pas reliée la grille d,e commande du transistor et est reliée à la sortie du circuit de compensation.
Enfin, cet élément d'injection pe#ut être lui-même un autre transistor MOS à deux grilles superposées, la région d'injection étant la source ou le canal du transistor.
Les applications de cette invention sont nombreuses et on en exposera des exemples dans la description détaillée qui suit et qui est faite en référence aux dessins annexes dans lesquels
- la figure 1 déjà décrite représente un étage d'entrée différentiel classique à transistors MOS,
- la figure 2 représente symboliquement un amplificateur différentiel ayant une tension de décalage d'entrée résultant de la présence de deux transistors MOS d'entrée,
- la figure 3 montre un exemple de circuit intégré selon l'invention,
- la figure 4 montre un exemple de réalisation de transistor à grille intermediaire et de moyen d'injection de charges.
- la figure 1 déjà décrite représente un étage d'entrée différentiel classique à transistors MOS,
- la figure 2 représente symboliquement un amplificateur différentiel ayant une tension de décalage d'entrée résultant de la présence de deux transistors MOS d'entrée,
- la figure 3 montre un exemple de circuit intégré selon l'invention,
- la figure 4 montre un exemple de réalisation de transistor à grille intermediaire et de moyen d'injection de charges.
- la figure 5 nontre en vue de dessus un exemple de topologie des grilles du transistor à grille intermédiaire et du moyen d'injection.
A la figure 2, on a représenté symboliquement un amplificateur différentiel AO ayant deux entrées différentielles el et e2 susceptibles de recevoir des tensions d'entrée respectives Vel et Ve2, et une sortie S fournissant une tension de sortie Vs.
Cet amplificateur différentiel présente une tension de décalage d'entrée (offset) Voff qui est essentiellement due à la différence des tensions de seuil de deux transistors T1 et T2 de l'étage d'entrée de l'amplificateur. Ces transistors ont volontairement été représentés non connectes entre eux et non connectés à l'entrez ou à la sortie de l'amplificateur AO, car, selon les cas, ces transistors peuvent etre à- un endroit ou à un autre du circuit. A titre d'exemple, ces transistors peuvent etre les transistors d'entrée T1 et T2, ou encore les transistors de charge T4 ou T5 d'un étage d'entrée tel que celui de la figure 1.
La figure 3 représente le perfectionnement selon l'invention : dans l'amplificateur différentiel AO de la figure 2, on a remplacé les transistors T1 et T2 par des transistors T'1 et
T'2 ayant chacun leur grille de commande, leur source, et leur drain connectés exactement de la meme manière que dans l'amplificateur original (connexions non représentées).
T'2 ayant chacun leur grille de commande, leur source, et leur drain connectés exactement de la meme manière que dans l'amplificateur original (connexions non représentées).
Mais les transistors T'1 et T'2 sont des transistors ayant, entre leur grille de commande (G1, G2 respectivement) et leur région de canal, une grille intermédiaire conductrice (G'l,
G'2 respectivement), recouvrant la région de canal et isolée d'elle et de la grille de commande par des couches minces isolantes.
G'2 respectivement), recouvrant la région de canal et isolée d'elle et de la grille de commande par des couches minces isolantes.
Il est prévu par ailleurs un moyen d'injection de charges INJ1 pour injecter des charges électriques dans la grille intermédiaire G'1 du transistor T'1, et un moyen d'injection de charges INJ2 pour injecter des charges dans la grille intermédiaire G'2 du transistor T'2. Cette injection se fait pour les deux grilles intermédiaires à travers une couche isolante mince de manière qu'en dehors des phases d'injection aucune perte de charge globale des grilles ne puisse se produire.
Les charges injectées dans la grille intermédiaire y restent alors piégées et induisent, lors du fonctionnement normal de l'amplificateur opérationnel, une modification de la tension de seuil apparente des transistors Tll et T'2, cette modification étant directement lice à la quantité de charges piégées.
Ainsi, si l'amplificateur opérationnel présente une tension de décalage due à ce que la tension de seuil du transistor
T'1 est plus faible que celle du transistor T'2, on injectera dans la grille intermédiaire du transistor T'1 des charges électriques négatives, par l'injecteur INJ1, jusqu'à # obtenir une tension de seuil sensiblement égale à celle du transistor T'2 (on suppose par exemple qu'il s'agit de transistors à canal n).
T'1 est plus faible que celle du transistor T'2, on injectera dans la grille intermédiaire du transistor T'1 des charges électriques négatives, par l'injecteur INJ1, jusqu'à # obtenir une tension de seuil sensiblement égale à celle du transistor T'2 (on suppose par exemple qu'il s'agit de transistors à canal n).
Un circuit de retour est donc prévu pour assurer cette compensation. Ce circuit reçoit une information sur la tension de décalage de l'amplificateur (qui est ici le paramètre électrique que l'on veut ajuster, et, en ltoccurrenees que l'on veut rendre aussi proche de zero que possible). Cette information est la tension Vs prélevée à la sortie S de l'amplificateur après avoir mis à la masse les entrées el et e2 par des interrupteurs respectifs
Il et 12. En effet, c'est pour des tensions d'entrée Vel ~ Ve2 = O qu'on devra avoir Vs = O si la tension de décalage Voff est entièrement annulée.
Il et 12. En effet, c'est pour des tensions d'entrée Vel ~ Ve2 = O qu'on devra avoir Vs = O si la tension de décalage Voff est entièrement annulée.
La sortie S de l'amplificateur est appliquée, durant une phase d'ajustement, à travers un interrupteur I3 fermé pendant cette phase, à l'entrée d'un double comparateur recevant deux tensions de consigne V1 et V2 entre lesquelles doit se situer la tension de sortie Vs à la fin de l'ajustement.
Plus precisément, le double comparateur comprend
- un comparateur de valeur inférieure (COMP1) recevant sur une entrée la tension de sortie Vs à travers l'interrupteur 13 et sur une autre entrée la première tension de consigne V1, ce comparateur fournissant par exemple un signal logique O indiquant le dépassement de V1 ou un signal logique 1 indiquant que
Vs est inférieure à V1,
- et un comparateur COMP2 de valeur supérieure, recevant sur une entrée la tension Vs à travers l'interrupteur 13 et sur une autre entrée la tension V2, supérieure à V1, et fournissant un signal logique 1 en cas de dépassement de V2 et un signal logi que 0t si Vs est inférieure à V2
Une porte logique NOR (NI), 2, recevant les sorties des deux comparateurs indique à un circuit séquenceur SEQ la fin de la phase d'ajustement, lorsque la tension Vs est parvenue à une valeur comprise entre Vl et V2
Les sorties des comparateurs sont par ailleurs reliées chacune à une entrée d'une porte ET respective, 3 et 4, recevant chacune sur une autre entrée des impulsions issues du circuit séquenceur SEQ. Ces portes s'ouvrent pour laisser passer ces impulsions lorsque les comparateurs fournissent un signal logique 1 (les portes 3-et 4 ne peuvent Etre ouvertes simultanément).
- un comparateur de valeur inférieure (COMP1) recevant sur une entrée la tension de sortie Vs à travers l'interrupteur 13 et sur une autre entrée la première tension de consigne V1, ce comparateur fournissant par exemple un signal logique O indiquant le dépassement de V1 ou un signal logique 1 indiquant que
Vs est inférieure à V1,
- et un comparateur COMP2 de valeur supérieure, recevant sur une entrée la tension Vs à travers l'interrupteur 13 et sur une autre entrée la tension V2, supérieure à V1, et fournissant un signal logique 1 en cas de dépassement de V2 et un signal logi que 0t si Vs est inférieure à V2
Une porte logique NOR (NI), 2, recevant les sorties des deux comparateurs indique à un circuit séquenceur SEQ la fin de la phase d'ajustement, lorsque la tension Vs est parvenue à une valeur comprise entre Vl et V2
Les sorties des comparateurs sont par ailleurs reliées chacune à une entrée d'une porte ET respective, 3 et 4, recevant chacune sur une autre entrée des impulsions issues du circuit séquenceur SEQ. Ces portes s'ouvrent pour laisser passer ces impulsions lorsque les comparateurs fournissent un signal logique 1 (les portes 3-et 4 ne peuvent Etre ouvertes simultanément).
La sortie de la porte ET 3 commande des commutateurs I4 et I5 reliés au moyen d'injection INJ1 et la sortie de la porte ET 4 commande des commutateurs I6 et 17 relies au moyen d'injection
INJ2. Les commutateurs 14, I5, I6 et 17 sont par ailleurs relies à des sources de tension de valeur appropriée.
INJ2. Les commutateurs 14, I5, I6 et 17 sont par ailleurs relies à des sources de tension de valeur appropriée.
Les portes ET 3 et 4 et les commutateurs T4, I5, I6 et I7 constituent, avec le circuit séquenceur qui fournit des impulsions régulières, des moyens pour appliquer aux moyens d'injection des conditions électriques propres à assurer une injection de charges.
Chaque impulsion issue du circuit séquenceur et passant à travers une porte ET 3 ou 4 est calibrée en durée de manière à provoquer l'injection sur la grille intermédiaire correspondante d'une quantité de charges donnée ; la succession des impulsions parvenant à l'un des moyens d'injection fait varier par incréments la tension de seuil du transistor correspondant jusqu'à ce que la sortie de l'amplificateun atteigne une valeur comprise entre V1 et
V2. Bien entendu, la quantité de charges injectée à chaque impulsion est telle qu'elle ne permette pas de faire sauter la valeur de Vs directement d'une valeur inférieure à V1 jusqu a une valeur supérieure à V2 sans s'arrêter dans la zone intermédiaire.
V2. Bien entendu, la quantité de charges injectée à chaque impulsion est telle qu'elle ne permette pas de faire sauter la valeur de Vs directement d'une valeur inférieure à V1 jusqu a une valeur supérieure à V2 sans s'arrêter dans la zone intermédiaire.
L'espacement temporel entre les impulsions fournies par le circuit séquenceur SEQ est tel que l'amplificateur et les comparateurs aient le temps de réagir, après la fin de l'impulsion, pour fournir une nouvelle valeur de tension de sortie
Vs stable, et des signaux logiques correspondants, avant l'apparition de l'impulsion suivante.
Vs stable, et des signaux logiques correspondants, avant l'apparition de l'impulsion suivante.
En fonctionnement normal, les moyens d'injection INJ1,
INJ2, les portes ET 3 et 4, les comparateurs COMP1 et COPIE2 sont mis hors service par le séquenceur ; des signaux d'entrée peuvent être appliqués par des interrupteurs I8, I9 aux entrées el et e2, les interrupteurs Il, I2, I3 étant ouverts.
INJ2, les portes ET 3 et 4, les comparateurs COMP1 et COPIE2 sont mis hors service par le séquenceur ; des signaux d'entrée peuvent être appliqués par des interrupteurs I8, I9 aux entrées el et e2, les interrupteurs Il, I2, I3 étant ouverts.
Dans une phase d'ajustement de la tension de décalage, phase qui peut etre exécutée soit à tout moment désiré, soit une seule fois en usine au moment d'un test du circuit, soit encore par exemple automatiquement à chaque mise sous tension du circuit, le circuit séquenceur SEQ ouvre les interrupteurs I8 et I9, ferme les interrupteurs I1, I2, I3 et fournit aux portes ET une succession d'impulsions définissant les instants et durées d'injection d'incréments de charges electriques. Après chaque impulsion, la tension Vs de sortie prend une valeur telle que
- ou bien la porte 3 seule s'ouvre pour laisser passer l'impulsion suivante (Vs plus petit que V1),
- ou bien la porte 4 seule s'ouvre pour laisser passer l'impulsion suivante (Vs plus grand que V2),
- ou bien aucune des portes ne s'ouvre (Vs compris entre V1 et V2), et la porte NOR 2 fournit au séquenceur un ordre d'arrêt qui met hors service le circuit de compensation et remet le circuit en état de fonctionnement normal. Les tensions de seuil apparentes des transistors T'1 et T'2 (vues de leurs grilles de commande) sont alors telles que la tension de décalage de l'amplificateur est pratiquement nulle.
- ou bien la porte 3 seule s'ouvre pour laisser passer l'impulsion suivante (Vs plus petit que V1),
- ou bien la porte 4 seule s'ouvre pour laisser passer l'impulsion suivante (Vs plus grand que V2),
- ou bien aucune des portes ne s'ouvre (Vs compris entre V1 et V2), et la porte NOR 2 fournit au séquenceur un ordre d'arrêt qui met hors service le circuit de compensation et remet le circuit en état de fonctionnement normal. Les tensions de seuil apparentes des transistors T'1 et T'2 (vues de leurs grilles de commande) sont alors telles que la tension de décalage de l'amplificateur est pratiquement nulle.
Pour mieux séparer le moment de la comparaison de Vs avec V1 et V2 et le moment d'injection de charges, alors que cette injection perturbe la comparaison, on peut prévoir que la sortie de chaque comparateur est mise en mémoire temporairement dans une bascule avant le début d'une impulsion et jusqutaprès la fin de cette impulsion. Le déclenchement de la mise en mémoire serait effectué par le circuit séquenceur.
Avant de décrire plus précisément la manière dont sont réalisés les moyens d'injection, on peut noter que le procédé de compensation de la figure 3 consiste à modifier la tension de seuil de l'un ou l'autre des deux transistors T'1 et T'2 selon le sens du déséquilibre constaté. Cependant, on peut aussi prévoir un seul transistor à grille intermédiaire et un seul moyen dtinjection, l'autre transistor étant un transistor normal, mais le moyen d'injection etant apte, dans une phase préliminaire d'initialisation, à injecter dans la grille intermédiaire une charge initiale de signe opposé aux incréments de charge qui seront ensuite injectés progressivement durant la phase d'ajustement.Il faut considérer en effet que, sauf cas particulier, les moyens d'injection sont normalement aptes à injecter essentiellement des charges d'un signe donné et qu'il faut donc partir initialement d'une charge permettant, par accumulation de charges de ce signe, d'aboutir à l'equilibre cherche.
Par ailleurs, on peut aussi envisager que le paramètre électrique à amener à une valeur de consigne n'est pas un écart de tensions dû à la différence de deux tensions de seuil mais est tout simplement un paramètre lié à la valeur d'une seule tension de seuil de transistor : par exemple, le paramètre peut etre une valeur de résistance, la résistance étant constituée par un transistor MOS polarisé dans sa zone de conduction ; la résistance est alors fonction de l'écart entre la tension de polarisation et la tension de seuil, de sorte qu'on peut ajuster la résistance en modifiant la tension de seuil.Dans ce cas, le transistor MOS est encore remplacé par un transistor à grille intermédiaire et la grille intermédiaire est reliée à un moyen d'injection de charges qui lui-même est commande, pendant une phase d'ajustement, à partir d'un moyen de comparaison entre au moins un signal de référence, définissant une valeur de consigne de la résistance, et un signal fonction de la résistance effective.
On peut imaginer encore le cas ou un amplificateur différentiel sert de générateur de tension de référence et possède un étage d'entrée à deux transistors tel que celui de la figure 1.
Mais l'une des entrées est à la masse et l'autre est bouclée sur la sortie, et de plus les transistors ont volontairement des tensions de# seuil très différentes définissant par leur écart la valeur de la tension de référence (particulièrement stable en température mais souvent mal définie en valeur absolue parce qu'elle dépend des dopages différents des deux transistors). Dans ces conditions, l'un au moins des transistors est remplacé par un transistor à grille intermédiaire et cette grille est relise à un moyen d'injection de charges ; ce dernier est commandé, pendant une phase d'ajustement, à partir d'un moyen de comparaison recevant la sortie de l'amplificateur et une tension de consigne.
On pourrait donner d'autres exemples de circuits dans lesquels un paramètre influence par une tension de seuil d'un transistor peut être ainsi ajusté à une valeur désirée en remplaçant ce transistor par un transistor à grille intermédiaire isolée et en injectant dans cette grille, par incréments successifs, éventuellement après une phase d'initialisation, une quantité de charges juste suffisante pour obtenir la valeur désirée du paramètre sensible à la tension de seuil. Il faut noter que le transistor sensible à la tension de seuil peut aussi n'entre remplacé que partiellement par un transistor sa grille intermédiaire, en ce sens qu'on peut prévoir de mettre en parallèle un tel transistor à grille intermediaire avec un transistor MOS normal.
La figure 4 montre un exemple de réalisation du transistor à grille intermédiaire et du moyen d'injection.
Le transistor à grille intermédiaire (T'1) est par exemple un transistor à canal n qui comporte une région de source 20 et une région de drain 22, toutes deux de type de conductivité n+, formées dans un substrat 24 de type p (ou dans un caisson de type p à l'intérieur d'un substrat de type n). Le transistor comporte aussi une région~de canal 26 entre les régions de source et de drain, une grille intermédiaire conductrice G'1 recouvrant la région de canal et séparée d'elle par une couche mince isolante 28 (quelques centaines d'angströms d'oxyde de silicium par exemple).
Une grille de commande 30 recouvre la grille intermédiaire 28 et en est séparée par une couche isolante mince 32 (quelques centaines d'angströms de Six2). Bien que ce ne soit pas visible sur la figure 4, la grille intermédiaire et la grille flottante s'étendent sur une surface de préference notablement plus importante que la région de canal 26. Les deux grilles sont de préférence en silicium polycristallin dopé.
Des électrodes peuvent être prévues pour l'accès aux régions de source et de drain, (électrodes 34 et 36) ou pour l'accès à la grille de commande 30, Si le circuit réalisé (par exemple ltétage de la figure 1) l'exige. Des murs d'oxyde épais 38 isolent la zone semiconductrice dans laquelle est formée le transistor T'1, des zones voisines contenant d'autres transistors.
La grille intermédiaire ne modifie pas le fonctionnement du transistor, sauf en ce qui concerne la valeur de sa tension de seuil.
Le moyen d'injection lN31 correspondant à ce transistor
T'1 est ici constitue par un autre transistor MOS à grille intermédiaire, T"l, comprenant une région de source 40 de type n+, une région de drain 42 de type n+, une région de canal 44 de type p, formes dans le substrat ou dans un caisson de type p, une grille intermediaire conductrice 46 recouvrant la région de canal et isoles d'elle par une couche isolante mince 48 (qui peut être de même épaisseur ou plus mince que la couche correspondante 28 du transistor T'1), une grille conductrice de commande 50 recouvrant la grille Intermédiaire et isolée d'elle par une couche isolante mince 52 (quelques centaines d'angströms d'oxyde de silicium par exemple) ; la grille intermédiaire 46 et la grille de commande 50 peuvent s'étendre sur une surface de préférence notablement plus importante que la région de canal 44 ; elles sont par exemple en silicium polycristallin dopé.
T'1 est ici constitue par un autre transistor MOS à grille intermédiaire, T"l, comprenant une région de source 40 de type n+, une région de drain 42 de type n+, une région de canal 44 de type p, formes dans le substrat ou dans un caisson de type p, une grille intermediaire conductrice 46 recouvrant la région de canal et isoles d'elle par une couche isolante mince 48 (qui peut être de même épaisseur ou plus mince que la couche correspondante 28 du transistor T'1), une grille conductrice de commande 50 recouvrant la grille Intermédiaire et isolée d'elle par une couche isolante mince 52 (quelques centaines d'angströms d'oxyde de silicium par exemple) ; la grille intermédiaire 46 et la grille de commande 50 peuvent s'étendre sur une surface de préférence notablement plus importante que la région de canal 44 ; elles sont par exemple en silicium polycristallin dopé.
Des électrodes peuvent être prévues pour l'accès aux régions de source et de drain 40 et 42 (électrodes 54 et 56), ou même aussi pour l'accès à la grille de commande 50 si celle-ci n'est pas directement reliée, par des interconnexions en silicium polycristallin aux éléments de circuit qui doivent la commander (interrupteur I4 de la figure 3 par exemple).
La grille intermédiaire 46 est directement reliée à la grille intermédiaire G'l du transistor T'1 (connexion électrique symbolique 58 de la figure 4). De préférence, les transistors T'1 et T'l sont d'ailleurs immédiatement voisins, les deux grilles intermédiaires étant formées par une portion de couche conductrice d'un seul tenant. Au contraire, les grilles de commande 30 et 50 des deux transistors ne sont pas relises entre elles, la première servant au fonctionnement normal du transistor dans le circuit intégré, tandis que la seconde#sert à la commande de l'injection de charges uniquement pendant les phases d'ajustement.
La figure 5 montre une possibilité de configuration des grilles des transistors T'l et T'l : les grilles intermédiaires réunies sont constituées par une surface 60 de silicium polycristallin (trait plein fin) présentant des extensions 62 et 64 respectivement au dessus des régions de canal des transistors T1l et T 1. Les grilles de commande sont séparées et constituées par deux surfaces 30 et 50 (représentées en trait plein gras), recouvrant à elles deux la majeure partie de la surface commune des grilles intermédiaåres, et présentant des extensions 66 et 68 au dessus des régions de canal. Les contacts ou interconnexions parvenant aux grilles de commande n'ont pas été représentés.
Les dimensions du transistor T'l sont optimisées en fonction de l'application du circuit intégré, celles du transistor T l en fonction de l'injection à effectuer.
Le fonctionnement du moyen d'injection est le suivant en dehors des phases dtinjection, la source, le drain et la grille de commande du transistor T 1 sont de préférence maintenus à un potentiel de zéro volt par les commutateurs I4, I5, 16, I7 de la figure 3. Pour effectuer une injection d'une quantité de charges, une tension VG de quelques volts (5 à 15 volts) est appliquée entre grille de commande et source du transistor T l (pour le rendre conducteur), et une autre tension VD de quelques volts, plus faible que VG, est appliquée entre drain et source (pour qu'il circule un courant notable dans le transistor).Ces tensions sont appliquées par les commutateurs I4, 15, ou I6, I7, commandés respectivement par la sortie des portes ET 3 ou 4, tandis que les sources sont la masse. Dans ces conditions, les électrons accélérés par la tension drain-source dans le canal du transistor acquièrent une certaine énergie qui, couplée au champ électrique intense créé à travers les couches isolantes minces entre grille de commande et canal, permet à ces électrons de franchir la couche isolante mince 48, recouvrant la région de canal, et de parvenir dans la grille intermédiaire 46 du transistor T'l. La quantité de charges recueillie par la grille intermédiaire dépend des tensions appliquées entre grille et source et entre grille et drain, et de la dures d'application de ces tensions.
On peut envisager aussi que la source du transistor Ti soit laissée en l'air (haute impédance), et qu'uns tension plus élevée (15 à 20 volts environ) soit appliquée entre grille de com mande et drain (VG = 15 à 20 volts, VD = O). En inversant le sens de cette tension (VG = O, VD-= 15 à 20 V), on peut d'ailleurs, dans une phase dtinitialisation, retirer toutes les charges négatives déjà injectées dans la grille flottante, et même retirer des électrons libres naturels de la grille intermédiaire, de manière à exécuter ensuite la phase d'ajustement à partir d'une charge initiale positive. Le séquenceur de la figure 3 établit les valeurs de tension VG, VD nécessaires pour chaque phase.
Dans tous les cas, la charge injectée dans la grille intermédiaire du transistor d'injection T l, pendant une impulsion d'injection, se répartit entre les deux grilles intermédiaires reliées (celle du transistor T'l du circuit et celle du transistor Tl d'injection) après la fin de l'impulsion d'injection
En dehors des impulsions d'injection (que ce soit entre deux impulsions consécutives ou en dehors de la phase d'ajustement du paramètre électrique sensible à une tension de seuil), la source, le drain et la grille de commande du transistor d'injection Ti sont maintenus à des potentiels fixes bien définis (de préférence tous à la masse), pour que l'influence de la charge stockée dans les grilles intermédiaires sur la tension de seuil du transistor T'1 ne soit pas perturbée.
En dehors des impulsions d'injection (que ce soit entre deux impulsions consécutives ou en dehors de la phase d'ajustement du paramètre électrique sensible à une tension de seuil), la source, le drain et la grille de commande du transistor d'injection Ti sont maintenus à des potentiels fixes bien définis (de préférence tous à la masse), pour que l'influence de la charge stockée dans les grilles intermédiaires sur la tension de seuil du transistor T'1 ne soit pas perturbée.
Enfin, on peut prévoir que le moyen d'injection de charges comporte, comme région d'injection vers la grille intermédiaire à travers une couche mince isolante, non pas une région de canal de transistor mais par exemple une simple région de type n+ recouverte par une couche d'oxyde très mince, elle même recouverte d'une grille intermédiaire reliée à celle du transistor
T'l, avec une grille de commande d'injection recouvrant cette grille intermédiaire et isolée d'elle.
T'l, avec une grille de commande d'injection recouvrant cette grille intermédiaire et isolée d'elle.
Claims (2)
1. Circuit intégré à transistors à effet de champ à grille isolée, comprenant au moins un transistor tel que la valeur de la tension de seuil de ce transistor ait une influence sur la valeur d'un paramètre électrique du circuit, caractérisé en ce que
- le transistor (T'l, T'2) comporte une région de source (20), une région de drain (22), une région de canal (26), une grille intermédiaire conductrice (G' i) recouvrant la région de canal et isolée d'elle par une couche isolante mince (28), et une grille de commande (30) recouvrant la grille intermédiaire au dessus de la région de canal, et isolée d'elle par une couche mince isolante (32) ;;
le circuit comporte un moyen d'injection (INJl, INJ2) de charges électriques dans la grille intermédiaire à travers une couche mince isolante permettant ensuite d'empêcher l'svacuation de ces charges ;
- le circuit intégré comporte un circuit de compensation recevant un signal électrique (Vs) élaboré à partir du paramètre influence par la tension de seuil du transistor, ainsi qu'au moins un signal de référence (Vl, V2) définissant une valeur de consigne de ce parametre, le circuit de compensation comportant un moyen de comparaison (COMPO, COMP2) de ces signaux et un moyen (3, 4, I4, 15, I6, I7, SEQ) pour appliquer au moyen d'injection de charges des conditions électriques propres à assurer une injection progressive de charges dans la grille intermédiaire jusqu a ce que le paramètre atteigne la valeur de consigne.
2. Circuit selon la revendication 1, caractérisé en ce que le moyen d'injection de charges comprend une région semiconductrice d'injection de charges (44) surmontée d'une grille intermédiaire conductrice (46) séparée de cette région d'injection par une couche mince isolante (48), et une grille (50) de commande d'injection recouvrant la grille intermédiaire (46) du moyen d'injection et isolée d'elle par une couche mince isolante (52), en ce que le moyen d'injection de charges est apte, dans une phase d'initialisation, à évacuer des charges de la grille intermédiaire pour lui donner une charge initiale à partir de laquelle on pourra, pendant une phase d'ajustement, injecter des charges par incréments successifs dans le meme sens, jusqu a obtenir la valeur de consigne du paramètre intéressant.
Priority Applications (1)
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|---|---|---|---|
| FR8304978A FR2543363B1 (fr) | 1983-03-25 | 1983-03-25 | Circuit integre analogique a transistors mos avec ajustement electrique de la tension de seuil d'au moins un transistor |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| FR2543363A1 true FR2543363A1 (fr) | 1984-09-28 |
| FR2543363B1 FR2543363B1 (fr) | 1985-06-21 |
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Country Status (1)
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| FR (1) | FR2543363B1 (fr) |
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| FR2543363B1 (fr) | 1985-06-21 |
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