FR2521746A1 - Formateur de report - Google Patents
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Abstract
LE FORMATEUR DE REPORT 1 COMPORTE DES TRANSISTORS MOS 2, 3, 11, DES INVERSEURS 4, 14 ET UN CIRCUIT OU-NON 13 QUI FORME AVEC L'INVERSEUR 14 UN CIRCUIT DE TRANSMISSION DU SIGNAL DE REPORT DEPUIS L'ENTREE DE REPORT 8 A LA SORTIE DE REPORT 6. LA SOURCE 12 DU TRANSISTOR MOS 11 EST RELIEE AU BUS COMMUN, SON DRAIN ETANT REUNI A CELUI DU TRANSISTOR MOS 2, UNE PREMIERE ENTREE DU CIRCUIT OU-NON 13 EST RELIEE A L'ENTREE 8, SA SECONDE ENTREE EST RELIEE A LA SORTIE 16 DE L'INVERSEUR 14 ET SA SORTIE 15 EST RELIEE A LA GRILLE DU TRANSISTOR 11.
Description
Formateur de report.
La présente invention est du domaine des ordina-
teurs et concerne plus particulièrement les formateurs de report. Les formateurs de report peuvent utiliser dans les unités arithmétiques de grande capacité, dans les circuits
de priorité et dans les comparateurs réalisés en technolo-
gie MOS faisant partie des microprocesseurs et des micro-
ordinateurs à taux d'intégration élevé (LSI).
On connait un formateur de report (cf Brevet US
3 728 532) comportant deux portes et un inverseur et pos-
sédant deux entrées, une entrée de commande et-une sortie.
La première entrée est raccordée à l'entrée de report, la deuxième entrée à celle de chiffre de l'opérande, l'entrée
de commande étant reliée à la sortie d'un circuit OU exclu-
sif du circuit formateur de somme La sortie du formateur
de report est réunie à la sortie de report.
Ledit formateur est lent et de fabrication délica-
te, ce qui tient à sa réalisation en composants du type MOS complémentaire. On connait également un formateur de report plus
récent (cf Brevet US 4 016 546) comprenant un premier tran-
sistor MOS conduisant le signal de l'entrée de report à la
sortie de report du formateur de report, un deuxième tran-
sistor MOS servant à initialiser le formateur de report et un premier inverseur fournissant un signal de report du rang donné qui a son entrée raccordée à l'entrée de la première fonction préparatoire du formateur de report;
la sortie du premier inverseur et le drain du premier tran-
sistor MOS sont raccordés à la sortie de report du forma-
teur de report, la grille du premier transistor MOS étant raccordée à l'entrée de la deuxième fonction préparatoire du formateur de report Les sources des premier et deuxième
transistors MOS sont raccordées à l'entrée de report du for-
mateur de report; le drain du deuxième transistor MOS est relié, au bus d'alimentation, la grille du -2 - deuxième transistor MOS et l'entrée d'impulsions du
premier inverseur étant raccordées au bus d'horloge.
Lorsque les nombres à traiter ont une longueur
importante ce formateur de report est incapable de four-
nir une rapidité de fonctionnement élevée du fait que dans le cas le plus mauvais o le report concerne tous les rangs,le signal traverse les transistors MOS en série formant un réseau RC reparti dont l'effet retardateur augmente avec le
nombre de chiffres.
La présente invention vise à créer un formateur
de report permettant, par adjonction d'éléments supplémen-
taires, d'augmenter la rapidité de fonctionnement des additionneurs à chiffres multiples, des circuits de
priorité et des comparateurs.
Le but proposé est atteint par le fait que le for-
mateur de report comportant un premier transistor MOS transmettant le signal de l'entrée de report à la sortie de report du formateur de report, un deuxième transistor MOS servant à initialiser le formateur de report et un
premier inverseur destiné à produire à la sortie de re-
port un signal de report du rang donné et qui a son entrée réunie à celle de la première fonction préparatoire du formateur de report, la sortie du premier inverseur et le drain du premier transistor MOS étant raccordés à la sortie de report du formateur de report, la grille du
premier transistor MOS étant reliée à l'entrée de la.
deuxième fonction préparatoire du formateur de report, les sources des premier et deuxième transistors MIOS étant raccordées à l'entrée de report du formateur de
report, le drain du deuxième transistor MOS étant re-
lié au bus d'alimentation et l'entrée à impulsions
du premier inverseur et la grille du deuxième transis-
tor MOS étant raccordées au bus d'horloge, selon l'in-
vention est doté d'un troisième transistor MOS qui a sa source raccordée à un bus commun et son drain réuni à celui du premier transistor MOS, d'un circuit OU-NON et d'un deuxième inverseur formant avec le troisième transistor M:OS le circuit de transmission du signal de report de l'entrée de report vers la sortie de report du
formateur de report; le circuit OU-NON a sa première en-
trée réunie à l'entrée de report et sa seconde entrée rac-
cordée à la sortie du deuxième inverseur dont l'entrée est raccordée à l'entrée de la deuxième fonction préparatoire, la sortie du circuit OUNON étant reliée à la grille du
troisième transistor MOS Ainsi conçu, le formateur de re-
port selon l'invention permet de réduire le temps d'addi-
tion de deux nombres de 16 bits à 100 ns, ce qui est 5 à 6 fois moindre qu'avec la technique existante à égalité
de performances des transistors MOS Le même gain est réa-
lisable en utilisant le formateur de report dans les compa-
rateurs et les circuits de priorité Plus importante est la capacité digitale des dispositifs, plus on gagne en rapidité de fonctionnement et, partant, en-puissance de
calcul informatisé.
Dans la description qui suit, l'invention sera
expliquée à l'aide d'un exemple spécifique de réalisation avec référence aux dessins annexés sur lesquels
la figure 1 est un schéma de principe d'un for-
mateur de report conforme à l'invention;
la figure 2 est un schéma fonctionnel d'un ad-
ditionneur à plusieurs chiffres utilisant un formateur de
report conforme à l'invention.
Le formateur de report 1 (figure 1) comporte un transistor MOS 2, un transistor MOS 3 et un inverseur 4 qui a son entrée raccordée à l'entrée 5 de la première fonction préparatoire du formateur de report 1 La sortie de l'inverseur 4 est raccordée à la sortie de report 6 du formateur de report 1 Le drain du transistor MOS 2 est
raccordé à la sortie de report 6 du formateur de report 1.
La grille du transistor MOS 2 est reliée à l'entrée 7 de la deuxième fonction préparatoire du formateur de report 1 Les sources des transistors MOS 2 et 3 sont raccordées à l'entrée de report 8 du formateur de report 1, le drain 9 du transistor MOS 3 est relié au bus d'alimentation,
la grille du transistor MOS 3 et l'en-
-4 -
trée d'impuisions du premier inverseur 4 étant raccor-
dées au bus d'horloge 10.
Ie formateur de report I contient un troisième transistor MOS 11 qui a sa source 12 raccordée au bus commun et son drain relié à la sortie de report 6
du formateur de report 1 Ie formateur de report I com-
Dorte également un élément OU-NON 13 et un inverseur 14.
La sortie 15 de l'élément OU-NON 13 est raccordée à la.
grille du transistor MOS 11 La première entrée du cir-
cuit OU-NON 13 est reliée à l'entrée de report 8 du formateur de report 1 et la deuxième entrée de ce circuit est raccordée à la sortie 16 de l'inverseur 14 dont l'entrée est réunie à l'entrée 7 de la deu,
Xième fonction préparatoire du formateur de report 1.
l Ie transistor MOS 2 transmet le signal de l'entrée de report 8 vers la sortie de report 6 du formateur de
report 1 Ie transistor MOS 3 sert à initialiser le for-
mateur de report 1 I'inverseur 4 a pour rôle de produire à la sortie de epnort 6 un signal de report du rang donné Ie transistor MOS 11, le circuit OU-NON 13 et l'inverseur 14 constituent un circuit oui achemine le signal de report de l'entrée de report 8 overs la
sortie de report 6 du formateur de report 1.
la figure 2 représente le schéma fonctionnel d'un
additionneur à olusieurs chiffres utilisant lç,forma-
teur de report 1 Chaque chiffre 171, 172, 17 n (n étant le nombre de chiffres) de l'additionneur à plusieurs chiffres utilisant le formateur de report,1 possède respectivement une première entrée 181, 182 -,,18 N des opérandes, une seconde entrée 191, 192 19 N desopérandes et une sortie ?O 201, 202 20 n de la somme Chaque chiffre 171, 172 17 N comporte un formateur de report 1, un inverseur 21, des éléments
OU exclusif 22 et 23 et des éléments ET 24.
Les éléments OU exclusif 22 et 23 réalisent la
fonction C = a S Vb, o a et b sont les signaux d'ent-
rée, C étant le signal de sortie I'les entrées d'opéran-
-5- des 18 et 19 de cbaaue chiffre 171, 172, 17 N sont réuriees aux première et deuxième entrées de l'élément
ET 24 et de l'élément OU exclusif 22.
La sortie de l'élément ET 24 est raccordée à l'ent-
rée 5 de lapremière fonction préparatoire du formateur de report 1 Ia sortie de l'élément OU exclusif 22 est
raccordée à l'entrée 7 de la deuxième fonction prépa-
ratoire du formateur de report 1 et à la première ent-
rée 25 de l'élément OU exclusif 23 L'entrée de l'in-
verseur 21 est réunie à l'entrée de report 8 du forma-
teur de report 1 Ia sortie de l'inverseur 21 est rac-
cordée à la deuxième entrée 26 du deuxième élément OU exclutif 25 dont la sortie est réunie à la sortie de $ozme 201, 202 20 dans chaque chiffre 171, 172, 17 N de l'additionneur Les entrées de report 8 des formateurs de report I de tous les chiffres 172 17 N sauf le premier, sont raccordées aux sorties de report 6 des formateurs de report I des chiffres précédents 171, 172, 17 N de l'additionneur à plusieurs chiffres I'entrée de report 8 du formateur de report 1 du premier chiffre 171 constitue l'entrée de report de l' additionneur à rlusieurs chiffres Le bus d'horloge 10
est raccordé à la sortie de l'horloge 27.
le formateur de report I (fig 1) fonctionne de
la manière suivante.
Sur un siqnal R"appliqué au bus d'horloge 10 le formateur de report 1 passe dans son état premier ou le débit du
transistor MOS 3 porte l'entrée de report 8 du forma-
teur de report I à un niveau haut transmis à la première entrée du circuit OU-NON 13 dont la sortie passe à
zéro et bloque le transistor MOS 11 Simultané-
ment, les entrées 5 et 7 des première et deuxième fonc-
tions préparatoires reçoivent leurs valeurs égales à O ou à 1 Ensuite,un signal O anoliqué au bus d'horloge 10 bloque le deuxième transistor MOS 3 et autorise le report Il
est à noter à ce propos aue, si la première fonction pré-
paratoire est égale à 1, le signal à la sortie de report 6 provient du premier inverseur 4 Or, si la première 6 - fonction préparatoire est égale à O et si la deuxième
fonction préparatoire est g 3 ale à l, le signal de report em-
prunte deux circuits: par le transistor MOS ? et par le circuit OU-NON 13 et le transistor MOS 11 Ie gain de temps qui en résulte provient du fait que le transis-
tor MLOS 11 constitue un circuit supplémentaire de re-
charge de la capacité parasite localisée à la sortie de report 6 du formateur de report 1 Or, si les première et deuxième fonctions préparatoires sont égales à 0, le formateur de report I reste dans son état initial,
L'additionneur à plusieurs chiffres doté de for-
mateurs de report I (fig 2) fonctionne de la façon suivante les entrées 181, 182 18 n, 191, 192 * 19 n
c des chiffres 171, 172 17 N de l'additionneur à plu-
sieurs chiffres reçoivent les opérandes {ai}, {bil(avec i.= 1, 2, n) I, 'horloge 27 envoie un I logique sur
le bus d'horloge 10,ce qui fait apparaître un I ini-
tial aux entrées de report 8 des formateurs de report
I de tous les chiffres 171, 172 17 N de l'addition-
neur à pls/eursa çhiffres Le premier élément OU exclu-
sif 22 fournit la somme modulo 2 des chiffres
fai b J à l'entrée 7 de la deuxièmefonction pré-
paratoire du formateur de report 1 l'élément ET 24 délivre le produit logique des chiffres des opérandes
{ai bi} (i = 1, 2, n) à l'entrée 5 de la pre-
mière fonction préparatoire du formateur de report 1.
Ensuite, sur un O logique orovenant de l'horloge 27 sur le
bus d'horloge 10, le signal de report se met à se pro-
pager à travers les formateurs de report I de chacun des chiffres 171, 172 17 N de l'additionneur à plusieurs chiffres Dans ce cas le signal à l'entrée
de report 8 du formateur de report I du premier chif-
fre 171 ne change pas, car le potentiel auquel la ca-
pacité parasite est chargée se maintient pendant l'addi-
tion Or, si l'on veut que le report vers le premier
ch-iffre 171 soit autre que 0, il faut raccorder l'ent-
-7- rée de report 8 de l'acdkiitionneur à une source de signal
active (non figurée).
Le deuxième élément OU exclusif 23 et l'inverseur 21 servent à former la somme dans chacun des chiffres 171, 172, 17 n
{Si ai ( i()c-
Si étant le chiffre de la somme, o i = 1, 2 n.
report est l'addition des opérandes dont l'un a des I dans tous les chiffres, sauf le dernier, les chiffres du second opérande étant tous à O non compris le premier Dans ce cas le report
se transmet par les premiers transistors 2 des forma-
teurs de,report 1-de la totalité des chiffres 171,
172, 17 N qui constituent un circuit RC réparti.
Pourtant dès que le signal de report atteint le seuil de conditionnement de l'élément OU-NON 13 le troisième
transistor t OS 11 formant un élément actif supplémen-
taire de ce circuit passe à la conduction De cette fa-
çon, dans la dynamique de propagation du signal de re-
port celui-ci est transmis par les transistors MOS 2 en conduction des formateurs de report I sans être pour autant amorti ce qui tient à la mise à l'état passant avec un certain retard des transistors MOS 11 des formateurs de report 1 On a ainsi deux avantages réunis: celui de transmission rapide du signal de report par le transistor MOS 2 conducteur et celui d'absenoe d'amortissement de ce
signal au cours de sa propagation.
La présente inventionyermet donc d'améliorer la ra-
pidité des additionneurs à plusieurs chiffres, des
circuits de priorité et des comparateurs.
-8 - P_ _
RIEVETDICATION
Formateur de report ( 1) comportant un transistor LMS ( 2) transmettant le signal d'une entrée de report ( 8) vers une sortie de report ( 6) du formateur de report ( 1), un transistor MOS ( 3) servant à initialiser le formateur de report ( 1) et un inverseur ( 4) destiné à produire à
la sortie de report ( 6) un signal de report du rang don-
né et gui a son entrée reliée à l'entrée ( 5) d'une pre-
mière fonction préparatoire du formateur de report ( 1), la sortie de l'inverseur ( 4) et le drain du transistor MOS ( 2) étant raccordée à la sortie de report ( 6) du formateur de report' ( 1), la grille du transistor L O OS ( 2) étant raccordée à l'entrée ( 7)d'une deuxième fonction préparatoire du formateur de report ( 1), les sources
des transistors MOS ( 2) et ( 3) étant raccordées à l'ent-
rée de report ( 8) du formateur de report ( 1), le drain
( 9) du transistor MOS ( 3) étant raccordé au bus d'ali-
mentation,et l'entrée à impulsions de l'inverseur ( 4) et la grille du transistor 1 o O S ( 3) étant raccordées au bus d'horloge ( 10), ledit formateur de report ( 1) étant c a r ac t é r i S é par le fait qu'il contient un transistor MOS ( 11) oui a sa source ( 12) raccordée au bus commun et son drain relié à celui du transistor
MOS ( 2), un circuit OU-NON ( 13) et un deuxième inver-
seur ( 14) formant un circuit de transmission du signal
de report de l'entrée de report ( 8) à la sortie de re-
port ( 6) du formateur de report ( 1), et que la première entrée du circuit OU-NON ( 13) est réunie à l'entrée de report ( 8), sa deuxième entrée étant raccordée à la
sortie ( 16) de l'inverseur ( 14) dont l'entrée est rac-
cordée à l'entrée ( 7) de la deuxième fonction prépa-
ratoire et que la sortie ( 15) du circuit OU-l TOH ( 13)
est reliée à la grille du transistor LOS ( 11).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/345,696 US4471455A (en) | 1982-02-04 | 1982-02-04 | Carry-forming unit |
| FR8202373A FR2521746A1 (fr) | 1982-02-04 | 1982-02-12 | Formateur de report |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/345,696 US4471455A (en) | 1982-02-04 | 1982-02-04 | Carry-forming unit |
| FR8202373A FR2521746A1 (fr) | 1982-02-04 | 1982-02-12 | Formateur de report |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2521746A1 true FR2521746A1 (fr) | 1983-08-19 |
| FR2521746B1 FR2521746B1 (fr) | 1984-05-25 |
Family
ID=26222748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8202373A Granted FR2521746A1 (fr) | 1982-02-04 | 1982-02-12 | Formateur de report |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4471455A (fr) |
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