FR2516674A1

FR2516674A1 - CMOS circuit for binary addition of three variables - contains N-and P-channel transistors in identical circuits dispensing with complements of the variables

Info

Publication number: FR2516674A1
Application number: FR8121654A
Authority: FR
Inventors: Claude Paul Henri Lerouge
Original assignee: Laboratoire Central de Telecommunications SA
Current assignee: Laboratoire Central de Telecommunications SA
Priority date: 1981-11-19
Filing date: 1981-11-19
Publication date: 1983-05-20

Abstract

A variable signal controls n channel transistors while a second signal controls transistors in a summing and carry forward circuit. Similarly a third signal controls other transistors in these same circuits. The same signals without their complements control p channel transistors (T1'-T4') in identical circuits. Two further transistors are controlled by the complement of the carry forward value while the secondary cells for the carry forward and sum valves are used as current limiters. The bistable effect between the impedances of the high elements in the p channel and the impedances of the low elements in the n channel allows a gate circuit to be dispensed with and allows all the transistors to be controlled by the same signals without requiring their complements.

Description

'invention e apporta a une cellule d'additionneur binaire réalisée en technologie MOS complémentaire. he invention brought to a binary adder cell made in complementary MOS technology.

es cellules d'additionneur binaire à trois entrées et deux sorties sont part ~uli2rement utilisées dans la constitution de multiplieurs et d'additionneurs à n entrées. es binary adder cells with three inputs and two outputs are part ~ uli2rement used in the constitution of multipliers and adders with n inputs.

Les expressions de la somme S A A 3 B C et de la retenue R = A.B + C(A+B) de l'addition de trois variables indépendantes A, 3 et C bénéficient d'une propriété connue qui permet d'obtenir le complément S de la somme S et le complément 3 de la retenue R en remplaçant dans les expressions de la somme S et de la retenue R les variables A, B et C par leurs compléments A, B et C.La propriété de la retenue est utilisée dans les additionneurs å plusieurs étages à retenue série possédant un nombre pair de sorties somme de façon à fournir une dernière retenue non complémentée et dans lesquels un étage donne fournit au suivant sa retenue, l'étage suivant recevant cette retenue et fournissant å l'tage qui le suit le complément de sa propre retenue et ainsi de suite alternativement. Cette technique permet de diminuer le retard de propagation de la retenue en diminuant le nombre d'inverseurs. Certains de ces additionneurs utilisent une manière originale de calculer la somme S à partir des variables indépendantes A, B et -C ainsi que de la retenue R (voir livre "De la logique câblée aux microproces- seurs" de J.M.Bernard et J. Hugon, tome 2, page 91, Editions Eyrolles). The expressions of the sum SAA 3 BC and of the reserve R = AB + C (A + B) of the addition of three independent variables A, 3 and C benefit from a known property which makes it possible to obtain the complement S of the sum S and the complement 3 of the reserve R by replacing in the expressions of the sum S and the reserve R the variables A, B and C by their complements A, B and C. The property of the reserve is used in the adders to several stages with series reserve having an even number of sum outputs so as to provide a last uncomplemented reserve and in which one stage gives provides the following with its reserve, the next stage receiving this reserve and supplying the stage which follows the complement of its own restraint and so on alternately. This technique makes it possible to reduce the delay in propagation of the reserve by reducing the number of inverters. Some of these adders use an original way of calculating the sum S from the independent variables A, B and -C as well as the carryover R (see book "From wired logic to microprocessors" by JMBernard and J. Hugon , volume 2, page 91, Editions Eyrolles).

On utilise alors l'expression suivante de la somme
S w R(A+B+C) + A.-B.C. We then use the following expression of the sum
S w R (A + B + C) + A.-BC

D'autre part, on connait le principe de la technologie MOS a transistors complémentaires dite C MOS qui permet d'obtenir de très faibles consommations de courant. Un des principes mis en oeuvre par cette technologie consiste a utiliser conjointement le circuit logique primaire choisi, réalisant la fonction logique voulue, et commandé par un certain nombre de variables logiques, et le circuit dual du circuit logique primaire. Si ce circuit dual utilisait des transistors MOS identiques à ceux du circuit primaire, il devrait être commandé par les compléments des variables logiques de commande, ce qui introduirait une série d'inverseurs supplémentaires.On utilise plutôt des transistors MOS a canal de type complémentaire à celui des transistors du circuit primaire d'où le nom de MOS tomplémentair u C MOS. Ces transistors complémentaires sont alors commandés par les mêmes variables non complémentées que le circuit primaire. e ~circuit dual est aiimencé en série avec le circuit primaire
Cependant, le fait dtintroduire ce circuit dual complique le circuit, introduit un certain nombre de croisements au niveau des commandes et accroît donc le coût du composant.On the other hand, we know the principle of MOS technology with complementary transistors called C MOS which allows to obtain very low current consumption. One of the principles implemented by this technology consists in jointly using the primary logic circuit chosen, performing the desired logic function, and controlled by a certain number of logic variables, and the dual circuit of the primary logic circuit. If this dual circuit used MOS transistors identical to those of the primary circuit, it would have to be controlled by the complements of the logic control variables, which would introduce a series of additional inverters. that of the transistors of the primary circuit, hence the name of complementary MOS u C MOS. These complementary transistors are then controlled by the same non-complemented variables as the primary circuit. e ~ dual circuit is aiimenc in series with the primary circuit
However, the fact of introducing this dual circuit complicates the circuit, introduces a certain number of crossings at the command level and therefore increases the cost of the component.

Ainsi, un objet de la présente invention est-il de réaliser une cellule d'additionneur binaire à trois entrées et deux sorties en technologie C MOS utilisant la propriété de l'addition de trois variables indépendantes, de permettre d'obtenir l'expression du complé- ment S de la somme S = A i)B3#C et du complément R de la rete- nue R = A.B + C(A+B) en remplaçant dans les exprpssions de la somme S et de la retenue R les variables A, B et C par leurs compléments A, B et C et la propriété de la technologie C MOS, d'avoir de faibles consolh mations de courant, mais sans utiliser le circuit dual lié à cette technologie.Cette cellule d'additionneur comporte une première cellule d'additionneur réalisée à partir de transistors MOS à canal n suivant des e.#ressions particulières choisies de la retenue R et de la somme S permettant d'obtenir un circuit ayant des propriétés de facilités d'implantation et de rapidité de calcul de la retenue et une deuxième cellule à transistors MOS à canal p commandée par les mêmes variables binaires que la première cellule qui, combinée à la première, simplifie l'implantation en utilisant les propriétés de symétrie de l'ensemble tout en conservant les propriétés de la première cellule qui se retrouvent alors dans la deuxième. Thus, an object of the present invention is to provide a binary adder cell with three inputs and two outputs in C MOS technology using the property of the addition of three independent variables, to make it possible to obtain the expression of the complement S of the sum S = A i) B3 # C and of the complement R of the retainer R = AB + C (A + B) by replacing in the expressions of the sum S and the retainer R the variables A, B and C by their complements A, B and C and the property of C MOS technology, to have low current consolidations, but without using the dual circuit linked to this technology. This adder cell has a first adder cell made from n-channel MOS transistors according to e. # selected particular directions of the carry R and the sum S making it possible to obtain a circuit having properties of ease of installation and speed of calculation of the reservoir and a second p-channel MOS transistor cell comma ndée by the same binary variables as the first cell which, combined with the first, simplifies the implementation by using the properties of symmetry of the whole while preserving the properties of the first cell which are then found in the second.

Cet objet est réalisé en ce que l'on utilise une deuxième cellule analogue å la première, en remplacement du circuit dual du circuit logique primaire et en utilisant la propriété citée de l'addition. This object is achieved by using a second cell analogous to the first, replacing the dual circuit of the primary logic circuit and using the cited property of addition.

Une telle cellule d'additionneur, possédant une symétrie entre le circuit utilisant des transistors MOS B canal n et le circuit utilisant des transistors MOS à canal p, est réalisée à l'aide de masques plus simples qu'une cellule utilisant le circuit dual. On obtient de plus une diminution du nombre de points de croisement. Cette cellule permet donc d'obtenir un abaissement du coût du composant par rapport à la cellule utilisant le circuit dual. Such an adder cell, having a symmetry between the circuit using N channel B MOS transistors and the circuit using p channel MOS transistors, is produced using simpler masks than a cell using the dual circuit. A reduction in the number of crossing points is also obtained. This cell therefore makes it possible to obtain a lowering of the cost of the component compared to the cell using the dual circuit.

Selon une autre caractéristique de l'invention, on utilise une première cellule connue B transistors MOS à canal n qui est la transcription des expressions logiques suivantes

According to another characteristic of the invention, a first known cell B n-channel MOS transistors is used, which is the transcription of the following logical expressions.

S = RCA+3+C) + A.B.C R=A.3+ (A+B).C où la complémentation des variables est réalisée par l'utilisation des
transistors à canal n. S = RCA + 3 + C) + ABC R = A.3 + (A + B) .C where the complementation of the variables is achieved by the use of
n channel transistors.

L'invention sera mieux comprise et d'autres caractéristiques
apparaîtront mieux à l'aide de la description ci-après et des dessins joints où - la figure 1 représente un circuit logique connu NON-OU réalisé en
technologie C MOS - la figure 2 représente un circuit logique NON-ET réalisé en techno
logie C MOS - la figure 3 représente une cellule d'additionneur connue en techno
logie MOS calculant la somme S à partir du complément R de la re
tenue ; et - la figure 4 représente la cellule d'additionneur selon l'invention
utilisant des transistors MOS à canal p et n.The invention will be better understood and other characteristics
will appear better with the aid of the description below and of the attached drawings in which - FIG. 1 represents a known NOR logic circuit produced in
C MOS technology - Figure 2 represents a NAND logic circuit made in techno
logie C MOS - figure 3 represents an adder cell known in techno
MOS logy calculating the sum S from the complement R of the re
outfit ; and - Figure 4 shows the adder cell according to the invention
using p and n channel MOS transistors.

Les figures 1 et 2 représentent respectivement un circuit NON-OU et un circuit NON-ET connus réalisés en technologie C MOS. La cellule primaire P du circuit NON-OU est constituée des transistors MOS à canal n T1, T2 et T3, en parallèle, commandés par les variables binaires E1, E2 et E3. La cellule secondaire P' est constituée des transistors MOS à canal p T'l, T'2 et T'3, en série, commandés par les mêmes variables El, E2 et E3. La cellule primaire Q du circuit NON-ET (figure 2) est constituée des transistors MOS à canal n T4, T5 et T6, en série, commandés par les variables binaires E1, E2 et E3.La cellule secondaire Q' est constituée des transistors MOS à canal p T'4, T'5 et
T'6, en parallèle, commandés par les mêmes variables binaires El, E2 et
E3.FIGS. 1 and 2 respectively represent a NOR circuit and a known NAND circuit produced in C MOS technology. The primary cell P of the NOR circuit consists of the n-channel MOS transistors T1, T2 and T3, in parallel, controlled by the binary variables E1, E2 and E3. The secondary cell P 'consists of the p-channel MOS transistors T'l, T'2 and T'3, in series, controlled by the same variables El, E2 and E3. The primary cell Q of the NAND circuit (FIG. 2) consists of the n-channel MOS transistors T4, T5 and T6, in series, controlled by the binary variables E1, E2 and E3. The secondary cell Q 'consists of the transistors P-channel MOS T'4, T'5 and
T'6, in parallel, controlled by the same binary variables El, E2 and
E3.

Si on considère les cellules primaires P et Q où Q est le circuit dual du circuit P et où les transistors ont un canal de même type, le complément SI de la sortie S1 = E1 + E2 + E3 du circuit NON-OU se déduit de la sortie S2 P E1.E2. E3 E, + E2 + E du circuit NON-ET en remplaçant dans l'expression de la sortie S2 les variables E1, E2 et
E3 par leurs compléments E1, E2 et 3. Cette propriété est identique à celle précitée de l'addition, mais est due ici à la propriété du circuit dual. La présente demande de brevet se propose d'utiliser cette pro priété de l'addition, au lieu de la propriété du circuit dual, dans une
cellule d'additionneur utilisant des transistors MOS.If we consider the primary cells P and Q where Q is the dual circuit of circuit P and where the transistors have a channel of the same type, the complement SI of the output S1 = E1 + E2 + E3 of the NOR circuit is deduced from the S2 P E1.E2 output. E3 E, + E2 + E of the NAND circuit by replacing in the expression of the output S2 the variables E1, E2 and
E3 by their complements E1, E2 and 3. This property is identical to that mentioned above of the addition, but is due here to the property of the dual circuit. The present patent application proposes to use this property of addition, instead of the property of the dual circuit, in a
adder cell using MOS transistors.

La figure 3 représente une cellule particulière d'additionneur
à trois entrées, comprenant une cellule de retenue y et une cellule somme a, constituée des transistors MOS à canal n réalisant --lne complé mentation T , T T , t a et T à T et qui est la transcrip-
R XA 4A 13 4B iC 3C tion les expressions logiques connues suivantes

Figure 3 shows a particular adder cell
with three inputs, comprising a holding cell y and a sum cell a, made up of n-channel MOS transistors realizing - a complementation T, TT, ta and T to T and which is the transcrip-
R XA 4A 13 4B iC 3C tion the following known logical expressions

R = A.B +
S = R(A+3+C) A.3.C.R = AB +
S = R (A + 3 + C) A.3.C.

Les transistors MOS T1A à t4a sont commandés par la variable binaire A, les transistors T1B à T4B sont commandés par la variable bi naire B, les transistors TIC à T 3C sont commandés par la variable binaire C et le transistor T R est commandé par le complément de la retenue. Les résistances rl et r2 sont des résistances de charge destinées à limiter le courant. VDD est la tension d'alimentation positive. The MOS transistors T1A to t4a are controlled by the binary variable A, the transistors T1B to T4B are controlled by the binary variable B, the TIC transistors at T 3C are controlled by the binary variable C and the transistor TR is controlled by the complement of restraint. The resistors rl and r2 are load resistors intended to limit the current. VDD is the positive supply voltage.

La figure 4 représente une cellule d'additionneur à trois entrées selon la présente invention. Elle est constituée d'une première cellule d'additionneur identique à celle représentée B la figure 3 et comprenant la cellule primaire de retenue y et la cellule primaire de somme a, toutes deux constituées de transistors MOS à canal n et d'une deuxième cellule semblable B la première, mais utilisant des transistors MOS à canal p. Cette deuxième cellule comprend la cellule secondaire de retenue y' et de la cellule secondaire de somme a'. Les transistors T'1A T'4A à canal 2 qui la constituent sont commandés par la même variable binaire A que les transistors TIA B T# à canal n. FIG. 4 represents an adder cell with three inputs according to the present invention. It consists of a first adder cell identical to that shown in FIG. 3 and comprising the primary retaining cell y and the primary sum cell a, both made up of n-channel MOS transistors and of a second cell. similar to the first, but using p-channel MOS transistors. This second cell comprises the secondary retaining cell y 'and the secondary sum cell a'. The channel 2 transistors T'1A T'4A which constitute it are controlled by the same binary variable A as the n channel channel TIA B T # transistors.

Les transistors B T'4B sont commandés par la même variable B que les transistors TIB à T4B. Les transistors T'lc à T' 3C sont commandés par la même variable binaire C que les transistors Tic à T3ç Les transistors T'R et TR sont tous deux commandés par le complément R de la retenue. La cellule secondaire de retenue y' est donc utilisée en remplacement de la résistance rl de limitation de courant et la cellule secondaire de somme a est utilisée en remplacement de la résistance r2.The transistors B T'4B are controlled by the same variable B as the transistors TIB to T4B. The transistors T'lc to T '3C are controlled by the same binary variable C as the transistors Tic to T3ç The transistors T'R and TR are both controlled by the complement R of the carry. The secondary retaining cell y ′ is therefore used as a replacement for the current limiting resistor rl and the secondary sum cell a is used as a replacement for the resistor r2.

L'effet de "bascule" entre les impédances des éléments hauts à canal p y' et a' et les impédances des éléments bas canal n y et a, bien connu en technologie CMOS où il est réalisé à partir du circuit dual, est donc ici réalisé en utilisant la propriété de l'addition precédenr ment décrite. Dans cette technologie C MOS, l'utilisation d'un transistor MOS à canal n commandé par une variable non complémentée est identique à l'utilisation d'une porte, ou d'un transistor MOS B canal p, commandé par la variable complémentée. Cette propriété permet de commander tous les transistors par les mêmes variables non complémentées tout en utilisant la propriété de l'addition indiquée ci-dessus. The "toggle" effect between the impedances of the high elements with channel py 'and a' and the impedances of the low elements channel ny and a, well known in CMOS technology where it is produced from the dual circuit, is therefore here realized using the property of the addition previously described. In this C MOS technology, the use of an n-channel MOS transistor controlled by a non-complemented variable is identical to the use of a gate, or a MOS transistor B channel p, controlled by the complemented variable. This property makes it possible to control all the transistors by the same non-complemented variables while using the property of the addition indicated above.

Sur la figure 4, on a relié tous les transistors :#os commandés par a même variable par un trait mixte. Il n'y a pas d'intersection entre les trois raits mixtes liant es entrées commandées par A, les entrées commandées par 3 et les entrées commandées par C, et ces traits mixtes coupent un minimum de connexions de la cellule de base. In Figure 4, we have connected all the transistors: #os controlled by the same variable by a dashed line. There is no intersection between the three mixed lines linking the inputs controlled by A, the inputs controlled by 3 and the inputs controlled by C, and these mixed lines cut a minimum of connections from the base cell.

3ien que la présente invention ait été décrite pour un schéma particulier de cellule d'additionneur, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible d'être appliquée à toute cellule d'additionneur à trois entrées ou même t tout circuit qui soit la transcription d'une fonction de plusieurs variables possédant la propriété utilisée. 3 Although the present invention has been described for a particular diagram of adder cell, it is clear that it is not limited to said example and that it is capable of being applied to any adder cell with three inputs. or even t any circuit which is the transcription of a function of several variables having the property used.

Claims

I. C cell BOS of three-input binary adder comprising a first adder cell produced from n-channel MOS transistors and providing the sum S and the carry R or their cDmplements and a second cell with complementary p-channel MOS transistors controlled by the same binary variables as the first cell, characterized in that this second cell is identical to the first cell and is arranged symmetrically with this first cell with respect to the output terminal to form a cell single connected to the power supply terminals.

2. Three-input binary binary adder cell according to claim 1, characterized in that the first n-channel transistor cell B is the transcription in logic circuit of the expressions

C = A.B + C (A + B) where each variable controls an n-channel MOS transistor.

S = + A.3.C