FR2516675A1

FR2516675A1 - BINARY ADDITION CELL WITH THREE INPUTS WITH RAPID PROPAGATION OF RETENTION

Info

Publication number: FR2516675A1
Application number: FR8121656A
Authority: FR
Inventors: Claude Paul Henri Lerouge
Original assignee: Laboratoire Central de Telecommunications SA
Current assignee: Laboratoire Central de Telecommunications SA
Priority date: 1981-11-19
Filing date: 1981-11-19
Publication date: 1983-05-20
Also published as: GB2113433A; BE895065R

Abstract

LA PRESENTE INVENTION CONCERNE UNE CELLULE D'ADDITION BINAIRE A TROIS ENTREES A PROPAGATION RAPIDE DE LA RETENUE. LA CELLULE D'ADDITION COMPRENDTHE PRESENT INVENTION RELATES TO A THREE-INPUT BINARY ADD-ON CELL WITH QUICK RETAINER PROPAGATION. THE ADDITION CELL INCLUDES

Description

L'invention se rapportea à une cellule d'addition binaire àThe invention relates to a binary addition cell

:rois entrées et à propagation rapide de la retenue. : Kings entries and rapid spread of restraint.

Ce type de cellule d'addition à trois entrées et deux sorties est utilisé dans les additionneurs à retenuie à propagation série et dans les multiplieurs asynchrones comme cellule de base Les perfor- mances des additionneurs à retenue série dépendent de la vitesse d'établissement de la retenue Sion favorise, dans chaque cellule de base, l'établissement de la retenue par rapport à l'établissement de la somme, alors on améliorera les performances de l'additionneur au niveau des vitesses de calcul Pour ce qui est des multiplieurs asynchrones, This type of three-input and two-output add-in cell is used in serial-propagated adder adders and in asynchronous multipliers as the base cell. The performance of the serial-hold adders depends on the speed of establishment of the Sion retention favors, in each base cell, the establishment of the restraint with respect to the establishment of the sum, then we will improve the performance of the adder at the speeds of calculation As regards asynchronous multipliers,

il est possible d'obtenir des structures de imltiplieur spéciales per- it is possible to obtain special structures for

mettant de réduire le nombre de temps de propagation des éléments bi- reducing the number of propagation times of

naires de somme; le temps de calcul total ne dépendra alors que du nombre de temps de propagation de la reteue dans les cellules de base, celles-ci étant supposées identiques Il sera done possible d'améliorer les performances d'un multiplieur asynchrone en favorisant, dans la cellule de base, la propagation des éléments binaires de retenue par sum of money; the total computation time will then depend only on the number of propagation times of the reteue in the base cells, which are assumed to be identical. It will thus be possible to improve the performances of an asynchronous multiplier by promoting, in the cell the propagation of binary retaining elements by

rapport aux éléments binaires de somme. compared to sum binaries.

Pour déterminer le temps de calcul d'un multiplieur, il est nécessaire de connaître les temps que mettent les diverses informations pour traverser chaque cellule de base Si A, B et C sont les trois variables d'entrée d'une cellule de base et si R ef S sont les variables de sortie, R étant la retenue de sortie et S la some de sortie, on est donc amené à définir six temps de transfert d'entrée à sortie: T R) T(BR) 'T(C-R) ainsi que T (A+S)' T(BOS), et (CS) Pour améliorer les performances de rapidité de calcul d'un multiplieur, on sait qu'il est important de rendre le temps de transfert T(C R) de retenue à retenue le plus faible possible tout en conservant des temps de transfert de retenue à somme T(C S), de somme à somme T(B S) et de somme à To determine the computation time of a multiplier, it is necessary to know the times that the various information put through each base cell If A, B and C are the three input variables of a base cell and if R ef S are the output variables, where R is the output hold and S is the output, we are therefore required to define six input-to-output transfer times: TR) T (BR) 'T (CR) and that T (A + S) 'T (BOS), and (CS) To improve the computation speed performance of a multiplier, it is known that it is important to make the transfer time T (CR) of retaining to the lowest retention possible while maintaining holdback transfer times at sum T (CS), sum at sum T (BS) and sum at

retenue T(BC) qui ne soient pas prohibitifs compte tenu des possibi- T (CO), which are not prohibitive in the light of the possibilities

lités d'amélioration de la vitesse de propagation des éléments somme par des utilisations de structures particulières ("Theory and application of digital signal processing" par Lawrence R Rabiner, Bernard Gold; PRENTICEHALL INC, I 975) La variable A étant supposée représenter les produits partiels de la multiplication du type xi Yj Y, la cellule recevant la variable binaire A X i Y représentant ces produits partiels pourra recevoir cette variable Ai dès que l'ensemble des éléments binaires {Xi} du multiplicande et l'ensemble des éléments binaires Yj} du multiplicateur auront eté mis en mémoire Les temps de transit de cette variable A, (A S) et T(A R) de produit partiel à somme et de produit partiel à retenue, pourront donc être plus élevés Improvement of the speed of propagation of summed elements by uses of particular structures (Lawrence R Rabiner, Bernard Gold, PRENTICEHALL INC, I 975) The variable A is supposed to represent the products partial multiplication of the type xi Yj Y, the cell receiving the binary variable AX i Y representing these partial products can receive this variable Ai as soon as the set of binary elements {Xi} of the multiplicand and the set of binary elements Yj} of the multiplier will have been memorized The transit times of this variable A, (AS) and T (AR) from partial product to sum and from partial product to deduction, can therefore be higher.

que les autres, du moins pour les cees de rang supérieur à un. than others, at least for cees of rank greater than one.

Ainsi, un objet de la présente invention est-il de fournx une cellule d'addition binaire à propagation rapide de la retenue, à trois variables d'entrée (A et/ou A, B et/ou B et C ou C) et deux variables de sortie (R ou R et S ou S),réalisée suivant la technique des circuits intégrés à transistors MOS, dans laquelle une entrée rapide reçoit un élément binaire de retenue (C ou C), tandis que les deux autres entrées moins rapides reçoivent chacune une des deux autres informations d'entrée (A et/ou A, B et/ou B), celles-ci étant susceptibles d'être Thus, it is an object of the present invention to provide a binary fast spread binary addition cell with three input variables (A and / or A, B and / or B and C or C) and two output variables (R or R and S or S), performed according to the technique of MOS transistor integrated circuits, in which a fast input receives a binary retaining element (C or C), while the other two inputs are slower each receive one of the other two input information (A and / or A, B and / or B), which are likely to be

reçues avant l'élément binaire de retenue. received before the bit retaining element.

Cet objet est réalisé en ce que l'intervalle de temps s'écoulant entre l'arrivée de ces deux informations d'entrée et l'arrivée de l'information de retenue d'entrée est mis à profit pour former, à This object is realized in that the time interval between the arrival of these two input information and the arrival of the input hold information is used to form, to

l'aide d'un circuit de calcul intermédiaire recevant ces deux informa- using an intermediate computing circuit receiving both of these

tions d'entrée, la variable intermédiaire M = A À B et son complément M de telle sorte qu'au moment de l'arrivée de la retenue C ou de son complément C, il ne soit nécessaire que d'effectuer les calculs du type R = A M + C M ou R = A M + C M et S = C M + C M ou S = C M + C M. L'invention sera mieux comprise et d'autres caractéristiques input variables, the intermediate variable M = A to B and its complement M such that at the moment of the arrival of the restraint C or its complement C, it is only necessary to perform the calculations of the type R = AM + CM or R = AM + CM and S = CM + CM or S = CM + C M. The invention will be better understood and other characteristics

apparaîtront à l'aide de la description ci-après et des dessins joints will appear with the following description and accompanying drawings

o: la figure 1 représente une cellule en U utilisée dans la cellule d'addition selon la présente invention; la figure 2 représente une cellule de régénération non inverseuse; la figure 3 représente une cellule de régénération inverseuse; la figure 4 représente une structure simple de multiplieur utilisant des cellules d'addition à trois entrées et deux sorties; la figure 5 représente une telle cellule d'addition; la figure 6 représente une cellule NON-ET; la figure 7 représente une cellule de calcul intermédiaire; la figure 8 représente une schématisation de cette cellule de cacul intermédiaire; la figure 9 représente une première cellule d'addition selon l'invention; la figure 10 représente une première variante de cette cellule d'addition; 166 iv 5 a figure 1 représente une deuxième variante de cette cellule d'addition la figure 2 représente une troisième variante de cette cellule d'addition; et la figure 13 représente un deuxième type de cellule d'addition selon l'invention. Sur la figure I est représenté un circuit en forme de U à deux branches I et 2 formant deux entrées, recevant les variables binaires P et Q, et une sortie, fournissant la variable binaire W La branche de gauche I est constituée d'un unique transistor MOS de transfert T' commandé par le complément Z de la variable binaire Z La branche de droite 2 est aussi constituée d'un unique transistor MOS de transfert Tw commandé par la variable binaire Z Si la variable binaire de commande Z est au niveau logique 1, Z étant au niveau logique 0, le transistor T conduit et le transistor T'W est bloqué La cellule produit alors à sa sortie une variable binaire W égale à la variable binaire d'entrée Q Inversement, si la variable Z est au niveau logique 0, son complément Z étant à l'état 1, la cellule en U produira à sa sortie une variable binaire W égale à la variable binaire d'entrée P Cette cellule en U réalise donc la fonction logique W P Z + Q Z Cependant, les résistances parasites des transistors MOS utilisés peuvent conduire, surtout dans le cas de mise en cascade d'un certain nombre de telles cellules, à des niveaux logiques qui ne soient pas suffisamment bien définis Il sera alors nécessaire d'effectuer une régénération de ces o: Figure 1 shows a U-shaped cell used in the addition cell according to the present invention; Figure 2 shows a non-inverting regeneration cell; FIG. 3 represents an inverting regeneration cell; Figure 4 shows a simple multiplier structure using three input and two output addition cells; FIG. 5 represents such an addition cell; Figure 6 shows a NAND cell; FIG. 7 represents an intermediate computing cell; FIG. 8 represents a schematization of this intermediate cell of cacul; FIG. 9 represents a first addition cell according to the invention; FIG. 10 represents a first variant of this addition cell; Fig. 2 shows a second variant of this addition cell; Fig. 2 shows a third variant of this addition cell; and FIG. 13 represents a second type of addition cell according to the invention. FIG. 1 shows a U-shaped circuit with two branches I and 2 forming two inputs, receiving the binary variables P and Q, and an output supplying the binary variable W. The left branch I consists of a single MOS transfer transistor T 'controlled by the complement Z of the binary variable Z The right branch 2 also consists of a single transfer MOS transistor Tw controlled by the binary variable Z If the binary control variable Z is at the logic level 1, Z being at logic level 0, the transistor T is conducting and the transistor T'W is off. The cell then produces at its output a binary variable W equal to the input binary variable Q Conversely, if the variable Z is at the level logic 0, its complement Z being in the state 1, the U-shaped cell will produce at its output a binary variable W equal to the input binary variable P This U-cell therefore performs the logic function WPZ + QZ However, the resistors pa MOS transistors used can lead, especially in the case of cascading a number of such cells, to logical levels that are not sufficiently well defined It will then be necessary to perform a regeneration of these cells.

niveaux logiques après un certain nombre d'étages de ces cellules. logical levels after a certain number of stages of these cells.

L'inverseur I, placé à la sortie de la cellule en U,permet d'effectuer une telle régénération des niveaux et fournit une variable logique The inverter I, placed at the output of the U-shaped cell, makes it possible to perform such level regeneration and provides a logic variable.

complémentée W dont les niveaux logiques sont bien définis. complemented W whose logical levels are well defined.

La figure 2 représente une cellule non inverseuse à deux entrées qui sera utilisée comme cellule de découplage entre ces deux entrées et la sortie Elle est constituée de deux transistors MOS Tla et T'la commandés respectivement par la variable A et par son complément A. Ces transistors sont branchés en série entre l'alimentation 3 et la masse 4 Si la variable d'entrée A est au niveau logique 1, la sortie de la cellule sera reliée à l'alimentation 3 à travers le transistor Tla rendu passant, T'l étant bloqué (A = 0), la sortie sera pratiquement au potentiel de l'alimentation et on aura Sl = 1 Si A = O (A = 1), la sortie sera alors reliée à la masse 4 à travers le transistor T'la et on aura S, = O Cette celluie r-aiise lonc la fonction logique 51 = A FIG. 2 represents a non-inverting cell with two inputs which will be used as a decoupling cell between these two inputs and the output It consists of two MOS transistors Tla and T'la controlled respectively by the variable A and by its complement A. transistors are connected in series between the power supply 3 and the ground 4 If the input variable A is at the logic level 1, the output of the cell will be connected to the power supply 3 through the transistor Tla turned on, T'l being blocked (A = 0), the output will be practically at the power supply potential and we will have Sl = 1 If A = O (A = 1), the output will then be connected to ground 4 through the transistor T'la and we will have S, = O This cell r-aiise lode the logical function 51 = A

avec une impédance d'entrée pratiquement infinie. with almost infinite input impedance.

La figure 3 représente une cellule inverseuse à deux entrées qui sera utilisée comme cellule de découplage entre ces deux entrées et i a sortie Son principe de fonctionnement est identique à celui de la cellule précédente représentée à la figure 2 Elle réalise la fonction logique 52 = A avec une impédance d'entrée pratiquement infinie Ces FIG. 3 represents a two-input inverting cell which will be used as a decoupling cell between these two inputs and the output. Its operating principle is identical to that of the preceding cell represented in FIG. 2. It carries out the logic function 52 = A with a virtually infinite input impedance These

deux cellules seront utilisées pour éviter les courants de rétrocouplage. two cells will be used to avoid feedback currents.

La cellule d'addition à trois entrées et deux sorties selon la présente invention est réalisée à partir d'un assemblage de plusieurs de ces trois cellules classiques et de constatations faites sur la table de The addition cell with three inputs and two outputs according to the present invention is made from an assembly of several of these three conventional cells and observations made on the table of

vérité d'un additionneur à trois entrées. truth of a three-way adder.

La figure 4 représente une structure connue de multiplieur o les variables de retenue, fournies par les cellules de base telles celle représentée à la figure 5, se propagent de façon "diagonale" et o les variables de somme, fournies par ces cellules, se propagent de façon "verticale" La structure choisie est une structure simple Elle n'est donnée qu'à titre d'exemple d'application et pour permettre de mieux situer les problèmes que résout l'invention Les variables X et Y. constituent les éléments binaires du multiplicande et du multiplicateur respectivement de poids i et j Les produits partiels du type Xi Y sont réalisés par des cellules NON-ET du type de celle représentée à la figure 6 o les indices i et j ont été supprimés et le resteront dans FIG. 4 represents a known multiplier structure where the retaining variables, provided by the basic cells such as that represented in FIG. 5, propagate "diagonally" and where the sum variables provided by these cells propagate. in a "vertical" way The chosen structure is a simple structure It is given only as an example of application and to better situate the problems that the invention solves The variables X and Y. constitute the binary elements the multiplicand and the multiplier respectively of weight i and j The partial products of the type Xi Y are made by NAND cells of the type of that represented in FIG. 6 where the indices i and j have been suppressed and will remain so in

les descriptions qui suivent de façon à ne pas alourdir les notations. descriptions that follow so as not to weigh down the ratings.

C'est la cellule représentée sur la figure 6 qui fournit It is the cell shown in Figure 6 that provides

une variable binaire A = X Y à la cellule d'addition à trois entrées. a binary variable A = X Y to the three-input addition cell.

C'est une fonction logique NON-ET connue réalisée en circuit MOS Elle This is a known NAND logic function performed in MOS circuit It

est constituée du transistor Tx commandé par la variable X et du tran- consists of the transistor Tx controlled by the variable X and the trans-

sistor T commandé par la variable Y. Y Le fonctionnement de la cellule d'additionneur va maintenant être expliqué en se reportant à la table de vérité de l'addition de trois variables représentée ci-dessous: sistor T controlled by the variable Y. Y The operation of the adder cell will now be explained by referring to the truth table of the addition of three variables represented below:

A B C S = A E B C R = AB + AC + CB M= A( B A B C S = A E B C R = AB + AC + CB M = A (B

0 0 0 0 0 0 = C0 0 0 0 0 0 = C

O O O I t BR=A=B; S=C 0 0 l 1 0 0 O = BR = A = B; S = C 0 0 l 1 0 0

0 1 0 1 0 I0 1 0 1 0 I

O l O l O lO l O l O l

0 1 I O I 10 1 I O I 1

i i IR=C; S=CIR = C; S = C

I O O 1 O 1 R =C SI O O 1 O 1 R = C S

I 0 I 0 1 1I 0 I 0 1 1

l 1 0 0 I O RA= -C l O O O l l i l l i iÈ O SR=CA=B;SC o l'on a introduit une nouvelle variable M = A B B, à partir des deux variables d'entrée A et 3, susceptibles d'être disponibles à l'entrée de la cellule d'addition un certain temps avant l'arrivée de la retenue C. La variable A est destinée à représenter les produits partiels du type X Yj qui seront fournis à chaque cellule dès l'instant o les Where a new variable M = ABB has been introduced from the two input variables A and 3, which can be available at the entrance of the addition cell a certain time before the arrival of the retention C. The variable A is intended to represent the partial products of the type X Yj which will be provided to each cell as soon as the

éléments binaires constituant le multiplicande {Xi} et le multipli- bits constituting the multiplicand {Xi} and multiplying

cateur {Y} auront été mis en mémoire La variable B est destinée à représenter une variable somme fournie par une des cellules d'addition traitant des éléments binaires de même poids Elle est telle que son arrivée précède celle de la retenue d'entrée qui sera fournie par une autre cellule de poids immédiatement inférieur La retenue C devra avoir un temps de transit le plus faible possible en particulier vers la sortie fournissant la retenue R. L'introduction de cette nouvelle variable M = A @ B permet de réécrire les expressions de la somme S et de la retenue R et de leurs compléments sous la forme cateur {Y} will have been stored in memory Variable B is intended to represent a sum variable provided by one of the addition cells processing bits of the same weight. It is such that its arrival precedes that of the input hold which will be provided by another cell of immediately lower weight The restraint C must have a transit time as low as possible, in particular towards the output providing the restraint R. The introduction of this new variable M = A @ B makes it possible to rewrite the expressions of the sum S and the restraint R and their complements in the form

S =C M+ C M ( 1) S =C M + C M ( 3)S = C M + C M (1) S = C M + C M (3)

IR AM + C M ( 2) + M( 4)IR AM + C M (2) + M (4)

On reconnaît en R et S des variables binaires de la forme W = P Z + Q Z que l'on peut réaliser avec des cellules en U telles celle représentée à la figure 1, dont les temps de transit sont particulièrement courts In R and S are recognized binary variables of the form W = P Z + Q Z that can be realized with U-shaped cells such as the one represented in FIG. 1, whose transit times are particularly short.

et ne dépendent que des caractéristiques des transistors utilisés. and depend only on the characteristics of the transistors used.

La figure 7 représente une cellule double de calcul inter- FIG. 7 represents a double calculating cell

médiaire de la variable M et de son complément M Ce type de cellule réalisé à partir de deux transistors MOS Tîm, T 2 m (ou T 3 m,T 4 m) fournit la variable logique FI = A e B (ou F 2 = A E B) On obtient donc la This type of cell made from two MOS transistors T m, T 2 m (or T 3 m, T 4 m) provides the logical variable FI = A e B (or F 2 =). AEB) So we get the

variable M en fournissant à la cellule de gauche constituée de tran- variable M by providing the left-hand cell

sistors Tl et T 2 m les variables binaires A et B On aura alors en sortie la variable F 1 = M On obtient la variable M en fournissant l'une des variables A ou B et le complément B ou A de l'autre On aura alors en sortie la variable F 2 = M La variable A est obtenue par un inverseur I m à partir de son complément A venant d'une cellule de produit partiel telle que celle de la figure 6 Cette cellule double de calcul 5 a été symbolisée à la figure 8 Elle fournit la variable M et son complément M et reçoit les variables A, A, B, 3; l'une parmi ces quatre n'est pas utilisée. L'ensemble des figures 8 et 9 représente une cellule d'addition du type à trois entrées, ou couples d'entrées, recevant les sistors Tl and T 2 m the binary variables A and B We will then have at the output the variable F 1 = M We obtain the variable M by providing one of the variables A or B and the complement B or A of the other On then, at the output, the variable F 2 = M The variable A is obtained by an inverter I m from its complement A coming from a partial product cell such as that of FIG. 6. This computation double cell 5 has been symbolized at Figure 8 It provides the variable M and its complement M and receives the variables A, A, B, 3; one of these four is not used. The set of FIGS. 8 and 9 represents a three input type input cell, or input pairs, receiving the

variables (A, A), (B, B),C ou C et deux sorties fournissant la re- variables (A, A), (B, B), C or C and two outputs providing the

r-; tenue R (eu son complément R) et la somme S (ou son complément S). r-; holding R (had its complement R) and the sum S (or its complement S).

*< Cette cellule est constituée d'une cellule de d 9 couplage non inver- * <This cell consists of a non-inverting coupling cell

seuse (Tla, T'l) qui fournit une variable logique A "découplée" à la branche de gauche (T 1 R) de la première cellule en U (T 1 R, T 2 R) qui reçoit d'autre part sur sa branche de droite (T 2 R) la retenue d'entrie C et qui fournit la retenue de sortie R Les transistors MOS Ti R et T 2 R constituant cette cellule en U sont commandés respectivement par le complément M' de la variable M et par cette variable M,tous deux fournis par la cellule de calcul intermédiaire 5 Cette cellule comprend de *; plus une deuxième cellule en U (T 1 s, T 2 S) recevant sur sa branche de gauche (T 2 S) la variable compl 6 ment Ee C fournie par l'inverseur 1 à partir de la retenue d'entrie C et sur sa branche de droite (T 1 s) cette retenue d'entrée C Cette cellule en U fournit donc à sa sortie la (Tla, T'l) which supplies a logical variable A "decoupled" from the left branch (T 1 R) of the first U-shaped cell (T 1 R, T 2 R) which receives on the other hand on its right hand branch (T 2 R) the entraining retainer C and which supplies the output restraint R The MOS transistors Ti R and T 2 R constituting this U-shaped cell are respectively controlled by the complement M 'of the variable M and by this variable M, both provided by the intermediate calculation cell 5 This cell comprises of *; plus a second U-shaped cell (T 1 s, T 2 S) receiving on its left-hand branch (T 2 S) the complete variable Ee C provided by the inverter 1 from the input hold C and on its right branch (T 1 s) this input restraint C This U-shaped cell thus provides at its output the

variable binaire somme S qui servira "d'entrie B" pour une cellule sui- binary variable sum S which will serve as "input B" for a cell

vante, c'est-à-dire attaquera une cellule du type calcul intermédiaire vante, that is to say, will attack a cell of the intermediate calculation type

qui nécessite des niveaux logiques d'entrée bien définis Une rdgéné- which requires well-defined logical input levels.

ration des niveaux est réalisde par la cellule inverseuse I 2 recevant ration of the levels is carried out by the inverting cell I 2 receiving

la somme S et fournissant le compliment S de cette somme. the sum S and providing the compliment S of this sum.

La figure 10 est une variante de la partie de cellule d'addition représentée à la figure 9 La première cellule en U (T'i R, T'2 R) reçoit ici le "omplément C de la retenue C sur sa branche de droite (T'2 R) et devra donc recevoir le complément A de la variable A sur sa branche de gauche lrelation ( 4)l Cette variable FIG. 10 is a variant of the addition cell portion shown in FIG. 9. The first U-shaped cell (T'i R, T'2 R) here receives the "complement C of the restraint C on its right-hand branch. (T'2 R) and will therefore have to receive the complement A of the variable A on its left-hand side relation (4) l This variable

complimentée A est fournie par la cellule de régénération inver- complimented A is provided by the reverse regeneration cell.

seuse (T 2 a, T'2 a) recevant la variable A et son complément A La deu- sse (T 2 a, T'2 a) receiving the variable A and its complement A La deu-

xième cellule en U (Tls, T 2 S) avec son inverseur de régénération I 2 est identique à celle utilisée à la figure 9 et comporte aussi un inverseur I 2 Si l'on désire conserver le complément S de la somme S à la sortie de la cellule il est ici nécessaire, puisque la variable d'entrée est C et non C, d'utiliser une cellule inverseuse 1 sur la branche de droite (Tis) commandée par la variable complimentée M au lieu de l'utiliser sur la branche de gauche (T 2 S) commandée par la variable M. Que l'on dispose de la variable d'entrée C ou de son complément, on peut donc obtenir en sortie, soit la somme S, soit son complément S suivant x th U-shaped cell (Tls, T 2 S) with its regeneration inverter I 2 is identical to that used in FIG. 9 and also comprises an inverter I 2 If it is desired to keep the complement S of the sum S at the output of the cell it is necessary here, since the input variable is C and not C, to use an inverting cell 1 on the right branch (Tis) controlled by the complimented variable M instead of using it on the branch left (T 2 S) controlled by the variable M. Whether one has the input variable C or its complement, we can thus obtain at the output, either the sum S, or its complement S following

la position de l'inverseur I 1.the position of the inverter I 1.

La cellule représentee à la figure 11 est une variante de celle représentée à la figure 9 La cellule de découplage _ ' la première cellule en U sont les mêmes, et permettent d'obtenir la retenue R. The cell shown in Figure 11 is a variant of that shown in Figure 9 The decoupling cell _ 'the first U-shaped cell are the same, and allow to obtain the retaining R.

Cependant, la variable de retenue C est ici fournie, à la première cel- However, the retention variable C is here provided, at the first

lule en U, par l'inverseur I 3, à partir du compliment C de la retenue reçue à l'entrée Disposant à la fois de C et de C, la somme S ou le complément S de cette somme sont obtenus de façon identique aux cellules lule in U, by the inverter I 3, from the compliment C of the hold received at the entry Having both C and C, the sum S or the complement S of this sum are obtained in an identical way to the cell

précédentes à partir d'une deuxième cellule en U (T 1 s, T 2 S) avec régé- from a second U-shaped cell (T 1 s, T 2 S) with reg-

nération par un inverseur I 2 Le temps de transit de retenue complé- by inverter I 2 The additional holding transit time

mentee d'entrée à retenue de sortie T(-CR) à variable M établie, est input-output mating input T (-CR) to variable M established, is

ici augmenté du temps de transit dans l'inverseur 13. here increased the transit time in the inverter 13.

La cellule représentée à la figure 12 est une variante de celle représentée à la figure 10 La cellule de découplage (T 2 a, T'2 a) et la première cellule en U sont'les mêmes et permettent d'obtenir le complément Y de la retenue; cependant, le complément C de la retenue est ici fourni par l'inverseur 13 à partir de la retenue d'entrée C. The cell shown in FIG. 12 is a variant of that represented in FIG. 10. The decoupling cell (T 2 a, T '2 a) and the first U-shaped cell are the same and make it possible to obtain the complement Y of FIG. restraint; however, the complement C of the restraint is here provided by the inverter 13 from the input restraint C.

On peut aussi obtenir la somme S ou son complément S suivant le branche- One can also obtain the sum S or its complement S according to the branch-

ment des branches de la deuxième cellule en U à l'entrée et à la sortie branches of the second U-shaped cell at the entrance and the exit

de l'inverseur I 3 Le temps de transit de retenue à retenue complé- of the inverter I 3 The holdback transit time

mentée (T(C R) est ici aussi augmenté du temps de transit dans (T (C R) is here also increased by the transit time in

l'inverseur I 3.the inverter I 3.

La figure 13 représente une cellule d'addition particuliè- Figure 13 shows a particular addition cell

rement rapide du type à trois couples d'entrées recevant les variables (A; A), (B, B) et (C, C) et deux sorties ou couples de sortie fournissant les variables (R, R) et S ou S Elle peut être considérée au niveau de la formation de la retenue de sortie (R, R) comme formée de deux cellules imbriquées telles celle de la figure Il et celle de la figure 12 Le fait de disposer à l'entrée de la retenue d'entrée C et fast type of three pairs of inputs receiving variables (A; A), (B, B) and (C, C) and two output or output couples providing variables (R, R) and S or S It can be considered at the level of the formation of the output restraint (R, R) as formed of two nested cells such as that of Figure II and that of Figure 12 The fact of having at the input of the input restraint C and

de son complément C permet d'éliminer l'inverseur 13 au niveau du cal- of its complement C makes it possible to eliminate the inverter 13 at the level of the

cul de la retenue et de la somme de sortie On a formé ici à l'aide de la deuxième cellule en U la variable W S soit W C M + C M de façon à obtenir en sortie la variable S Le transistor T 2 S commandé par la With the aid of the second U-shaped cell, the variable W S is formed W C M + C M so as to obtain the variable S at the output. The transistor T 2 S controlled by FIG.

variable M reçoit donc la retenue d'entrée C et le transistor T 1 S com- variable M thus receives input restraint C and transistor T 1 S com-

mandé par le complément M de la variable M reçoit donc le complé- the complement M of the variable M thus receives the complement

ment C de la retenue d'entrée Les temps de transit de retenue à retenue T(C _R) et T() ne dépendent alors que des caractéristiques des transistors T 2 R et T' 2 R Les temps de transit de retenue à The holding retaining transit times T (C _R) and T () then only depend on the characteristics of the transistors T 2 R and T '2 R.

T 2 R 2 R'T 2 R 2 R '

somme t(C S) et de retenue complémentée à somme (ou complément de la somme) T(c S) ne dépendent que des caractéristiques des transistors T 1 is sum t (C S) and complement complemented sum (or sum complement) T (c S) depend only on the characteristics of the transistors T i is

et T 2 S et de l'inverseur 12.and T 2 S and inverter 12.

Cependant les résistances parasites des transistors T 2 R et T'2 R de transit de la retenue peuvent conduire, au bout d'un certain nombre de cellules logiques en cascade, à des valeurs des retenues de sortie dont les niveaux logiques soient mal définis Il sera alors nécessaire de rajouter des cellules d'inverseurs 13 et 14 permettant de régénérer la retenue R et son complément R Les sorties sont alors However, the parasitic resistances of the transistors T 2 R and T'2 R of the transit of the restraint can lead, after a certain number of logical cells in cascade, to values of the output with which the logical levels are poorly defined. then it will be necessary to add cells of inverters 13 and 14 to regenerate the reservoir R and its complement R The outputs are then

croisées si on veut retrouver dans l'ordre la retenue R et son complé- crossed in order to find in the order the restraint R and its complement

ment R Une telle cellule, dans laquelle il est possible d'obtenir la somme de sortie S ou son complément S et la retenue R ou son complément R, quellesqu'aient étélesentréesfournies (la variable ou son complément), sans retarder le transit des informations par l'introduction systématique d'inverseurs,est particulièrement commode pour réaliser des multiplieurs asynchrones rapides et favoriser le transit rapide des informations Such a cell, in which it is possible to obtain the sum of the output S or its complement S and the deduction R or its complement R, whatever were provided (the variable or its complement), without delaying the transit of the information. by the systematic introduction of inverters, is particularly convenient for achieving fast asynchronous multipliers and promoting the rapid transit of information

"retenue" vers les sorties en éliminant le maximum d'inverseurs. "restrained" to the outputs by eliminating the maximum of inverters.

Bien entendu, les exemples de réalisation décrits ne sont Of course, the embodiments described are not

nullement limitatifs de l'invention. in no way limitative of the invention.

Claims

CLAIMS T Binary Fast Propagation Addition Cell with Three Input Variables (A and / or A, B and / or B and C or C) and Output Variables (R or R and S or S) ), carried out according to the technique of MOS transistor integrated circuits, in which a fast input receives a binary retaining element (C or C), while the two other slow inputs each receive one of the other two information elements. (A and / or A, B and / or B), these being capable of being received before the binary retaining element, characterized in that the time interval between the arrival of these two pieces of information and the arrival of the restraint are used to form, using an intermediate calculation circuit (5), receiving these two input information, the intermediate variable MA to B and its complement M of so that at the moment of the arrival of the restraint C or its complement C, it is only necessary that ef make the calculations of the type R = A M + C M or R = XAM + C Met S: CM = C M or S C M + CM.

2 binary addition cell according to claim 1, characterized in that the intermediate computing cell (5) developing the intermediate variable M and its complement M consists of two identical cells each comprising two MOS transistors (Tlm, T 2, T 3 m, T 4 m) whose gates are each controlled by one of the two input variables that may be present before the input retention variable C, the drain of one being connected to the gate of the other,

and whose sources are connected together and connected to the food

(3) via a load resistor (r 1; r 2) and constitute the output providing a logic function (F 1; F 2) equal to the variable M respectively for the cell receiving the uncomplemented variables. (A, B) and the variable M for the cell receiving one of the input variables (B) and the complement of the other (A) by

via an inverter (I).

m

3 binary addition cell according to one of claims 1

or 2, characterized in that the calculations of the type R = A M + C M or

R A M + C M are produced using a first U-shaped cell comprising

two transfer transistors (TIR, T 2 R, T'IR, T'2 R), the first

(Ti R; T 'IR) receiving on its input the variable A or its complement

A and being controlled by the complement M of the intermediate variable M, the second (T 2 R; T'2 R) receiving on its input the variable C or its complement C, and being controlled by the variable M,

the variable R or its complement R being then formed on their common output.

- -

I: 2516675

f

I 4 Binary addition cell according to any one of

1 to 3, characterized in that the calculations of the S = CM + CI or S = CM + CM type are carried out using a second U-shaped cell comprising two transfer transistors (T Is, T 2 S) the first one (T 1 s I 5 receiving on its input the variable C or its complement C and being t controlled by the complement M of the intermediate variable M, the second If (T 2 s) receiving on its input the complement C of the variable C or I this variable C and being controlled by the variable M, the variable S o

I its complement S being then formed on their common output.

Binary addition cell according to any one of

Claims 1 to 4, characterized in that a circuit is added

r; inverter (I 2) following the second U-shaped cell (T 1 s, T 25) for

get a perfectly defined logical level.

6 Binary addition cell according to any one of

Claims 1 to 5, characterized in that it comprises a cell

f: non-inverting decoupling (T la, T'la), supplying the "decoupled" variable A to the first transistor (T 1 R) of the first U-shaped cell, when the second transistor (T 2 R) receives the hold input C. 7 Binary addition cell according to any one of

Claims 1 to 5, characterized in that it comprises a cell

inverting decoupling (T 2 a, T'2 a), providing the variable "decoupling

plement "complemented A to the first transistor (T'i R) of the first U-shaped cell, when the second transistor (T'2 R) receives the complement C of the

Entrance retainer -

8 Binary addition cell according to any one of

Claims 1 to 7, characterized in that it comprises an invert-

seur (I 3) interposed between the inlet receiving the input restraint C, or its complement C, and the second transistor (T 2 R, T'2 R) of the first U-shaped cell (T 1 R, T 2 R; T'1 RT '2 R), and in that the second U-shaped cell (T 1 s, T 2 S) receives on its first and second transistors respectively this input variable (C or) and the complement (C or C) of this input variable, supplied at the output of this inverter (13),

or vice versa.

Binary addition cell comprising a first cell

addition device according to claim 6, comprising a detection cell

a non-inverting range and a first U-shaped cell receiving the input retentive C and providing the output retaining R, and a second adding cell according to claim 7, comprising a decoupling cell; It invertes a first U-shaped cell, receiving the complement C of the input restraint and providing the complement R of the output restraint, characterized in that it comprises a second U-shaped cell (Tis, T 25). which receives on its first branch, consisting of a first transistor (Tis) controlled by the complement M of the intermediate variable, the input hold C, or its complement C, and which receives on its second branch, constituted a second transistor (T 2 S) controlled by the intermediate variable M, the complement C of this input restraint, or this input restraint, depending on which one wishes to obtain at the output of

the inverter (I 2) output from said second U-shaped cell, the complement

S of the output sum, or this sum of output.

rr r