FR2504333A1 - - Google Patents

Abstract

L'INVENTION CONCERNE UN CIRCUIT DE CONFERENCE POUR CENTRAUX TELEPHONIQUES DE COMMUNICATION DE TYPE NUMERIQUE, COMPRENANT DES MOYENS CAPABLES DE RECHERCHER L'ECHANTILLON DE SIGNAL DE NIVEAU MAXIMAL PARMI CEUX QUI SONT EMIS, A UN INSTANT DONNE, PAR LES USAGERS PARTICIPANT A LA CONFERENCE. IL EST EGALEMENT PREVU LA PRESENCE DES MOYENS CAPABLES D'ENVOYER UN SIGNAL NUL A L'USAGER QUI A EMIS L'ECHANTILLON DE SIGNAL DE NIVEAU MAXIMAL, AINSI QUE D'ENVOYER CET ECHANTILLON DE SIGNAL DE NIVEAU MAXIMAL A TOUT LE RESTE DES USAGERS PARTICIPANT A LA CONFERENCE.

Description

La présente invention concerne un circuit de conférence pour centraux

téléphoniques de commutation de type numérique comprenant au moins un module de commutation constitué par une matrice capable d'effectuer la commutation des échantillons de signal, situés dans un nombre préalablement fixé de faisceaux PCM, sur la base des informations fournies par un organe de commande. On connait des circuits de conférence pour centraux téléphoniques qui utilisent l'algorithme de la somme Il est par exemple décrit, dans le brevet italien no 1 042 208, un circuit de conférence utilisant un tel algorithme, qui envoie à chaque usager un signal somme des signaux émis par le reste des usagers participant à la conférence Un circuit du type décrit présente l'inconvénient que le signal reçu par chaque usager est affecté d'un taux de bruit qui est fonction du nombre des usagers participant à la conférence Supposons en effet que N usagers participent à la conférence et qu'un seul

d'entre eux émet un signal vocal à un instant donné: un cir-

cuit de conférence utilisant l'algorithme précité additionne à ce signal le bruit présent sur les circuits des n-l usagers restants, ce qui fait que le signal vocal est d'autant plus

dégradé que le nombre N est plus élevé.

En outre, dans l'hypothèse o, à un instant donné, le nombre d'usagers concernés par des activités phoniques est égal à trois et o seul le signal relatif à l'un d'entre eux présente

un niveau élevé, l'utilisation de l'algorithme de la somme abou-

tit à ce que le signal émis par les deux autres usagers restants produit, sur le signal de niveau élevé, un effet comparable à celui qui est produit par des signaux parasites, avec cette conséquence que, dans certains cas, il est envoyé aux usagers un signal non intelligible Un autre inconvénient du circuit de conférence décrit ci-dessus tient au fait que les signaux numériques exprimant les échantillons des signaux parviennent au circuit de conférence sous forme comprimée ( 8 bits): eu égard au fait que la somme de tels mots numériques ne peut pas être effectuée sur les signaux comprimés, les circuits de conférence de type connu nécessitent la présence de moyens capables d'étaler ces signaux (sur 12 bits), ainsi que de les recomprimer de nouveau (sur 8 bits) après que les opérations de somme ont été exécutées ou, dans l'alternative, capables d'effectuer une linéarisation locale, selon ce qui est décrit

dans le brevet précité.

Le but de la présente invention est la réalisation d'un circuit de conférence qui ne présente pas les inconvénients

mentionnés ci-dessus, tout en utilisant des solutions particu-

lièrement simples et économiques en ce qui concerne la concep-

tion des circuits.

A cet effet, le circuit de conférence suivant l'inven-

tion utilise un algorithme qui prévoit la recherche de l'échan-

tillon de niveau maximal parmi tous ceux qu'il reçoit en entrée à un instant donné, et qui prévoit également l'envoi d'un signal nul à l'usager qui a émis l'échantillon de niveau maximal et l'envoi de cet échantillon de niveau maximal à tout le

reste des usagers participant à la conférence.

De cette manière, il est envoyé aux usagers un signal affecté d'un taux de bruit qui est uniquement celui de l'usager qui a émis l'échantillon maximal On obtient en outre le rejet automatique de signaux vocaux de niveau inférieur au niveau

maximal, ce qui évite l'envoi aux usagers de signaux non intel-

ligibles à cause de la superposition de plusieurs signaux de

bas niveau On évite enfin les opérations mentionnées d'étale-

ment ou de linéarisation, par le fait que le signal à envoyer

aux usagers est obtenu en confrontant les signaux comprimés.

Le circuit de conférence suivant l'invention comprend des premiers moyens, capables de mémoriser les échantillons de signal, relatifs aux usagers participant à la conférence, au cours d'un canal tempor ilpréalablement fixé de la trame selon laquelle sont organisés les faisceaux PCM; des seconds moyens, capables de recevoir en séquence les

échantillons mémorisés dans les premiers moyens et de recher-

cher et mémoriser l'échantillon de signal qui présente le niveau le plus élevé; des troisièmes moyens, capables d'envoyer un signal nul à l'usager qui a émis l'échantillon de signal de niveau le plus élevé, ainsi que d'envoyer cet échantillon de signal de niveau

le plus élevé à tout le reste des usagers participai à l con-

férence; des quatrièmes moyens, capables de fournir des signaux de validation des moyens précédents, en utilisant un mot numérique qui progresse suivant une cadence qui est égale à la moitié de la cadence de chiffre des faisceaux PCM

des cinquièmes moyens, capables de mémoriser un mot de com-

mande propre à valider les premiers moyens.

D'autres caractéristiques de l'invention ressortiront

de la description qui suit, relative à un exemple non limitatif

de réalisation et accompagnée des figures annexées.

La figure 1 représente le circuit de conférence réalisé

suivant l'invention.

La figure 2 représente des formes d'onde relatives à la

figure 1.

Le circuit de conférence réalisé suivant l'invention est capable de recevoir simultanément en parallèle les échantillons

de-signal relatifs aux usagers participant à la conférence.

Eu égard au fait que de tels échantillons de signal peuvent être situés dans un quelconque canal temporel d'un quelconque faisceau PCM aboutissant à la matrice de commutation, il en résulte que ces échantillons parviennent à la matrice de commutation à des instants différents et qu'en conséquence, avant de les envoyer au circuit de conférence, il faut qu'ils soient manipulés dans le but de réaliser l'alignement dont il

a été question ci-dessus.

Dans le central téléphonique numérique décrit dans la demande de brevet Français N O 8201408 du 29 1 82, l'alignement est obtenu en effectuant une opération de transposition des échantillons de signal dans le canal temporel 16 d'un nombre

préalablement fixé dé faisceaux PCM.

En effet, la matrice de commutation décrite dans cette demande de brevet est capable de commuter 256 canaux d'entrée, relatifs à 8 faisceaux PCM à 2 M bits/s, sur autant de canaux de sortie et elle présente également un nombrepréalablement fixé (par exemple quatre) d'entrées-sorties auxiliaires,

AXRX et AXTX respectivement, vers le circuit de conférence.

Etant donné que le canal temporel 16 de chaque faisceau

PCM est réservé à la transmission des informations de signalisa-

tion, lesquelles sont extraites au moment o le faisceau parvient au module de commutation, il en résulte que les canaux temporels 16 des 8 faisceaux PCM qui parviennent à la

matrice de commutation sont libres et utilisables pour effec-

tuer lesdites opérations de transposition Dans l'hypothèse o les échantillons de signal des usagers participant à la conférence sont situés dans les canaux temporels 3, 8, 19 et 27 des faisceaux PCM 2, 4, 6 et 7 respectivement, la matrice commute: l'échantillon situé dans le canal temporel 3 du faisceau PCM 2, dans le canal temporel 16 du faisceau PCM O; l'échantillon situé dans le canal temporel 8 du faisceau PCM 4, dans le canal temporel 16 du faisceau 1; l'échantillon situé dans le canal temporel 19 du faisceau PCM 6, dans le canal temporel 16 du faisceau PCM 2; l'échantillon situé dans le canal temporel 27 du faisceau

PCM 7, dans le canal temporel 16 du faisceau PCM 3.

Puis elle produit la commutation du contenu des canaux

temporels 16 des faisceaux 0,, 3 sur les sorties auxiliai-

res AXRX 0,, AXTX 3, auxquelles parviennent donc simultané-

ment les quatre échantillons de signal des usagers participant à la conférence Sur la figure 1, on peut observer qu'à ces sorties AXTX 0, AXTX 3 sont connectés autant de registres à

décalage SR 0, SR 3 faisant partie de moyens de mémoire MM.

Le chargement des mots numériques dans les registres SR est effectué à la cadence définie par une séquence d'impulsions de temporisation DCLK, dont la fréquence est égale à la fréquence

de chiffre des faisceaux PCM.

Les impulsions DCLK correspondent à la sortie d'un

circuit de porte Pl faisant partie de moyens de validation MA.

L'unité P 1 est validée par le signal qui correspond à la sortie P d'une unité de temporisation TG, active en correspondance du canal temporel 16, comme le montre le diagramme P de la figure 2. Au cours du canal temporel 16, les quatre échantillons de signal sont doncchargés dans un registre à décalage SR respectif Les moyens de validation M Areçoivent en entrée les signaux de temporisation BTAD 0,, BTAD 7, représentés en détail sur les diagrammes A à H de la figure 2, signaux qui fournissent l'indication du numéro du bit courant 0 à 256 à l'intérieur des faisceaux PCM (dans une trame d'un faisceau PCM à 2 M bits/s sont situés 32 canaux temporels et dans chaque canal temporel sont situés 8 bits, ce qui fait 256 bits dans une trame) A la sortie des moyens de mémoire MM sont raccordés les moyens de comparaison MC, lesquels sont destinés à recevoir

en séquence les quatre échantillons de signal afin de recher-

cher celui qui présente le niveau maximal.

Les moyens MC supposent la présence d'un registre RG qui est remisen l'état initial au début de la trame par une impulsion CLCN représentée sur le diagramme Q. Les moyens MA supposent en outre la présence d'une unité de décodage DC qui reçoit en entrée les signaux BTAD 5, 6, 7 et dans la première moitié de chaque temps de trame, active successivement chacune de ses quatre sorties pendant un intervalle de temps égal à la durée de quatre canaux temporels, comme le montrent les diagrammes I, L, M et N.

Les sortes de l'unité DC sont destinées à valider suc-

cessivement les registres à décalage SR 0, SR 3 pour qu'ils émettent en sortie leur propre contenu, ce qui fait que dans l'intervalle de temps défini par l'impulsion représentée sur le diagramme I, il se produit l'émission du premier échantillon

de signal de la part de l'unité SR O Cet échantillon se présen-

te en entrée au registre RG 1, ainsi que sur la première entrée d'un comparateur CM capable d'exciter sa propre sortie lorsque l'échantillon de signal présent à l'entrée du registre RG 1 est

plus grand que l'échantillon mémorisé dans ce registre.

En rappelant que l'unité RG 1 a été remise en l'état initial, il se produit l'excitation de la sortie de l'unité CM,

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qui valide un circuit de porte P 2 qui reçoit sur sa seconde entrée une séquence d'impulsions produite par l'unité TG et représentée sur le diagramme 0 L'impulsion qui correspond à la sortie de l'unité P 2 valide le registre RG 1 pour qu'il mémorise l'échantillon de signal qui est présent à son entrée

et qui était précédemment mémorisé dans SR 0.

Lorsqu'apparait, à la seconde sortie de l'unité DC, l'impulsion L, il se produit la lecture du contenu du registre SR 1, ce qui fait que le second échantillon se présente en

entrée à l'unité CM et est confronté avec le premier échantil-

lon. Dans l'hypothèse o le second échantillon présente un niveau inférieur à celui du premier échantillon, l'impulsion de la séquence O ne peut pas passer à travers P 2, puisque la sortie de l'unité CM n'est pas activée, ce qui fait que le

premier échantillon reste mémorisé dans le registre RG 1.

Lorsque la troisième sortie de l'unité DC est activée,

le registre SR 2 est activé à la lecture et le troisième échan-

tillon est comparé avec le premier Dans l'hypothèse o le

troisième échantillon dépasse le premier, il se produit l'acti-

vation de la sortie de l'unité CM et, en conséquence, le passa-

ge d'une impulsion de la séquence O à travers l'unité P 2, ce

qui fait que le registre RG 1 mémorise le troisième échantillon.

Dans l'hypothèse o le quatrième-échantillon serait inférieur au troisième, il reste mémorisé dans le registre RG 1, à la fin du canal temporel 15, le troisième échantillon qui, étant l'échantillon de signal de niveau le plus élevé, est destiné à être envoyé à tous les usagers participant à la

conférence, à l'exception de l'usager qui l'a émis.

Une telle opération est destinée à être exécutée par des moyens d'envoi MI comprenant un ensemble de circuits bistables CFF de type D, dont chacun reçoit à l'entrée de données une sortie respective de l'unité DC, tandis qu'ils reçoivent, sur leur entrée de temporisation, les impulsions qui correspondent

à la sortie d'un circuit de porte P 2.

L'unité CFF est prévue pour mémoriser celui, parmi les quatre échantillons de signal qui sont parvenus en entrée au

registre RG 1, qui a prévalu, rendant disponible en sortie, à-

la fin des comparaisor s,une configuration binaire qui présente un zéro uniquement au niveau du circuit bistable associé à

l'échantillon qui a prévalu Pour se référer à l'exemple consi-

déré ci-dessus, à la base duquel on a supposé que l'échantillon

de signal de niveau le plus élevé était le troisième, la confi-

guration binaire 1101 est disponible à la sortie de l'unité CFF. Cette configuration binaire est appliquée à l'entrée de

validation d'autant de circuits de porte P 3, P 6 qui reçoi-

vent sur la seconde entrée la sortie d'un multiplexeur MX Ce dernier reçoit à son entrée de données l'échantillon mémorisé dans l'unité RG 1 et à son entrée d'adresses les impulsions BTAD BTAD 2 qui déterminent le balayage des cellules de

l'unité RG 1, mettant en série le contenu de celle-ci.

Du fait que l'usager qui a émis l'échantillon de signal qui a prévalu est destiné à recevoir un signal nul, alors que les trois autres sont destinés à recevoir l'échantillon de signal de niveau le plus élevé, l'unité CFF invalide l'unité P 5 tout en validant les-unités P 3, P 4 et P 6 lesquelles envoient aux usagers respectifs le signal disponible à la sortie de MX par l'intermédiaire d'un registre RG 2 Ce dernier reçoit en entrée les impulsions de temporisation DCLK, ainsi que le signal de validation représenté sur le diagramme P, signal qui est

actif au niveau du canal temporel 16.

Les signaux présents à la sortie de l'unité RG 2 sont

envoyés sur les entrées auxiliaires AXRX de la matrice de com-

mutation qui assure leur commutation dans les canaux temporels

des faisceaux PCM associés aux usagers participant à la confé-

rence. Le circuit de conférence comprend en outre des moyens de commande CM, au moyen desquels l'organe préposé au contrôle

des opérations de commutation effectue par exemple l'invalida-

tion de l'un des registres à décalage lorsque le nombre des

usagers participant à la conférence est inférieur à quatre.

Cet organe de commande envoie en effet sur un bus de données ZDBS un mot de commande et émet en outre les signaux

DVSL et ZZWR, déterminant l'activation de la sortie d'un cir-

cuit de porte P 7 qui détermine l'écriture de ce mot dans un

registre RG 3.

Si le nombre des usagers participant à la conférence est égal à trois, ce mot invalide par exemple le registre SR 3, à la sortie duquel correspondra une séquence de zéros

qui ne peuvent pas modifier le résultat des comparaisons effec-

tuées-précédemment par l'unité CM.

ô 44333

Claims (5)

REVENDICATIONS

1 Circuit de conférence pour centraux téléphoniques de commutation de type numérique comprenant au moins un module de commutation constitué par une matrice capable d'effectuer la commutation des échantillons de signal, situés dans un nombre préalablement fixé de faisceaux PCM, sur la base d'in- formation fournies par un organe de commande, caractérisé en ce qu'il comprend en combinaison les éléments caractéristiques suivants:

des premiers moyens (MM) capables de mémoriser les échantil-

lons de signal, relatifs à N usagers particpant à la conférence, au cours d'un canal temporel préalablement fixé de la trame suivant laquelle sont organisés les faisceaux PCM; des seconds moyens (MC) capables de recevoir en séquence les échantillons de signal mémorisés dans les premiers moyens et de rechercher et mémoriser celui qui présente le niveau le plus élevé; des troisièmes moyens (MI) capables d'envoyer un signal nul à l'usager qui a émis l'échantillon de signal de niveau le plus élevé, ainsi que d'envoyer l'échantillon de signal mémorisé

dans les seconds moyens (MC) à tout le reste des usagers parti-

cipant à la conférence; des quatrièmes moyens (MA) capables de fournir des signaux de validation aux moyens précédents (MM, MC, MI) en utilisant un mot numérique qui progresse suivant une cadence qui est la moitié de la cadence de chiffre des faisceaux PCM; des cinquièmes moyens (CM) capables de mémoriser un mot de commande, émis par l'organe de commande du module de commutation, prévu

pour valider les premiers moyens (MM).

2 Circuit de conférence selon la revendication 1, caractérisé en ce que lesdits premiers moyens (MM) et lesdits troisièmes moyens (MI) sont respectivement capables de recevoir et d'émettre les échantillons de signal, relatifs aux usagers participant à la conférence, au cours du canal temporel portant la signalisation des faisceaux PCM aboutissant à la matrice de commutation, et en ce que cette matrice de commutation est

capable d'effectuer une opération de transposition des échan-

tillons de signal, du canal temporel affecté à l'usager au canal temporel de signalisation d'un faisceau PCM respectif et vice-versa. 3 Circuit selon la revendication 1 ou 2, caractérisé

en ce que lesdits quatrièmes moyens (MA) comprennent en combi-

naison les éléments caractéristiques suivants: une unité de décodage (DC) présentant N sorties dont chacune est active successivement au cours de la première moitié de la trame des faisceaux PCM;

une unité de temporisation (YG) capable de produire un pre-

mier signal ( 0) présentant une impulsion en coïncidence avec

chaque activation des sorties de l'unité de décodage (DC), ain-

si qu'un second signal (P) actif au cours du canal temporel de signalisation des faisceaux PCM; une première unité de produit logique (P 1), à la première entrée de laquelle est appliqué le second signal (P) et à la seconde entrée de laquelle est appliqué un troisième signal (DCLK) dont la fréquence est égale à la fréquence de chiffre

des faisceaux PCM.

4 Circuit selon la revendication 1, caractérisé en ce que lesdits premiers moyens (MM) comprennent N registres à décalage (SR 0, SR 3) capables de mémoriser les échantillons de signal lorsqu'ils correspondent à des impulsions à la sortie de la première unité de produit logique (P 1) , capables en outre d'émettre en parallèle leur contenu lorsqu'une sortie

respectivement de l'unité de décodage (DC) est active, et capa-

bles également d'émettre une séquence de zéros en réponse à un état prédéterminé d'une sortie respective desdits cinquièmes

moyens (CM).

il Circuit selon la revendication 1, caractérisé en ce que lesdits seconds moyens (MC) comprennent: un premier registre (RG 1) qui regoit, à l'entrée de remise en l'état initial, -un quatrième signal (CLCN) actif au début de chaque trame des faisceaux PCM, ce registre étant capable de mémoriser l'échantillon de signal présent à son entrée lorsqu'il reçoit une commande de chargement; un comparateur (CM) capable d'éInattre en sortie une impul N i on

lorsque le niveau de l'échant illon présent à ?Iientrée du -

premier registre (RG 1)dépasse le niveau de 'éhanti llon présent à la sortie du même registre (RG 1 >; un second circuit de porte (P 2), dont la première entrée est raccordée à la sortie du comparateur (CM), dont la seconde entrée reçoit ledit premier signal ( 0) produit par l'unité de temporisation (TG) et à la sortie duquel correspond ladite

commande de chargement pour le premier registre (RG 1).

6 Circuit selon la revendication 1, caractérisé en ce que lesuits troisièmes moyens (MI) comprennent en combinaison les éléments caractéristiques suivants un ensemble de N circuits bistables(CFF) de type D, dont l'entrée de données est raccordée à une sortie respective de l'unité de décodage et dont les entrées de temporisation sont raccordées à la sortie de la seconde unité de produit logique (P 2)

un multiplexeur (MX) capable de mettre en série la configura-

tion binaire mémorisée dans le premier registre (RG 1); un ensemble de N circuits de porte (P 3, P 6), dont une entrée est raccordée à la sortie du multiplexeur (MX), tandis que l'autre entrée est raccordée à une sortie respective de l'ensemble de circuits bistables (CFF); un second registre (RG 2) présentant N cellules de mémoire, capable d'émettre sur N sorties les bits présents à la sortie d'un circuit de porte respectif dudit ensemble (P 3,1 P 6), au rythme défini par ledit troisième signal (CDLK) lorsque le

second signal (P) est actif.

7 Circuit selon la revendication 1, caractérisé en ce que lesdits cinquièmes moyens (CM) comprennent un troisième registre (RG 3), présentant N cellules de mémoire, capable d'écrire la configuration binaire présente à son entrée lorsqu'est active la sortie d'un troisième circuit de porte (P 7) à l'entrée duquel sont appliques des signaux (DVSL, ZZWR)

émis par ledit organe de commande du module de commutation.