CA1122733A - Procede et dispositif de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type different - Google Patents
Procede et dispositif de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type differentInfo
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Abstract
L'invention concerne un procédé et un dispositif de conversion d'une jonction temporelle entrante à v voies en une jonction temporelle sortante à vs voies (avec vs > ve). Le dispositif selon l'invention comporte un circuit pour mémoriser les éléments binaires de chaque trame entrante, un circuit pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement vs - ve voies sortantes libres parmi les ve voies sortantes occupées pendant des périodes d'interdiction de lecture et un circuit pour émettre à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi. Ce dispositif est utilisable dans les centraux téléphoniques MIC.
Description
~ ~12Z~33 La présente invention concerne un procédé et un dispositif de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type différent, ces deux jonctions comportant des informations de synchronisation, des informations de parole et des informations de signalisation, la jonction entrante étant constituée par des trames entrantes reçues à la fréquence F, comportant chacune ve voies entrantes - affectées à la parole, soit ne éléments binaires entrants reçus à la fréquence fe la jonction sortante étant constituée par des trames sortantes émises à la fréquence F, comportant chacune VS voies sortantes dont Vs voies sortantes affectées à la parole, soit ns éléments binaires sortants émis à la fréquence f (avec ns ~ne~ fs~ fe et fs no P e Un tel dispositif trouve des applications importantes dans le domaine de la téléphonie. Il permet en particulier de raccorder des jonctions temporelles à 24 voies à un central de commutation temporelle destiné a commuter des jonctions temporelles à 30 voies.
En effet, comme l'indique le document du CCITT intitulé
"Principales caractéristiques des équipements de multiplexage primaires" (Avis G.731) Genève, 1972), il existe actuellement deux types d'équipements de multiplexage MIC primaires, l'un fonctionnant à 2048 kbit/s et fournissant des jonctions ^~ temporelles à 32 voieq dont 30 voies affectées à la parole, soit 256 éléments binaires par trame, l'autre fonction-nant à 1544 kbit/s et fournissant des jonctions temporelles ` à 24 voies affectées à la parole, soit 193 éléments binaires ; par trame, la fréquence de trame étant égale à 8 kHz dans les deux cas~ Ce document décrit en outre la répartition des informations de synchronisation, des informations de parole et des informations de signalisation dans les deux types de jonc-tions.
- ~
l~Z;~733 Selon une caractéristique de l'invention, le procédé
de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type différent, ces deux jonction~
comportant des informations de synchronisation, des informa-tions de parole et des informations de signalisation, la jonc-tion entrante étant constituée par des trames entrances recues à la fréquence F, comportant chacune ve voies entrantes affec-t~es a la parole, soit ne éléments binaires recus à la fréqunce fe la jonction sortante étant constituée par des trames sortantes émises à la fréquence F, comportant chacune VS voies sortantes dont Vs voies sortantes affectées à la parole, soit ns éléments blnaires sortants émis à la fréquence fs (avec ns ~ne~ fs~ fe et fs non multiple de fe) est tel que la conversion des informations de parole consiste à : .
- mémoriser les éléments binaires de chaque trame entrante;
- lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement VS ~ Ve voies sortantes libres parmi i 20 les ve voies sortantes occupées pendant des périodes d'inter-diction de lecture, - émettre à la fr~quence fs ies éléments binaires lus à la fréquence intermédiaire fi.
Selon une autre caractéristique de l'invention, le dispositif de conversion comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires m~morisés, à une fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture ; correspondant à ve voies sortantes occupees et répartir régu-lièrement VS ~ Ve voies sortantes libres parmi les ve voies sortantes occupées pendant des périodes d'interdiction de l~c-ture, et des moyens pour émettre, à la fréquence f3, les . . .
.
.i:
- ~227~3 éléments binaires lus à la fréquence intermédiaire fio Les objets et caractéristiques de la présente inven-tion apparaîtront plus clairement ~ la lecture de la descrip-tion suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dan~ les-quelsO
- la figure 1 présente un schéma synoptique du dispositif de conversion selon l'invention, - les figures 2 et 3 présentent un schéma de réalisation du dispositif de conversion selon l'invention, - la figure 4 présente un diagramme temps des signaux définis .'-aux figures 2 et 3.
Sur la figure 1, on voit que le dispositif de conver-sion selon l'invention comporte une mémoire de jonction 1 et un circuit d'adressage-écriture 2 de la mémoire de jonction ,~ pour mémoriser les informations entrantes IFE provenant de la jonction temporelle entrante JE, un circuit d'adressage-lecture 3 de la mémoire de jonction pour lire les informations mémori-sées, à une fréquence intermédiaire fi, pendant des périodes ; 20 d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement VS ~ Ve voies sortantes libres parmi les ve voies sortantes occupées pendant des pério-des d'interdiction de lecture, et un circuit d'émission 4 pour émettre à la fréquence fs les informations lues à la fréquence ' intermédiaire fi. Le circuit d'émission 4 fournit les informa-` tions sortantes IFS constituant la jonction temporelle sortante JS alors que la mémoire de jonction 1 fournit des informations intermédiaire~ IFI constituant une jonction temporelle intermé-diaire JI. Il est prévu un sélecteur d'adresses 5 entre adresse-écriture et adresse-lecture pour fournir le,signal d'adresse de la mémoire de jonction 1 et un circuit d'interdiction de lecture et d'écriture à la même adresse 6. Il est prévu ~,~.Z2733 également un circuit de transcodage de la jonction entrante et de récupération du signal d'horloge distante permettant d'obtenir les informations entrantes IFE (codées en binaire) et un signal d'horloge distante HD de fréquence fe à partir de la jonction entrante JE (codée en code bipolaire).
Le circuit d'adressage-écriture 2 est activé par le signal d'horloge distante HD. La remise à zéro du circuit d'adressage-écriture 2 est commandée par un signal de synchro-nisation SY constitué par le signal de sortie d'un circuit 7' de synchronisation de la jonction entrante dont les signaux d'entrée sont constitués par les informations entrantes IFE
et par le signal d'horloge distante HD.
Dans le cas correspondant aux figures 2, 3 et 4, les informations de synchronisation de la jonction entrante occupent la dernière position d'élément binaire d'une trame sur deux et l'élément binaire de synchronisation est complémenté
à chaque double-trame. Dans ce cas le circuit 7' de synchro-nisation de la jonction entrante fournissant le signal SY
comporte des moyens pour mémoriser les éléments binaires de chaque double-trame entrante, des moyens pour comparer chaque élément binalre d'une double-trame entrante avec l'élément ' binaire de même rang de la double-trame entrante mémorisée précédemment, des moyens pour repérer chaque double-trame entrante comportant un seul élément binaire de rang fixe ayant été complémenté à chaque double-trame entrante, et des moyens pour repérer ce rang et fournir le signal de synchronisation SYr Le signal de synchronisation SY présente alors une impulsion à la réception de chaque élément binaire de synchronisation.
Les circuits 7 et 7' ne constituent pas l'objet de la présente invention et ne seront donc pas décrits de façon plus détaillée.
Le circuit d'adressage-lecture 3 est commandé par un signal d'horloge locale HLl 5 de fréquence fe~ par un signal l~Z2733 d'horloge locale HL3 de fréquence 2fe, par un signal d'horloge locale HL2 de fréquence fs, par un signal d'horloge locale HL8 de fréquence F et par le signal de sortie ST du circuit d'inter-diction de lecture et d'écriture à la même adresse 6. Le circuit d'adressage-écriture 2 et le circuit d'adressage-lecture 3 fournissent au sélecteur d'adresse 5 respectivement un signal d'adresse-écriture AE et un signal d'adresse-lecture AL. Le sélecteur d'adresse 5 fournit le signal d'adresse A de la mémoire de jonction.
Les figures 2, 3 et 4 sont faites dans le cas fe =
1,544 MHz fs = 2,048 MHz F = 8 kHz ve = 24 VS = 32 Vs = 30 ne =
193 ns = 256. Pour plus de clarté, la figure 4 illustre seule-ment la fraction d'une double-trame entrante comportant les éléments binaires 383 à 385 et la fraction de la double-trame entrante suivante comportant les éléments binaires 0 à 15. Pour une meilleure compréhension de.l'invention, les figures 2 et 3 seront décrites en se référant à la figure 4 pour en expli-quer le fonctionnement. Des éléments identiques sur les figures ` 1, 2 et 3 portent des références identiques.
.~ 20 . La figure 2 montre la mémoire de jonction 1, le circuit d'adressage-écriture 2, le circuit d'émission 4 et le ~: sélecteur d'adresse 5. La mémoire de jonction 1 est une mémoire de 1024 mots de un élément binaire, adressée au moyen de neuf éléments binaires Ao à A8. La mémoire de jonction 1 .~ est apte à stocker les éléments binaires de deux trames entrantes successives TRo et TRl. Le circuit d'adressage-écriture 2 adresse la mémoire de jonction 1 de manière que ces éléments binaires (désignés par l'abréviation eb) soient stockés dans l'ordre suivant :
1~2~733 Adresse-écriture Information stockée de la mémoire dans la m~moire de jonction de jonction 0 ebO ~ TRo ] ebl - TRo ~ . I
I I
1 l 192 ebl92 T 0 l .
.
256 ebl93 - TRl 257 ebl94 Rl ~ l :., , 20 I l , . ' I l 449 . I -:
~ . J ,,:
.'.' . l . 1023 X
Le symbole X signifie qu'aucune information n'est stockée à l'adresse correspondante.
Le circuit d'adressage-écriture 2 comporte un compteur d'adressage-écriture constitué par un compteur 8 à huit éléments binaires, par une bascule d'adressage-écriture 9 du typo "JK"
.
~lZ2733 et par un circuit d'initialisation du compteur d'adressage- -~
écriture constitué par sept inverseurs 10, 11, 12, 13, 14, 15, 16, par une porte "ET" 17, par une bascule 18 du type "JK", et par une porte "NON-OU",l9. Le compteur 8 et la bascule 9 sont activés par le signal d'horloge distante HD de fréquence fe montré à la figure 4. Le compteur 8 fournit les éléments binaires AEo à AE7 , la sortie Q de la bascule 9 fournit l'élément binaire de poids fort AE8. Le signal de remise à
zéro du compteur 8 est le signal RZE de sortie de la porte "NON-OU" 19. Le signal RZE est montré à la figure 4, Les . entrées J et K de la bascule 9 re,coivent le signal E192 de sortie de la porte "ET" 17. La porte "ET" 17 est une porte "ET" à huit entrées dont deux reçoivent les éléments binaires AE6 et AE7, et les six autres re,coivent les éléments binaires AEo à AE5 inversés au moyen des inverseurs 10 à 15. La bascule 18 a son entrée J reliée à la sortie de la porte 17, son entrée K reliée à la sortie de la porte 17 par l'intermédiaire de 1'inverseur 16 et est activée par un signal EMJ de sélection d'adresse fourni par un dispositif 20. Par ailleurs le signal EMJ est utilisé pour valider l'écriture de la mémoire de jonction 1 et pour commander le sélecteur d'adresse 5. La porte "NON-OU" 19 reçoit le signal de synchronisation SY et le signal disponible sur la sortie Q de la bascule 18.
Le dispositif 20 fournissant le signal de sélection d'adresse EMJ comporte une porte "NON-ET" 51 qui fournit le signal EMJ et qui a une entrée reliée à la sortie d'une porte "NON-ET" 52 et une entrée reliée à la sortie d'une porte "NON-ET" 53. La porte "NON-ET" 53 a une entrée reliée à la sortie d'une porte "NON-OU" 54 entre d'une part le signal HLl 5 inversé au moyen d'un inverseur 55 et d'autre part le signal de sortie ECR d'une porte "NON-ET" 56. La porte "NON-ET" 56 re,coit d'une part le signal HL3 Rl qui est le signal d'horloge . , : 1~2%733 locale HL3 retardé du temps d'accès-adresse de la mémoire de jonction au moyen d'une ligne à retard 57, d'autre part le signal HL3 R2 inversé au moyen d'un inverseur 58, le signal HL3 R2 étant obtenu à partir du signal HL3 en retardant celui-ci d'un temps égal au temps d'accès-lecture de la mémoire de jonction. La porte "NON-ET" 53 a une autre entrée reliée à
la sortie Q d'une bascule 60 du type "D". La bascule 60 a son entrée D reliée à la sortie A d'une bascule 62 du type "D"
et est activée par le signal AE2. La bascule 62 a son entr~e D reliée à la sortie Q d'une bascule 63 du type "JK" et est activée par le signal AE2. La bascule 63 reçoit sur son entrée J le signal d'horloge locale HLl 5 et sur son entrée K le signal d'horloge locale HLl 5 inversé au moyen d'un inverseur 64. La bascule 63 est activée par le signal HL3 R3 qui est le signal HL3 retardé de la largeur d'impulsion du signal de validation d'écriture de la mémoire de jonction au moyen d'une ligne à
retard 65. La porte "NON-ET" 52 a une entrée reliée à la sortie Q de la bascule 60 et une entrée reliée à la sortie d'une porte "NON-OU" 66 entre le signal HLl 5 et le signal ECR de sortie de la porte "NON-ET" 56.
Le circuit d'émission 4 comporte une première bascule du type "D" 48 dont l'entrée D reçoit les informations inter-médiaires IFI constituant la jonction intermédiaire JI, activée par le signal I~CLR qui est le signal INCL (visible sur la figure 4) retardé du temps d'accès-lecture de la mémoire de jonction au moyen d'une ligne à retard 49. Le circuit d'émission 4 comporte une deuxième bascule du type "D" 50 dont l'entrée D
recoit des informations intermédiaires IFI' constituant la jonction intermédiaire JI' fournie par la sortie Q de la première bascule 48, activée par l'horloge locale HL2. Les informations sortantes IFS disponibles sur la sortie de la deuximème bascule 50 constituent la jonction sortante JS.
Le sélecteur d'adresses 5 est un multiplexeur ~ dix-~12Z733 -huit entrées constituées d'une part par les signaux AEo à AE8 formant le signal d'adresse-écriture AE, d'autre part par les signaux ALo à AL8 formant le signal d'adresse-lecture AL. Ce multiplexeur est commandé par le signal EMJ de sélection adresse.
Soit CPE la variable décimale correspondant à la variable binaire formée par les éléments binaires AEo à AE8.
Le circuit d'initialisation du compteur d'adressage-écriture est tel que le signal Elg2 est actif pour la valeur CPE = 192 et est tel que le signal RZE est actif pour les valeurs CPE = 192 et CPE = 385. Comme le montre la figure 4, la variable CPE varie de 0 à 192 puis de 256 à 448 au rythme de l'horloge distante HD, ce qui permet de stocker les informa-tions dans la mémoire de jonction selon le tableau précédent.
La figure 3 montre le circuit d'adressage-lecture 3 et le circuit 6 d'interdiction de lecture et d'écriture à la même adresse. Le circuit d'adressage-lecture 3 comporte première-ment un compteur 21 à neuf éléments binaires (29 = 2 x 256), deuxièmement un compteur d'adressage-lecture constitué par un compteur 22 à huit éléments binaires et par une bascule d'adresse-lecture 23 du type "JK", troisièmement un circuit d'horloge 24 du compteur d'adressage-lecture constitué par un circuit 25 de décodage des valeurs 0, 5, 10, 15, 16, 21, 26 et 31 du compteur 21, par trois portes "NON-ET" 26, 27, 28, par une porte "NON-OU" 29 et par un inverseur 30. Le circuit d'adressage-lecture 3 comporte également un circuit d'initiali-sation du compteur d'adressage-lecture constitué par un circuit 31 de remise à zéro du compteur 22 et un circuit 32 d'inversion de l'élément binaire de poids fort du compteur d'adressage-lecture. Le compteur 21 est un compteur à neuf éléments binai-res activé par l'horloge locale HL2 et remis à zéro par lesignal RZLl de sortie de la porte "NON-ET" 27 qui recoit le signal HL8 et le signal HL3 inversé au moyen de l'inverseur 30.
_ _ 9 _ L;2Z~33 Soient QO à Q8 les éléments binaires de sortie du compteur 21, Q0 désignant l'élément binaire de poids faible et Q8 l'él~ment binaire de poids fort. Soit CPLl la variable décimale corres-pondant à la variable binaire formée par les éléments binaires Q0 à Q8 Comme le montre la figure 4, le compteur 21 compte~
au rythme de 1'horloge locale HL2, de la valeur CPLl = O à la valeur CPLl = 511 et est remis ~ zéro par les impulsions de l'horloge locale HL8. Le compteur 22 est un compteur à huit éléments binaires activé par le signal INCL fourni par la porte "NON-ET" 28 et remis à zéro par le signal RZL2 fourni par le circuit de remise à zéro 31. La porte "NON-ET" 28 re~coit d'une part le signal RZLl, d'autre part le signal de sortie de la porte "NON-ET" 26. La porte "NON-ET" 26 reçoit d'une part le signal d'autorisation de lecture de la mémoire de jonction AUTL fourni par le circuit de décodage 25, d'autre part le signal HI de sortie de la porte "NON-OU" 29 entre les signaux QO et HL3. Le signal HI constitue le signal de fréquence intermédiaire fi. Le circuit de remise à zéro 31 comporte une porte "NON-ET" 32 à sept entrées qui fournit le signal RZL2. Une première entrée de la porte "NON-ET" 32 reçoit le signal HI de fréquence intermédiaire fi. Une deuxième entrée de la porte "NON-ET" 32 reçoit le signal de sortie d'une porte "NON-OU" 33 entre les éléments binaires Q3 et Q6 Une troisième entrée de la porte "NON-ET" 32 reçoit le signal de sortie d'une porte "NON-OU" 34 entre les éléments binaires Ql et Q2 Une quatrième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q5 inversé au moyen d'un inverseur 35. Une cinquième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q7 inversé au moyen d'un inverseur 36. Une sixième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q4.
Une septième entrée de la porte "NON-ET" 32 reçoit le signal d'horloge locale HLl 5.
. _ . .
Le circuit de décodage 25 comporte une porte "OU"
37 à quatre entrées qui fournit le signal AUTL. Une première entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 38 entre l'élément binaire Q6 et l'élément binaire Q4 inversé au moyen d'un inverseur 39. Une deuxième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 40 entre l'élément binaire Q4 et l'élément bina.ire Q6 inversé au moyen d'un inverseur 41. Une troisième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 42 entre l'élément binaire Q3 et l'élément binaire Q5 inversé au moyen d'un inverseur 43. Une quatrième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET"
44 entre l'élément binaire Q5 et l'élément binaire Q3 inversé
au moyen d'un inverseur 45.
Le circuit d'inversion 32 de l'élément binaire de poids fort du compteur d'adressage-lecture comporte une porte "NON-OU" 46 dont une entrée reçoit le signal de saut de trame ST présentant une impulsion lorsque le circuit 6 d'interdiction de lecture et d'écriture à la même adresse détecte une identité
entre l'adresse de lecture et l'adresse d'écriture de la mémoire de jonction. Une deuxième entrée de la porte "NON-OU" 46 reçoit le signal de sortie d'une porte "OU-Exclusif" 47 entre le signal RZL2 et un signal ANUL fourni par le circuit 6 d'interdiction de lecture et d'écriture à la même adresse.
Le signal ANVL est actif soit lorsque le signal RZE
est actif, soit lorsque le signal RZL2 est actif, soit lorsqu'il y a identité entre les éléments binaires de poids fort d'écri-ture et de lecture AE8 et AL8.
De plus, pour permettre l'inversion de l'élément binaire de poids fort AL8, les entrées J et K de la bascule 23 sont mises à la valeur binaire "un". L'inversion de l'élément binaire de poids fort AL8 entraine le passage de la lecture 112Z'~33 de la trame TRo à la lecture de la trame TRl ou inversement.
Le circuit 6 d'interdiction de lecture et d'écriture à la même adresse de la mémoire de jonction comporte première-ment un comparateur 67 des adresses de lecture et d'écriture constitué par deux comparateurs à quatre éléments binaires 68 et 69, par deux inverseurs 68' et 69', par une porte "OU-Exclusif" 70 et par une porte "NON-OU" 71, deuxièmement un circuit 72 pour fournir le signal de saut de trame ST présentant une impulsion en cas d'égalité ent~e adresses de lecture et d'écriture détectée par le comparateur 67. La porte "NON-OU"
71 est une porte à trois entrées dont une première entrée reçoit le signal de sortie du comparateur 68 inversé au moyen de l'inverseur 68', dont une deuxième entrée reçoit le signal de sortie du comparateur 69 inversé au moyen de l'inverseur 69', dont une troisième entrée reçoit le signal de sortie de la porte "OU-Exclusif" 70.
Le comparateur 68 compare les signaux AEo à AE3 aux signaux ALo à AL3. Le comparateur 69 compare les signaux AE4 à AE7 aux signaux AL4 à AL7. Les entrées de la porte "OU-Exclusif" 70 sont constituées par les signaux AE8 et AL8.
Le circuit 72 comporte une bascule du type "D" 73 dont l'entrée D est reliée à la sortie de la porte "NON-OU"
71, activée par le signal HL3 RI inversé au moyen d'un inverseur 73. Le circuit 72 comporte également une porte "NON-ET" 74 entre le signal fourni par la sortie Q de la bascule 73 et le signal HL3 inversé au moyen d'un inverseur 75. Le circuit 72 comporte enfin une porte "NON-OU" 76 entre le signal de sortie de la porte "NON-ET" 74 et le signal RZL2. C'est la porte "NON-OU" 76 qui fournit le signal ST. De plus le circuit 6 comporte une bascule du type "D" 77 et une porte "OU" 78 pour fournir le signal ANUL nécessaire au circuit d'inversion de l'élément binaire de poids fort de lecture 32. L'entrée D
~22733 de la bascule 76 re~oit le signal de sortie de la porte"OU-Exclusif" 70. La bascule 77 est activée par le signal d'horloge locale HL3. La porte "OU" 78 reçoit sur une première entrée le signal disponible sur la sortie Q de la bascule 77, sur une deuxième entrée le signal RZE et sur une troisième entrée le signal RZL2. La porte "OU" 78 fournit le signal ANUL.
Soit CPL2 la variable décimale correspondant à la variable binaire formee par les éléments bina.ires ALo à AL8.
Comme le montre la figure 4, la variable CPL2 varie, au rythme de l'horloge INCL, de la valeur 0 à la valeur 192, puis de la valeur 192 à la valeur 385, ce qui permet de lire, au rythme de l'horloge INCL, les informations de la mémoire de jonction dans l'ordre dans lequel elles ont été écrites.
Pour chaque trame sortante, l'horloge I~CL permet donc de lire les éléments binaires mémorisés, à la fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture (AUTL = 1 sur la figure 4), correspondant à 24 voies sortantes occupées, et de répartir les 8 voies sortantes libres selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante pendant des périodes d'interdiction de lecture (AUTL = 0 sur la figure 4). On obtient ainsi à la sortie de la mémoire de jonction 1 des informations intermédiaires IFI ayant l'allure montrée à la figure 4. Sur la figure 4, on voit également que, alors que les informations intermédiaires IFI forment un signal discontinu, les informat.ions intermédiaires IFI' forment un signal continu et de plus retardé par rapport à IFI d'un temps égal au temps d'accès-lecture de la mémoire de jonction. De plus, on voit sur la figure 4 que les informations sortantes IFS
diffèrent des informations intermediaires IFI' en ce que la fréquence de succession des éléments binaires sortants est égale à la fréquence du signal HL2, c'est-à-dire à 2 MHz.
Bien que les principes de la présente invention aient ~2Z733 été décrits ci-dessus en relation avec un exemple particulier de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention.
En effet, comme l'indique le document du CCITT intitulé
"Principales caractéristiques des équipements de multiplexage primaires" (Avis G.731) Genève, 1972), il existe actuellement deux types d'équipements de multiplexage MIC primaires, l'un fonctionnant à 2048 kbit/s et fournissant des jonctions ^~ temporelles à 32 voieq dont 30 voies affectées à la parole, soit 256 éléments binaires par trame, l'autre fonction-nant à 1544 kbit/s et fournissant des jonctions temporelles ` à 24 voies affectées à la parole, soit 193 éléments binaires ; par trame, la fréquence de trame étant égale à 8 kHz dans les deux cas~ Ce document décrit en outre la répartition des informations de synchronisation, des informations de parole et des informations de signalisation dans les deux types de jonc-tions.
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l~Z;~733 Selon une caractéristique de l'invention, le procédé
de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type différent, ces deux jonction~
comportant des informations de synchronisation, des informa-tions de parole et des informations de signalisation, la jonc-tion entrante étant constituée par des trames entrances recues à la fréquence F, comportant chacune ve voies entrantes affec-t~es a la parole, soit ne éléments binaires recus à la fréqunce fe la jonction sortante étant constituée par des trames sortantes émises à la fréquence F, comportant chacune VS voies sortantes dont Vs voies sortantes affectées à la parole, soit ns éléments blnaires sortants émis à la fréquence fs (avec ns ~ne~ fs~ fe et fs non multiple de fe) est tel que la conversion des informations de parole consiste à : .
- mémoriser les éléments binaires de chaque trame entrante;
- lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement VS ~ Ve voies sortantes libres parmi i 20 les ve voies sortantes occupées pendant des périodes d'inter-diction de lecture, - émettre à la fr~quence fs ies éléments binaires lus à la fréquence intermédiaire fi.
Selon une autre caractéristique de l'invention, le dispositif de conversion comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires m~morisés, à une fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture ; correspondant à ve voies sortantes occupees et répartir régu-lièrement VS ~ Ve voies sortantes libres parmi les ve voies sortantes occupées pendant des périodes d'interdiction de l~c-ture, et des moyens pour émettre, à la fréquence f3, les . . .
.
.i:
- ~227~3 éléments binaires lus à la fréquence intermédiaire fio Les objets et caractéristiques de la présente inven-tion apparaîtront plus clairement ~ la lecture de la descrip-tion suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dan~ les-quelsO
- la figure 1 présente un schéma synoptique du dispositif de conversion selon l'invention, - les figures 2 et 3 présentent un schéma de réalisation du dispositif de conversion selon l'invention, - la figure 4 présente un diagramme temps des signaux définis .'-aux figures 2 et 3.
Sur la figure 1, on voit que le dispositif de conver-sion selon l'invention comporte une mémoire de jonction 1 et un circuit d'adressage-écriture 2 de la mémoire de jonction ,~ pour mémoriser les informations entrantes IFE provenant de la jonction temporelle entrante JE, un circuit d'adressage-lecture 3 de la mémoire de jonction pour lire les informations mémori-sées, à une fréquence intermédiaire fi, pendant des périodes ; 20 d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement VS ~ Ve voies sortantes libres parmi les ve voies sortantes occupées pendant des pério-des d'interdiction de lecture, et un circuit d'émission 4 pour émettre à la fréquence fs les informations lues à la fréquence ' intermédiaire fi. Le circuit d'émission 4 fournit les informa-` tions sortantes IFS constituant la jonction temporelle sortante JS alors que la mémoire de jonction 1 fournit des informations intermédiaire~ IFI constituant une jonction temporelle intermé-diaire JI. Il est prévu un sélecteur d'adresses 5 entre adresse-écriture et adresse-lecture pour fournir le,signal d'adresse de la mémoire de jonction 1 et un circuit d'interdiction de lecture et d'écriture à la même adresse 6. Il est prévu ~,~.Z2733 également un circuit de transcodage de la jonction entrante et de récupération du signal d'horloge distante permettant d'obtenir les informations entrantes IFE (codées en binaire) et un signal d'horloge distante HD de fréquence fe à partir de la jonction entrante JE (codée en code bipolaire).
Le circuit d'adressage-écriture 2 est activé par le signal d'horloge distante HD. La remise à zéro du circuit d'adressage-écriture 2 est commandée par un signal de synchro-nisation SY constitué par le signal de sortie d'un circuit 7' de synchronisation de la jonction entrante dont les signaux d'entrée sont constitués par les informations entrantes IFE
et par le signal d'horloge distante HD.
Dans le cas correspondant aux figures 2, 3 et 4, les informations de synchronisation de la jonction entrante occupent la dernière position d'élément binaire d'une trame sur deux et l'élément binaire de synchronisation est complémenté
à chaque double-trame. Dans ce cas le circuit 7' de synchro-nisation de la jonction entrante fournissant le signal SY
comporte des moyens pour mémoriser les éléments binaires de chaque double-trame entrante, des moyens pour comparer chaque élément binalre d'une double-trame entrante avec l'élément ' binaire de même rang de la double-trame entrante mémorisée précédemment, des moyens pour repérer chaque double-trame entrante comportant un seul élément binaire de rang fixe ayant été complémenté à chaque double-trame entrante, et des moyens pour repérer ce rang et fournir le signal de synchronisation SYr Le signal de synchronisation SY présente alors une impulsion à la réception de chaque élément binaire de synchronisation.
Les circuits 7 et 7' ne constituent pas l'objet de la présente invention et ne seront donc pas décrits de façon plus détaillée.
Le circuit d'adressage-lecture 3 est commandé par un signal d'horloge locale HLl 5 de fréquence fe~ par un signal l~Z2733 d'horloge locale HL3 de fréquence 2fe, par un signal d'horloge locale HL2 de fréquence fs, par un signal d'horloge locale HL8 de fréquence F et par le signal de sortie ST du circuit d'inter-diction de lecture et d'écriture à la même adresse 6. Le circuit d'adressage-écriture 2 et le circuit d'adressage-lecture 3 fournissent au sélecteur d'adresse 5 respectivement un signal d'adresse-écriture AE et un signal d'adresse-lecture AL. Le sélecteur d'adresse 5 fournit le signal d'adresse A de la mémoire de jonction.
Les figures 2, 3 et 4 sont faites dans le cas fe =
1,544 MHz fs = 2,048 MHz F = 8 kHz ve = 24 VS = 32 Vs = 30 ne =
193 ns = 256. Pour plus de clarté, la figure 4 illustre seule-ment la fraction d'une double-trame entrante comportant les éléments binaires 383 à 385 et la fraction de la double-trame entrante suivante comportant les éléments binaires 0 à 15. Pour une meilleure compréhension de.l'invention, les figures 2 et 3 seront décrites en se référant à la figure 4 pour en expli-quer le fonctionnement. Des éléments identiques sur les figures ` 1, 2 et 3 portent des références identiques.
.~ 20 . La figure 2 montre la mémoire de jonction 1, le circuit d'adressage-écriture 2, le circuit d'émission 4 et le ~: sélecteur d'adresse 5. La mémoire de jonction 1 est une mémoire de 1024 mots de un élément binaire, adressée au moyen de neuf éléments binaires Ao à A8. La mémoire de jonction 1 .~ est apte à stocker les éléments binaires de deux trames entrantes successives TRo et TRl. Le circuit d'adressage-écriture 2 adresse la mémoire de jonction 1 de manière que ces éléments binaires (désignés par l'abréviation eb) soient stockés dans l'ordre suivant :
1~2~733 Adresse-écriture Information stockée de la mémoire dans la m~moire de jonction de jonction 0 ebO ~ TRo ] ebl - TRo ~ . I
I I
1 l 192 ebl92 T 0 l .
.
256 ebl93 - TRl 257 ebl94 Rl ~ l :., , 20 I l , . ' I l 449 . I -:
~ . J ,,:
.'.' . l . 1023 X
Le symbole X signifie qu'aucune information n'est stockée à l'adresse correspondante.
Le circuit d'adressage-écriture 2 comporte un compteur d'adressage-écriture constitué par un compteur 8 à huit éléments binaires, par une bascule d'adressage-écriture 9 du typo "JK"
.
~lZ2733 et par un circuit d'initialisation du compteur d'adressage- -~
écriture constitué par sept inverseurs 10, 11, 12, 13, 14, 15, 16, par une porte "ET" 17, par une bascule 18 du type "JK", et par une porte "NON-OU",l9. Le compteur 8 et la bascule 9 sont activés par le signal d'horloge distante HD de fréquence fe montré à la figure 4. Le compteur 8 fournit les éléments binaires AEo à AE7 , la sortie Q de la bascule 9 fournit l'élément binaire de poids fort AE8. Le signal de remise à
zéro du compteur 8 est le signal RZE de sortie de la porte "NON-OU" 19. Le signal RZE est montré à la figure 4, Les . entrées J et K de la bascule 9 re,coivent le signal E192 de sortie de la porte "ET" 17. La porte "ET" 17 est une porte "ET" à huit entrées dont deux reçoivent les éléments binaires AE6 et AE7, et les six autres re,coivent les éléments binaires AEo à AE5 inversés au moyen des inverseurs 10 à 15. La bascule 18 a son entrée J reliée à la sortie de la porte 17, son entrée K reliée à la sortie de la porte 17 par l'intermédiaire de 1'inverseur 16 et est activée par un signal EMJ de sélection d'adresse fourni par un dispositif 20. Par ailleurs le signal EMJ est utilisé pour valider l'écriture de la mémoire de jonction 1 et pour commander le sélecteur d'adresse 5. La porte "NON-OU" 19 reçoit le signal de synchronisation SY et le signal disponible sur la sortie Q de la bascule 18.
Le dispositif 20 fournissant le signal de sélection d'adresse EMJ comporte une porte "NON-ET" 51 qui fournit le signal EMJ et qui a une entrée reliée à la sortie d'une porte "NON-ET" 52 et une entrée reliée à la sortie d'une porte "NON-ET" 53. La porte "NON-ET" 53 a une entrée reliée à la sortie d'une porte "NON-OU" 54 entre d'une part le signal HLl 5 inversé au moyen d'un inverseur 55 et d'autre part le signal de sortie ECR d'une porte "NON-ET" 56. La porte "NON-ET" 56 re,coit d'une part le signal HL3 Rl qui est le signal d'horloge . , : 1~2%733 locale HL3 retardé du temps d'accès-adresse de la mémoire de jonction au moyen d'une ligne à retard 57, d'autre part le signal HL3 R2 inversé au moyen d'un inverseur 58, le signal HL3 R2 étant obtenu à partir du signal HL3 en retardant celui-ci d'un temps égal au temps d'accès-lecture de la mémoire de jonction. La porte "NON-ET" 53 a une autre entrée reliée à
la sortie Q d'une bascule 60 du type "D". La bascule 60 a son entrée D reliée à la sortie A d'une bascule 62 du type "D"
et est activée par le signal AE2. La bascule 62 a son entr~e D reliée à la sortie Q d'une bascule 63 du type "JK" et est activée par le signal AE2. La bascule 63 reçoit sur son entrée J le signal d'horloge locale HLl 5 et sur son entrée K le signal d'horloge locale HLl 5 inversé au moyen d'un inverseur 64. La bascule 63 est activée par le signal HL3 R3 qui est le signal HL3 retardé de la largeur d'impulsion du signal de validation d'écriture de la mémoire de jonction au moyen d'une ligne à
retard 65. La porte "NON-ET" 52 a une entrée reliée à la sortie Q de la bascule 60 et une entrée reliée à la sortie d'une porte "NON-OU" 66 entre le signal HLl 5 et le signal ECR de sortie de la porte "NON-ET" 56.
Le circuit d'émission 4 comporte une première bascule du type "D" 48 dont l'entrée D reçoit les informations inter-médiaires IFI constituant la jonction intermédiaire JI, activée par le signal I~CLR qui est le signal INCL (visible sur la figure 4) retardé du temps d'accès-lecture de la mémoire de jonction au moyen d'une ligne à retard 49. Le circuit d'émission 4 comporte une deuxième bascule du type "D" 50 dont l'entrée D
recoit des informations intermédiaires IFI' constituant la jonction intermédiaire JI' fournie par la sortie Q de la première bascule 48, activée par l'horloge locale HL2. Les informations sortantes IFS disponibles sur la sortie de la deuximème bascule 50 constituent la jonction sortante JS.
Le sélecteur d'adresses 5 est un multiplexeur ~ dix-~12Z733 -huit entrées constituées d'une part par les signaux AEo à AE8 formant le signal d'adresse-écriture AE, d'autre part par les signaux ALo à AL8 formant le signal d'adresse-lecture AL. Ce multiplexeur est commandé par le signal EMJ de sélection adresse.
Soit CPE la variable décimale correspondant à la variable binaire formée par les éléments binaires AEo à AE8.
Le circuit d'initialisation du compteur d'adressage-écriture est tel que le signal Elg2 est actif pour la valeur CPE = 192 et est tel que le signal RZE est actif pour les valeurs CPE = 192 et CPE = 385. Comme le montre la figure 4, la variable CPE varie de 0 à 192 puis de 256 à 448 au rythme de l'horloge distante HD, ce qui permet de stocker les informa-tions dans la mémoire de jonction selon le tableau précédent.
La figure 3 montre le circuit d'adressage-lecture 3 et le circuit 6 d'interdiction de lecture et d'écriture à la même adresse. Le circuit d'adressage-lecture 3 comporte première-ment un compteur 21 à neuf éléments binaires (29 = 2 x 256), deuxièmement un compteur d'adressage-lecture constitué par un compteur 22 à huit éléments binaires et par une bascule d'adresse-lecture 23 du type "JK", troisièmement un circuit d'horloge 24 du compteur d'adressage-lecture constitué par un circuit 25 de décodage des valeurs 0, 5, 10, 15, 16, 21, 26 et 31 du compteur 21, par trois portes "NON-ET" 26, 27, 28, par une porte "NON-OU" 29 et par un inverseur 30. Le circuit d'adressage-lecture 3 comporte également un circuit d'initiali-sation du compteur d'adressage-lecture constitué par un circuit 31 de remise à zéro du compteur 22 et un circuit 32 d'inversion de l'élément binaire de poids fort du compteur d'adressage-lecture. Le compteur 21 est un compteur à neuf éléments binai-res activé par l'horloge locale HL2 et remis à zéro par lesignal RZLl de sortie de la porte "NON-ET" 27 qui recoit le signal HL8 et le signal HL3 inversé au moyen de l'inverseur 30.
_ _ 9 _ L;2Z~33 Soient QO à Q8 les éléments binaires de sortie du compteur 21, Q0 désignant l'élément binaire de poids faible et Q8 l'él~ment binaire de poids fort. Soit CPLl la variable décimale corres-pondant à la variable binaire formée par les éléments binaires Q0 à Q8 Comme le montre la figure 4, le compteur 21 compte~
au rythme de 1'horloge locale HL2, de la valeur CPLl = O à la valeur CPLl = 511 et est remis ~ zéro par les impulsions de l'horloge locale HL8. Le compteur 22 est un compteur à huit éléments binaires activé par le signal INCL fourni par la porte "NON-ET" 28 et remis à zéro par le signal RZL2 fourni par le circuit de remise à zéro 31. La porte "NON-ET" 28 re~coit d'une part le signal RZLl, d'autre part le signal de sortie de la porte "NON-ET" 26. La porte "NON-ET" 26 reçoit d'une part le signal d'autorisation de lecture de la mémoire de jonction AUTL fourni par le circuit de décodage 25, d'autre part le signal HI de sortie de la porte "NON-OU" 29 entre les signaux QO et HL3. Le signal HI constitue le signal de fréquence intermédiaire fi. Le circuit de remise à zéro 31 comporte une porte "NON-ET" 32 à sept entrées qui fournit le signal RZL2. Une première entrée de la porte "NON-ET" 32 reçoit le signal HI de fréquence intermédiaire fi. Une deuxième entrée de la porte "NON-ET" 32 reçoit le signal de sortie d'une porte "NON-OU" 33 entre les éléments binaires Q3 et Q6 Une troisième entrée de la porte "NON-ET" 32 reçoit le signal de sortie d'une porte "NON-OU" 34 entre les éléments binaires Ql et Q2 Une quatrième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q5 inversé au moyen d'un inverseur 35. Une cinquième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q7 inversé au moyen d'un inverseur 36. Une sixième entrée de la porte "NON-ET" 32 reçoit l'élément binaire Q4.
Une septième entrée de la porte "NON-ET" 32 reçoit le signal d'horloge locale HLl 5.
. _ . .
Le circuit de décodage 25 comporte une porte "OU"
37 à quatre entrées qui fournit le signal AUTL. Une première entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 38 entre l'élément binaire Q6 et l'élément binaire Q4 inversé au moyen d'un inverseur 39. Une deuxième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 40 entre l'élément binaire Q4 et l'élément bina.ire Q6 inversé au moyen d'un inverseur 41. Une troisième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET" 42 entre l'élément binaire Q3 et l'élément binaire Q5 inversé au moyen d'un inverseur 43. Une quatrième entrée de la porte "OU" 37 reçoit le signal de sortie d'une porte "ET"
44 entre l'élément binaire Q5 et l'élément binaire Q3 inversé
au moyen d'un inverseur 45.
Le circuit d'inversion 32 de l'élément binaire de poids fort du compteur d'adressage-lecture comporte une porte "NON-OU" 46 dont une entrée reçoit le signal de saut de trame ST présentant une impulsion lorsque le circuit 6 d'interdiction de lecture et d'écriture à la même adresse détecte une identité
entre l'adresse de lecture et l'adresse d'écriture de la mémoire de jonction. Une deuxième entrée de la porte "NON-OU" 46 reçoit le signal de sortie d'une porte "OU-Exclusif" 47 entre le signal RZL2 et un signal ANUL fourni par le circuit 6 d'interdiction de lecture et d'écriture à la même adresse.
Le signal ANVL est actif soit lorsque le signal RZE
est actif, soit lorsque le signal RZL2 est actif, soit lorsqu'il y a identité entre les éléments binaires de poids fort d'écri-ture et de lecture AE8 et AL8.
De plus, pour permettre l'inversion de l'élément binaire de poids fort AL8, les entrées J et K de la bascule 23 sont mises à la valeur binaire "un". L'inversion de l'élément binaire de poids fort AL8 entraine le passage de la lecture 112Z'~33 de la trame TRo à la lecture de la trame TRl ou inversement.
Le circuit 6 d'interdiction de lecture et d'écriture à la même adresse de la mémoire de jonction comporte première-ment un comparateur 67 des adresses de lecture et d'écriture constitué par deux comparateurs à quatre éléments binaires 68 et 69, par deux inverseurs 68' et 69', par une porte "OU-Exclusif" 70 et par une porte "NON-OU" 71, deuxièmement un circuit 72 pour fournir le signal de saut de trame ST présentant une impulsion en cas d'égalité ent~e adresses de lecture et d'écriture détectée par le comparateur 67. La porte "NON-OU"
71 est une porte à trois entrées dont une première entrée reçoit le signal de sortie du comparateur 68 inversé au moyen de l'inverseur 68', dont une deuxième entrée reçoit le signal de sortie du comparateur 69 inversé au moyen de l'inverseur 69', dont une troisième entrée reçoit le signal de sortie de la porte "OU-Exclusif" 70.
Le comparateur 68 compare les signaux AEo à AE3 aux signaux ALo à AL3. Le comparateur 69 compare les signaux AE4 à AE7 aux signaux AL4 à AL7. Les entrées de la porte "OU-Exclusif" 70 sont constituées par les signaux AE8 et AL8.
Le circuit 72 comporte une bascule du type "D" 73 dont l'entrée D est reliée à la sortie de la porte "NON-OU"
71, activée par le signal HL3 RI inversé au moyen d'un inverseur 73. Le circuit 72 comporte également une porte "NON-ET" 74 entre le signal fourni par la sortie Q de la bascule 73 et le signal HL3 inversé au moyen d'un inverseur 75. Le circuit 72 comporte enfin une porte "NON-OU" 76 entre le signal de sortie de la porte "NON-ET" 74 et le signal RZL2. C'est la porte "NON-OU" 76 qui fournit le signal ST. De plus le circuit 6 comporte une bascule du type "D" 77 et une porte "OU" 78 pour fournir le signal ANUL nécessaire au circuit d'inversion de l'élément binaire de poids fort de lecture 32. L'entrée D
~22733 de la bascule 76 re~oit le signal de sortie de la porte"OU-Exclusif" 70. La bascule 77 est activée par le signal d'horloge locale HL3. La porte "OU" 78 reçoit sur une première entrée le signal disponible sur la sortie Q de la bascule 77, sur une deuxième entrée le signal RZE et sur une troisième entrée le signal RZL2. La porte "OU" 78 fournit le signal ANUL.
Soit CPL2 la variable décimale correspondant à la variable binaire formee par les éléments bina.ires ALo à AL8.
Comme le montre la figure 4, la variable CPL2 varie, au rythme de l'horloge INCL, de la valeur 0 à la valeur 192, puis de la valeur 192 à la valeur 385, ce qui permet de lire, au rythme de l'horloge INCL, les informations de la mémoire de jonction dans l'ordre dans lequel elles ont été écrites.
Pour chaque trame sortante, l'horloge I~CL permet donc de lire les éléments binaires mémorisés, à la fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture (AUTL = 1 sur la figure 4), correspondant à 24 voies sortantes occupées, et de répartir les 8 voies sortantes libres selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante pendant des périodes d'interdiction de lecture (AUTL = 0 sur la figure 4). On obtient ainsi à la sortie de la mémoire de jonction 1 des informations intermédiaires IFI ayant l'allure montrée à la figure 4. Sur la figure 4, on voit également que, alors que les informations intermédiaires IFI forment un signal discontinu, les informat.ions intermédiaires IFI' forment un signal continu et de plus retardé par rapport à IFI d'un temps égal au temps d'accès-lecture de la mémoire de jonction. De plus, on voit sur la figure 4 que les informations sortantes IFS
diffèrent des informations intermediaires IFI' en ce que la fréquence de succession des éléments binaires sortants est égale à la fréquence du signal HL2, c'est-à-dire à 2 MHz.
Bien que les principes de la présente invention aient ~2Z733 été décrits ci-dessus en relation avec un exemple particulier de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention.
Claims (10)
1. Procédé de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type différent, ces deux jonctions comportant des informations de synchronisa-tion, des informations de parole et des informations de signali-sation, la jonction entrante étant constituée par des trames entrantes reçues à la fréquence F, comportant chacune ve voies entrantes affectées à la parole, soit ne éléments binaires entrants reçus à la fréquence fe la jonction sortante étant constituée par des trames sortantes émises à la fréquence F, comportant chacune vs voies sortantes dont vs voies sortantes affectées à la parole, soit ns éléments binaires sortants émis à la fréquence fs (avec ns > ne, fs > fe et fs non multiple de fe), caractérisé en ce que la conversion des informations de parole consiste à :
- mémoriser les éléments binaires de chaque trame entrante, - lire les éléments binaires mémorisés à une fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement vs - ve voies sortantes libres parmi les ve voies sortantes occupées pendant des périodes d'interdiction de lecture;
- émettre à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi.
- mémoriser les éléments binaires de chaque trame entrante, - lire les éléments binaires mémorisés à une fréquence inter-médiaire fi, pendant des périodes d'autorisation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement vs - ve voies sortantes libres parmi les ve voies sortantes occupées pendant des périodes d'interdiction de lecture;
- émettre à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi.
2. Procédé selon la revendication 1, dans lequel ve est égal à 24 et vs à 32, caractérisé en ce que les 8 voies sortantes libres sont réparties selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante.
3. Dispositif pour la mise en oeuvre du procédé
selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autori-sation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement vs - ve voies sortantes libres parmi les ve vpies sortantes occupées pendant des périodes d'inter-diction de lecture, et des moyens pour émettre, à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi.
selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autori-sation de lecture correspondant à ve voies sortantes occupées et répartir régulièrement vs - ve voies sortantes libres parmi les ve vpies sortantes occupées pendant des périodes d'inter-diction de lecture, et des moyens pour émettre, à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi.
4. Dispositif pour la mise en oeuvre du procédé
selon la revendication 2, caractérisé en ce qu'il comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autori-sation de lecture correspondant à 24 voies sortantes occupées et répartir 8 voies sortantes libres selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante pendant des pério-des d'interdiction de lecture et des moyens pour émettre, à la fréquence fs, les éléments binaires lus à la fréquence inter-médiaire fi.
selon la revendication 2, caractérisé en ce qu'il comporte des moyens pour mémoriser les éléments binaires de chaque trame entrante, des moyens pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autori-sation de lecture correspondant à 24 voies sortantes occupées et répartir 8 voies sortantes libres selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante pendant des pério-des d'interdiction de lecture et des moyens pour émettre, à la fréquence fs, les éléments binaires lus à la fréquence inter-médiaire fi.
5. Dispositif selon l'une des revendications 3 ou 4, caractérisé en ce que les moyens pour mémoriser les éléments binaires de chaque trame entrante comportent une mémoire de jonction de n mots de un élément binaire apte à stocker les éléments binaires de deux trames entrantes successives, adressée au moyen de m éléments binaires (avec n = 2m et 2m-1 ? 2ne ? 2m) et un circuit d'adressage-écriture de la mémoire de jonction.
6. Dispositif selon l'une des revendications 3 ou 4, muni d'un circuit de transcodage de la jonction entrante et de récupération du signal d'horloge distante, et d'un circuit de synchronisation de la jonction entrante, caractérisé en ce que le circuit d'adressage-écriture de la mémoire de jonction comporte un compteur d'adressage-écriture à m éléments binaires activé par le signal d'horloge distante, dont les m-1 éléments binaires de poids faible sont remis à zéro par le circuit de synchronisation de la jonction entrante ou par le passage par la valeur ne du mot formé par les m-1 éléments binaires de poids faible du compteur d'adressage-écriture, dont l'élément binaire de poids fort change de valeur binaire au passage par la valeur ne du mot formé par les m-1 éléments binaires de poids faible du compteur d'adressage-écriture.
7. Dispositif selon la revendication 4, muni d'une horloge locale de fréquence F et d'une horloge locale de fréquence fs, caractérisé en ce que les moyens pour lire les éléments binaires mémorisés, à une fréquence intermédiaire fi, pendant des périodes d'autorisation de lecture correspondant à 24 voies sortantes occupées et répartir les 8 voies sortantes libres selon les voies 0, 5, 10, 15, 16, 21, 26 et 31 de la jonction sortante pendant des périodes d'interdiction de lecture, sont constitués par un circuit d'adressage-lecture de la mémoire de jonction, comportant premièrement un compteur à p éléments binaires (avec 2p = 2 ns), activé par l'horloge locale de fréquence fs, remis à zéro par l'horloge locale de fréquence F, deuxièmement un compteur d'adressage-lecture à m éléments binaires, remis à zéro par le passage par la valeur 16 du compteur à p éléments binaires, troisièmement un circuit d'horlo-ge du compteur d'adressage-lecture constitué par un circuit de décodage des valeurs 0, 5, 10, 15, 16, 21, 26 et 31 du compteur à p éléments binaires et par une porte "ET" entre le signal de sortie du circuit de décodage et le signal de fréquence intermédiaire fi, la portè ?ET? fournissant le signal d'horloge du compteur d'adressage-lecture.
8. Dispositif selon l'une des revendications 4 ou 7, muni d'une horloge locale de fréquence 2fe, caractérisé en ce que le signal de fréquence intermédiaire fi est fourni par une porte ?ET? entre l'horloge locale de fréquence 2fe et l'élément binaire de poids faible du compteur à p éléments binaires.
9. Dispositif selon l'une des revendications 3 ou 4, muni d'une horloge locale de fréquence fs, caractérisé en ce que les moyens pour émettre à la fréquence fs les éléments binaires lus à la fréquence intermédiaire fi sont constitués par un circuit d'émission comportant une première bascule du type ?D? alimentée par le signal de sortie de la mémoire de jonction, activée par le signal d'horloge du compteur d'adressa-ge-lecture retardé du temps d'accès-lecture de la mémoire de jonction, une deuxième bascule du type ?D? alimentée par le signal de sortie de la première bascule du type ?D?, activée par l'horloge locale de fréquence fs, le signal de sortie de la deuxième bascule du type ?D? constituant la jonction sor-tante.
10. Dispositif selon l'une des revendications 6 ou 7, caractérisé en ce qu'il est prévu un circuit d'interdiction de lecture et d'écriture à la même adresse de la mémoire de jonction comportant un comparateur des adresses de lecture et d'écriture qui fournit, en cas d'égalité entre les deux adresses, une impulsion de saut de trame destinée à inverser l'élément binaire de poids fort du compteur d'adressage-lecture.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7816211A FR2427744A1 (fr) | 1978-05-31 | 1978-05-31 | Procede et dispositif de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type different |
| FR7816211 | 1978-05-31 |
Publications (1)
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| CA1122733A true CA1122733A (fr) | 1982-04-27 |
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ID=9208890
Family Applications (1)
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