FR2495378A1

FR2495378A1 - PROTECTION CIRCUIT, AGAINST TRANSIENT VOLTAGES, COMPRISING A THYRISTOR (SCR), FOR INTEGRATED CIRCUITS

Info

Publication number: FR2495378A1
Application number: FR8122584A
Authority: FR
Inventors: Leslie Ronald Avery
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1980-12-03
Filing date: 1981-12-02
Publication date: 1982-06-04
Also published as: GB2088634A; JPS57120366A; DE3147505C2; FR2495378B1; IT8125385A0; DE3147505A1; GB2088634B; CA1161968A; MY8500877A; JPS6048906B2; IT1139888B

Abstract

La présente invention concerne un circuit de protection pour circuits intégrés. Selon l'invention, on prévoit un substrat 12 en matériau semiconducteur d'un premier type de conductivité ; une couche 14 de semiconducteur d'un second type de conductivité sur le substrat 12 ; une première région 18 du premier type s'étendant dans la couche 14 pour former une jonction PN 20 ; une seconde région 22 du second type s'étendant dans la première région 18 pour former une jonction PN 24 ; une troisième région 32 du premier type de conductivité s'étendant de la surface à travers la couche 14 jusqu'au substrat 12 et séparée de la première région 18 par une partie de la couche 14 ; une couche isolante 26 à la surface entre les régions 22 et 32 ; un moyen 34 pour produire un contact électrique vers la région 32 ; un moyen conducteur 28 formant un transistor à effet de champ à porte isolée avec la couche 26, les régions 18, 32 et la couche 14 ; et un moyen 30 permettant un contact électrique simultané avec la région 22 et le moyen conducteur 28. L'invention s'applique notamment à l'électronique. (CF DESSIN DANS BOPI)The present invention relates to a protection circuit for integrated circuits. According to the invention, there is provided a substrate 12 made of semiconductor material of a first type of conductivity; a semiconductor layer 14 of a second conductivity type on the substrate 12; a first region 18 of the first type extending in the layer 14 to form a PN junction 20; a second region 22 of the second type extending into the first region 18 to form a PN junction 24; a third region 32 of the first conductivity type extending from the surface through the layer 14 to the substrate 12 and separated from the first region 18 by a part of the layer 14; an insulating layer 26 on the surface between regions 22 and 32; means 34 for making an electrical contact to region 32; conductive means 28 forming an insulated gate field effect transistor with layer 26, regions 18, 32 and layer 14; and a means 30 allowing simultaneous electrical contact with the region 22 and the conductive means 28. The invention applies in particular to electronics. (CF DRAWING IN BOPI)

Description

La présente invention se rapporte à un circuitThe present invention relates to a circuit

de protection pour circuits intégrés. protection for integrated circuits.

Les circuits intégrés sont souvent endommagés par des tensions transitoires qui surchargent un ou plusieurs dispositifs individuels contenus dans le circuit intégré, faisant ainsi fondre ou détruisant autrement le dispositif. Jusqu'à maintenant, divers dispositifs et circuits ont été employés dans des buts de protection, sur des structures de circuits intégrés afin d'empêcher leur destruction par de telles tensions transitoires. Dans le passé, des circuits à diodes et à transistors ont été utilisés pour la protection interne contre les tensions transitoires. Tandis que de tels dispositifs offrent une certaine mesure de protection des circuits intégrés o ils sont incorporés, une protection supplémentaire est Integrated circuits are often damaged by transient voltages that overload one or more individual devices contained in the integrated circuit, thereby melting or otherwise destroying the device. To date, various devices and circuits have been employed for protection purposes on integrated circuit structures to prevent their destruction by such transient voltages. In the past, diode and transistor circuits have been used for internal protection against transient voltages. While such devices offer some measure of protection for integrated circuits where they are incorporated, additional protection is

souhaitable.desirable.

La présente invention se rapporte à un circuit de protection qui offre une protection contre les tensions The present invention relates to a protection circuit which provides protection against voltages

transitoires pour un circuit intégré. Le circuit de pro- transients for an integrated circuit. The pro circuit

tection comprend un thyristor (SCR) construit sous forme d'un dispositif à deux bornes, de préférence en tant que partie du circuit intégré qui doit être protégé. Le circuit de protection comprend une structure du type PNPN o une couche isolante recouvre la région du type N qui est entre les deux régions du type P. Une couche conductrice recouvre la couche isolante et est en contact avec la région dutype N à l'extrémité de la structure PNPN, agissant ainsi comme la porte d'un transistor MOS à canal du type P (PMOS) tout en agissant simultanément comme l'une des deux bornes du circuit de protection. Ainsi, s'il y a une tensdon transitoire qui est négative par rapport à la région du type P à l'extrémité de la structure du type PNPN, le transistor du type PMOS est mis en conduction et le circuit de protection agit comme une diode par laquelle It comprises a thyristor (SCR) constructed as a two-terminal device, preferably as part of the integrated circuit to be protected. The protection circuit comprises a PNPN type structure where an insulating layer covers the N-type region which is between the two P-type regions. A conductive layer covers the insulating layer and is in contact with the N-type region at the end. of the PNPN structure, thus acting as the gate of a P-channel MOS transistor (PMOS) while simultaneously acting as one of the two terminals of the protection circuit. Thus, if there is a transient voltage that is negative with respect to the P-type region at the end of the PNPN type structure, the PMOS transistor is turned on and the protection circuit acts as a diode. by which

la courant peut s'écouler sans nuire au circuit protégé. the current can flow without damaging the protected circuit.

L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci The invention will be better understood, and other purposes, features, details and advantages thereof

apparaîtront plus clairement au cours de la description will become clearer during the description

explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invaTiUcn etdas lesquels - la figure 1 est une vue en coupe transversale du mode de réalisation préféré de l'invention; explanatory text which will follow with reference to the accompanying schematic drawings given solely by way of example illustrating an embodiment of the invention and of which - Figure 1 is a cross-sectional view of the preferred embodiment of the invention;

- la figure 2 est un modèle schématique de l'in- - Figure 2 is a schematic model of the

vention. En se référant à la figure 1, on peut y voir une vue en coupe transversale du circuit de protection 10 selon le mode è réalisation préféré de l'invention. Le circuit de protection 10 se compose d'un substrat 12, qui est en un matériau de silicium du type P dans le mode de réalisation préféré de l'invention. Une couche épitaxiée 14 du type Nforme une jonction PN 16 avec le substrat 12 du type P. Une région 18 du type P est formée dans la couche épitaxiée; 14 du type N, formant une jonction PN 20 avec la couche 14. Une région 22 du type N+ est formée dans la région 18 du type P et elle forme une jonction PN 24 avec la région 18 du type P. Une région 32 du type P+ s'étend àpartir de la surface du dispositif 10 pour un contact ohmique avec le substrat 12. La région 32 du type P+ entoure de préférence le dispositif 10. Un conducteur 34 contacte la région 32 vention. Referring to Figure 1, there can be seen a cross sectional view of the protection circuit 10 according to the preferred embodiment of the invention. The protection circuit 10 consists of a substrate 12, which is made of a P-type silicon material in the preferred embodiment of the invention. An N-type epitaxial layer 14 forms a PN 16 junction with the P-type substrate 12. A P-type region 18 is formed in the epitaxial layer; N-type region 22 is formed in the P-type region 18 and forms a PN junction 24 with the P-type region 18. A region 32 of the type P + extends from the surface of the device 10 for an ohmic contact with the substrate 12. The region 32 of the P + type preferably surrounds the device 10. A driver 34 contacts the region 32

du type P+.of type P +.

Une couche isolante 26 recouvre la surface- du dispositif 10. Dans le mode de réalisation préféré de l'invention, la couche isolante 26 se compose de bioxyde de silicium. Une couche conductrice 28 recouvre la couche An insulating layer 26 covers the surface of the device 10. In the preferred embodiment of the invention, the insulating layer 26 is composed of silicon dioxide. A conductive layer 28 covers the layer

isolante 26, recouvrant la zone o la région 14 du type N- insulation 26, covering the zone o the region 14 of the N-type

est adjacente à la surface du dispositif 10, et recouvrant au moins partiellement la région 32 du type P+ et la région 18 du type P. La couche conductrice traverse également une ouverture 30 dans la couche isolante 26 pour venir en contact avec la région 22 du type N+. La couche conductrice 28 et le conducteur 34 se composent typiquement d'aluminium mais ils peuvent se composer de tout autre matériau apprqrIé is adjacent to the surface of the device 10, and at least partially covering the P + type region 32 and the P-type region 18. The conductive layer also passes through an opening 30 in the insulating layer 26 to contact the region 22 of the N + type. The conductive layer 28 and the conductor 34 typically consist of aluminum but may be composed of any other suitable material.

comme un système trimétallique.as a trimetallic system.

En se référant maintenant à la figure 2, on peut y voir une représentation schématique 100 du circuit de protection 10 de la figure 1. Dans la représentation schématique 100, le circuit de protection comprend un transistor Q1 du type PNP, un-transistor Q2 du type NPN, un transistor à effet de champ à porte isolée à canal du type P (IGFET)Q3, et deux condensateurs C1, C2. Le transistor Q1 représente les régions 32, 14 et 18 de la figure 1, respectivement du type P, du type N- et du type P. En conséquence, l' émetteur, la base et le collecteur du transistor QI sont désignés en utilisant les repères 132, 114, et 118, respectivement, selon la représentation schématique 100. De même, le transistor Q2 représente les couches 14, 18, 22, de la figure 1, respectivement du type N-, du type P et du type N+. En conséquence, le collecteur, la base et l'émetteur du transistor Q2 sont représentés par les repères 114 ( qui est également la base du transistor Ql, 118 ( qui est également le collecteur du transistor Q1) et Referring now to FIG. 2, there can be seen a schematic representation 100 of the protection circuit 10 of FIG. 1. In the diagrammatic representation 100, the protection circuit comprises a PNP transistor Q1, a transistor Q2 of FIG. NPN type, a P-type insulated gate field effect transistor (IGFET) Q3, and two capacitors C1, C2. The transistor Q1 represents the regions 32, 14 and 18 of FIG. 1, respectively of the P type, the N type and the P type. As a result, the emitter, base and collector of the QI transistor are designated using the reference numerals 132, 114, and 118, respectively, according to the schematic representation 100. Similarly, the transistor Q2 represents the layers 14, 18, 22, of Figure 1, respectively of the type N-, type P and N + type. Accordingly, the collector, base and emitter of transistor Q2 are represented by pins 114 (which is also the base of transistor Q1, 118 (which is also the collector of transistor Q1) and

122, respectivement.122, respectively.

De même, le transistor Q3 comprend un drain 118, une source 132 et une porte 128, qui est également une borne du circuit de protection 100. Les condensateurs C1 et C2 représentent la capacité de jonction des jonctions 20 et24 du type PN de la structure de la figure 2. Les deux bornes 128, 134 de la représentation schématique 100 correspondent Similarly, the transistor Q3 comprises a drain 118, a source 132 and a gate 128, which is also a terminal of the protection circuit 100. The capacitors C1 and C2 represent the junction capacitance of the PN type junctions 20 and 24. of Figure 2. The two terminals 128, 134 of the schematic representation 100 correspond to

aux deux interconnexions en métal 28, 34 respectivement. to the two metal interconnects 28, 34 respectively.

Le circuit de protection est semblable, par son fonctionnement, à un thyristor(SCR), à l'exception qu'il est construit sous forme d'un dispositif à deux bornes qui contient un transistor IGFET à canal du type P. De même, le circuit de protection est conçu pour être dédenché soit par une haute tension entre les deux bornes 128, 134 ou par une allure élevée de changement de la tension ( dv/dt) entre les deux bornes 128, 134. En conséquence, le circuit de protection diffère d'un thyristor traditionnel parce qu'un thyristortraditionnel est un dispositif à trois bcnes qui est conçu pour éviter le déclenchement en se basant sur la tension entre son anode et sa cathode ou sur l'allure du changement de tension entre son anode et sa cathode. Dans la pratique, le conducteur 34 ( borne 134) est connecté à la masse, tandis que le conducteur 28 (borne 128) est connecté au circuit qui est conçu pour être protégé. En conséquence, si la borne 128 devient négative par rapport à la masse à une allure élevée, le circuit de protection est mis en circuit ( bornes128 et 134 électriquement connectées l'une à l'autre), forçant le courant en excès à passer vers la masse. Contrairement au dispositif de protection selon lMnvention, un thyristor traditionnel présenterait une résistance de faible valeur The protection circuit is similar in operation to a thyristor (SCR) except that it is constructed as a two-terminal device which contains a P-type IGFET transistor. the protection circuit is designed to be discharged either by a high voltage between the two terminals 128, 134 or by a high rate of change of the voltage (dv / dt) between the two terminals 128, 134. Consequently, the circuit of protection differs from a traditional thyristor because a conventional thyristor is a three-node device that is designed to avoid tripping based on the voltage between its anode and its cathode or the rate of change in voltage between its anode and his cathode. In practice, the lead 34 (terminal 134) is connected to ground, while the lead 28 (terminal 128) is connected to the circuit that is designed to be protected. Accordingly, if the terminal 128 becomes negative with respect to ground at a high rate, the protection circuit is turned on (terminals 128 and 134 electrically connected to each other), forcing the excess current to pass to the mass. Unlike the protection device according to the invention, a traditional thyristor would have a low value resistance

à travers le condensateur C2, pouvant empêcher cet allumage. through the capacitor C2, which can prevent this ignition.

Dan le cas o il y a un changement lntc]a tension à la In the case where there is a change in the voltage at the

borne 128, un très faible courant, de l'ordre des nanoam- terminal 128, a very weak current, of the order of nanoamines,

pères, s'écoule à travers le transistor Q2 sans provoquer de verrouillage du circuit, parce que le gain en boucle total est choisi pour être inférieur à 1. Quand la tension à la borne 128 est suffisamment négative, le transistor Q3 se met en circuit, forçant le transistor Q2 à-se mettre en circuit afin de produire un gain suffisant en boucle pour gara:tir que le gain total dans la boucle sera supériewr à 1. De nouveau, le circuit de protection fera passer le fathers, flows through transistor Q2 without causing latching of the circuit, because the total loop gain is chosen to be less than 1. When the voltage at terminal 128 is sufficiently negative, transistor Q3 turns on forcing the transistor Q2 to turn on to produce a sufficient gain in a loop to ensure that the total gain in the loop will be greater than 1. Again, the protection circuit will cause the

courant en excès vers la masse.excess current to ground.

Afin de fabriquer le dispositif selon l'invention, on part d'un substra semi-conducteur, de préférence en silicium ( 100) du type P ayant une résistivité de l'ordre de 10 à 30 ohms-cm. On fait croître ou on tire alors une couche épitaxiée du type N d'une résistivité de l'ordre de 1000 ohms/carré sur une épaisseur comprise entre environ 10 et 12 microns. Ensuite, une couche de In order to manufacture the device according to the invention, one starts from a semiconductor substra, preferably of silicon (100) of the type P having a resistivity of the order of 10 to 30 ohms-cm. An N-type epitaxial layer is then grown or pulled by a resistivity of the order of 1000 ohms / square over a thickness of between about 10 and 12 microns. Then, a layer of

"photoresist" est appliquée sur la surface du dispositif. "photoresist" is applied to the surface of the device.

Le "photoresist" est défini en utilisant un photomasque qui est développé pour former des ouvertures par o un dopant du type P approprié, tel que du nitrure de bore, est déposé et diffusé pour former les régions d'isolement 32 du type P+. Les régions d'isolement 32 du type Pu ont une conductivité de surface de l'ordre de ohms/carré, et elles contactent le substrat 12 après diffusion. Ensuite, une nouvelle couche de "Photoresist" The "photoresist" is defined using a photomask that is developed to form apertures by a suitable P-type dopant, such as boron nitride, is deposited and diffused to form the P + type isolation regions 32. The Pu-type isolation regions 32 have a surface conductivity of the order of ohms / square, and they contact the substrate 12 after diffusion. Then a new layer of "Photoresist"

est appliquée et définie en utilisant un second photomas- is applied and defined using a second photomas-

que pour former une ouverture o la région 18 du type P sera formée. Un accepteur approprié d'impuretés est déposé ( soit directement ou par implantation d'ions), et il est diffusé pour former la région 18 du type P sur une profondeur de l'ordre de 2,1 à 2,2 microns. La région 18 du type P a de préférence une résistivité de surface de only to form an opening where the P-type region 18 will be formed. A suitable acceptor of impurities is deposited (either directly or by ion implantation), and is diffused to form the P-type region 18 to a depth of the order of 2.1 to 2.2 microns. The P-type region 18 preferably has a surface resistivity of

l'ordre de 200 ohms/carré.the order of 200 ohms / square.

D'une façon analogue, la région 22 du type N+ est formée en utilisant un troisième photomasque et une étape photolithographique. Des donneurs d'impuretés sont déposés et diffusés pour former la région 22 ayant une résistivité de surface de l'ordre de 2-5 ohms/carré Ensuite, la couche d'oxyde 26 est tirée et les ouverture sont définies et formées en utilisant une In a similar manner, the N + type region 22 is formed using a third photomask and a photolithographic step. Donor donors are deposited and diffused to form the region 22 having a surface resistivity of the order of 2-5 ohms / square. Next, the oxide layer 26 is drawn and the apertures are defined and formed using a

autre étape lithographique.another lithographic stage.

Enfin, une couche conductrice 28 telle qu'une Finally, a conductive layer 28 such as

couche d'aluminium est appliquée à la surface du disposi- layer of aluminum is applied to the surface of the

tif. La couche conductrice 28 est définie en utiLisant une quatrième étape photolithographique, afin de compléter tif. Conductive layer 28 is defined using a fourth photolithographic step, in order to complete

ainsi la formation du dispositif 10. thus the formation of the device 10.

Claims

R E V E N D I C A T I 0 N S

A protection circuit for integrated circuits characterized by: (a) a substrate (12) of semiconductor material of a first conductivity type; (b) a semiconductor layer (14) of a second conductivity type on said substrate (12), said layer having a surface; (c) a first region (18) of said first conductivity type and extending into said layer (14) of

semiconductor from said surface, thus a rod

PN (20) is formed between said first region (18) and adjacent portions of said layer (14); (d) a second region (22) of said second conductivity type, said second region (22) extending into said first region (18) from said surface, thereby a PN-type junction (24) formed between said second region (22) and said first region (18); (e) a third region (32) which is of said first conductivity type, said third region (32) extending from said surface through said layer (14) to said substrate (12), said third region (32) being separated from said first region (18) by a portion of said layer (14) extending to said surface; (f) an insulating layer (26) on said surface, which extends above said surface between said second region (22) and said third region (32) and covers the portion of said first region (18) which extends to said surface, said portion of said layer (14) extending to said surface and at least portions of said second region (22) and said third region (32) on said surface ;

(g) means (34) for forming an electrical contact

than with said third region (32); (h) conductive means (28) covering said insulating layer (26), said conductive means (28) covering at least portions of said first region (18) and said third region (32), as well as the portion of said layer (14) which is between them, thus said conductive means (28) with said insulating layer (26) and said underlying regions (18, 32) and said layer (14)

form an insulated gate field effect transistor.

(i) means (30) for simultaneously generating electrical contact with said second region (22) and said

middle conductor (28).

2. Circuit according to claim 1, characterized in that the substrate (12) above has a conductivity type P.

3. Circuit according to claim 2, characterized in that the layer (14) above is an epitaxial layer of N type conductivity, the first region (18) above is P-type conductivity and the second region (22) above is N type conductivity.

4. Circuit according to Claim 3, characterized

in that said substrate (12) is made of silicon.

5. Circuit according to claim 4, characterized in that the insulating layer (26) above is composed of

silicon dioxide.

6. Circuit according to claim 5, characterized in that the conductive means (28) above is composed of a metal layer covering the layer of carbon dioxide.

silicon (26) above.

The circuit of claim 6, characterized in that said third region (32) is a highly doped P-type region extending from the surface of said layer (14) to the underlying substrate (12). ) like

P supra.