FR2479612A1 - Convertisseurs analogique-numerique et numerique-analogique et procedes pour convertir un signal analogique en un mot numerique non binaire et un mot numerique non binaire en un signal analogique - Google Patents

Abstract

PROCEDE ET APPAREILS DE CONVERSION DE SIGNAUX ANALOGIQUES EN SIGNAUX NUMERIQUES CORRESPONDANTS, ET VICE VERSA, QUI SONT PRECIS PAR RAPPORT A LA VALEUR REELLE D'ENTREE ET NON PAR RAPPORT A LA VALEUR DE LIMITE SUPERIEURE DU SIGNAL ANALOGIQUE D'ENTREE. LA CONVERSION EST EFFECTUEE AU MOYEN D'UNE PLURALITE DE CYCLES DONT LE NOMBRE EST EGAL AU NOMBRE DE BITS DU MOT DE SORTIE NUMERIQUE OU DU MOT D'ENTREE NUMERIQUE; POUR CHAQUE CYCLE UNE TENSION DE COMPARAISON EST TESTEE POUR DETERMINER SI LE BIT DE SORTIE OU LE BIT D'ENTREE POUR LE CYCLE EST DE NIVEAU HAUT OU BAS; LA TENSION DE COMPARAISON EST LA DIFFERENCE AMPLIFIEE DE LA TENSION DE COMPARAISON POUR LE CYCLE PRECEDENT ET UN SIGNAL DE REFERENCE; ET LE FACTEUR D'ECHELLE POUR L'AMPLIFICATION DE LA DIFFERENCE ENTRE LES DEUX SIGNAUX EST D'UNE PREMIERE VALEUR SI LE BIT DU CYCLE PRECEDENT ETAIT DE NIVEAU HAUT ET D'UNE SECONDE VALEUR SI LE BIT DU CYCLE PRECEDENT ETAIT DE NIVEAU BAS. LA PRESENTE INVENTION EST APPLICABLE AUX SYSTEMES D'INJECTION DE COMBUSTIBLE POUR AUTOMOBILES.

Description

-1- La présente invention se rapporte aux dispositifs

de conversion analogique-numérique (A/N) et numérique-analo-

gique (N/A) et, plus particulièrement, à des dispositifs de

conversion qui présentent une sortie convertie qui est pré-

aise par rapport à la valeur réelle du signal d'entrée. Un dispositif de conversion analogique-numérique reçoit un signal d'entrée analogique et le convertit en un signal de sortie numérique correspondant possédant un nombre prédéterminé de bits. La précision d'un tel dispositif de

conversion est normalement exprimée en termes d'un pourcen-

tage de la pleine plage du signal d'entrée.

Dans de nombreux cas il est important de connaître la précision du signal de sortie numérique par rapport à la valeur réelle du signal d'entrée et non par rapport à la

valeur nominale de pleine plage du signal d'entrée. Un exem-

ple spécifique consiste en un convertisseur analogique-numé-

rique qui possède un signal d'entrée de pleine plage de 10

volts et un signal d'entrée réel de 1 volts, avec une pré-

cision exigée de 1% par rapport à la valeur réelle du signal

d'entrée. Dand ce cas, la valeur de sortie doit être préci-

se à 10 millivolts près pour satisfaire l'exigence de pré-

cision par rapport à la valeur réelle d'entrée. Si le conver-

tisseur avait une précision de 1% par rapport à la valeur d'entrée de pleine plage, la précision de la sortie ne serait

qu'à 100 millivolts près.

Il existe un certain nombre d'applications pour lesquelles il est souhaitable que la sortie du convertisseur soit précise par rapport à la valeur réelle d'entrée et non par rapport à la valeur de pleine plage d'entrée. Un exemple en est un système d'injection de combustible pour automobile pour lequel le rapport air/combustible du mélange injecté

doit être déterminé avec une tolérance précise. Le combusti-

ble injecté est basé sur une mesure du débit d'air et cette dernière doit être adressée avec précision au calculateur de contrôle de combustible. Un écart par rapport à cette tolérance précise peut provoquer une chute marquée de la précision d'injection et ainsi diminuer l'efficacité de

l'équipement anti-pollution.

Par conséquent, un objet de la présente invention consiste à réaliser des dispositifs de conversion et à -2-

procurer des procédés associés de mise en oeuvre qui accom-

plissent une conversion par rapport à la valeur réelle du signal d'entrée et non par rapport à sa valeur de pleine

plage. Plus particulièrement, l'objet de l'invention consis-

te à réaliser un convertisseur analogique-numérique et son compagnon le convertisseur numérique-analogique dont la

précision est relative à la valeur réelle du signal reçu.

En résumé, la présente invention consiste en un dispositif de conversion et son procédé associé de mise en oeuvre qui convertit des signaux d'entrée analogiques en des mots de sortie numériques correspondant, ou vice versa, dont la précision est relative à la valeur réelle du signal d'entrée. La présente invention est bien adaptée pour être utilisée avec des dispositifs de conversion A/N et N/A du

type série-rétroaction. Un convertisseur A/N du type série-

rétroaction accomplit généralement une conversion A/N au moyen d'une pluralité de cycles dont le nombre est égal au nombre de bits du mot de sortie numérique. Pour chaque cycle

une tension de comparaison est comparée à une tension de réfé-

rence pour déterminer si le bit de sortie pour ce cycle doit être un 1 binaire ou un 0 binaire. La tension de comparaison de chaque cycle consiste en la différence amplifiée entre la tension de comparaison du cycle qui précède immédiatement et une autre tension de référence qui est fonction de la valeur du bit de sortie du cycle qui précède immédiatement. D'une manière spécifique, si le bit de sortie précédent est de niveau haut, alors la tension de référence est de niveau haut, et si le bit de sortie précédent est de niveau bas,

alors cette tension de référence est de niveau bas. Initia-

lement, la tension de comparaison destinée au premier cycle est le signal d'entrée analogique au lieu d'être la tension

amplifiée de différence du cycle qui précède immédiatement.

Une fois que la tension de comparaison est déterminée et com-

parée à la tension de-référence, elle est emmagasinée pour

être utilisée lors du prochain cycle. Le convertisseur numé-

rique-analogique du type série- rétroaction fonctionne de

manière complémentaire.

Dans le fonctionnement classique d'un convertisseur A/N du type sérierétroaction la première et la seconde -3- tension de référence sont égales à la moitié de la valeur analogique d'entrée de pleine-plage. Cette relation oblige le dispositif de conversion à être précis par rapport à la valeur d'entrée de pleine plage du dispositif et non par rapport à la valeur réelle du signal d'entrée analogique.

La présente invention présente une grande flexi-

bilité dans le choix de la précision du convertisseur en se basant sur la connaissance a priori de la plage réelle des valeurs du signal d'entrée. D'une manière spécifique, une constante de pondération de bit (k) est choisie pour réduire

le poids de chaque bit du mot de sortie numérique afin d'aug-

menter la résolution du convertisseur pour les petites

- valeurs d'entrée. Dans un convértisseur binaire dont la pré-

cision est relative à la pleine plage, k 1/2, mais selon

la présente invention (k) est choisi dans la zone 0<k <1/2.

Pratiquement, la sélection de (k) redéfinit le pre-

mière et la seconde tension de référence ainsi que la poids

analogique de chaque bit du mot de sortie numérique. Le fac-

teur d'amplification utilisé pour obtenir la tension de com-

paraison devient maintenant une fonction différente de (k) dépendant de la valeur de la sortie précédente ou du bit d' entrée reçu précédemment. Le poids de chaque bit du mot de sortie numérique correspond maintenant à une plage plus

petite de valeurs analogiques, procurant une plus grande ré-

solution pour chaque position de bit. La sélection d'un (k)

spécifique en fonction de la plage réelle des valeurs de.

l'entrée analogique ou du signal de sortie détermine la pré-

cision de la sortie par rapport au signal réel d'entrée.

La sortie numérique ou le mot d'entrée, comme mo-

difié en termes de sélection d'un (k) spécifique, peut être mis en corrélation avec un mot numérique équivalent d'un

code numérique binaire. Un procédé avantageux de mise en cor-

rélation des mots numériques consiste à utiliserune table de consultation contenant un jeu de mots numériques, avec chaque mot du jeu ayant une adresse définie en termes de son mot numérique équivalent dans-l'autre code numérique,

Cet objet et ces caractéristiques et d'autres en-

core de la présente invention apparaîtront plus clairement

de la description détaillée qui suit ainsi que des dessins

4o y annexés, étant bien entendu que ceux-ci ne sont donnés -4-

qu'à titre d'exemples nullement limitatifs.

Sur les dessins: La Fig. 1 est un schéma d'un convertisseur A/N du type à circulation par amplificateur unique tel qu'il est connu dans l'art antérieur; La Fig. 2 est un schéma d'un convertisseur A/N du

type à circulation par amplificateur unique modifié par rap-

port au convertisseur de la Fig. 1 par l'incorporation d'un agencement selon l'invention; La Fig. 3 est un modèle général de convertisseur A/N du type série-rétroaction possédant un agencement selon l'invention; La Fig. 4 est un ordinogramme indiquant les pas impliqués par une conversion analogique-numérique en accord avec la présente invention;

La Fig. 5 est un diagramme de cadencement illus-

trant les signaux de cadencement qui sont utilisés dans les convertisseurs des Fig. 1, 2, 3 et 7;

La Fig. 6 est un schéma synoptique d'un convertis-

seur A/N selon l'invention utilisant en aval une table de consultation pour traduire la sortie du convertisseur A/N d'un code non binaire en un code binaire;

La Fig. 7 est un schéma d'un convertisseur complé-

mentaire N/A selon la présente invention; et

La Fig. 8 est un schéma synoptique d'un convertis-

seur N/A selon l'invention utilisant en amont une table de consultation

pour traduire un code binaire en un code non binaire correspondant.

(I) Introduction La présente invention se rapporte à des dispositifs

de conversion non binaires A/N et N/A et aux procédés asso-

ciés pour convertir un signal d'entrée analogique en un mot

de sortie numérique correspondant et vice versa avec une pré-

cision relative à la valeur réelle du signal d'entrée et non par rapport

à une valeur d'entrée prédéterminée de pleine plage.

L'invention va être expliquée en décrivant d'abord un conver-

tisseur classique A/N du type à circulation par amplificateur unique. Ensuite, il sera décrit un convertisseur A/N du type à circulation par amplificateur unique qui est modifié en

accord avec la présente invention afin de produire une sor-

tie numérique dont la précision est relative à l'entrée -5-

analogique réelle. Une description d'un modèle général de

convertisseur A/N du type série-rétroaction est également

donnée et est suivie par une description d'un convertisseur

N/A selon la présente invention.

(II) Convertisseur binaire classique A/N La Fig. 1 est un schéma d'un convertisseur binaire

classique A/N du type à circulation par amplificateur unique.

Le convertisseur A/N reçoit un signal d'entrée analogique VA et le convertit au moyen d'un processus de n cycles répétitifs

en un mot binaire de sortie à n bits. Ce convertisseur classi-

que A/N est représenté et décrit dans un article de H. Schmid intitulé "A/D Converters, Part 1" de "Electronic Design" NO 25

pages 58 à 62 du 5 Décembre 1968.

Le convertisseur A/N comprend un commutateur analo-

gique commandé par tension 12. Le commutateur 12 a une borne d'entrée 14 qui reçoit une tension d'entrée analogique VA et une borne de sortie 16 qui reçoit ou non le signal appliqué à la borne d'entrée 14 selon qu'il est fermé ou ouvert. Une borne de commande 18 reçoit un signal de commande T1 qui commande l'ouverture et la fermeture du commutateur 12. Le

signal T1 est représenté à la Fig. 5 sous la forme d'un si-

gnal de cadencement qui est de niveau haut durant une période

initiale d'horloge représentant le premier des cycles repé-

titifs de conversion et qui est de niveau bas par la suite.

Le commutateur 12 est fermé lorsque le signal T1 est de ni-

veau haut et ouvert lorsqu'il est de niveau bas.

Un autre commutateur analogique commandé par tension a une borne 22 connectée à la borne 16 du commutateur 12 et une autre borne 24. Une borne de commande 26 reçoit un signal qui commande l'ouverture et la fermeture du commutateur 20. Le signal apparaissant à la borne de commande 26 est le signal de sortie d'une porte NI 28. La porte NI 28 a une première entrée 3C qui reçoit le signal de cadencement initial T1 et une seconde entrée 32 qui reçoit un signal d'horloge périodique 0. Le signal d'

horloge 0 et son inverse 0 sont engendrés de la manière décri-

te dans l'article mentionné ci-dessus et sont représentés à la Fig. 5. Le signal d'horloge 0 est alternativement de niveau

haut et de niveau bas durant deux périodes de cadencement successives.

Le signal de sortie de la porte NI 28 n'est de ni-

veau haut que lorsque les deux signaux T1 et 0 sont de niveau -6- bas. En d'autres termes, ce signal de sortie n'est de niveau haut que toutes les deux périodes en débutant avec la seconde

période. Le commutateur 20 est fermé lorsque le signal de sor-

tie de la porte NI 28 est de niveau haut et ouvert lorsqu'il est de niveau bas. Dand une autre forme de réalisation, le

commutateur 20 pourrait être commandé par l'application di-

recte du signal d'horloge inverse 0 à la borne de commande 26. La forme de réalisation représentée a été choisie afin de maintenir l'uniformité avec l'article mentionné plus haut,

de sorte que la porte NI 28 a été retenue.

Un condensateur 34 est branché entre la masse et la

borne 24 du commutateur 20. Le condensateur 34, comme il ap-

paraîtra par la suite, se charge ou se décharge toutes les deux périodes successives de cadencement en débutant avec la

première période.

Un autre commutateur analogique commandé par ten-

sion 36 a une borne 38 connectée au point de jonction de la borne de sortie 24 et du condensateur 34. Une autre borne 40 communique ou non avec la borne 38 selon que ce commutateur est fermé ou ouvert. Une borne de commande 42 reçoit le signal

d'horloge ou de cad-encement 0. Lorsque le signal 0 est de ni-

veau haut, le commutateur 36 est fermé et lorsqu'il est de

niveau bas ce commutateur est ouvert.

Un autre commutateur analogique commandé par tension

44 a une borne 46 qui est connecté à la borne 16 du commuta-

teur 12 et une autre borne 48 qui communique ou non avec la borne 46 selon que ce commutateur est fermé ou ouvert. Une borne de commande 50 reçoit un signal qui commande l'état du commutateur 44. Le signal apparaissant à la borne de commande 50 est le signal de sortie d'une porte NI 52. La porte NI 52 a une première entrée 54 qui reçoit le signal de cadencement

initial T1 et une seconde entrée 56 qui reçoit le signal d'hor-

loge inverse 0. Le signal de sortie de la porte NI 52 est de

niveau haut toutes les deux périodes de cadencement en débu-

tant avec la troisième période de cadencement et de niveau bas dans les autres cas. Lorsque le signal de sortie de la porte NI152 est de niveau haut, le commutateur 44 est fermé

et lorsqu'il est de niveau bas ce commutateur est ouvert.

Un condensateur 58 est connecté entre la borne de sortie 48 du commutateur 44 et la masse. Le condensateur 58, -7- comme il apparaîtra par la suite, se charge ou se décharge

toutes les deux périodes successives de cadencement en dé-

butant avec la seconde période.

Un autre commutateur analogique commandé par tension 60 a une borle 62 qui est connectée au point de jonction de

la borne 48/du condensateur 58 et une autre borne 64 qui com-

munique ou non avec la borne 62 selon que ce commutateur est fermé ou ouvert. Une borne de commande 66 reçoit le signal d'horloge inverse 0. Lorsque le signal 0 est de niveau haut, le commutateur 60 est fermé et lorsqu'il est de niveau bas

ce commutateur est ouvert.

Un amplificateur opérationel 70 a une entrée posi-

tive 72 et une entrée négative 74. L'amplficateur 70 produit

un signal à sa borne de sortie 76 qui est la différence forte-

ment amplifiée des signaux apparaissant à ses entrées positive et négative. La borne de sortie 76 est connectée à la borne 64 du commutateur 60 et à la borne 40 du commutateur 36. L' entrée positive 72 de l'amplificateur 70 est connectée au point de jonction de la borne 16 du commutateur 12, de la borne 22 du commutateur 20 et de la borne 46 du commutateur

44. 1

Une résistance 78 ayant une valeur R0 est connec-

tée entre la borne de sortie 76 de l'lamplificateur 70 et -son entrée négative 74. Une autre résistance 80 ayant la même valeur R0 a une borne connectée au point de jonction de la résistance 78 et de l'entrée négative 74 et une autre borne connectée au point de jonction des bornes de sortie de deux autres commutateurs analogiques commandés par tension 82 et 84. La résistance 80 et la résistance 78 constituent un diviseur de tension qui définit le gain de l'amplificateur

opérational 70. Dans la construction classique, les résis-

tances 78 et 80 ont la même valeur et procurent un gain de (2) lorsque l'un ou l'autre des commutateurs 82 et 84 est! fermé.

Le commutateur 82 a une borne d'entrée 86 qui re-

çoit une tension de référence VR qui représente la limite supérieure nominale ou valeur de pleine plage du signal d' entrée analogique VA. Une borne de sortie 88 reçoit ou non

le signal appliqué à la borne d'entrée 86 selon que le com-

mutateur 82 est fermé ou ouvert. Une borne de commande 90 - 8- reçoit un signal qui commande l'état du commutateur 82. Le signal apparaissant à la borne de commande 90 est le signal de sortie d'une porte NI 92. La porte NI 92 a une première entrée 94 qui reçoit le signal de cadencement initial T1 et une seconde entrée 96 qui reçoit l'inverse de la valeur de

bit du cycle de conversion qui précède immédiatement, (a).

Le signal de sortie de la porte NI 92 est de niveau bas du-

rant le cycle-initial de cadencement et n'est ensuite de ni-

veau haut que lorsque le bit de sortie du cycle qui précède

immédiatement est de niveau haut. Lorsque le signal appli-

qué à la borne de commande 90 est de niveau haut, le commu-

tateur 82 est fermé et lorsqu'il est de niveau bas ce com-

mutateur est ouvert.

Le commutateur analogique commandé par tension 84 a une borne d'entrée 98 qui est connectée à la masse par un conducteur 110. Une borne de sortie 100 communique ou non avec la bonre d'entrée 98 selon que le commutateur 84 est fermé ou ouvert. Une borne de commande 102 reçoit un signal de commande qui gouverne l'état du commutateur 84. Ce signal de commande est le signal de sortie d'une porte NI 104. La porte NI 104 a une première entrée 106 qui reçoit le signal

de cadencement initial T1 et une seconde entrée 108 qui re-

çoit la valeur non inversée du bit de sortie (a) du cycle qui précède immédiatement. Le signal de sortie de la porte NI 104 est de niveau bas durant la période de cadencement

initiale et est ensuite de niveau haut que si le bit de sor-

tie du cycle qui précède immédiatement est de niveau bas.

Un comparateur 118 a une borne d'entrée positive 114 et une borne d'entrée négative 116. La borne d'entrée positive 114 est connectée par un conducteur 112 à la borne de sortie 76 de l'amplificateur opérationnel 70. La borne d'entrée négative 116 reçoit une tension de référence de VR/2. Le comparateur 118 produit un signal à sa borne de sortie 120 qui est de niveau haut lorsque le signal à sa borne d'entrée positive 114 est supérieur à VR/2 et qui est

de niveau bas lorsque la tension de référence VR2 est supé-

rieure au signal appliqué à la borne d'entrée positive 114.

Une bascule bistable de type J-K 122 a une borne

d'entrée J 124 et une borne d'entrée K 126. La borne d'en-

trée J 124 reçoit directement le signal apparaissant à la -9- borne de sortie 120 du comparateur 118 et la borne d'entrée

K 126 reçoit l'inverse de ce même signal au moyen d'un in-

verseur 128. La bascule 122 a une borne de sortie (a) 132 et une borne de sortie (a) 134 qui délivrent respectivement la valeur directe et la valeur inverse du bit de sortie

unique du présent cycle de conversion.

Une description du fonctionnement du convertis-

seur A/N à circulation par amplificateur unique de la Fig. 1 va être maintenant donnée afin de procurer un aperçu de la manière dont un signal d'entrée analogique VA est converti en un mot de sortie numérique correspondant de n bits au

moyen d'une séquence de n cycles de conversion. Le. fonction-

nement de ce convertisseur A/N débute durant la période de cadencement initial T1 pendant laquelle les commutateurs 12 et 36 sont fermés tandis que les commutateurs 20, 44, 60, 82 et 84 sont ouverts. Puisque les commutateurs 82 et 84 sont ouverts, l'amplificateur opérationnel 70 fonctionne en

étage asservi en tension de gain unité. La tension de sor-

tie Vc de l'amplificateur 70 est donc égale à la tension

Vp = VA apparaissant à son entrée positive 72.

La tension apparaissant à la borne de sortie 76 de l'amplificateur 70 est par la suite dénommée "tension de

comparaison VC". Cette tension de comparaison Vc est adres-

sée par le conducteur 112 à la borne d'entrée positive 114 du comparateur 118. La borne d'entrée négative 116 de ce comparateur reçoit la moitié de la tension de référence VR' Si la tension de comparaison Vc est supérieure à VR12, alors un signal de niveau haut apparaît à la borne de sortie 120. Si c'est l'inverse, un signal de niveau bas apparaît

à cette borne de sortie 120.

La borne d'entrée J 124 de la bascule 122 reçoit directement le signal apparaissant à la borne de sortie du comparateur 118. La borne d'entrée K 126 de cette bascule reçoit l'inverse du signal de sortie apparaissant à la borne de sortie 120 au moyen de l'inverseur 128. Si

le signal apparaissant à la borne de sortie 120 est de ni-

veau haut, la valeur du bit pour ce cycle de conversion est de niveau haut et des signaux compélmentaires de niveau

haut et de niveau bas apparaîtront respectivement aux bor-

nes de sortie 132 et 134 de la bascule 122. Inversement, -10- si la tension de comparaison Vc est inférieure à VR/2, le signal apparaissant à la borne de sortie 120 du comparateur 118 est de niveau bas, indiquant que le bit de sortie (a)

pour ce cycle est de niveau bas et des signaux complémen-

taires de niveau bas et de niveau haut apparaîtront respec-

tivement aux bornes de sortie 132 et 134 de la bascule 122.

La tension de comparaison V0 est aussi appliquée

au condensateur 34 par le commutateur 36 fermé. Le conden-

sateur 34 emmagasine la tension de comparaison VC du pré-

sent cycle pour l'utiliser lors du cycle suivant.

Durant la seconde période de cadencement, soit le commutateur 82 (si a1 = 0) ou le commutateur 84

(si a1 = 0) est fermé ainsi que les commutateurs 20 et 60.

Les commutateurs 12, 36 et 44 sont ouverts. La fermeture

du commutateur 20 permet au condensateur 34 d'être connec-

té à l'entrée positive 72 de l'amplificateur opérationnel 70. Par conséquent, la tension d'entrée positive V p est la

tension emmagasinée dans le condensateur 34.

La tension VN apparaissant à l'entrée négative 74

de l'amplificateur 70 est déterminée par le diviseur de ten-

sion formé des résistances 78 et 80 depuis la tension pro-

curée par le commutateur 82 ou le commutateur 84 et la ten-

sion de comparaison Vc apparaissant à la borne de sortie 76.

Puisque les résistances 78 et 80 sont égales, cette tension sera: VN = 1/2 (Vc + VR) si le commutateur 82 est fermé. L'amplificateur opérationnel

fonctionne de manière à rendre ses tensions d'entrée posi-

tive et négative V p et VN essentiellement égales, produisant ainsi dans ce cas:

1/2 (Vc + VR) = Vp ou VC = 2(Vp - 1/2 VR).

Si le commutateur 84 est au contraire fermé, la

tension produite sera: VN = 1/2 (V0 + 0).

Dans ce cas, l'amplificateur opérationnel 70 produira V0/2 = V ou V = 2 V. La tension de comparaison Vc est adressée par le commutateur 60 fermé au condensateur 58 qui se charge alors à la tension VC. La tension de comparaison Vc est aussi adressée par le conducteur 112 à la borne d'entrée positive 114 du comparateur 118. Une comparaison est alors de nouveau

- - 1 1-

effectuée pour ce cycle de conversion entre l'amplitude de la tension de comparaison V et la moitié de la tension de référence V R/2. Le bit de sortie sera de niveau haut si Vc

est supérieure à V R/2 et de niveau bas dans le cas contraire.

Durant la troisième et les autres périodes de ca- dencement suivantes, le fonctionnement est semblable à celui durant la second période de cadencement. Cependant, les

rôles du commutateur 20, du commutateur 60 et du condensa-

teur 58 alternent respectivement avec les rôles du commu-

tateur 44, du commutateur 36 et du condensateur 34.

En général, le convertisseur A/N à circulation

par amplificateur unique convertit le signal d'entrée ana-

logique VA en un mot de sortie numérique de n bits au moyen d'une séquence de n cycles de conversion. Pour chaque

cycle de conversion, une tension de comparaison VC est com-

parée à la moitié de la valeur de limite supérieure ou de pleine plage du signal analogique d'entrée. La tension de comparaison est égale à deux fois la différence entre la

tension de comparaison provenant du cycle qui précède immé-

diatement et une tension de référence dont la valeur dépend

de l'état du bit de sortie du cycle qui précède immédiatement.

(III) Le convertisseur A/N de la présente invention Le convertisseur A/N de la présente invention peut

être réalisé au moyen d'une modification du circuit du con-

vertisseur A/N représenté à la Fig. 1. La Fig. 2 représente

le schéma d'un convertisseur A/N à circulation par amplifi-

cateur unique modifié selon la présente invention. Le conver-

tisseur A/N modifié convertit un signal analogique d'entrée VA en un mot de sortie numérique non binaire correspondant

qui est précis par rapport à la valeur réelle du signal ana-

logique d'entrée et non par rapport à la valeur de pleine

plage ou de limite supérieure du signal VA.

Le convertisseur AiN modifié de la Fig. 2 est dans

son ensemble similaire au convertisseur A/N de la Fig. 1.

Tous les éléments semblables du convertisseur A/N modifié

* sont référencés avec des numéros de référence semblables.

Seuls les éléments qui ont été modifiés sont désignés diffé-

remment. Le convertisseur A/N a été profondément modifié en ce qui concerne le circuit diviseur de tension qui -12- définit le gain de l'amplificateur opérationnel 7C'. Le gain

de cet amplificateur 70 et la sélection des valeurs de résis-

tances du réseau diviseur de tension connecté à sa borne

d'entrée négative 74 sont fonction d'une constante prédétermi-

née de pondération de bit k. La constante de pondération de bit k est égale à 1/2 dans le convertisseur classique A/N binaire, tandis que dans le cas du convertisseur A/N selon la présente invention elle est choisie dans la zone de O<k <1/2. En effet, la sélection d'un k inférieur à 1/2 réduit le poids analogique effectif de chaque position de bit, le rendant non binaire et

augmentant la résolution du convertisseur modifié. La sélec-

tion d'un k spécifique est fonction d'une connaissance a priori de la plage du signal analogique d'entrée VA et de la précision désirée le long de toute la plage de VA. En fait, il est dans la portée de la présente invention d'utiliser

plus d'une valeur de k pour les cycles suucessifs de con-

version. Le circuit diviseur de tension connecté à la borne d'entrée négative 74 de l'amplificateur opérationnel 70 comprend des résistances 140, 142 et 144. La résistance 140

possède une valeur R1 et est branchée entre la borne de sor-

tie 76 de l'amplificateur 70 et sa borne d'entrée négative 74.

La résistance 142 possède une valeur R2 et est connectée entre, d'une part, le point de jonction de la résistance 140 et de la borne d'entrée négative 74 et, d'autre part, la borne de sortie 88 du commutateur 82. La résistance 144 pos-

sède une valeur R3 et est connectée entre, d'autre part, le

point de jonction de la résistance 140 et de la borne d'en-

trée négative 74 et, d'autre part, la borne de sortie 100

du commutateur 84.

Durant la première période de cadencement T1, les deux commutateurs 82 et 84 sont ouverts et l'amplificateur présente un gain unité. Cependant, durant chaque période successive de cadencement l'un ou l'autre des commutateurs 82 et 84 est fermé en relation d'exclusion mutuelle. Lorsque le

commutateur 82 est fermé, les résistances 140 et 142 consti-

tuent le réseau diviseur de tension qui définit le gain de

l'amplificateur opérationnel 70; la résistance 144 est effec-

tivement déconnectée du réseau. Lorsque le commutateur 84 -13- est fermé, les résistances 140 et 144 constituent le réseau diviseur de tension qui définit le gain de l'amplificateur ; la résistance 142 est effectivement déconnectée du réseau. Les valeurs respectives R2 et R3 des résistances 142 et 144 sont déterminées en sélectionnant la valeur R1

de la résistance 140 et la valeur de la constante de pondé-

ration de bit k. Les relations suivantes relient les valeurs de résistances:

R2 = [(1- k)/k] R1 et R3 = [k/ (1 - k)] R1.

Le circuit résistif ainsi défini permet au gain de l'amplificateur 70 d'être fonction de l'état ou du niveau

du bit de sortie du cycle qui précède immédiatement. Notam-

ment, lorsque le bit de sortie (a) du cycle précédent est de niveau haut, la tension de comparaison s'exprime:

VC [1/(1 - k)] (VP - k VR).

Lorsque le bit de sortie (a) du cycle précédent est de niveau bas, la tension de comparaison s'exprime

VC = (1/k) Vp.

Outre la modification du réseau résistif connecté à la borne d'entrée négative 74 de l'amplificateur 70, la tension de référence appliquée à la borne d'entrée négative 116 du:-comparateur 118 est aussi modifiée. Notamment, cette tension de référence est maintenant de k VR au lieu

de 1/2VR.

Ce qui suit maintenant est une comparaison entre

le convertisseur A/N binaire de l'art antérieur et le conver-

tisseur A/N non binaire selon la présente invention. A titre d'exemple on va considérer une conversion simple d'un signal analogique ayant une valeur de 3 volts inclus dans une pleine

plage de 10 volts.

Avec le convertisseur A/N binaire de l'art anté-

rieur, le code binaire fractionnaire résultant de 6 bits serait 010011 qui représente une valeur numérique de 2,97

volts. L'erreur résultante est de 0,3 % de la pleine plage.

Cependant, par rapport au signal d'entrée l'erreur est de 1 %. On va maintenant considérer le convertisseur A/N selon l'invention pour lequel la tension de référence VR = 10 volts et k est choisi de manière à présenter une valeur -14-

égale à 1/4.

Durant la période de cadencement initiale T1,

les commutateurs 12 et 36 sont fermés tandis que les com-

mutateurs 20, 44, 60, 82 et 84 sont ouverts. Le signal ana-

logique d'entrée VA est appliqué par le commutateur 12 à la borne d'entrée positive 72 de l'amplificateur opérationnel

70. Puisque les commutateurs 82 et 84 sont-ouverts, l'ampli-

ficateur 70 fonctionne en asservissement de tension à gain unité. Par conséquent, V p = Vc 0 VA = 3 volts, la tension

VC étant la tension de comparaison.

La tension de comparaison Vc est adressée par le

conducteur 112 à la borne d'entrée positive 114 du compara-

teur 118. Le signal appliqué à la borne d'entrée négative

116 de ce dernier est: k VR = (1/4).10 = 2,5 volts.

Dans ce cas, la comparaison est favorable, c'est-à-dire

que 3 volts > 2,5 volts, et le bit de sortie pour le pre-

mier cycle de conversion est de niveau haut ou un 1 binaire.

C'est le bit le plus significatif du mot de sortie numérique et il est à remarquer qu'il a un poids analogique équivalent de 2,5 volts au lieur des 5 volts comme il aurait été le

cas avec un convertisseur A/N binaire de l'art antérieur.

La tension de comparaison pour le premier cycle de conversion est emmagasinée dans le condensateur 34 en

raison de la fermeture du commutateur 36. La tension emma-

gasinée dans le condensateur 34 sert de tension positive

d'entrée Vp pour le second cycle de conversion.

Durant la second période de cadencement, les com-

mutateurs 20, 60 et 82 sont fermés et les commutateurs 12, 36, 44 et 84 sont ouverts. La fermeture du commutateur 20 permet à la tension emmagasinée dans le condensateur 34

d'être adressée par ce commutateur à la borne d'entrée posi-

tive 72 de l'amplificateur opérationnel 70. Pour le second cycle de conversion Vp = 3 volts, lesquels représentent la valeur de la tension de comparaison du cycle qui précède immédiatement. Le bit de sortie pour le cycle de conversion

précédent était de niveau haut et, par conséquent, la ten-

sion de comparaison Vc est définie par l'expression précé-

demment donnée:

VC = [1/(1 - k)] (V, - k VR).

En ce qui concerne le présent exemple, la tension de compa-

-15-

raison V est maintenant égale à 2/3 de volt.

La tension de comparaison V apparaissant à la borne de sortie 76 de l'amplificateur 70 est adressée par

le commutateur 60 au condensateur 58 qui se charge pour em-

magasinée la tension de comparaison pour le cycle suivant. Durant la troisième période de cadencement, les commutateurs 44, 36 et 84 sont fermés et les commutateurs 12, 20, 60 et 82 sont ouverts. La tension appliquée à la borne d'entrée positive 72 de l'amplificateur opérationnel

70 est Vp = 2/3 volt, c'est-à-dire la tension de comparai-

son provenant du cycle qui précède immédiatement. La ten-

sion de comparaison Vc est donnée par l'expression suivan-

te:

VC = 1/k (Vp).

En ce qui concerne le présent exemple, la tension de com-

paraison est maintenant égale à 8/3 = 4. 2/3 volts.

Durant la quatrième période de cadencement, les commutateurs 20, 60 et 82 sont de nouveau fermés et les commutateurs 12, 36, 414 et 84 sont de nouveau ouverts. La

fermeture du commutateur 20 permet à la tension emmagasi-

née dans le condensateur 34 d'être adressée par ce commu-

tateur à la borne d'entrée positive 72 de l'amplificateur opérationnel 70. Pour le quatrième cycle de conversion Vp=4. 2/3 volts, lesquels représentent la tension de

comparaison provenant du cycle qui précède immédiatement.

Le bit de sortie du cycle de conversion précédent était

de niveau haut et, par conséquent, la tension de comparai-

son est définie par l'expression:

VC = [1/(1 - k)J (Vp - k VR).

En ce qui concerne le présent exemple, la tension de com-

paraison V0 est maintenant égale à 2/9 volt. La tension de, comparaison Vc adressée à la borne d'entrée positive 114 du

comparateur 118 produit une comparaison défavorable, en-

gendrant un bit de niveau bas ou un 0 binaire pour le

quatrième chiffre.

En effectuant la conversion pour les six pas, il en résulte un mot numérique fractionnaire non binaire 101001. L'équivalent analogique de ce mot numérique est

2,99 volts. Par conséquent, l'erreur de conversion résul-

tante du convertisseur A/N non binaire selon l'invention -16- par rapport au signal d'entrée est de 0,3 %, ce qui est

une amélioration substantielle par rapport aux convertis-

seurs A/N binaires de l'art antérieur.

Le mot de sortie numérique résultant est de forme non binaire. Le concepteur du système a le choix soit de continuer le processus avec le mot de sortie numérique

dans ce format ou de le traduire en un mot numérique cor-

respondant codé en binaire. La Fig. 6 est une représenta-

tion schématique d'une relation conjonctive entre un con-

vertisseur A/N 250 du type représenté à la Fig. 2 et un dispositif de conversion secondaire 256, comme par exemple

une table de consultation dans un mémoire morte (ROM).

En ce qui concerne la Fig. 6, un signal d'entrée

analogique VA est appliqué par un conducteur 252 à un con-

vertisseur A/N 250. Le mot de sortie numérique apparaissant, à un conducteur 254 est dans un code non binaire. Le mot de sortie numérique peut être utilisé comme adresse pour

trouver un mot correspondant codé en binaire dans la table-

de consultation 256. Ce mot correspondant codé en binaire

peut être extrait par un conducteur 258 en vue du traite-

ment ultérieur du signal. Afin de maintenir la précision du convertisseur pour les petites valeurs d'entrée, le code binaire apparaissant au conducteur 258 nécessite un-plus grand nombre de bits que le code non binaire apparaissant

au conducteur 254.

En outre, la conversion du mot numérique non binairé binaire en un mot numérique/peut aussi être utilisée pour

compenser certaines erreurs connues causées par les tolé-

rances de fabrication du convertisseur A/N 250, comme des erreurs dans les valeurs de résistances R1, R2 et R3 ou

une erreur connue dans une conversion N/A binaire quel-

conque suivante améliorant encore la précision du système.

Lorsque ces erreurs sont connues, le mot binaire correspon-

dant adressé par le mot non binaire peut être modifié pour réduire toute erreur qui peut être rencontrée. Ce même procédé peut être aussi utilisé pour corriger un mot de sortie non binaire afin de compenser des erreurs connues dans la conversion analogique-numérique. Le dispositif de conversion secondaire 256 peut aussi bien convertir le mot non binaire engendré en un mot non binaire corrigé -17- qui est compensé pour tenir compte d'imprécisions connues

de conversion.

(IV) Modèle général de la présente invention

La Fig. 3 est un modèle général d'un convertis-

seur A/N du type série-rétroaction possédant un agencement selon la présente invention. Ce convertisseur est décrit

en détail de la manière suivante.

Un commutateur analogique commandé par tension 152 a une première borne d'entrée 154 qui reçoit le signal analogique d'entrée VA. Une seconde borne d'entrée 166' reçoit un signal depuis une borne de sortie 166, ce signal faisant office de tension de comparaison pour le second cycle et les cycles suivants. Le commutateur 152 a une borne de commande 160 qui reçoit le signal de cadencement

initial T1. Lorsque ce dernier est de-niveau haut, le com-

mutateur 152 connecte sa borne d'entrée 154 à sa borne de sortie 158; lorsque le signal T1 est de niveau bas, la

borne d'entrée 166' se trouve connectée à la borne de sor-

tie 158. Le signal apparaissant à la borne de sortie est la

tension de comparaison VC.

Un comparateur 190 possède une borne d'entrée

positive 192 et une borne d'entrée négative 194. La fonc-

tion de ce comparateur consiste à comparer les valeurs des signaux apparaissant à ses bornes d'entrée 192 et 194 et à délivrer un signal de niveau haut à sa borne de sortie 196 si le signal à sa borne d'entrée positive est supérieur au signal à sa borne d'entrée négative et un signal de

niveau bas dans le cas contraire. La borne d'entrée posi-

tive 192 est connectée à la borne de sortie 158 du commu-

tateur 152 et reçoit ainsi la tension de comparaison V. La borne d'entrée négative 194 reçoit une tension fixe de référence kVRy c'est-à-dire le signal analogique de pleine

plage multiplié par la constante de pondération de bit k.

Une bascule bistable 198 a une borne d'entrée J 200 et une borne d'entrée K 202. La borne d'entrée J 200

est directement connectée à la borne de sortie 196 du com-

parateur 190 et la borne d'entrée K 202 est connectée à cette borne de sortie 196 par un inverseur 204. Les signaux

apparaissant aux bornes d'entrée 200 et 202 sont par défi-

nition mutuellement opposés. La bascule 198 a une borne -18- de commande 206 qui reçoit le signal de cadencement 20 et elle est déclenchée par la transition descendante de

ce signal.

Lorsque le niveau du signal apparaissant à la borne d'entrée J 200 est haut, le signal de sortie numérique apparaissant à la borne de sortie Q 208 de la bascule 198

est de niveau haut et celui apparaissant à la borne de sor-

tie Q 210 est de niveau bas. Inversement, lorsque le ni-

veau du signal apparaissant à la borne d'entrée J 200 est bas, le signal de sortie numérique apparaissant à la borne de sortie Q 208 est de niveau bas tandis que le signal de sortie numérique apparaissant à la borne de sortie Q 210 est de niveau haut. Les signaux apparaissant respectivement aux bornes de sortie 208 et 210 représentent le bit de sortie (a) et l'inverse du bit de sortie (a). Le bit de sortie apparaissant à la borne de sortie 208 est adressé par un conducteur 212 à la borne de commande 186 d'un autre

commutateur 176 dans un but qui apparaîtra par la suite.

Un commutateur 214 a une borne d'entrée 216 qui

est directement connectée à la borne de sortie 158 du com-

mutateur 152 et reçoit la tension de comparaison VCI Le

commutateur 214 a une première borne de sortie 218 qui déli-

vre un signal d'entrée pour un dispositif analogique d'em-

magasinage 224 qui est normalement un condensateur. Le dis-

positif 224 a une borne reliée à la masse.

autre Le commutateur 214 a une/borne de sortie 220 qui adresse son signal de sortie à un conducteur 228. Le signal apparaissant au conducteur 228 est un signal analogique de rétroaction. Une borne de commande 222 du commutateur 214 reçoit le signal de cadencement 20. Lorsque le signal 20

est de niveau haut, le commutateur 214 couple sa borne d'en-

trée 216 à sa borne de sortie 218. Lorsque le signal 20 est de niveau bas, le commutateur 214 couple sa borne de sortie

218 à sa borne de sortie 220.

Une paire d'amplificateurs 172 et 174 sont utili-

sés pour engendrer la tension de comparaison pour chaque cycle de conversion en débutant avec le second. L'un ou l'autre des signaux de sortie des amplificateurs 172 et 174 est choisi selon la valeur du bit de sortie du cycle

de conversion précédent.

-19-

L'amplificateur 172 a une borne d'entrée posi-

tive 230 qui reçoit le signal de rétroaction apparaissant au conducteur 228 et qui provient du dispositif analogique d'emmagasinage 224, et une borne d'entrée négative 178 qui reçoit le signal analogique de pleine plage multiplié par la constante de pondération, c'est-à-dire kVR. Le signal de sortie de l'amplificateur 172 apparaissant au

conducteur 182 est la différence des signaux d'entrée ap-

pliqués multipliée par le gain de l'amplificateur 1/(1 - k), c'est-àdire: Vsortie = [1/(1 - k)1 (Vp - k VR),

avec Vp la tension de comparaison provenant du cycle pré-

cédent et emmagasinée dans le dispositif analogique d'emma-

gasinage 224.

L'amplificateur 174 a une borne dVentrée positive 232 qui reçoit le signal de rétroaction apparaissant au conducteur 228 et une borne d'entrée négative 180 qui est mise à la masse. Le signal de sortie de l'amplificateur 174 apparaissant au conducteur 184 est la différence des

signaux d'entrée appliqués multipliée par le gain de l'am-

plificateur 174 1/k, c'est-à-dire

Vsortie = (1/k) VP.

Le commutateur 176 a comme premier signal d'entrée le signal apparaissant au conducteur 182 et comme second

signal d'entrée le signal apparaissant au conducteur 184.

Une borne de commande 186 du commutateur 176 reçoit le

signal de sortie Q de la bascule 198 apparaissant du conduc-

teur 212, ce signal de sortie Q étant le bit de sortie (a) provenant du cycle de conversion précédent. Le signal de sortie du commutateur 176 est appliqué en tant que premier signal d'entrée au commutateur 152. Si le bit provenant du cycle précédent (a) est de niveau haut, le commutateur 176 connecte le conducteur 182 à sa borne de sortie 166 et,

s'il est de niveau bas, le commutateur 176 connecte le con-

ducteur 184 à sa borne de sortie 166.

Par conséquent, lorsque le bit (a) pour le cycle m est de niveau haut, la tension de comparaison pour le cycle m + 1 sera

VC = [1/(1 - k)1 (Vp - k VR).

-20- Lorsque le bit (a) pour le cycle m est de niveau bas, la tension de comparaison pour le cycle m + 1 sera

VC = (1/k) VP.

Le fonctionnement du convertisseur A/N de la Fig. 3 va être maintenant décrit en liaison avec l'ordi-

nogramme de la Fig. 4.

En se reportant à la Fig. 4, pour le pas 250' certaines variables sont initialisées préalablement avant

l'introduction d'une succession de n cycles de conversion.

A titre de nomenclature, VA est la valeur réelle du signal analogique d'entrée, VR est la pleine plage nominale ou la

valeur de la limite supérieure du signal VA, k est lacons-

tante de pondération de bit choisie dans la zone O<kc1/2.

La tension de comparaison, désignée précédemment VC porte

maintenant un indice numérique pour qu'elle soit en corré-

lation avec un numéro d'ordre de cycle. Notamment, V0 VA avec i _-O, et k est choisi de manière à présenter

une valeur spécifique tombant dans sa zone de valeurs auto-

risées. La décision 252' fait débuter un sous-programme itératif qui se répète n fois, c'est-à-dire une fois

pour chaque bit d'un mot de sortie numérique. Pour la dé-

cision 252', la tension de comparaison Vi pour ce cycle

est comparée à kVR.

Si la comparaison est favorable, le chemin OUI est suivi vers le pas 254'. Pour le pas 254', le bit de

sortie pour ce cycle (a) est posé égal à un 1 binaire.

Du pas 254' le déroulement continue vers le pas 256'.

Pour le pas 256', la tension de comparaison pour le cycle suivant est déterminée en fonction de l'état

du bit de sortie pour le présent cycle. Notamment, la ten-

sion de comparaison pour le cycle suivant est reliée à la tension de comparaison pour le cycle précédent par

Si+1 = E1/( - k)1 (V i -k VR).

Si la comparaison pour la décision 252' est défa-

vorable, le chemin NON est suivi vers le pas 258'. Pour le pas 258', le bit de sortie (a) pour ce cycle est posé égal à un O binaire. Du pas 258' le déroulement continue vers le pas 260. Pour le pas 260, la tension de comparaison pour le cycle suivant est déterminée par l'expression -21suivante:

Vi+1 = (1/k) Vi.

Pour l'un ou l'autre des pas 256' et 260 le déroulement continue vers le pas 262. Pour le pas 262, le compteur de cycles est incrémenté d'un, c'est-à-dire

que i = i + 1.

Pour la décision 264, la valeur de i est compa-

rée à celle de n, lequel est le nombre de bits dans le mot

de sortie numérique ainsi que le nombre de cycles nécessai-

re à la conversion. Si i est inférieur ou plus égal à n,

le chemin NON est suivi pour revenir à la décision 252'.

Si i est supérieur à n, le chemin OUI est suivi vers le

pas final 266 et le cycle est achevé.

(V) Convertisseur N/A selon la présente invention

Un convertisseur numérique-analogique série modi-

fié en accord avec la présente invention est représenté à la

Fig. 7. Ce convertisseur N/A convertit un mot d'entrée numé-

rique non binaire en un signal de sortie analogique corres-

pondant VA. Le circuit représenté à la Fig. 7 est une modi-

fication du convertisseur N/A cyclique représenté à la Fig. 19 d'un article de H. Schmid intitulé "An Electronic Design Practical Guide to D/A Conversion" de "Electronic Design" du 24 Octobre 1968, pages 49 à 88. Dans ces convertisseurs N/A cycliques, le mot numérique est introduit en série dans le convertisseur avec les bits les moins significatifs

en premier et les bits les plus significatifs en dernier.

Ceci est en opposition avec les convertisseurs A/N série qui produisent les bits les plus significatifs en premier

et les bits les moins significatifs en dernier.

La modification du circuit représenté à la Fig. 7 est analogue à celle du circuit convertisseur A/N représenté à la Fig. 2. La modification est principalement dirigée sur le réseau diviseur de tension connecté à la borne d'entrée

positive 372 d'un amplificateur 370. Afin de montrer l'ana-

logie entre les deux types de convertisseur et leur modifi-

cation, les éléments de la Fig. 7 qui correspondent direc-

tement à leurs contreparties de la Fig. 2 sont représentés

dans le même emplacement et-utilisent des numéros de réfé-

rence auxquels on a ajouté 300; par exemple, le commutateur

320 de la Fig. 7 correspond au commutateur 20 de la Fig. 2.

- 22 --

En se reportant maintenant à la Fig. 7, on y

voit un réseau diviseur de tension comprenant des résistan-

ces 440, 442 et 444 qui est connecté à la borne d'entrée

* positive 372 de l'amplificateur 370. La sortie de l'ampli-

ficateur 370 est connectée à sa borne d'entrée négative 374. Avec cet agencement, l'amplificateur 370 présente un gain unité avec son signal de sortie à la borne 376 étant égal

à la tension Vc reçue à sa borne d'entrée positive 372.

La résistance 440 a une valeur R1 et est connectée entre la borne d'entrée positive 372 de l'amplificateur 370 et les bornes 316, 322 et 346 des commutateurs respectifs 312,

320 et 344.

La résistance 442 a une valeur R2 et est connec-

tée entre la borne de sortie 388 du commutateur 382 et la borne d'entrée positive 372 de l'amplificateur 370. D'une manière semblable, la résistance 344 a une valeur R et est connectée entre la borne de sortie 400 du commutateur 384 et la borne d'entrée positive 372 de l'amplificateur 370. Les différents chiffres du mot numérique sont

reçus par une bascule bistable 422 de type J-K qui déli-

vre respectivement des signaux (a) et (à) à ses sorties Q et Q selon la valeur du bit reçu. Le signal (a) ferme

le commutateur 382 tandis que le signal (a) ferme le com-

mutateur 384. Durant chaque période de cadencement l'un ou l'autre des commutateurs 382 et 384 est fermé en accord avec la valeur du chiffre reçu. Lorsque le commutateur 382 est fermé, une tension de référence VR est adressée à une extrémité de la résistance 442 et un diviseur de tension

est formé par les résistances 440 et 442. Lorsque le com-

mutateur 384 est fermé, une extrémité de la résistance 444 est mise au potentiel de la masse et un diviseur de tension

est formé par les résistances 440 et 444.

La tension appliquée à l'extrémité de la résis-

tance 440 opposée à l'amplificateur 370 est déterminée par l'état des commutateurs 312, 320 et 344. Durant la première période de cadencement désignée T1, le commutateur 312 est fermé et la tension appliquée à cette extrémité opposée de la résistance 440 est au potentiel de la masse. Durant chaque période de cadencement suivante, lesquelles sont --23désignées 0 et 0, l'un ou l'autre des commutateurs 320 et

344 sera fermé. Les relations entre les signaux de cadence-

ment T1, 0 et 0 sont comme il est représenté à la Fig. 5.

La fermeture de l'un ou l'autre commutateur 320 ou 344.

couple un signal (tension) Vp produit durant la période de cadencement précédente et emmagasiné dans l'un ou l'autre des condensateurs 334 et 358 à l'extrémité opposée

de la résistance 440.

Les valeurs respectives R2 et R3 des résistances

442 et 444 sont déterminées par la valeur R1 de la résis-

tance 440 et par une constante de pondération de bit k en accord avec les relations suivantes

R2 1 [<i - k)/k] R1 et R3 = [k/(1 - k)] R1.

La tension adressée à la borne d'entrée positive 372 de l'amplificateur 370 est ainsi fonction de la valeur du bit d'entrée. Lorsque le bit d'entrée est de niveau haut, la tension Vc appliquée à la borne d'entrée 372 est-: VC = (1- k) Vp + k <R' Lorsque la valeur du bit reçu est de niveau bas, la tension Vc est alors:

VC-- k VP.

Le circuit de la FIg. 7 diffère aussi de celui

de la Fig. 2 par l'incorporation d'un circuit échantillon-

neur-bloqueur formé d'un commutateur 500, d'un condensateur

502 et d'un amplificateur 504. La commutateur 500 échantil-

lonne la tension VC apparaissant à la sortie de l'amplifi-

cateur 370 en réponse au signal de cadencement final TN.

Par exemple, si le mot numérique reçu possède douze chif-

fres, TN = T12 ou si le mot numérique possède huit chiffres, TN = T8. La tension échantillonnée Vc est emmagasinée dans le condensateur 502. L' amplificateur 504 a sa borne de sortie connectée à sa borne d'entrée négative pour produire un transfert à gain unité de la tension échantillonnée Vc apparaissant aux bornes du condensateur 502 à la sortie du convertisseur. Le signal de sortie de l'amplificateur 504 est le signal de sortie analogique VA qui a une valeur

égale à celle du signal de sortie final Vc de l'amplifica-

teur 370.

Les commutateurs 336 et 360 transfèrent alterna-

tivement le signal de sortie Vc de l'amplificateur 370 aux -24condensateurs 334 et 358 en réponse respectivement aux signaux 0 et 0 comme il a été précédemment mentionné en

liaison avec le convertisseur A/N de la Fig. 2.

Le fonctionnement du convertisseur N/A de la Fig. 7 va être décrit à titre d'exemple comme décodant le mot numérique non binaire représentant une valeur-de 3 volts. Pour cet exemple, le mot numérique non binaire correspondant à 3 volts, avec la valeur de la constante

k égale à 1/4, est 101001.

En introduisant ce mot dans le convertisseur N/A non binaire et en partant avec le bit le moins significatif ou sixième bit, comme il a été précédemment mentionné, le fonctionnement de ce convertisseur est le suivant: Pour le premier bit le moins significatif, le commutateur 312 est fermé et les commutateurs 320 et 344 sont ouverts et, par conséquent, Vp = 0'. Lorsque le, bit d'entrée est de niveau haut (1), le commutateur 382 est fermé et le commutateur 384 est ouvert, de sorte que:

VC = (1 - k) Vp + kVR = O + 2,5 = 2,5 volts, avec VR = 10 volts.

Le bit suivant ou cinquième bit est de niveau bas (0) et donc le commutateur 382 est ouvert tandis que le commutateur 384 est fermé. Le commutateur 312 qui n'est

fermé que pendant la première période de cadencement s'ou-

vre. Le signal de sortie Vc de l'amplificateur 370 est don-

né par: VC = k Vp = 1/4. 2,5 = 0,625 volt, avec Vp ayant

la valeur de Vc lors du cycle précédent.

Le quatrième bit est aussi de niveau bas, de

sorte que le commutateur 382 reste ouvert et que le commu-

tateur 384 reste fermé. Le signal de sortie Vc de l'ampli-

ficateur 370 est donc:

VC = k V = 1/4. 0,625 = 0,156 volt.

Le troisième bit est de niveau haut et par consé-

quent:

VC = (1 -k) Vp + k VR = 3/4. 0,156 + 2,5 = 2,617 volts.

Le second bit est de niveau bas et par conséquent:

VC = k Vp = 1/4. 2,617 = 0,654 volt.

Le premier bit est de niveau haut et par consé-

quent: Vc = (1 - k) Vp + k VR = 3/4. 0,654 + 2,5 =

0,49 + 2,5 = 2,99 volts.

-25- Le signal de sortie analogique du convertisseur est la tension finale V et, par conséquent, le signal de sortie du convertisseur en réponse aumot numérique non binaire 101001 est de 2,99 volts. L'erreur est de 0,01 volt ou approximativement 0,3 % du signal d'entrée. On voit ainsi que les convertisseurs A/N et N/A selon la présente

invention présentent une précision de conversion notable-

ment améliorée par rapport aux convertisseurs binaires de

l'art antérieur.

D'une manière semblable à celle mentionnée en liaison avec le convertisseur A/N, le convertisseur N/A

de la Fig. 7 peut être précédé d'un dispositif convertis-

seur de numérique binaire en numérique non binaire sous la forme d'une table de consultation constituée par exemple d'une mémoire morte (ROM) 510, comme il est représenté à la Fig. 8. La mémoire morte 510 est adressée par un mot numérique binaire reçu à un conducteur 508 et délivre un mot numérique non binaire correspondant à un conducteur 512. Le mot numérique non binaire de sortie apparaissant au conducteur 512 est reçu par un convertisseur N/A non binaire 514 et converti en un signal analogique équivalent

VA qui apparaît à sa sortie 516.

L'avantage de convertir le mot binaire en un mot non binaire avant la conversion en un signal analogique est double. D'abord, la conversion non binaire présente une précision de conversion accrue par rapport à une conversion binaire directe. Ensuite, les relations entre les valeurs R1, R2 et R3 des résistances du convertisseur N/A peuvent

ne pas être exactes en raison des tolérances de fabrica-

tion, provoquant des erreurs dans les signaux de sortie respectifs. Une compensation pour ce type d'erreurs peut être accomplie lors de la conversion de binaire en non

binaire si elles sont connues. -Par exemple, le convertis-

seur N/A non binaire possédera un signal de sortie analo-

gique désiré qui correspond à chaque mot binaire reçu.

Le mot non binaire qui permet au convertisseur N/A de

délivrer le signal désiré peut être déterminé par des me-

connues sures expérimentales ou calculé à partie des valeurs/des résistances en utilisant des techniques ou procédés bien connus. Le mot non binaire qui permet au convertisseur -26- N/A de délivrer le signal analogique désiré correspondant peut alors être emmagasiné à l'adresse définie par le mot

binaire correspondant dans la table de consultation 510.

Cette faculté de corriger les erreurs sur les-

valeurs des résistances ou d'autres erreurs de conversion permet au convertisseur A/N ou au convertisseur N/A selon l'invention d'être fabriqué en utilisant des procédés de fabrication d'intégration à grande échelle (LSI) qui ne nécessitent pas les procédures coûteuses d'ajustage des

valeurs des différentes résistances à des valeurs précises.

Il en résulte un dispositif de conversion plus précis qui est plus facile à fabriquer et donc moins coûteux que les dispositifs comparables actuellement disponibles sur le marché. Comme avec le convertisseur A/N de la Fig. 6, la mémoire morte 510 qui précède le convertisseur N/A peut convertir un mot non binaire reçu en un mot non binaire corrigé afin de compenser les imprécisions du processus de conversion. Dans un système à paire adaptée utilisant un convertisseur A/N dos à dos avec un convertisseur N/A, il est évident qu'une seule mémoire morte 250 ou 510 sera utilisée. Il doit être entendu que la présente invention

s'applique aussi aux convertisseurs A/N et N/A parallèles.

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Claims (14)

REVENDICATIONS

1. Procédé pour convertir un signal analogique en un mot numérique non binaire correspodant, caractérisé en ce qu'il comprend: le traitement de signaux d'horloge, reçus depuis une source extérieure, pour engendrer de manière répé-

titive un jeu de signaux de cadencement séquentiels possé-

dant un premier signal de cadencement (T1) qui coïncide

avec le premier signal de chaque jeu de signaux de cadence-

ment séquentiels; la transmission du signal analogique (VA)

à la sortie d'un premier moyen de commutation (152) en ré-

ponse au premier signal de cadencement (T1) et la transmis-

sion d'un signal de rétroaction (VO) à la sortie du premier

moyen de commutation (152) en réponse à l'absence du pre-

mier signal de cadencement (T1); la transmission par un second moyen de commutation (214) du signal apparaissant à la sortie du premier moyen de commutation (152) à un moyen d'emmagasinage analogique (224) en réponse à chaque signal d'horloge afin d'engendrer un signal emmagasiné (Vp) et la transmission du signal emmagasiné (Vp) à une sortié (220) du second moyen de commutation (214) en l'absence du signal

d'horloge; la comparaison du signal apparaissant à la sor-

tie du premier moyen de commutation (152) à un signal de

rérérence (kVR) afin d'engendrer durant chaque signal d'hor-

loge un bit de sortie numérique ayant une première valeur

lorsque la valeur du signal apparaissant à la sortie du pre-

mier moyen de commutation (152) est supérieure à celle du signal de référence (kVR) et un bit de sortie numérique

ayant une seconde valeur lorsque la valeur du signal appa-

raissant à la sortie du premier moyen de commutation (152) est inférieure à celle du signal de référence (kVR);

l'amplification de la différence entre le signal emmagasi-

né (Vp) et le signal de référence (kVR) en réponse au bit de sortie numérique provenant du cycle précédent ayant la première valeur pour engendrer le signal de rétroaction ayant une valeur (V) telle que C = [1/1-k] (Vp - kVR), avec (k) ayant une valeur prédéterminée comprise dans la zone O< k <1/2; et l'amplification du signal emmagasiné (Vp) en réponse au bit de sortie numérique provenant du cycle précédent ayant la secondevaleur pour engendrer un -28- signal de rétroaction ayant une valeur (Vy) telle que VC = (1/k) VpY

les bits séquentiels engendrés par cette comparaison for-

mant le mot numérique non binaire.

2. Procédé selon la revendication 1, caractérisé en ce que l'amplification de la différence entre le signal emmagasiné (Vp) et un signal de référence (k VR) comprend:

l'application en rétroaction de la sortie d'un amplifica-

teur différentiel (70) à son entrée négative par une pre-

mière résistance (R1) de valeur prédéterminée; l'applica-

tion d'un signal de référence (kVR) à l'entrée négative de l'amplificateur différentiel (70) en réponse au bit ayant la première valeur par une seconde résistance (R2) ayant

une valeur reliée à celle de la résistance (R1) par l'ex-

pression: R2 = [(i - k)/kI R1 l'application d'un signal de masse à l'entrée négative de l'amplificateur différentiel (70) en réponse au bit ayant la seconde valeur par une troisième résistance (R3) ayant une valeur reliée à celle de la résistance (R1) par l'expression: R3 [k/(l - k)] R; et l'application du signal emmagasiné (Vp) à l'entrée positive de l'amplificateur différentiel (70), la sortie

de l'amplificateur différentiel étant le signal de rétro-

action (Vy) exprimé par VC = [b/(l - k)] (Vp - kVR) en réponse à l'application du signal de référence (kVR) à l'entrée négative de l'amplificateur différentiel (70) et exprimé par: VC = (1/k) Vp en réponse à l'application du signal de masse à l'entrée

négative de l'amplificateur différentiel (70).

3. Procédé selon la revendication 1, caractérisé en ce qu'il est prévu la conversion du mot numérique non

binaire en un mot numérique binaire correspondant.

4. Procédé selon la revendication 3, caractérisé en ce que la conversion de non binaire en binaire comprend l'adressage d'un réseau d'emmagasinage (256) avec le mot non binaire pour délivrer un mot binaire correspondant, -29- le réseau d'emmagasinage (256) contenant un jeu de mots binaires, et l'adresse de chaque mot binaire étant définie en termes de son mot non binaire correspondant engendré

lors de la conversion du signal analogique.

5. Procédé selon la revendication 4, caractérisé en ce que l'adressage adresse une mémoire morte (256) qui

constitue le réseau d'emmagasinage (256).

6. Procédé selon les revendications 2 et 3, carac-

térisé en ce que les relations entre les valeurs des résis-

tances (R2) et (R3) par rapport à la valeur de la résis-

tance (R.1) diffèrent des valeurs données par: R2 = [( - k)/ k] R1 et R3 = [k/(1 - k)] R., et en ce que ce procédé comprend encore la détermination pour chaque mot non binaire d'une valeur correspondante du signal analogique (VA); la détermination pour chaque

valeur du signal analogique (VA) d'un mot binaire corres-

pondant; et l'emmagasinage des mots binaires correspon-

dants dans le réseau d'emmagasinage (256) aux emplacements d'adresses correspondant aux mots non binaires déterminés

lors du premier pas de détermination.

7. Procédé pour convertir un mot numérique non binaire en un signal'analogique correspondant, caractérisé en ce qu'il comprend: la production de manière répétitive d'un jeu prédéterminé de signaux de cadencement en réponse à des signaux d'horloge reçus depuis une source extérieure;

le décodage d'un mot numérique non binaire reçu afin d'en-

gendrer en série des signaux de valeur de bits ayant une première valeur lorsque le bit reçu est de niveau haut et une seconde valeur lorsque le bit reçu est de niveau bas; la production d'un signal de rétroaction initial (Vp) n'ayant une valeur prédéterminée qu'en réponse au premier signal de cadencement (T1) de chaque jeu de signaux de cadencement; la production d'un signal de comparaison (VC) en réponse aux signaux de cadencement, à un signal de rétroaction (Vp), à un signal de référence (VR) et aux signaux de valeur de bits, le signal de comparaison étant exprimé par: VC = (1 - k) V p + kVR lorsque le signal de valeur de bit présente la première valeur, et le signal de comparaison (VC) étant exprimé par: VC =k V p -30- lorsque le signal de valeur de bit présente la seconde valeur, (k) ayant une valeur prédéterminée comprise dans la zone 0< k <1/2, et (VR) étant un signal de référence ayant une valeur égale à la valeur de pleine plage du signal analogique (VA); l'emmagasinage du signal de compa- raison (VC) pour engendrer le signal de rétroaction (Vp) en vue de son emploi lors de la production du prochain signal de comparaison (Vc); la répétition des pas de production et d'emmagasinage du signal de comparaison (Vy) en réponse aux signaux restants de cadencement du jeu de signaux de

cadencement en utilisant le signal de rétroaction emmaga-

siné (Vp); et la délivrance du signal de comparaison (VC) en réponse au dernier signal de cadencement de chaque jeu

de signaux de cadencement afin d'engendrer un signal ana-

logique de sortie (VA) ayant une valeur correspondant à

la valeur du mot numérique non binaire reçu.

8. Procédé selon la revendication 7, caractérisé en ce que la valeur prédéterminée du signal de rétroaction initial (Vp) engendré en réponse au premier signal de cadencement (T1) est indicative d'un potentiel de masse et

est égale à zéro.

9. Procédé selon la revendication 7, caractérisé en ce que la production d'un signal de comparaison (VC) comprend: la transmission du signal de rétroaction (Vp) à l'entrée d'un amplificateur à gain unité (370) par une

première résistance (R1) de valeur prédéterminée; la trans-

mission du signal de référence (VR) à l'entrée de l'ampli-

ficateur à gain unité (370) par une second résistance (R2) en réponse au signal de valeur de bit ayant la première valeur, la seconde résistance (R2) ayant une valeur reliée à celle de la résistance (R1) par R2 = [(1 k)/k] R1

la transmission d'un potentiel de masse à lVentrée de l'am-

plificateur à gain unité (370) par une troisième résistance (R3) en réponse au signal de valeur de bit ayant la seconde valeur, la troisième résistance (R3) ayant une valeur reliée à celle de la résistance (R 1) par R3 = [k/(1 - k)] R,; et l'amplification du signal composite reçu à l'entrée de l'amplificateur à gain unité (370) pour engendrer le signal 31-

de comparaison (Vc).

10. Procédé selon la revendication 7, caractérisé en ce que le mot numérique reçu est un mot numérique binaire ayant un format binaire, et en ce que ce procédé comprend encore la conversion du mot numérqiue binaire en un mot numérique non binaire correspondant avant de

convertir le dot numérique non binaire en un signal analo-

gique correspondant (V).

11. Procédé selon la revendication 10, caractérisé en ce que la conversion du mot numérique binaire comprend l'emmagasinage d'un jeu de mots numériques non binaires dans des emplacements d'emmagasinage prédéterminés d'un

réseau d'emmagasinage adressable (510), l'adresse des em-

placements d'emmagasinage prédéterminés'étant définie par le mot numérique binaire correspondant; et l'adressage du réseau d'emmagasinage (510) avec le mot numérique binaire

reçu pour délivrer le mot numérique non binaire corres-

pondant.

12. Procédé selon les revendications 9 et 11,

caractérisé en ce que la production d'un signal de compa-

raison (Vc) nécessite des relations précises entre les valeurs des résistances (R1), (R2) et (R3) tandis que les relations réelles entre les valeurs de ces résistances diffèrent des relations précises, faisant ainsi différer le signal de sortie analogique obtenu du signal de sortie analogique désiré (VA), de sorte que la conversion du mot numérique binaire comprend encore: la détermination à

partir des relations réelles entre les valeurs des résis-

non

tances (R1), (R2) et (R3) d'un mot numérique/binaire cor-

rigé qui produira le signal analogique correspondant (VA);

et en ce que l'emmagasinage des mots numériques non binai-

res emmagasine les mots numériques non binaires corrigés dans les emplacements d'emmagasinage prédéterminés dont les adresses sont déterminées par les mots numériques

binaires correspondants.

13. Convertisseur analogique-numérique non binaire, caractérisé en ce qu'il comprend: un moyen recevant des

signaux d'horloge depuis une source extérieure pour engen-

drer de manière répétitive un jeu prédéterminé de signaux séquentiels de cadencement (T1,20) incluant un premier -32- signal de cadencement (T1) qui coîncide avec le premier du jeu prédéterminé de signaux séquentiels de cadencement; un premier moyen de commutation (152) ayant une première entrée (154) recevant un signal analogique d'entrée (VA), une seconde entrée (166') recevant un signal de rétroac- tion (Vc), une troisième entrée (160) recevant le premier signal de cadencement (T1) et une sortie (158), le premier

moyen de commutation (152) ayant un premier état permet-

tant de transmettre le signal analogique (VA) à sa sortie (158) en réponse au premier signal de cadencement (T1) et un second état permettant de transmettre le signal de rétroaction (Vc) à sa sortie (158) en réponse à l'absence

du premier signal de cadencement (T1); un moyen d'emma-

gasinage de signal analogique (224) permettant d'emma-

gasiner un signal analogique (Vp); un second moyen de commutation (214) permettant de transmettre le signal (VC) apparaissant à la sortie (158) du premier moyen de commutation (152) au moyen d'emmagasinage de signal analogique (224) en réponse à un signal d'horloge (20) et de transmettre le signal emmagasiné dans le moyen

d'emmagasinage de signal analogique (224) ayant une va-

leur (Vp) à une sortie (220) en réponse à l'absence d'un signal d'horloge (20); un moyen comparateur (190,204,198) ayant une entrée négative (194) recevant un signal de référence (kVR), une entrée positive (192) recevant le signal (VC) apparaissant à la sortie (158) du premier moyen de commutation (152) et une sortie (208), le moyen comparateur (190,204,198) engendrant un bit de sortie numérique ayant une première valeur lorsque le signal

apparaissant à la sortie (158) du premier moyen de commu-

tation (152) est supérieur au signal de référence (kVR) et une seconde valeur lorsque le signal apparaissant à la sortie (158) du premier moyen de commutation (152) est

inférieur au signal de référence (kVR); et un moyen géné-

rateur de signal de rétroaction (172,174,176) recevant le signal de référence (kVR), le signal emmagasiné (Vp) et le bit de sortie numérique pour engendrer un premier signal de rétroaction (VC) ayant une valeur exprimée par: VC = [1/(1 - k)1 (Vp - kVR) lorsque le bit de sortie numérique présente la première -33- valeur et pour engendrer un second signal de rétroaction (VC) ayant une valeur exprimée par VC = (1/k) Vp lorsque le bit de sortie numérique présente la seconde valeur, (k) ayant une valeur prédéterminée incluse dans la zone 0 <k<1/2, et la sortie étant un mot numérique non binaire qui apparaît à la sortie (208) du moyen comparateur (190,204,198) entre les premiers signaux

séquentiels de cadencement.

14. Convertisseur numérique-analogique non binaire, caractérisé en ce qu'il comprend: un générateur

de signaux de cadencement pour engendrer de manière répé-

titive un jeu de signaux de cadencement en réponse à des signaux d'horloge reçus depuis une source extérieure;

un moyen décodeur (442) pour engendrer en série des si-

gnaux de valeur de bits en réponse à chaque bit d'un mot/binaire reçu, le signal de valeur de bit ayant une première valeur lorsque le bit reçu est de niveau haut et une seconde valeur lorsque le bit reçu est de niveau

bas; un moyen (312) pour engendrer un signal de rétro-

action initial (Vp) ayant une valeur prédéterminée en réponse au premier signal de cadencement (T1) de chaque jeu de signaux de cadencement; un moyen (370, 382,384) pour engendrer un signal de comparaison (VC) en réponse aux signaux de cadencement, au signal de rétroaction (Vp), à un signal de référence (VR) et aux

signaux de valeur de bits, le signal de comparaison (VC).

ayant une première valeur exprimée par VC = (1 - k) Vp + k VR lorsque le signal de valeur de bit présente la première valeur et une seconde valeur exprimée par VC = k Vp lorsque le signal de valeur de bit présente la seconde valeur,(k) ayant une valeur prédéterminée incluse dans la zone 0 k4 1/2, et (VR)-étant un signal de référence ayant une valeur égale à la valeur de pleine plage du signal analogique (VA); un moyen (320,334,336, 344,358, 360) pour emmagasiner temporairement la valeur du signal

de comparaison (Vc) en vue d'engendrer un signal de ré-

troaction (Vp) en réponse aux signaux de cadencement, le

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moyen d'emmagasinage temporaire (320-360) étant sensible au signal de cadencement suivant pour adresser le signal de rétroaction emmagasiné (Vp) au moyen (370,382,384) de production d'un signal de comparaison (Vc); et un moyen (500,502,504) pour délivrer le dernier signal de compa- raison engendré (VC) en réponse au dernier signal de cadencement de chaque jeu de signaux de cadencement, la valeur du dernier signal de comparaison engendré durant chaque jeu de signaux de cadencement étant le

signal analogique recherché (VA).