FI74357B - Multiprocessorsystem, i vilket faststaelles minimiobjektet producerande processor. - Google Patents

Multiprocessorsystem, i vilket faststaelles minimiobjektet producerande processor. Download PDF

Info

Publication number
FI74357B
FI74357B FI813223A FI813223A FI74357B FI 74357 B FI74357 B FI 74357B FI 813223 A FI813223 A FI 813223A FI 813223 A FI813223 A FI 813223A FI 74357 B FI74357 B FI 74357B
Authority
FI
Finland
Prior art keywords
output
input
bus
processor
calculator
Prior art date
Application number
FI813223A
Other languages
English (en)
Swedish (sv)
Other versions
FI813223L (fi
FI74357C (fi
Inventor
Paul Friedli
Thomas Hinderling
Original Assignee
Inventio Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inventio Ag filed Critical Inventio Ag
Publication of FI813223L publication Critical patent/FI813223L/fi
Publication of FI74357B publication Critical patent/FI74357B/fi
Application granted granted Critical
Publication of FI74357C publication Critical patent/FI74357C/fi

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
    • B66B1/00—Control systems of elevators in general
    • B66B1/02—Control systems without regulation, i.e. without retroactive action
    • B66B1/06—Control systems without regulation, i.e. without retroactive action electric
    • B66B1/14—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements
    • B66B1/18—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements with means for storing pulses controlling the movements of several cars or cages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
  • Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)

Description

1 74357
Multiprosessorijärjestelmä, jossa saadaan selville pienimmän tuloksen tuottava prosessori. - Multiprocessorsystem, i vil-ket fastställes minimiobjektet producerande processor.
Esillä olevan keksinnön kohteena on multiprosessorijärjestelmä , joka muodostuu useasta prosessorista, jotka on liitetty yhteiseen kokoojajohtoon, patenttivaatimuksen 1 johdanto-osassa esitetyllä tavalla.
Julkaisussa Feilmeier, "Paraller Computers-Paraller Mathematics" Proceedings of the IMACS (AICA)-GI, symposium März 14-16, 1977, Technische Universität Munchen, sivut 333-337, on esitetty tällaisia multiprosessorijärjestelmiä. Prosessorit ilmoittavat tällöin synkronisointilaitteelle valmiutensa tiedonsiirtoon. Saatuaan tiedon viimeiseltä prosessorilta synkronisointilaite aikaansaa kaikissa prosessoreissa samanaikaisesti DMA-operaation alkamisen. DMA-elin toimii nyt sillä tavoin, että DMA-elimen lukiessa tietoa siihen liitetyn prosessorin muistista ja siirtäessä sitä kokoojajohtoon, toiset DMA-elimet lukevat kokoojajohdolla olevaa tietoa ja tallettavat sen niihin liittyvien prosessoreiden muisteihin.
Muissa mikroprosessorisysteemeissä kukin prosessori valvoo tietojen siirtoa kokoojajohdolla huomioonottaen itselle tarkoitetun informaation. Kokoojajohdon siirtämät tiedot sisältävät kulloinkin niiden prosessoreiden osoitteet, joille kyseinen informaatio on tarkoitettu, jolloin kaikki prosessorit dekoodaavat osoitteet päämääräprosessorin määrittämiseksi. Näissä tunnetuissa systeemeissä on se varjopuoli, että ne ovat hyvin aikaa viepiä, koska kaikki prosessorit valvovat kokoojajohtoa ja niiden on dekoodattava osoitteet, jolloin päämääräprosessoria ohjataan. Niinikään tämä menetelmä vaatii suhteellisen paljon softwarea.
Saksalaisesta patenttijulkaisusta 29 13 288 tunnetaan multi-prosessorisysteemi, jonka tarkoituksena on välttää nämä varjopuolet. Tällöin on kunkin prosessorin ja kokooja johdon 2 74357 väliin järjestetty siirtoyksiköt, jotka on suunnattu siten, että tietojen vaihtoa määrättyjen prosessoreiden välillä voidaan suorittaa vain edeltä määärätyn toistuvasti esiintyvän ajanjakson aikana. Tällä tavoin valvontayksiköt valvovat kunkin prosessorin sijasta kokoojajohtoa silmälläpitäen muiden prosessoreiden keskeytysvaatimuksia niin, että kulloinkin keskeytyy ainoastaan osoitetun prosessorin tietojenkäsittely-menettely .
Edellä kuvatulla multiprosessorisysteemillä ei tiettyjä tietojenkäsittelytehtäviä voida ratkaista optimaalisesti. Jos esimerkiksi on suoritettava vertailu yksittäisiin prosessoreihin samalla kriteerillä annettujen kesken, voitaisiin vertailua kulloinkin suorittaa kahden prosessorin välillä, jolloin tulosta verrattaisiin muun prosessorin arvoon. Täten voidaan menetellä edelleen, kunnes saadaan selville esimerkiksi pienimmällä arvolla varustettu prosessori. Tämä menetelmä vaatisi kulloisestakin prosessorimäärästä riippuen suhteellisen paljon aikaa ja huomattavassa määrin sofwarea, jolloin tietojen siirtoa kokoojajohtimelle muihin tarkoituksiin voimakkaasti rajoitettaisiin vertailuperiodin aikana.
Patenttijulkaisun US-A-3731765 mukaisessa monikertadigitaali-vertailijassa vertaillaan laskimeen talletettuja binäärilukuja toisiinsa pienimmän binääriluvun toteamiseksi. Vertailu tapahtuu sillä tavoin, että laskimen kaikkia paikkoja, alkaen korkeimmasta paikasta, kokeillaan samanaikaisesti. Joka kerran kun paikka, jossa on "1", löydetään, kytketään kyseessä oleva laskin pois päältä. Kokeilua jatketaan niin pitkälle kunnes pienimmän luvun omaava laskin on löydetty. Vertailuelimenä käytetään rengaslaskinta, jonka ulostulot, samoinkuin kokeiltavan laskimen ulostulot on kytketty NAND-kytkimen sisääntuloihin. NAND-kytkimen ulostulot on liitetty toisiinsa sekä pois päältä kytkentäpiiriin. Tämä tuottaa kaksi ulostulosignaalia, jolloin ensimmäinen osoittaa että kyseessä oleva laskin on kytketty pois päältä, ja toinen ilmoittaa, että poiskytkettyä laskinta ei ole vielä esillä.
3 74357
Vertailemalla nyt näitä signaaleita saadaan selville pienimmän numerotilan omaava laskin. Tällaisessa digitaaliver-tailijassa kytkimen käyttö kasvaa laskimen paikkalukumäärien mukana ja vertailun kestoaika voi olla melkoinen. Lisäksi käytettäessä multiprosessorisysteemissä on vertailua suorittavan väylän oltava muodostettu useista johtimista.
Keksinnön tehtävänä onkin aikaansaada lisävarusteiden avulla edellä esitettyyn tekniikantasoon nähden sillä tavoin parannettu multiprosessorisysteemi, että se mahdollistaa nopean vertailun, pienimmän toisistaan riippumattomasti työskentelevien prosessoreiden havaitsemista tuloksista selvillesaami-seksi, jolloin vertailumenettelyn kesto on riippumaton prosessoreiden lukumäärästä, eikä kokoojajohtoa rasiteta tieto-jenvertailumenettelyllä. Tämä tehtävä ratkaistaan patenttivaatimuksissa kuvatulla keksinnöllä. Tällöin vertailtavat tulokset siirretään laskimeen kullekin prosessorille järjestetyltä liitäntälogiikalta. Liitäntälogiikat on liitetty ulostulojen avulla vertailujohtimeen, joka vertailun alussa on aktivoitavissa samanaikaisesti kaikista ulostuloista, jolloin laskijat aloittavat laskemisen samanaikaisesti viiveen kuluttua aktivoimisajankohdasta. Johdin tulee vasta silloin inaktiiviseksi, kun laskin, jossa on pisin laskenta-aika, tuottaa siirron. Inaktivoitumisen toteamiseksi johdin on liitetty liitäntälogiikoiden sisääntuloihin, jolloin siinä prosessorissa, jonka laskin osoittaa pisintä laskenta-aikaa, voidaan aikaansaada keskeytysvaatimus.
Keksinnöllä saavutettavat edut ovat olennaisesti siinä, että yhdellä ainoalla lisäjohtimella mahdollistetaan toisistaan riippumattomasti työskentelevien prosessoreiden välittämien tietojen vertailu, jolloin pienimmän tuloksen antava prosessori voidaan tiedottaa suhteellisen vähäisellä softwaren kulutuksella ja lyhimmässä ajassa. Lisäetuna on se, että prosessoreiden liittämiseksi johtimeen käytetään standardoituja liitososia, jotka on 4 74357 suhteellisen vähällä vaivalla aikaansaatu kaupan olevista komponenteista muodostuvalla liitäntälogiikalla.
Keksinnön erästä suoritusesimerkkiä selitetään seuraavassa lähemmin viittaamalla oheisiin piirustuksiin, joissa:
Kuvio 1 on esimerkin mukaisen multiprosessorijärjestelmän kaavakuva.
Kuvio 2 on systeemin kunkin prosessorin liitäntälogiikan kaavakuva.
Kuvio 3 on ensimmäisen prosessorin x ja tietojenvertailujohdon liitäntälogiikan signaalien ajallisen kulun diagramma.
Kuvio 4 on ajallisen kulun diagrammaosasta kuviossa 3 esitetyistä toisen prosessorin Y ja tietovertailujohdon signaaleista osan ajallisesta kulusta.
Kuvio 5 on diagramma kuviossa 4 esitetyn kolmannen prosessorin Z ja tietovertailujohtimen liitäntälogiikan signaalin ajallisesta kulusta.
Kuviossa 1 on esitetty kirjaimilla X, Y, ja Z kolmea toisistaan riippumatonta mikrotietokonesysteemiä. Systeemin X, Y ja Z mikroprosessorit CPU on yhdistetty tunnetulla tavalla osoite-, tieto- ja ohjausjohdosta muodostuvalla väylällä B ainakin yhteen kirjoitus-lukumuistiin RAM sekä kiinteän arvon muistiin (ei esitetty) ja sisään-ulosrakenneosiin (ei esitetty). Tietojen vaihdon vuoksi on kaikki mikrotietokone-systeemit X, Y, Z yhdistetty tässä lähemmin kuvaamattomalla tavalla yhteiseen kokoajaväylään SB. Kukin systeemi X, Y, Z on liitetty rinnakkaisliitäntäosan IF, DMA-rakenneosasta DMA, liitäntälogiikasta AL ja väyläohjaimesta BT muodostuvalla liitännällä johtoon KB, joka toimii yksittäisten mikroproses-soreiden CPU samakriteeristen arvojen vertailemiseksi.
5 74357
Kuvion 2 mukaan on liitäntälogiikalla AL väyläohjaimella BT tietojenvertailujohtoon KB, jäljempänä myös kustannusväyläksi kutsuttu, liitetty ulostulo KBO, joka on yhdistetty ensimmäisellä NOT-elimellä 1 seuraavassa vaihelaskimeksi kutsutun laskimen PHC ensimmäiseen ulostuloon PHO ja ensimmäisen ohjelmoitavan loogisen laitteen PALI sisääntuloon. Vaihelas-kin PCH toimii useammassa vaiheessa toimivan menetelmän ohjaamiseksi. Vaihelaskimen PHC toiseen, ensimmäiseen ohjelmoitavaan loogiseen laitteeseen PALI liitettyyn ulostuloon tulee puolet ensimmäisessä ulostulossa PHO olevasta signaalitaajuudesta. Vaihelaskimen PHC sisääntulolla Clr, joka on litetty rinnakkaislitäntäosan IF ulostuloon KRES, voidaan laskimen ohjaus vapauttaa. Vaihelaskimen PHC muun sisääntulon PHCLK kautta ohjataan ensimmäisen ohjelmoitavan loogisen laitteen PALI aikaansaama laskimen ohjaussignaali. KBIsllä kuvataan väyläohjaimeen BT yhdistettyä, sen välityksellä kustannusväylän KB signaalitilaa lukevaa liitäntälogiikan AL sisääntuloa, joka on yhteydessä viive-elimen DEL sisääntulon kanssa. Kahteen ensimmäiseen ohjelmoitavaan loogiseen laitteeseen PALI yhdistettyyn viive-elimen DEL ulostuloon KBI5, KBI7 tulee vaiheittain viivytetty signaali liitäntälogiikan AL sisääntulosta KBI.
Laskimeen, jota seuraavassa kutsutaan kustannuslaskmeksi KC, kuuluu kaksitosta samansuuntaista sisääntuloa DO - Dll, jotka välittömästi on liitetty kunkin mikrotietokonesysteemin X, Y, Z väylän B tietojohtimiin. Kustannuslaskimeen KC ladataan vertailumenettelyssä vertailtava arvo 12 bitin binäärilukuna BK. Kustannuslaskimessa KC on inkrementointi-liitäntä ENT ja siirtoliitäntä RC, jolloin ensiksi mainittu on yhdistetty toisella NOT-elimellä 2 ulostuloon ENG ja viimeksi mainittu ensimmäisen ohjelmoitavan loogisen laitteen PALI sisääntuloon RC. Vertailumenettelyssä toista bittiä Co kantava liitäntälogiikan AL sisääntulo D15 on liitetty toisaalta väylän B tietojohtimeen ja toisaalta ensimmäisen JK-flip-flopin 3 sisääntuloihin J, K, jonka ulostulo Q on liitetty toisen ohjelmoitavan loogisen laitteen sisään- 6 74357 tuloon.
Viitenumerolla 4 kuvataan toista JK-flip-flopia, jonka sisääntulot, J, F on liitetty ensimmäisen ohjelmoitavan loogisen laitteen PALI ulostuloon ARQO ja jonka ulostulo Q on liitetty DMA-vaatimussignaa1 ia lukevaan DMA-rakenneosan ulostuloon ACC^QO. DMA-rakenneosan käynnissä olevaa DMA-toimintaa tiedottava ulostulo ACCGRO on liitetty ensimmäisen ohjelmoitavan loogisen laitteen PALI sisääntuloon ja JK-flip-flopin 4 SET-liitäntään. Rinnakkaisliitäntäosan IF ulostulolla ZIEN, joka on yhdistetty NAND-elimellä 5 ensimmäisen ohjelmoitavan loogisen laitteen PALI sisääntuloon ZEN, voidaan DMA-toiminta vapauttaa.
Ensimmäisen ohjelmoitavan loogisen laitteen ulostuloissa PHCLK, ARQO ja ENG esiintyvät vaihelaskinta PHC, DMA-vaati-muksen muodostusta ja kustannuslakimen KC inkrementointikulkua palvelevat signaalit aikaansaadaan edellä kuvatuissa sisääntuloissa esiintyvistä signaaleista riippuen seuraavien loogisten yhtälöiden mukaan: PHCLK = PHO * KOT?* KBI7 + PHÖ*PHI*KBI5* KBIT + PhTÖ* PH 1 * KB 15 ‘KBT7+CLKA , jolloin CLKA = FRF* PH1 * RC+PTTo ’ ρΤΓΤ* ÄC0GR0 , ÄRQÖ = FRO *FRT* ΖΪΓν * ACCGR0*KBI7; ENG = FRÖ*PHI *KBI7
Kolmas JK-flip-flop 6, jonka ulostulo Q on liitetty sen ensimmäiseen sisääntuloon ja ja NAND-elimen 5 toiseen sisääntuloon sekä rinnakkaisliitäntäosan IF sisääntuloon ZINT, on liitetty toisella sisääntulollaan K toisen ohjelmoitavan loogisen laitteen PAL2 ulostuloon ZIACT. Rinnakkaisliitäntäosan IF sisääntulolla ZINT on JK-flip-flopin 6 ulostulossa Q esiintyvä keskey-tysvaatimus siirrettävissä. Rinnakkaisliitäntäosan IF sisääntuloon ZIEN liitetyllä SET-sisääntulolla S voidaan keskeytysvaatimus jälleen lakkauttaa. Kolmannen JK-flip-flopin 6 tahtiiitänta on yhdistetty viive-elimen DEL kolmanteen 7 74357 ulostuloon PHOR, jossa on vaihelaskimen PHC ensimmäiseen ulostuloon PHO liitetty sisääntulo, jolloin tässä sisääntulossa oleva signaali esiintyy viivästyneenä kolmannessa ulostulossa PHOR.
Toisessa ohjelmoitavassa loogisessa laitteessa PAL2 on lisää vaihelaskimen PHC toiseen ulostuloon PH1 ja liitäntälogiikan AL sisääntuloon KBI yhdistettyjä sisääntuloja. Ulostulossa ZIACT esiintyvä signaali aikaansaadaan edellä kuvatuissa sisääntuloissa seuraavalla loogisella yhtälöllä: ZI ACT = PH 1 ’ KBI * Co+PHl' ΚθΤ* (To
Liitäntälogiikkaan AL johdettavan tahtisignaalin tarvitsemia liitäntöjä ja yhdistymiä ei ole esitetty. Kuvatut digitaaliset porttipiirit ja rakenneosat ovat kaupan saatavia komponentteja, jolloin esim. DMA-rakenneosaa, rinnakkaislii-täntäosaa IF ja vSyläohjaihta BT varten voidaan käyttää Texas Instrumentin tyyppejä TMS9911, TMS9901 ja SN75138. Rakenneosien eri sisään- ja ulostuloissa esiintyvät signaalit, joilla on ymmärrettävä myös signaalijaksoja, on merkitty samoin tunnuksin kuin mainitut sisään- ja ulostulot.
Edellä kuvattu multiprosessorisysteemi toimii tietojen vertailussa seuraavasti:
Oletettakoon, että mikrotietokonesysteemi X, Y, Z on järjestetty kolmesta hissistä muodostuvan hissiryhmän yksittäisiin hisseihin, jolloin systeemit voivat toimia sekä käytön ohjaamiseksi ja säätämiseksi että myös esimerkiksi hissikorien optimaaliseksi järjestämiseksi kerroskutsuihin nähden.
Viimeksi mainitussa tapauksessa kukin systeemi laskee tietyistä hisseille ominaisista tunnusluvuista, kuten esimerkiksi hissikorin ja annetun kutsun välimatkasta, tällä välillä odotettavissa olevista mahdollisista väli-pysähdyksistä saatavilla olevien korikutsujen ja jo näillä koreille olevien kerroskutsujen perusteella sekä silloisesta korin kuormasta ajallisesti otollisen summan BK. Tämä β 74357 korin käyttövalmiutta tarkasteltuun kerroskutsuun nähden vastaava summa BK kirjoitetaan binäärilukuna kirjoitus- lukumuistiin RAM Kyseisessä systeemissä X, Y, Z, jolloin muistin paikan osoite vastaa kulloinkin tarkastellun kerros- kutsun numeroa. Tätä kerrosta silmälläpitäen suoritetulla systeemien X, Y, Z summien BK , BK , BK annetaan kutsulle x y z se hissi, jossa esiintyy summa BK, joka vastaa hissin käyttäjien kannalta vähäisintä ajanhukkaa.
Vertailu tapahtuu useammassa ajallisesti perättäisessä vaiheessa, jolloin ensimmäisen vaiheen A aikana prosessorista CPU lähtevä kokoajajohdon SB kautta systeemin kaikkiin muihin prosessoreihin lähetetty synkronisointisignaali ohjaa kaikkia rinnakkaisliitäntäosia. Tällöin ilmenee rinnakkaisliitäntäosien IF ulostulossa KRES lähes samoina ajankohtina I, II, III (kuviot 3, 4, 5) signaalinvaihtoa, jonka jälkeen vaihelaskimen PHC ohjaus vapautuu. Ensiksi tapahtuneella vapauttamisella, esimerkiksi systeemin X vaihelaskimen PHC vapauttamisella kustannusvHylä KB aktivoituu, jolloin sen potentiaali on alhaisempi (ajankohta I, kuvio 3). Liitäntälogiikan AL ulostulo KBO ja sisääntulo KBI, seuraavassa vertailu-ulostulo KBO ja ver-tailusisääntulo KBI, asettuvat korkealle potentiaalille. Viimeisen vaihelaskimen PHC vapauduttua (ajankohta III, kuvio 5) seuraa viive-elimen OEL avulla määrätty, kustan-husvävlän KB aktivointia viivytetysti tiedottavaan ajankohtaan IV (kuviot 3, 4, 5) mennessä kaikissa systeemeissä X, Y, Z samanaikaisesti ulostulosignaalin KBI7 vaihto, jolloin ensimmäisen ohjelmoitavan loogisen laitteen PALI ulostulossa ARQO tapahtuu signaalinvaihto ja toisella JK-flip-flopilla 4 aikaansaadaan DMA-vaatimussignaali ACCflQO. Yksittäiset DMA-rakenneosat tiedottavat nyt tunnetulla tavalla kulloisellekin prosessorille CPU, että ne haluavat kontrollia tietoväylän kautta. Tämä varmistuu tietyn latenssiajan jälkeen, jolloin DMA-rakenneosasta lähtee signaali ACCGRO (ajankohta V, kuvio 3), jonka alkaessa vaihelaskimen ohjaussignaali PHCLK saatetaan alhaiseksi ja DMA-vaatimusta 9 74357 ohjaava signaali ARQO korkeaksi. Signaalin ACCGRO kestäessä DMA-rakenneosa antaa osoite- väylään osoitteen, joka vastaa vertailevat summat BK sisältävän kirjoitus-lukumuistin RAM muistikohtaa, minkä jälkeen muistikohdan sisältö siirretään tieto* väylän ja sisääntulojen DO - Dll avulla kustannus laskimeen KC. Samanaikaisesti siirretään sisääntulon D15 kautta kontrollibitti Co ja varastoidan se ensimmäiseen JK-flip-flopiin 3. Tällöin merkitsee Co = 1, että kyseinen systeemi X, Y, Z saman kerroksen ohikulkevassa vertailussa antaa pienimmän summan BK ja varastoi sen. Siten merkitsee Co = 0, että kyseisellä systeemillä X, Y, Z ei ole pienintä summaa BK. Esimerkiksi ensiksi päätyneen systeemin X tieto-jensiirron jälkeen ja signaalin ACCGRO kadottua vaihelaskimen PHC ohjaussignaali PHCLK ja ensimmäinen vaihesignaali PHO ovat korkealla (ajankohta VI, kuvio 3), jolloin liitäntälogiikan AL vastaava vertailu-ulostulo asettuu matalalle. Systeemeistä viimeisen tietojensiirron päätyttyä, esimerkiksi systeemin Y, kustannusväylän KB potentiaali kohoaa ja kaild<i vert a ilus isäänt ulo t KBI asettuvat matalalle (ajankohta VII, kuvio 4).
Viive-elimen DEL vaatiman signaalin KBI viivytyksen jälkeen signaalit KBI5 ja KI7 siirtyvät perättään alhaiselle potentiaalille, jolloin vaihelaskin-ohjainsignaali PHCLK asettuu ensiksi alhaiselle ja sitten korkealle potentiaalille.
Sitten vaihtuvat kaikkien systeemeiden X, Y, Z ensimmäienn vaihesignaali PHO, toinen vaihesignaali PH1 ja signaali KBO samanaikaisesti, jolloin kustannusvSylK KB aktivoituu uudelleen, ja vertailun toinen vaihe B alkaa (ajankohta VIII, kuviot 3, 4, 5). Koska tähän aikaan kustannusväylä KB on alhaisella ja kaikki vertailusisääntulot KBI korkealla potentiaalilla, tietyn viiveen jälkeen myös signaali KBI7 asettuu korkealle, jolloin ensimmäisen ohjelmoitavan laitteen PALI välityksellä kutsutaan signaalin ENG vaihto ja kaikkien kustannuslaskinten KC inkrementoituminen alkaa samanaikaisesti (ajankohta IX, kuviot 3, 4, 5).
10 74357 0letettakoonpa nyt, että systeemin X (kuvio 3) kustannuslaskin KC sisältäisi suurimman summan BK ja siten pienimmän komplementin BK. Tämä kustannuslaskin KC tuottaa siksi ensimmäisenä siirron RC, jolloin seuraa vaihelaskimen ohjaussignaalin PHCLK toiskertainen vaihtuminen, joka aikaansaa ensimmäisen vaihesignaaIin asettumisen korkealle ja siten kyseisen liitäntälogiikan AI vertailu-ulostulon KBO alhaiselle sekä aikaansaa signaalin ENG inkrementoinnin keskeyttävän vaihtumisen (ajankohta X, kuvio 3). Otaksuttakoon edelleen, että systeemi X viimeisen vertailun seurauksena olisi antanut pienimmän summan BK, jolloin kontro1libitti Co = 1, Tässä tapauksessa, koska kustannuse1 in KB edelleen on alhaisella ja kaikki vertailusisääntulot KBI sekä toista vaihetta B kontrolloiva toinen vaihesignaa1i PH1 on korkealla potentiaalilla (ajankohta X, kuvio 3), toisella ohjelmoitavalla loogisella laitteella PAL2 aikaansaadaan signaalin ZIACT vaihtuminen kolmannen JK-flip-flopin 6 toisessa sisääntulossa. Viivytetystä ensimmäiseen vaihesignaaliin PHO nähden esiintyvän tahtisignaalin PHOR muuttuessa tahtiliitännällä CLK toisesa JK-flip-flopissa 6 (ajankohta XI, kuvio 3), sen ulostulossa Q aikaansaadaan jaon keskeytys ZlNt, jolloin systeemin X mikroprosessori CPU saatetaan rinnakkais-liitäntäosan IF sisääntulon 21NT avulla muuttamaan kirjoitus-lukumuistissa RAM summan BK lisäksi varastoitu kontrollibitti Co "l":stä "0":aan.
Otaksuttakoonpa edelleen, että systeemi Z (kuvio 3) on vertailun aikana varastoinut kontrol1 ib it in Co = 0, mutta omaa kuitenkin hetkellisessä vertailussa pienimmän summan BK ja siksi suurimman komplementin ΒΤΓ niin, että tässä tapahtuu viimeiseksi siirto RC (ajankohta XII, kuvio 5). Tällöin menevät ensimmäiset vaihesignaalit PHO ja kustannusväylä KB korkealle ja vertailuprosessi KBO sekä kaikki vertailusisääntulot KBI matalalle potentiaalille.
Viivytetysti ensimmäiseen vaihesignaaliin PHO nähden esiintyvän tahtisignaalin PHOR muuttuessa kolmannessa JK-flip-flopissa 6 (ajankohta XIII, kuvio 5) sen ulostulossa Q
n 74357 luotetaan niinikän jaon keskeytys ΖΙΝίΤ , jolla systeemin Z mikroprosessori CPU saatetaan rinnakkaislii-täntäosan IF sisääntulolla 7TRT muuttamaan kirjoit lukumuistissa RAM vielä lisäksi summaan BK nähden varastoitu kontroliibitti Co "0":sta "l":een. Siten voidaan, kuten aluksi jo mainittiin, kuitenkin lähemmin kuvaamatta, hissi Z antaa kyseiselle kerroskutsulle ja käyttämään sitä.
Jos vertailu ilmoittaa vaiheessa B, että useammassa systeemissä on juuri sama summa BK, voidaan vaiheella C (ei kuvattu lähemmin) aikaansaada optimaalinen systeemi jollakin ominaisella prioriteettia määrittävällä laitteella.

Claims (4)

12 7435 7
1. Multiprosessorijärjestelmä, joka muodostuu useammasta prosessorista (CPU), jotka on liitetty yhteiseen kokoojajohtoon (SB), jolloin kukin prosessori (CPU) on varustettu osoite-, tieto- ja ohjäinjohtimista muodostuvalla väylällä (B), jonka avulla kukin prosessori on yhdistetty ainakin yhteen kirjoitus-lukumuistiin (RAM), rinnakkaisliitoselimeen (IF) ja suoramuistihakuelimeen (DMA), ja jolloin vähintään yhdestä prosessorista (CPU) lähtevän synkronisointisignaalin esiintyessä ovat prosessoreiden (CPU) tulokset lähetettävissä suoramuistihaun (DMA) luku-kirjoitusmuisteista (RAM) binäärilukujen (BK) muodossa, tunnettu siitä, että kukin prosessori, kuten sinänsä tunnettua, on varustettu väylän (B) tietojohtimeen liitetyllä laskimella (KC), mihin kyseinen binääriluku (BK) on siirrettävissä suoramuistihakuoperaation avulla, ja joka on liitetty vertailua varten liitäntälogiikkaan (AL) pienimmän siirretyn binäriluvun havaitsemiseksi, että liitäntälogiikka (AL) on liitetty vapautusulostulon (KRES) ja rinnakkaisliitoselimen (IF) keskeytysvaatimussi-sääntulon (ZINT) avulla samoin kuin suoramuistihakuvaatimus-sisääntulon (ACCRQO) avulla suoramuistihakurakenneosaan (DMA), että liitäntälogiikka (AL) käsittää binäärilukujen vertailun alun merkitsevän ulostulon (KBO) ja vertailun lopun merkitsevän sissäntulon (KBI), että kaikkien liitäntälogiik-koiden (AL) ulosmenot (KBO) on liitetty väyläohjaimien (BT) kautta väylään (KB) siinä tarkoituksessa, että vertailun alkua voidaan ohjata väylän (KB) samanaikaisella aktivoimisella kaikkien ulosmenojen (KBO) kautta, jolloin kaikkien liitäntä-logiikkoiden (AL) laskimet (KC) aloittavat laskennan samanaikaisesti viiveen kuluttua aktivointiajankohdasta, että kaikkien liitäntälogiikkoiden (AL) sisääntulo (KBI) on liitetty väyläohjaimien (BT) kautta väylään (KB) väylän (KB) inaktivoi-tumisen toteamiseksi, jolloin vasta laskimen (KC) pisimmällä laskuajalla tuotetun siirron jälkeen väylä (KB) inaktivoidaan ja vertailun loppu (XII) merkitään sisääntulojen (KBI) avulla, ja että sisääntulo (KBI) on yhdistetty sillä tavoin rinnak- 13 74357 kaisiiitoselimen (IF) keskeytysvaatimussisääntulon (ZINT) kanssa, että vertailun lopun (XII) jälkeen keskeytysvaatimus on mahdollista pienimmän binääriluvun (BK) omaavan prosessorin (CPU) merkitsemiseksi.
2. Patenttivaatimuksen 1 mukainen multiprosessorijärjestelmä, tunnettu siitä, että - liitäntälogiikassa (AL) on edelleen laskin (PHC), viive-elin (DEL) ja ensimmäinen ohjelmoitava looginen laite (PALI), joka on yhdistetty binääriluvun (BK) siirron päättymisen ilmoittavaan DMA-rakenneosan ulostuloon (ACCGRO), ensimmäiseen ja toiseen ulostuloon (PHO, PHl) ja sisääntulo on (PHCLK) toisessa laskimessa (PHC) sekä viive-elimen (DEL) ensimmäiseen ja toiseen ulostuloon (KB15, KB17), ja että - liitäntälogiikan (AL) ulostulo (KBO) on ensimmäisen EI-elimen (1) kautta liitetty laskimen (PHC) ensimmäiseen ulostuloon (PHO) ja liitäntälogiikan (AL) sisääntulo (KBI) on liitetty viive-elimen (DEL) sisääntuloon, - jolloin binääriluvun (BK) siirron päättyessä tapahtuu signaalinvaihto (VI) laskimen (PHC) sisääntulossa (PHCLK) ja ensimmäisessä ulostulossa (PHO) sekä liitäntälogiikan (AL) ulostulossa (KBO), ja viimeisen binääriluvun (BK) siirron päättyessä lisäksi johdon (KB) ja kaikkien kulloistenkin liitäntälogiikkojen (AL) asianmukaisten sisääntulojen (KBI) ensimmäinen signaalinvaihto, ja - että ensimmäisestä signaalinvaihdosta (VII) riippuen vii-västetysti esiintyvän signaalinvaihdon aikana ensimmäisessä ja toisessa ulostulossa (KB15, KB17), viive-elimille (DEL) kutsutaan johdon (KB) ja kaikkien, kuhunkin liitäntälogiikkaan kuuluvien, ulos- ja sisääntulojen (KBO, KBI) toinen signaalinvaihto samanaikaisesti.
3. Patenttivaatimuksen 1 tai 2 mukainen multiprosessorijärjestelmä, tunnettu siitä, että - laskimen (KC) inkrementointiliitäntä (ENT) on toisella EI-elimellä (2) liitetty ulostuloon (ENG) ja laskimen (KC) siirtoliitäntä (RC) ensimmäisen ohjelmoitavan loogisen lait- 14 74 3 5 7 teen (PALI) sisääntuloon (RC), - johdon (KB) toisesta signaalinvaihdosta (VIII) johtuen viivytetystä esiintyvän muun signaalinvaihdon vallitessa viive-elimen (DEL) ensimmäisessä ja toisessa ulostulossa (KB15, KB17) kaikkien ensimmäisten ohjelmoitavien loogisten laitteiden (PALI) ulostulossa (ENG) esiintyy signaalinvaihto (IX), ja kaikki laskimet (KC) alkavat inkrementoida samanaikaisesti, ja -inkrementoinnin päättyessä ja laskimen (KC) siirron (RC) tapahtuessa esiintyy signaalinvaihto (X) asianmukaisen muun laskimen (PHC) sisääntulossa (PHCLK) ja ensimmäisessä ulostulossa (PHO) sekä liitäntälogiikan (AL) ulostulossa (KBO), ja inkrementoinnin päättyessä ja tuottaessa suurimman laskenta-ajan omaavan laskimen (KC) siirtoa (RC) saadaan samanaikaisesti väylän (KB) ja kaikkien liitäntälogiikkoiden (AL) sisääntulojen (KBI) kolmas signaalinvaihto (XII).
4. Patenttivaatimuksen 1 tai 2 mukainen multiprosessorijärjestelmä, tunnettu siitä, että - liitäntälogiikassa (AL) on ensimmäinen JK-flip-flop (3), kolmas JK-flip-flop (6) ja toinen ohjelmoitava laite (PAL2), joka on yhdistetty kolmannen JK-flip-flopin (6) sisääntuloon ("k”), muun laskimen (PHC) toiseen sisääntuloon (PHl), liitäntälogiikan (AL) sisääntuloon (KBI) ja ensimmäisen JK-flip- flopin (3) ulostuloon (Q), johon voidaan varastoida samanaikaisesti binääriluvun (BK) kanssa siirrettävissä oleva, pienemmällä tai suuremmalla tuloksella varustetun prosessorin tiedottava kontrollibitti (Co), - viive-elimessä (DEL) on lisäksi muun laskimen (PHC) ensimmäiseen ulostuloon (PHO) liitetty sisääntulo ja kolmas ulostulo (PHOR), joka on yhdistetty kolmannan JK-flip-flopin (6) tahtiliitäntään (CLK), - kolmannen JK-flip-flopin (6) ulostulo (Q) on liitetty rin-nakkaisliitoselimen (IF) keskeytysvaatimussisääntuloon (fclfclT), ja - siirron (RC) jälkeen syntyy viive-elimen (DEL) kolmannessa ulostulossa (PHOR) signaalinvaihto (XI, XIII), jonka is 74357 esiintyessä ennen johtimen (KB) kolmatta signaalinvaihtoa (XII) on saatavissa suurin tulos ja jonka esiintyessä johtimen (KB) kolmannen signaalinvaihdon (XII) jälkeen pienin tulos kyseistä prosessoria tiedottavassa keskeytysvaatimuksessa kolmannen JK-flip-flopin (6) ulostuloon (Q). | ie 74357
FI813223A 1980-10-20 1981-10-15 Multiprocessorsystem, i vilket faststaelles minimiobjektet producerande processor. FI74357C (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CH779880 1980-10-20
CH7798/80A CH651950A5 (de) 1980-10-20 1980-10-20 Multiprozessoranordnung.

Publications (3)

Publication Number Publication Date
FI813223L FI813223L (fi) 1982-04-21
FI74357B true FI74357B (fi) 1987-09-30
FI74357C FI74357C (fi) 1988-01-11

Family

ID=4330654

Family Applications (1)

Application Number Title Priority Date Filing Date
FI813223A FI74357C (fi) 1980-10-20 1981-10-15 Multiprocessorsystem, i vilket faststaelles minimiobjektet producerande processor.

Country Status (16)

Country Link
US (1) US4484264A (fi)
EP (1) EP0050304B1 (fi)
JP (1) JPS60703B2 (fi)
AT (1) ATE7968T1 (fi)
AU (1) AU544606B2 (fi)
BR (1) BR8106714A (fi)
CA (1) CA1169159A (fi)
CH (1) CH651950A5 (fi)
DE (1) DE3164209D1 (fi)
EG (1) EG15043A (fi)
ES (1) ES506395A0 (fi)
FI (1) FI74357C (fi)
GB (1) GB2085625B (fi)
HU (1) HU181834B (fi)
MX (1) MX152126A (fi)
ZA (1) ZA817056B (fi)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3415528A1 (de) * 1984-04-26 1985-11-07 M.A.N. Maschinenfabrik Augsburg-Nürnberg AG, 8500 Nürnberg Signalein- und -ausgabeeinrichtung fuer steuerungsrechner
DE3688139T2 (de) * 1986-12-30 1993-10-07 Ibm Gedoppelte Schaltungsanordnung zur schnellen Übertragung und Reparierbarkeit.
ES2037765T3 (es) * 1987-09-24 1993-07-01 Inventio Ag Control de grupo de ascensores con asignacion inmediata de llamadas de destino.
ES2027354T3 (es) * 1987-10-20 1992-06-01 Inventio Ag Control de grupos para ascensores con control de las cabinas dependiente de la carga.
EP0320583B1 (de) * 1987-12-18 1992-11-19 Inventio Ag Auf den Stockwerken angeordnete Rufregistrier- und Anzeigeeinrichtungen für Aufzüge
US5159686A (en) * 1988-02-29 1992-10-27 Convex Computer Corporation Multi-processor computer system having process-independent communication register addressing
US5050070A (en) * 1988-02-29 1991-09-17 Convex Computer Corporation Multi-processor computer system having self-allocating processors
CA1315900C (en) * 1988-09-01 1993-04-06 Paul Friedli Group control for lifts with immediate allocation of target cells
ATE96124T1 (de) * 1988-10-28 1993-11-15 Inventio Ag Verfahren und einrichtung zur gruppensteuerung von aufzuegen mit doppelkabinen.
US5555420A (en) * 1990-12-21 1996-09-10 Intel Corporation Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management
US5613128A (en) * 1990-12-21 1997-03-18 Intel Corporation Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller
DE59201897D1 (de) * 1991-09-27 1995-05-18 Inventio Ag Auf den Stockwerken angeordnete Rufregistrier- und Anzeigeeinrichtungen für Aufzüge.
ES2131539T3 (es) 1993-05-12 1999-08-01 Inventio Ag Instalacion de ascensores para funcionamiento por zonas.
WO1995016965A1 (en) * 1993-12-16 1995-06-22 Intel Corporation Multiple programmable interrupt controllers in a multi-processor system
NL1004956C2 (nl) * 1997-01-08 1998-07-13 Stertil Bv Hefinrichting met mobiele hefkolommen.
SG126669A1 (en) * 1998-02-02 2006-11-29 Inventio Ag Double-decker or multi-decker elevator
US7827248B2 (en) * 2003-06-13 2010-11-02 Randy Oyadomari Discovery and self-organization of topology in multi-chassis systems
CA2530030C (en) 2003-06-30 2011-02-08 Finisar Corporation Propagation of signals between devices for triggering capture of network data
US8190722B2 (en) * 2003-06-30 2012-05-29 Randy Oyadomari Synchronization of timestamps to compensate for communication latency between devices
US7555743B2 (en) * 2004-06-15 2009-06-30 Alcatel-Lucent Usa Inc. SNMP agent code generation and SNMP agent framework for network management application development
US20060036721A1 (en) * 2004-06-15 2006-02-16 Dong Zhao Run-time tool for network management application
US20050278709A1 (en) * 2004-06-15 2005-12-15 Manjula Sridhar Resource definition language for network management application development
US20060004856A1 (en) * 2004-06-15 2006-01-05 Xiangyang Shen Data management and persistence frameworks for network management application development
US20050278693A1 (en) * 2004-06-15 2005-12-15 Brunell Edward G Distribution adaptor for network management application development
US20060070082A1 (en) * 2004-06-15 2006-03-30 Manjula Sridhar Managed object framework for network management application development
US20050278708A1 (en) * 2004-06-15 2005-12-15 Dong Zhao Event management framework for network management application development
US20050278361A1 (en) * 2004-06-15 2005-12-15 Brunell Edward G View definition language for network management application development
US7461173B2 (en) * 2004-06-30 2008-12-02 Intel Corporation Distributing timers across processors
CN101005649A (zh) * 2006-01-19 2007-07-25 华为技术有限公司 一种多方通信业务的连接建立方法及系统
US8819242B2 (en) * 2006-08-31 2014-08-26 Cisco Technology, Inc. Method and system to transfer data utilizing cut-through sockets
US9772876B2 (en) * 2014-01-06 2017-09-26 International Business Machines Corporation Executing an all-to-allv operation on a parallel computer that includes a plurality of compute nodes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312951A (en) * 1964-05-29 1967-04-04 North American Aviation Inc Multiple computer system with program interrupt
US3731765A (en) * 1971-06-09 1973-05-08 Reliance Electric Co Multiple digital comparator
US3810114A (en) * 1971-12-29 1974-05-07 Tokyo Shibaura Electric Co Data processing system
GB1502842A (en) * 1974-04-22 1978-03-01 Hitachi Ltd Elevator control system
US4114730A (en) * 1976-09-07 1978-09-19 Reliance Electric Company Transportation system with individual programmable vehicle processors
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4223380A (en) * 1978-04-06 1980-09-16 Ncr Corporation Distributed multiprocessor communication system
FR2428284A1 (fr) * 1978-06-07 1980-01-04 Ibm France Systeme de selection de circuit d'interface prioritaire
US4220990A (en) * 1978-09-25 1980-09-02 Bell Telephone Laboratories, Incorporated Peripheral processor multifunction timer for data processing systems
CH648001A5 (de) * 1979-12-21 1985-02-28 Inventio Ag Gruppensteuerung fuer aufzuege.
US4368514A (en) * 1980-04-25 1983-01-11 Timeplex, Inc. Multi-processor system
US4387424A (en) * 1980-08-12 1983-06-07 Pitney Bowes Inc. Communications systems for a word processing system employing distributed processing circuitry

Also Published As

Publication number Publication date
AU544606B2 (en) 1985-06-06
ZA817056B (en) 1982-09-29
JPS60703B2 (ja) 1985-01-09
CH651950A5 (de) 1985-10-15
EG15043A (en) 1986-03-31
GB2085625B (en) 1984-11-21
EP0050304A1 (de) 1982-04-28
AU7658181A (en) 1982-04-29
GB2085625A (en) 1982-04-28
ATE7968T1 (de) 1984-06-15
BR8106714A (pt) 1982-07-06
FI813223L (fi) 1982-04-21
JPS57101967A (en) 1982-06-24
ES8206880A1 (es) 1982-08-16
HU181834B (en) 1983-11-28
DE3164209D1 (en) 1984-07-19
FI74357C (fi) 1988-01-11
MX152126A (es) 1985-05-30
CA1169159A (en) 1984-06-12
EP0050304B1 (de) 1984-06-13
ES506395A0 (es) 1982-08-16
US4484264A (en) 1984-11-20

Similar Documents

Publication Publication Date Title
FI74357B (fi) Multiprocessorsystem, i vilket faststaelles minimiobjektet producerande processor.
US4426681A (en) Process and device for managing the conflicts raised by multiple access to same cache memory of a digital data processing system having plural processors, each having a cache memory
US6584523B1 (en) Device for organizing the access to a memory bus
US4236213A (en) Apparatus for producing pulse width modulated signals
EP0355363B1 (en) Integrated circuit timer with multiple channels and dedicated service processor
EP0355463B1 (en) Timer channel with multiple timer reference features
US11709697B2 (en) Vehicle control device, vehicle control method, and recording medium storing vehicle control program
EP0355462B1 (en) Dedicated service processor with inter-channel communication features
US5142682A (en) Two-level priority arbiter generating a request to the second level before first-level arbitration is completed
AU603876B2 (en) Multiple i/o bus virtual broadcast of programmed i/o instructions
FI78994C (fi) Distribuerad prioritetsnaetslogik foer att moejliggoera att en enhet med laegre prioritet befinner sig i en position foer hoegre prioritet.
US4837688A (en) Multi-channel shared resource processor
US4089052A (en) Data processing system
JPS5836381B2 (ja) 共用メモリ制御装置
US7076641B2 (en) Programmable controller
JPH08314757A (ja) ブレイクポイントの組合せが確認された時命令プログラムの実行を停止する手段を備える集積回路
JPH07160650A (ja) タスクの実行制御装置
KR100218383B1 (ko) 피엘씨의 멀티 씨피유 모듈 시스템
JPS6214868B2 (fi)
KR910005479Y1 (ko) Cpu간 통신을 위한 공유 입출력 포트회로
RU1789970C (ru) Многоканальное устройство управлени шаговым двигателем
CN110008138A (zh) 信息处理装置
JPS61190649A (ja) Ｄｍａ転送制御装置
JPS58217071A (ja) 情報処理システム
JPS62164138A (ja) コンカレントル−プを有するマイクロプロセツサ

Legal Events

Date Code Title Description
MM Patent lapsed
MM Patent lapsed

Owner name: INVENTIO AKTIENGESELLSCHAFT