ES2886862T3 - Un circuito de bucle de bloqueo de fase para sistemas de transmisión de alta velocidad de bits y bajo consumo - Google Patents

Abstract

Un circuito de bucle de bloqueo de fase que comprende: - un oscilador local (14), configurado para generar una señal de temporización (VLO) que tiene una frecuencia respectiva; - un registro de desplazamiento (19) de tipo circular, que comprende un número variable de celdas de memoria (D1-D18) y está configurado para almacenar una secuencia de bits que recircula con una temporización que depende de la señal de temporización (VLO), comprendiendo dicha secuencia de bits una subsecuencia formada por un número de bits consecutivos igual a uno y el mismo valor lógico; y - un circuito de control de retroalimentación (2, 18, 20, 22, 24, 26) configurado para recibir una señal de entrada (Vpls) que define una sucesión periódica de pulsos (PLS), cada uno de los cuales está delimitado por un borde respectivo de un primer tipo, estando dicho circuito de control de retroalimentación acoplado al registro de desplazamiento para recibir también una señal local (VDCC) que indica el desplazamiento de dicha subsecuencia de bits en el registro de desplazamiento y que define una pluralidad de pulsos, cada uno de los cuales tiene una duración que depende de dicho número de bits consecutivos y de la frecuencia de la señal de temporización (VLO); y donde el circuito de control de retroalimentación comprende: - un primer circuito de detección (40, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls), si dicho pulso de la señal de entrada (Vpls) respeta una condición de proximidad temporal con un pulso correspondiente de la señal local (VDCC); - un segundo circuito de detección (42, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), si el borde de dicho pulso de la señal de entrada (Vpls) cae temprano, tarde, o dentro de una porción predefinida del pulso correspondiente de la señal local (VDCC); - un primer subcircuito de control (20, 22, 26) configurado para controlar el oscilador local; y - un segundo subcircuito de control (20, 24) configurado para controlar dicho número de celdas de memoria; y donde el primer subcircuito de control está configurado para variar, para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), la frecuencia de la señal de temporización (VLO), como una función del desplazamiento de tiempo entre la señal local (VDCC) y la señal de entrada (Vpls); y donde el segundo subcircuito de control está configurado de tal manera que, siguiendo cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), dicho número de celdas de memoria es igual a un primer número; y donde el segundo subcircuito de control está configurado asimismo de tal manera que, seguido de cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), dicho número de celdas de memoria es igual a un segundo número, a un tercer número, o a un cuarto número, si el borde de dicho pulso de la señal de entrada (Vpls) cae respectivamente temprano, tarde, o dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC), estando el cuarto número comprendido entre el segundo y el tercer número, siendo el segundo número menor que el cuarto número; y donde el primer subcircuito de control está configurado además para aumentar la frecuencia de la señal de temporización (VLO) en una primera cantidad y reducir la frecuencia de la señal de temporización (VLO) por una segunda cantidad, para cada pulso de la señal de entrada (Vpls) que sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), y que tiene un borde del primer tipo que es, respectivamente, temprano o tardío con respecto a la porción predefinida del pulso correspondiente de la señal local (VDCC).

Description

DESCRIPCIÓN

Un circuito de bucle de bloqueo de fase para sistemas de transmisión de alta velocidad de bits y bajo consumo Reivindicación de prioridad

Esta solicitud reivindica prioridad de la Solicitud de Patente Provisional de EE.UU. N.° 102017000057049 presentada el 25 de mayo de 2017.

Campo técnico

La presente invención se refiere a un circuito de bucle de bloqueo de fase y, en particular, a un circuito de bucle de bloqueo de fase para sistemas de transmisión de alta velocidad de bits y bajo consumo.

Antecedentes de la técnica

Tal como se sabe, hoy en día está disponible la tecnología de transmisión inalámbrica conocida como Impulso-Radio Ultra-Wide Band (IR-UWB), que transmite datos mediante el uso de pulsos de radiofrecuencia de duración extremadamente corta (por ejemplo, desde unas pocas decenas de picosegundos hasta unos pocos nanosegundos). Estos pulsos están representados por unos pocos ciclos de ondas de una portadora de radiofrecuencia, por lo que su ocupación espectral es muy amplia.

La tecnología IR-UWB ha encontrado un amplio uso principalmente en aplicaciones de corto alcance y alta velocidad de bits, tal como aplicaciones de telemetría en el campo biomédico, por ejemplo.

Con mayor detalle, La tecnología IR-UWB está caracterizada por presupuestos energéticos generalmente bajos. Por ejemplo, existen arquitecturas IR-UWB conocidas en las que el presupuesto energético es igual a aproximadamente 10 pJ por pulso. En relación con esto, hay transmisores IR-UWB conocidos que incluyen respectivos bucles de bloqueo de fase (PLL), cuyas características afectan al presupuesto energético. Por lo tanto, estos bucles de bloqueo de fase deben optimizarse con el fin de reducir el consumo.

Más generalmente, la necesidad de tener bucles de bloqueo de fase caracterizados por un bajo consumo se encuentra en diversos campos de aplicación, de los cuales la tecnología IR-UWB es solo un posible ejemplo. Los documentos US 2015/355671 A1, JP S60 142623 A y EP 0 948 138 A1, describen cada uno PLL conocidos con registros de desplazamiento en un circuito de control de retroalimentación.

Divulgación de la invención

Por lo tanto, el objeto de la presente invención es proporcionar un bucle de bloqueo de fase que permita cumplir, al menos en parte, las necesidades indicadas anteriormente.

De acuerdo con la invención, se proporciona un circuito de bucle de bloqueo de fase como se define en las reivindicaciones adjuntas.

Breve descripción de los dibujos

Para una mejor comprensión de la invención, ahora se describirán algunas realizaciones, simplemente a modo de ejemplo no limitativo y con referencia a los dibujos adjuntos, en los que:

- la figura 1 muestra un diagrama de circuito de un bucle de bloqueo de fase;

- la figura 2 muestra un diagrama de bloques de una porción del bucle de bloqueo de fase mostrado en la figura 1; - la figura 3 muestra cualitativamente los gráficos temporales de las señales generadas en el bucle de bloqueo de fase mostrado en la figura 1;

- las figuras 4A y 5A muestran gráficos temporales de señales generadas en el bucle de bloqueo de fase mostrado en la figura 1;

- las figuras 4B-4E muestran, en una escala ampliada, ejemplos de posibles desarrollos a lo largo del tiempo de las señales mostradas en la figura 4A;

- las figuras 5B-5E muestran, en una escala ampliada, ejemplos de posibles desarrollos a lo largo del tiempo de las señales mostradas en la figura 5A;

- la figura 6 muestra ejemplos de gráficos temporales de las señales generadas en el bucle de bloqueo de fase mostrado en la figura 1;

- la figura 7 muestra un diagrama de bloques de una porción de una variante del bucle de bloqueo de fase mostrado en la figura 1;

- la figura 8 muestra los gráficos de tiempo de las señales generadas en el bucle de bloqueo de fase mostrado en la figura 1, así como dos porciones ampliadas de una de estas señales;

- la figura 9 muestra un diagrama de bloques de un transmisor IR-UWB que comprende el presente bucle de bloqueo de fase; y

- la figura 10 muestra los gráficos de tiempo de las señales generadas en el transmisor IR-UWB mostrado en la figura 9.

Mejor modo de llevar a cabo la invención

La figura 1 muestra un circuito electrónico 1, que en lo sucesivo se denominará bucle de bloqueo de fase 1.

El bucle de bloqueo de fase 1 comprende un terminal de entrada IN y un terminal de salida OUT; además, el bucle de bloqueo de fase 1 comprende una fase de entrada 2, cuya entrada está conectada al terminal de entrada IN.

El bucle de bloqueo de fase 1 también comprende una cadena de retardo 4, que comprende quince elementos de retardo respectivamente indicados por D1-D15; con respecto a esto, la figura 1 solo muestra el primer, segundo, tercer, cuatro, séptimo, octavo, noveno y decimoquinto elementos de retardo, que están indicados por D1, D2, D3, D4, D7, D8, Dg y D15, respectivamente.

En detalle, los quince elementos de retardo están formados por las correspondientes biestables conectados en cascada y mutuamente idénticos. En otras palabras, cada elemento de retardo forma un tipo digital correspondiente de celda de memoria, que almacena un bit correspondiente.

Con mayor detalle, los biestables que forman los elementos de retardo D1-D15 son del tipo pestillo, por lo que cada uno de ellos tiene una entrada de temporización (indicada por CLK), una entrada de datos (indicada por D) y una salida (indicada por Q). También, la salida del i-ésimo biestable (donde i=1, 2..., 14) está conectado, directa o indirectamente, a la entrada de datos del i+1-ésimo biestable, tal y como se describe más adelante.

El bucle de bloqueo de fase 1 también comprende un primer y un segundo multiplexor 10 y 12, cada uno de los cuales tiene un terminal de control respectivo.

El primer multiplexor 10 también tiene una entrada, que está conectada a la salida del biestable del decimoquinto elemento de retardo D15 y tres salidas; el segundo multiplexor 12 tiene tres entradas y una salida, que está conectada a la entrada de datos del biestable que forma el primer elemento de retardo D1. El bucle de bloqueo de fase 1 también comprende un decimosexto, un decimoséptimo y un decimoctavo elemento de retardo D16-D18, que están formados por los correspondientes biestables idénticos a los biestables que forman los elementos de retardo D1-D15.

En detalle, la primera salida del primer multiplexor 10 está conectada a la primera entrada del segundo multiplexor 12. La segunda salida del primer multiplexor 10 está conectada a la entrada de datos del biestable que forma el decimosexto elemento de retardo D16, cuya salida está conectada a la segunda entrada del segundo multiplexor 12. La tercera salida del primer multiplexor 10 está conectada a la entrada de datos del biestable que forma el decimoséptimo elemento de retardo D17, cuya salida está conectada a la entrada de datos del biestable que forma el decimoctavo elemento de retardo D18, cuya salida está conectada a la tercera entrada del tercer multiplexor 12.

Las entradas de temporización de los dieciocho biestables que forman los dieciocho elementos de retardo D1-D18 están conectados al terminal de salida OUT, sobre los que, durante su uso, hay una señal VLO, que se denominará en lo sucesivo señal de bloqueo VLO.

El bucle de bloqueo de fase 1 también comprende cinco puertas lógicas OR, aunque la figura 1 solo muestra la primera, segunda y quinta puertas lógicas OR, que se indican respectivamente con O1, O2 y O5. Cada una de las cinco puertas lógicas OR mencionadas anteriormente tiene una primera entrada respectiva, que está diseñada para recibir una señal de RESTABLECER, así como una segunda entrada y una salida respectivas. Sin pérdida de generalidad, la segunda entrada de la j-ésima puerta lógica Oj (donde j=1, 2..., 5) está conectado a la salida del biestable que forma el j+2-ésimo elemento de retardo Dj+2; la salida de la j-ésima puerta lógica Oj (donde j=1, 2..., 5) está conectad a la entrada de datos del biestable que forma el j+3° elemento de retardo Dj+3.

El bucle de bloqueo de fase 1 también comprende un oscilador 14 del tipo de control de tensión, un condensador 16, una puerta AND lógica 18, que en lo sucesivo se denominará puerta lógica de puerta 18, una fase de decisión 20 y tres circuitos, que se denominarán en lo sucesivo, respectivamente, el primer, el segundo y el tercer circuito de control 22, 24 y 26.

En detalle, una primera entrada de la puerta lógica de puerta 18 está conectada a la salida del biestable que forma el segundo elemento de retardo D2; la segunda entrada de la puerta lógica de puerta 18 está conectada a la salida de la fase de entrada 2. La salida de la puerta lógica de puerta 18 está conectada a una entrada correspondiente de la fase de decisión 20, que también tiene tres entradas más, que están conectadas respectivamente a la salida del biestable que forma el segundo elemento de retardo D2, a la salida de la fase de entrada 2 y al terminal de salida OUT.

La fase de decisión 20 también tiene tres salidas, que están conectadas respectivamente al primer, segundo y tercer circuitos de control 22, 24 y 26. En particular, cada uno del primer, segundo y tercer circuitos de control 22, 24 y 26 tiene una primera entrada respectiva, que está conectada a una salida correspondiente de la fase de decisión 20; además, cada uno del primer, segundo y tercer circuitos de control 22, 24 y 26 tiene una salida.

Las salidas del primer y tercer circuitos de control 22 y 26 están conectadas a un primer terminal del condensador 16, cuyo segundo terminal está conectado a tierra.

La salida del segundo circuito de control 24 está conectada a los terminales de control del primer y segundo multiplexores 10 y 12.

En la práctica, los dieciocho biestables que forman los elementos de retardo Dr D18 y el primer y segundo multiplexores 10 y 12 forman un registro de desplazamiento circular 19, es decir, un bucle de retardo de longitud variable, siendo esta longitud controlada electrónicamente por el segundo circuito de control 24. En particular, el registro de desplazamiento 19 puede estar formado alternativamente por quince, dieciséis o diecisiete biestables. En consecuencia, el retardo global introducido por el registro de desplazamiento 19 es variable; con respecto a esto, cada biestable introduce un retardo igual a un impulso de la señal sobre su entrada de temporización, siendo esta señal exactamente igual a la señal bloqueada VLO.

Aunque solo se muestra en la figura 2, cada uno del primer, el segundo y tercer circuitos de control 22, 24 y 26 también reciben como entrada una señal de recirculación VDCC y una señal Vpls, descrito más adelante.

Haciendo referencia nuevamente a la figura 1, el primer terminal del condensador 16 también está conectado a la entrada del oscilador 14, cuya salida está conectada al terminal de salida OUT. El oscilador 14 genera de este modo la señal bloqueada VLO, que, como se describe en detalle a continuación, está formada por una onda cuadrada con un ciclo de trabajo del 50 % y tiene una frecuencia que depende de manera sustancialmente lineal de la tensión en el condensador 16. En lo sucesivo, la tensión en el condensador 16 se denominará tensión VCTRL.

Durante su uso, el bucle de bloqueo de fase 1 está configurado para recibir, sobre el terminal de entrada IN, una señal de entrada periódica VOSC, que se forma, por ejemplo, por una onda cuadrada con un ciclo de trabajo del 50 % y tiene una frecuencia fREF igual, por ejemplo, hasta 31,25 MHz. También, la fase de entrada 2 genera la señal Vpls antes mencionada, que tiene un ciclo de trabajo de menos del 50 %, en su salida. En relación con esto, la fase de entrada 2 genera un pulso para cada borde delantero o trasero de la señal de entrada VOSC, actuando por lo tanto como una especie de derivación. En lo sucesivo, los pulsos de la señal Vpls se denominan pulsos PLS. Ejemplos de pulsos PLS y pulsos de la señal de recirculación VDCC se muestran en la figura 3; en particular, la figura 3 muestra un tren de seis pulsos PLS y un tren de seis pulsos de la señal de recirculación VDCC. Las distancias temporales entre los pulsos mostrados en la figura 3 son puramente cualitativas y solo sirven como una representación de ejemplos de disposiciones recíprocas entre pulsos PLS y pulsos correspondientes de la señal recirculante VDCC; por esta razón, las evoluciones en el tiempo de las distancias temporales entre los pulsos que se muestran en la figura 3 no deben interpretarse cuantitativamente.

Habiendo dicho eso, el bucle de bloqueo de fase 1 funciona como una especie de máquina de estado de tiempo continuo, que en cada momento del tiempo puede estar en uno de tres estados posibles, descrito más adelante. También, el bucle de bloqueo de fase 1 se basa en la recirculación de la señal de recirculación VDCC antes mencionada en el registro de desplazamiento 19.

En detalle, el registro de desplazamiento 19 funciona como un registro de desplazamiento circular de 16 elementos, donde el último elemento está diseñado para proporcionar, cuando sea necesario, un avance o retardo de un impulso de reloj, donde impulso de reloj significa un período TCLK de la señal bloqueada VLO. También, como se mencionó anteriormente, el registro de desplazamiento 19 tiene forma circular, es decir, su salida está conectada a su entrada.

Con mayor detalle, después de comenzar, es decir, el momento en el que la señal RESTABLECER se establece en '1', los biestables que forman respectivamente el cuarto, quinto, sexto, séptimo y octavo elemento de retardo D4-D8 almacenan el valor lógico '1', mientras que los otros biestables del registro de desplazamiento almacenan el valor lógico '0'; con respecto a esto, los biestables que deben almacenar el valor lógico '0' están conectados para recibir también la señal RESTABLECER, aunque esta última característica no es visible en la figura 1.

En otras palabras, una subsecuencia formada por cinco valores '1' consecutivos se almacena en el registro de desplazamiento 19 y, en particular, en la cadena de retardo 4; los bits restantes se ponen a '0' y, por lo tanto, la subsecuencia de bits antes mencionada está precedida y seguida por dos bits iguales a '0'.

Habiendo dicho eso, considerando la salida de cualquiera de los quince elementos de retardo D1-D15 de la cadena de retardo 4, la señal de recirculación VDCC antes mencionada, que se origina en el desplazamiento dentro del registro de desplazamiento 19 de la secuencia de bits almacenados en el registro de desplazamiento 19, siendo dicho desplazamiento sincronizado por la señal bloqueada VLO, está disponible sobre esta salida.

Con mayor detalle, se hará referencia en lo sucesivo, sin pérdida de generalidad, a la señal de recirculación VDCC para indicar la señal presente en la salida del biestable que forma el segundo elemento de retardo D2. En consecuencia, hay una versión retardada de la señal de recirculación VDCC en la salida del biestable que forma el tercer elemento de retardo D3; de manera similar, existe una versión temprana de la señal de recirculación VDCC en la salida del biestable que forma el primer elemento de retardo D1.

Aun con mayor detalle, la señal de recirculación VDCC define un pulso, que está delimitado por un borde delantero y por un borde trasero y tiene una duración igual a NOR*TCLK, donde TCLK indica el período de la señal bloqueada VLO, mientras que NOR indica el número de puertas lógicas O1-O5. De este modo, sin pérdida de generalidad, en la realización mostrada en la figura 1, la señal de recirculación VDCC es igual a '1' durante una ventana de tiempo que dura 5*Tclk, de lo contrario, es igual a '0'.

Además, la señal de recirculación VDCC tiene un período que depende de la longitud del registro de desplazamiento 19, es decir, por el número de celdas de memoria, como se describe con mayor detalle más adelante.

En su lugar, con respecto a la puerta lógica de puerta 18, esto genera una señal Vgpls (mostrado en la figura 3), que representa una versión cerrada de la señal Vpls, donde la acción de puerta es ejercida por la señal de recirculación Vdcc

Basado en las conexiones descritas, la señal Vpls, la señal Vgpls, la señal de recirculación VDCC y la señal bloqueada VLO, que en lo sucesivo se denominarán en conjunto señales de entrada, están presentes en las entradas de la fase de decisión 20.

Como se describe con mayor detalle más adelante, la fase de decisión 20 controla el primer, segundo y tercer circuitos de control 22, 24 y 26 basándose en la posición temporal de los bordes de la señal Vpls con respecto a la señal de recirculación VDCC.

Como se muestra en la figura 2, la fase de decisión 20 comprende un primer y un segundo circuito de detección 40 y 42, que reciben las señales de entrada mencionadas anteriormente. La fase de decisión 20 también comprende un circuito de temporización 43, que, además de las señales de entrada, también recibe la señal RESTABLECER como entrada (detalle solo visible en la figura 2). La fase de decisión 20 también comprende una fase de controlador 44.

Aunque no se muestra, la señal de RESTABLECER también se suministra al primer y segundo circuitos de detección 40 y 42 y a la fase de controlador 44, así como al primer, segundo y tercer circuitos de control 22, 24 y 26.

El primer circuito de detección 40 tiene una entrada, adaptada para recibir las señales de entrada, y también tiene una primera salida, que está conectada a la fase de controlador 44, y una segunda salida, que está conectada a una primera entrada del segundo circuito de detección 42; esta última conexión es de tipo bidireccional.

El segundo circuito de detección 42 también tiene una segunda entrada, que está adaptada para recibir las señales de entrada, y una salida, que está conectada a la fase de controlador 44.

El circuito de temporización 43 genera una fina señal de temporización, sobre la base de la señal de recirculación VDCC, la señal bloqueada VLO y la señal RESTABLECER. La señal de temporización fina se suministra en una tercera entrada del segundo circuito de detección 42 y es indicativa, para cada pulso de la señal de recirculación VDCC, de cinco subintervalos temporales en los que se divide el mismo pulso, como se muestra, por ejemplo, en las figuras 4B-4E. En particular, cada uno de los cinco subintervalos temporales tiene una duración igual a un período TCLK de la señal bloqueada VLO.

Todavía con referencia a la señal de recirculación VDCC, se puede observar que su período y la duración de sus pulsos no son constantes, ya que dependen de la tensión VCTRL, que, durante su uso, está sujeta a ajustes más o menos marcados, como se describe más adelante. Por lo tanto, en esta descripción, a menos que se especifique lo contrario, se hace referencia a un período de la señal de recirculación VDCC para indicar el tiempo que transcurre entre un borde de delantero (o trasero) de la señal de recirculación VDCC y el siguiente borde delantero (o trasero). En otras palabras, se hace referencia a un período de la señal de recirculación VDCC para indicar, más correctamente, un ciclo de un borde de la señal de recirculación VDCC dentro del registro de desplazamiento 19. También, considerando cada pulso de la señal de recirculación VDCC, los cinco subintervalos temporales correspondientes tienen duraciones temporales que pueden diferir, aunque sea por una pequeña cantidad, el uno del otro, debido a variaciones simultáneas en la tensión VCTRL. Para los fines de esta descripción, estas posibles diferencias de duración no se consideran, ya que son irrelevantes a los efectos de la implementación del presente bucle de bloqueo de fase. En relación con esto, los cinco subintervalos temporales de cada pulso de la señal de recirculación VDCC son determinados por el circuito de temporización 43 sobre la base de cinco pulsos consecutivos correspondientes de la señal bloqueada VLO y, por lo tanto, cambios de frecuencia de la señal bloqueada VLO no suponen ninguna pérdida de coherencia en el bucle de bloqueo de fase 1.

Haciendo referencia de nuevo a la fase de controlador 44, este tiene tres salidas, que forman las salidas de la fase de decisión 20 y están respectivamente conectadas a las primeras entradas del primer, segundo y tercer circuitos de control 22, 24 y 26. También, la fase de controlador 44 recibe las señales de entrada mencionadas anteriormente.

La operación de la fase de decisión 20 se describirá ahora con mayor profundidad. Con este fin, se asume, para simplificar la descripción, que cuando se inicia el oscilador 14, genera la señal bloqueada VLO con una frecuencia inicial f0 ligeramente más baja (por ejemplo, 20 % menos) que la frecuencia a la que la señal bloqueada VLO tendrá después del bloqueo del bucle de bloqueo de fase 1. También se supone que, como se muestra en la figura 4A, la fase de decisión 20 comienza a operar después de la recepción del borde delantero del primer pulso de la señal Vpls después de iniciarse.

En detalle, sobre la base de las señales de entrada, el primer circuito de detección 40 determina, para cada borde delantero de la señal Vpls, si ese borde delantero (temporalmente) cae dentro de un pulso correspondiente de la señal de recirculación VDCC. También, el primer circuito de detección 40 suministra a la fase de controlador 44 una primera señal de detección, que indica con precisión si cualquier borde delantero dado de la señal de recirculación Vpls cae dentro de un pulso correspondiente de la señal de recirculación VDCC o cae fuera de los pulsos de la señal de recirculación VDCC.

Siempre que el primer circuito de detección 40 determine que los bordes delanteros de la señal Vpls cae fuera de los pulsos de la señal de recirculación VDCC, es decir, siempre que los bordes delanteros de la señal Vpls no se superponen temporalmente con los pulsos de la señal de recirculación VDCC, la fase de decisión 20 opera en un primer modo operativo, que en lo sucesivo se denominará modo de desbloqueo.

En particular, cuando la fase de decisión 20 opera en el modo de desbloqueo, la fase de controlador 44 mantiene el tercer circuito de control 26 desactivado y, por lo tanto, desacoplado del condensador 16. También, la fase de controlador 44 controla el segundo circuito de control 24 de tal manera que este último controla el primer y segundo multiplexores 10 y 12 de tal manera que el registro de desplazamiento 19 está constituido por dieciséis elementos de retardo D1-D16.

En otras palabras, cuando la fase de decisión 20 opera en el modo de desbloqueo, el decimosexto elemento de retardo D16 está conectado al primero y al decimoquinto elemento de retardo D1 y D15, a diferencia de los elementos de retardo decimoséptimo y decimoctavo D17 y D18, que están desacoplados de los otros elementos de retardo. En consecuencia, el período de la señal de recirculación VDCC es igual a 16*TCLK.

Además, cuando la fase de decisión 20 opera en el modo de desbloqueo, la fase de controlador 44 mantiene habilitado el primer circuito de control 22, que controla la tensión VCTRL presente sobre el condensador 16 como se describe a continuación.

En detalle, considerando el intervalo de tiempo que transcurre entre dos bordes delanteros consecutivos de la señal Vpls, se puede suponer que solo un borde delantero de la señal VDCC cae entre estos dos bordes delanteros consecutivos de la señal Vpls, ya que se ha asumido que cuando se inicia el oscilador 14, genera la señal bloqueada VLO con una frecuencia inicial f0 ligeramente más baja que la frecuencia que la señal bloqueada VLO tendrá después del bloqueo del bucle de bloqueo de fase 1. Habiendo dicho eso, en el intervalo de tiempo antes mencionado, el primer circuito de control 22 varía la tensión VCTRL basándose en la posición temporal del borde delantero antes mencionado de la señal VDCC con respecto a los dos bordes de delanteros consecutivos antes mencionados de la señal Vpls. En consecuencia, en el intervalo de tiempo antes mencionado, una disminución/aumento general de la frecuencia de la señal bloqueada VLO tiene lugar, basándose en la relación temporal entre los dos bordes delanteros consecutivos de la señal Vpls y el borde delantero de la señal de recirculación VDCC cayendo entre ellos, que en lo sucesivo también se denominará borde delantero intermedio de la señal de recirculación VDCC. A su vez, la variación de frecuencia de la señal bloqueada VLO implica una variación correspondiente en la frecuencia de la señal de recirculación VDCC.

Con mayor detalle, el primer circuito de control 22 varía la tensión VCTRL, como se muestra en la figura 4A, por ejemplo, donde se supone que el borde delantero del primer pulso de la señal Vpls después del inicio tiene lugar en el tiempo tpls-|.

Hasta el tiempo tpls1, la tensión VCTRL permanece constante e igual, por ejemplo, a un valor Vo.

A continuación, en el tiempo tpls1, el primer circuito de control 22 aumenta linealmente la tensión VCTRL, con un coeficiente igual a un valor a, hasta el momento en que dicho borde delantero intermedio de la señal de recirculación VDCC tiene lugar, que en lo sucesivo se denominará como tiempo tdcc1.

A continuación, en el tiempo tdcc1, el primer circuito de control 22 disminuye linealmente la tensión VCTRL, con un coeficiente igual (en módulo) al valor a, hasta el momento en que el segundo de los dos bordes delanteros consecutivos de la señal Vpls tiene lugar, que en lo sucesivo se denominará como tiempo tpls2.

En otras palabras, entre tiempos tpls1 y tpls2, la frecuencia de la señal bloqueada VLO varía como una función del desplazamiento de tiempo entre la señal de recirculación VDCC y la señal Vpls.

Desde el tiempo tpls2 no cae dentro de ningún pulso de la señal de recirculación VDCC, y en particular no cae dentro del pulso de la señal de recirculación V^dcc delimitado por el borde delantero intermedio antes mencionado, la fase de decisión 20 continúa operando en modo de desbloqueo. Por lo tanto, la fase de controlador 44 controla el primer, segundo y tercer circuitos de control 22, 24 y 26 como se describió anteriormente con referencia al intervalo de tiempo [tps - tpls2].

Todavía haciendo referencia al modo de desbloqueo, para cada par de bordes delanteros consecutivos de la señal Vpls, tras la llegada del correspondiente borde delantero intermedio de la señal de recirculación VDCC, el primer circuito de control 22 cambia entre una primera condición, en la que aumenta la tensión VCTRL, y una segunda condición, en la que baja la tensión VCTRL.

En la práctica, el primer circuito de control 22 opera de tal manera que acelera la ocurrencia de un instante de tiempo en el cual el borde delantero de la señal Vpls cae dentro de un pulso correspondiente de la señal de recirculación VDCC; de hecho, este evento ocurriría, en cualquier caso, debido a la diferencia de frecuencia inicial entre la señal de recirculación VDCC y la señal Vpls, pero sucedería más lentamente.

Como se mencionó anteriormente, la fase de decisión 20 opera en modo de desbloqueo hasta que un borde delantero de un pulso de la señal Vpls cae dentro de un pulso correspondiente de la señal de recirculación VDCC, siendo este evento detectado por el primer circuito de detección 40 y siendo de este modo representado por la primera señal de detección.

En general, en lo sucesivo se hace referencia a la condición en la que el borde delantero de la señal Vpls cae dentro de un pulso correspondiente de la señal de recirculación VDCC como si estuviera en la condición de bloqueo. También, de aquí en adelante se hace referencia al primer tiempo de bloqueo tbloqueo para indicar el primer momento, después de comenzar, donde un borde delantero de la señal Vpls cae dentro de un pulso correspondiente de la señal de recirculación VDCC.

Puramente a modo de ejemplo, en la figura 4A el primer tiempo de bloqueo tbloqueo coincide con el tiempo tpls3, donde el borde delantero del tercer pulso de la señal Vpls tiene lugar, que cae dentro del segundo pulso de la señal de recirculación VDCC después de iniciarse.

Después de la detección de la condición de bloqueo por el primer circuito de detección 40, la fase de controlador 44 controla el primer circuito de control 22 para mantener constante la tensión VCTRL. En la figura 4A, después del primer tiempo de bloqueo tbloqueo, la tensión VCTRL permanece igual a un valor V!.

Además, después de la detección de la condición de bloqueo por el primer circuito de detección 40, el segundo circuito de detección 42 realiza las operaciones que se describen a continuación.

En detalle, el segundo circuito de detección 42 determina, sobre la base de la señal de temporización fina suministrada por el circuito de temporización 43, en la que, los cinco subintervalos temporales del pulso de la señal de recirculación VDCC el borde delantero de la señal Vpls cae.

Si el borde delantero de la señal Vpls cae dentro de un subintervalo temporal del correspondiente pulso VDCC distinto del tercer subintervalo temporal, el bloqueo es grueso, de lo contrario, el bloqueo es fino.

La información sobre el subintervalo temporal en el que el borde delantero de la señal Vpls cae y, por lo tanto, en el tipo de bloqueo, se suministra a la fase de controlador 44 por el segundo circuito de detección 42, mediante la generación de una segunda señal de detección en su salida. Para cada bloqueo detectado genéricamente por el primer circuito de detección 40, la fase de controlador 44 es, por lo tanto, capaz de discriminar entre si ese bloqueo es grueso (como en el caso mostrado en la figura 4A) o fino (como en el caso mostrado en la figura 5A).

Después de detectar un bloqueo grueso, la fase de controlador 44 realiza las siguientes operaciones si el borde delantero de la señal Vpls cae dentro del cuarto o quinto subintervalo temporal del pulso correspondiente VDCC; este evento ocurre, por ejemplo, en la figura 4A, donde el tiempo tpls3 cae dentro del quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC.

En detalle, la fase de controlador 44 controla el segundo circuito de control 24 de tal manera que este último controla el primer y segundo multiplexores 10 y 12 de tal manera que el registro de desplazamiento 19 está constituido por quince elementos de retardo D1-D15 y por el decimoséptimo y por el decimoctavo elemento de retardo D17-D18, es decir, está constituido por diecisiete elementos.

En otras palabras, el segundo circuito de control 24 controla el primer y segundo multiplexores 10 y 12 para incrementar el número de elementos de retardo que forman el registro de desplazamiento 19 en uno, con respecto a una situación en la que el registro de desplazamiento 19 está formado por dieciséis elementos de retardo. De hecho, el hecho de que el borde delantero de la señal Vpls cae dentro del cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC implica que el registro de desplazamiento 19 es demasiado corto con respecto a una condición deseada donde el borde delantero de la señal Vpls cae dentro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC. Por lo tanto, el registro de desplazamiento 19 debe extenderse, para retrasar la señal de recirculación VDCC.

El aumento en el número de celdas de memoria que forman el registro de desplazamiento 19 tiene lugar de tal manera que la longitud de la subsecuencia de bits mencionada anteriormente igual a "1" permanece inalterada. De manera más general, y con referencia también a lo que se describe más adelante, el segundo circuito de control 24 controla el primer y segundo multiplexores 10 y 12 de tal manera que las variaciones en la longitud del registro de desplazamiento 19 tienen lugar sin alterar la longitud de la subsecuencia de bits antes mencionada igual a '1', así como una forma de introducir, en caso de aumentar el número de celdas de memoria, un número correspondiente de bits igual a '0'. En otras palabras, el número de bits consecutivos de la subsecuencia de bits antes mencionada igual a '1' permanece sin cambios con respecto al número de celdas de memoria del registro de desplazamiento 19.

Por ejemplo, el segundo circuito de control 24 conmuta el primer y segundo multiplexores 10 y 12 antes de que el primer bit de la subsecuencia de bits igual a '1' llegue a la entrada del primer multiplexor 10, o después del último bit de la subsecuencia de bits igual a ' 1 ' ha salido del segundo multiplexor 12.

Después de detectar un bloqueo grueso, si el borde delantero de la señal Vpls cae dentro del primer o segundo subintervalo temporal del pulso correspondiente VDCC, en su lugar, la fase de controlador 44 realiza las siguientes operaciones.

En detalle, la fase de controlador 44 controla el segundo circuito de control 24 de tal manera que este último controla el primer y segundo multiplexores 10 y 12 de tal manera que el registro de desplazamiento 19 está constituido por quince elementos de retardo D1-D15.

En otras palabras, el segundo circuito de control 24 controla el primer y segundo multiplexores 10 y 12 para reducir el número de elementos de retardo que forman el registro de desplazamiento 19 en uno, con respecto a la situación en la que el registro de desplazamiento 19 está formado por dieciséis elementos de retardo. De hecho, el hecho de que el borde delantero de la señal Vpls cae dentro del primer o segundo intervalo de tiempo del pulso correspondiente de la señal de recirculación VDCC implica que el registro de desplazamiento 19 es demasiado largo con respecto a la condición deseada, en la que el borde delantero de la señal Vpls cae dentro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC. Por lo tanto, el registro de desplazamiento 19 debe acortarse, para anticipar la señal de recirculación VDCC

En la práctica, después de detectar un bloqueo grueso, la fase de decisión 20 opera en un modo operativo en el que el segundo circuito de control 24 varía la longitud del registro de desplazamiento 19, con respecto al modo de operación de desbloqueo. En este modo de operación, que en lo sucesivo se denominará modo de aceleración, la fase de decisión 20 modifica la fase de la señal de recirculación VDCC para acelerar la convergencia hacia la condición deseada antes mencionada, en la que los bordes delanteros de la señal Vpls caen dentro de los terceros subintervalos temporales de los pulsos correspondientes de la señal de recirculación VDCC (bloqueo fino).

Además de lo descrito anteriormente, después de detectar un bloqueo grueso, la fase de decisión 20 también cambia la frecuencia de la señal de recirculación VDCC, tal y como se describe más adelante.

En detalle, refiriéndose al borde delantero de la señal Vpis después del primer tiempo de bloqueo taq ueo como el nuevo borde delantero, la fase de controlador 44 discrimina, sobre la base de la primera y la segunda señales de detección, entre los siguientes cuatro escenarios, que se describen con referencia a las figuras 4B-4E, en los que el nuevo borde delantero tiene lugar en el tiempo tpls4.

Con mayor detalle, si el nuevo borde delantero de la señal Vpls cae en el cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 4B), la fase de controlador 44 mantiene la longitud del registro de desplazamiento 19 igual a diecisiete. En relación con esto, en las figuras 4A-4E, el número de celdas de memoria del registro de desplazamiento 19 está indicado por Ncelda.

Además, la fase de controlador 44 desactiva el primer circuito de control 22 y habilita el tercer circuito de control 26, que (algebraicamente) agrega una especie de contribución predeterminada al valor V1. En particular, el tercer circuito de control 26 disminuye linealmente la tensión VCTRL a partir del momento en que el tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC comienza, hasta el momento en que finalice este tercer subintervalo temporal; la reducción tiene lugar linealmente, con un coeficiente igual (en módulo) a un valor p<a (las figuras no están a escala).

De esta manera, una reducción en la frecuencia de la señal bloqueada VLO se logra, y por lo tanto un aumento en el período de la señal de recirculación VDCC (como lo indica la flecha punteada en la figura 4B), lo que da como resultado una tendencia hacia la condición de bloqueo fino, en la que el borde delantero de la señal Vpls cae dentro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC.

En su lugar, si el nuevo borde delantero de la señal Vpls cae en el primer o en el segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 4C), la fase de controlador 44 controla el segundo circuito de control 24 de modo que la longitud del registro de desplazamiento 19 sea igual a quince.

Además, la fase de controlador 44 desactiva el primer circuito de control 22 y habilita el tercer circuito de control 26, que agrega una especie de contribución predeterminada al valor V ! . En particular, el tercer circuito de control 26 aumenta linealmente la tensión VCTRL a partir del momento en que el tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC comienza, hasta el momento en que finalice este tercer subintervalo temporal. El aumento se produce de forma lineal, con un coeficiente igual al valor p.

De esta manera, un aumento en la frecuencia de la señal bloqueada VLO tiene lugar y, por lo tanto, una caída en el período de la señal de recirculación VDCC (como lo indica la flecha punteada en la figura 4C), lo que da como resultado una tendencia hacia la condición de bloqueo fino.

En su lugar, si el nuevo borde delantero de la señal Vpls cae en el tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 4D), esto significa que se ha producido un bloqueo fino. En consecuencia, la fase de decisión 20 comienza a operar en un modo de operación adicional, que en lo sucesivo se denominará modo de operación en estado estacionario.

En detalle, la fase de controlador 44 controla el segundo circuito de control 24 de modo que la longitud del registro de desplazamiento 19 es igual a dieciséis. También, la fase de controlador 44 desactiva el primer circuito de control 22 y habilita el tercer circuito de control 26, acoplándolo al condensador 16.

El tercer circuito de control 26 (algebraicamente) agrega una contribución al valor V1 de la tensión VCTRL que depende de la desalineación entre el nuevo borde delantero de la señal Vpls y el centro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC.

En particular, comenzando desde el inicio del tercer subintervalo temporal mencionado, el tercer circuito de control 26 disminuye linealmente la tensión VCTRL, hasta el tiempo tpls4, cuando el nuevo borde delantero del pulso de la señal Vpls tiene lugar. A continuación, en el tiempo tpls4, el tercer circuito de control 26 aumenta linealmente la tensión VCTRL, hasta el final del tercer subintervalo temporal anteriormente mencionado.

La disminución y el aumento de tensión VCTRL causados por el tercer circuito de control 26 tienen lugar con coeficientes iguales (en módulo) a p. Por lo tanto, si el nuevo borde delantero de la señal Vpls tiene lugar en el mismo momento que el centro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC, la tensión VCTRL permanece igual a un valor V1. Al contrario, si (como se muestra en la figura 4D) el nuevo borde delantero de la señal Vpls tiene lugar antes del centro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC, la tensión VCTRL aumenta con respecto al valor V1, para provocar una pequeña reducción en el período de la señal de recirculación VDCC. De lo contrario, si el nuevo borde delantero del pulso de la señal Vpis tiene lugar después del centro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso no mostrado), la tensión VCTRL disminuye con respecto al valor V1, para provocar un pequeño aumento en el período de la señal de recirculación VDCC.

En su lugar, si el nuevo borde delantero de la Vpls la señal cae fuera de los pulsos de la señal de recirculación VDCC (caso mostrado en la Figura 4E), la fase de decisión 20 vuelve a operar en modo de desbloqueo. Por lo tanto, la longitud del registro de desplazamiento 19 vuelve a ser igual a dieciséis. También, después el tiempo tpls4, el primer circuito de control 22 vuelve a aumentar linealmente la tensión VCTRL, con un coeficiente igual a un valor a, hasta el siguiente borde delantero (no mostrado) de la señal de recirculación VDCC, que caerá entre el borde delantero de la señal Vpls que tiene lugar en el tiempo tpls4 y el siguiente borde delantero de la señal Vpls (no mostrada), que tendrá lugar, por ejemplo, en el tiempo tpls5 (no mostrado).

Aunque no se muestra, la fase de decisión 20 está configurada de tal manera que los gráficos de tiempo de las señales mostradas en las figuras 4B-4C seguirían siendo los mismos, incluso si el primer tiempo de bloqueo tbloqueo (ver figura 4A) había caído en el primero, segundo o cuarto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (en este caso, el segundo pulso después de iniciarse).

Refiriéndose nuevamente a los escenarios mostrados en las figuras 4B-4D, es decir, los escenarios que implican mantener la condición de bloqueo grueso (figuras 4B-4C) o alcanzar una condición de bloqueo fino (figura 4D), para cada borde delantero de la señal Vpls siguiendo el nuevo borde delantero antes mencionado (este último teniendo lugar en el tiempo tpls4), la fase de controlador 44 itera las operaciones descritas anteriormente, ambas con respecto al control de tensión VCTRL, y con respecto al control de la longitud del registro de desplazamiento 19. En particular, la fase de controlador 44 comprueba si i) el borde delantero de la señal Vpls cae dentro del cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC o si ii) el borde delantero de la señal Vpls cae dentro del primer o segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC; o si iii) en la que el borde delantero de la señal Vpls cae dentro del tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC; o si iv) el borde delantero de la señal Vpls cae fuera del pulso correspondiente de la señal de recirculación VDCC. Después de determinar los escenarios i), ii), iii) y iv), la fase de controlador 44 realiza las operaciones descritas con referencia a las figuras 4B, 4C, 4D y 4E, respectivamente.

Refiriéndose nuevamente a los escenarios mostrados en las figuras 4B-4D, para fines prácticos, la implementación de las variaciones de tensión VCTRL mostradas en estas figuras puede tener lugar como se describe a continuación.

En detalle, la fase de controlador 44 detecta si el nuevo borde delantero mencionado anteriormente de la señal Vpls, que tiene lugar en el tiempo tpls4, cae dentro de la ventana de tiempo formada por el primer y segundo subintervalos temporales del pulso correspondiente de la señal de recirculación VDCC, en cuyo caso, la fase de controlador 44 luego varía la tensión VCTRL en el tercer subintervalo temporal, como se muestra en la figura 4C.

De lo contrario, si el mencionado nuevo borde delantero de la señal Vpls no llega durante la ventana de tiempo formada por el primer y segundo subintervalos temporales del pulso correspondiente de la señal de recirculación VDCC, la fase de controlador 44 detecta, durante toda la duración del tercer subintervalo temporal, si el nuevo borde delantero de la señal Vpls aparece, y también disminuye linealmente la tensión VCTRL, con un coeficiente igual (en módulo) a p, hasta que tenga lugar el primero de los dos eventos siguientes: el final del tercer subintervalo temporal; o la llegada del nuevo borde delantero de la señal Vpls.

En particular, si el tercer subintervalo temporal termina antes de la llegada del nuevo borde delantero de la señal Vpls, la fase de controlador 44 mantiene la tensión VCTRL constante al final del tercer subintervalo temporal. De este modo ocurre la situación mostrada en la figura 4B.

De lo contrario, si el nuevo borde delantero de la señal Vpls llega antes del final del tercer subintervalo temporal, la fase de controlador 44 disminuye la tensión VCTRL con un coeficiente igual (en módulo) a p hasta el momento en que el nuevo borde delantero de la señal Vpls se produce y luego aumenta linealmente la tensión VCONTROL con un coeficiente igual a p, hasta el final del tercer subintervalo temporal. Ocurre la situación que se muestra en la figura 4D.

En el caso donde, como se muestra, por ejemplo, en la figura 5A, del primer tiempo de bloqueo tbloqueo (que, siempre a modo de ejemplo, coincide con el tiempo tpls3) cae dentro del tercer subintervalo temporal del pulso correspondiente de la señal Vpls, es decir, en el caso de un paso directo del modo de desbloqueo al modo de operación de estado estacionario, la fase de decisión 20 opera como se muestra en las figuras 5A-5E.

En detalle, después de detectar la condición de bloqueo fino, realizado sobre la base de la primera y la segunda señales de detección, la fase de controlador 44 controla el primer circuito de control 22 para mantener la tensión VCTRL constante después del primer tiempo de bloqueo t a queo. También, la fase de controlador 44 controla el segundo circuito de control 24 de tal manera que la longitud del registro de desplazamiento 19 permanece igual a dieciséis, es decir, no varía con respecto al modo de desbloqueo.

Además de lo descrito anteriormente, después de detectar un primer bloqueo fino, la fase de decisión 20 realiza las mismas operaciones descritas con referencia a las figuras 4B-4E.

En detalle, refiriéndose al nuevo borde delantero para indicar el borde delantero de la señal Vpls después del primer tiempo de bloqueo tbloqueo, la fase de controlador 44 discrimina, sobre la base de la primera y la segunda señales de detección, entre los siguientes cuatro escenarios, que se describen con referencia a las figuras 5B-5E y en las que el nuevo borde delantero tiene lugar en el tiempo tpls4.

Con mayor detalle, si el nuevo borde delantero de la señal Vpls cae en el cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 5B), esto significa que se ha producido un paso de bloqueo fino a bloqueo grueso. En consecuencia, la fase de controlador 44 modifica la longitud del registro de desplazamiento 19, de modo que sea igual a diecisiete y controle el tercer circuito de control 26 para que opere como se describe con referencia a la figura 4B.

En su lugar, si el nuevo borde delantero de la señal Vpls cae en el primer o segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 5C), esto significa que se ha producido de nuevo un paso de bloqueo fino a bloqueo grueso. En consecuencia, la fase de controlador 44 controla el segundo circuito de control 24 de modo que la longitud del registro de desplazamiento 19 sea igual a quince. Además, la fase de controlador 44 controla el tercer circuito de control 26 de modo que opere como se describe con referencia a la figura 4C.

En su lugar, si el nuevo borde delantero de la señal Vpls cae en el tercer subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC (caso mostrado en la figura 5D), esto significa que se ha mantenido el bloqueo fino. En consecuencia, la fase de controlador 44 controla el segundo circuito de control 24 de modo que la longitud del registro de desplazamiento 19 permanece igual a dieciséis. Además, la fase de controlador 44 controla el tercer circuito de control 26 de modo que opere como se describe con referencia a la figura 4D.

En su lugar, si el nuevo borde delantero de la señal Vpls cae fuera de los pulsos de la señal de recirculación VDCC (caso mostrado en la Figura 5E), esto significa que el bloqueo se ha perdido y, por lo tanto, la fase de decisión 20 vuelve a operar en modo de desbloqueo. En consecuencia, la fase de controlador 44 controla el segundo circuito de control 24 de modo que la longitud del registro de desplazamiento 19 permanece igual a dieciséis. Además, la fase de controlador 44 desactiva el tercer circuito de control 26 y habilita el primer circuito de control 22, de modo que opere como se describe con referencia a la figura 4E.

En la práctica, haciendo referencia a las figuras 4A-4E y las figuras 5A-5E, se puede notar cómo, en ausencia de bloqueo, el registro de desplazamiento 19 está formado por dieciséis celdas de memoria. Asimismo, siempre que tenga lugar un primer bloqueo (grueso o fino), es decir, un paso de una condición de desbloqueo a una condición de bloqueo (grueso o fino), la fase de controlador 44 determina el tipo de bloqueo y controla el segundo circuito de control 24 de tal manera que la longitud del registro de desplazamiento 19 se establece igual a: dieciséis, en el caso de un bloqueo fino; diecisiete, en el caso de que el borde delantero de la señal Vpls cae en el cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC; o quince, en el caso de que el borde delantero de la señal Vpls cae en el primer o segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC.

Además, siempre que tenga lugar un primer bloqueo (grueso o fino), la fase de controlador 44 hace que la tensión VCTRL constante. A continuación, para cada borde delantero sucesivo de la señal Vpls que no implica salir del estado de bloqueo, la fase de controlador 44 realiza las operaciones descritas con referencia, por ejemplo, a las figuras 4B-4D; estas operaciones son independientes del primer tipo de bloqueo (fino o grueso con un borde que cae en el cuarto o quinto subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC, o todavía grueso con un borde que cae en el primer o segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC), pero depende solo de la relación temporal existente entre el borde delantero actual de la señal Vpls y el pulso correspondiente de la señal VDCC en la que cae ese borde. En su lugar, cuando un borde delantero de la señal Vpls se detecta que implica salir del estado de bloqueo, la fase de decisión 20 vuelve a operar en modo de desbloqueo, como se describe con referencia a las figuras 4A y 5A, hasta que tenga lugar un nuevo primer bloqueo, es decir, un borde delantero de la señal Vpls que cae dentro de un pulso correspondiente de la señal de recirculación VDCC.

En la práctica, siempre que un borde delantero de la señal Vpls tiene lugar, la fase de decisión 20 comprueba si es necesario alterar la longitud, sobre la base de la relación existente entre este borde delantero y el pulso correspondiente de la señal de recirculación VDCC. También, en el caso de pasar de una condición de desbloqueo a una condición de bloqueo (grueso o fino), la fase de decisión 20 hace que la tensión VCTRL sea constante. La fase de decisión 20 variará posteriormente la tensión VCTRL en los sucesivos bordes delantero de la señal Vpls en los casos en que se mantenga el bloqueo, pero volverá a operar en modo de desbloqueo tan pronto como se pierda el bloqueo.

De acuerdo con una posible variante, la fase de decisión 20 opera sobre la base de la señal Vgpls, en lugar de sobre la base de la señal Vpls. En relación con esto, cabe señalar que las relaciones temporales entre i) un borde delantero de la señal Vpls y el pulso correspondiente de la señal de recirculación VDCC, y ii) el borde delantero correspondiente de la señal Vgpls y el pulso correspondiente de la señal de recirculación V^dcc, son idénticos en los casos en que el borde delantero de la señal Vpls cae en cualquiera de los cinco subintervalos del pulso correspondiente de la señal de recirculación VDCC. En consecuencia, lo que se ha dicho con respecto a las figuras 4B-4D y 5B-5D sigue siendo válido.

En cambio, la operación de esta variante del bucle de bloqueo de fase 1 difiere con respecto al anteriormente descrito en el caso donde el borde delantero de la señal Vpls desciende por adelantado con respecto al pulso correspondiente de la señal de recirculación VDCC, pero el borde trasero de la señal Vpls cae dentro del pulso correspondiente de la señal de recirculación VDCC, como se muestra, por ejemplo, en la figura 6. Como se ha descrito anteriormente, la fase de decisión 20 debe operar en modo de desbloqueo, ya que, en cualquier caso, el borde delantero de la señal Vpls cae fuera del pulso correspondiente de la señal de recirculación VDCC. En su lugar, de acuerdo con esta variante del bucle de bloqueo de fase 1, la fase de decisión 20 opera como si el borde delantero de la señal Vpls cae en el primero, o indiferente en el segundo, subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC. En otras palabras, la fase de decisión 20 opera como se ha descrito anteriormente, con la única diferencia de que el escenario que se muestra en la figura 6 se considera como un bloqueo grueso, con un borde trasero de la señal Vpls que cae dentro del primer o segundo subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC. Por lo tanto, la fase de controlador 44 establece la longitud del registro de desplazamiento 19 igual a quince y, en el caso de bloqueo después de un primer bloqueo anterior, modifica la tensión VCTRL como se muestra en las figuras 4C y 5C.

Gracias a esta variante, es posible acelerar aun más la convergencia de bloqueo, incluso en el caso en que el borde delantero de la señal Vpls cae fuera del pulso correspondiente de la señal de recirculación VDCC. De hecho, el siguiente bloqueo (grueso o fino), si se encuentra que el siguiente borde delantero de la señal Vpls anticipa el pulso correspondiente de la señal de recirculación VDCC por un tiempo limitado, la fase de decisión 20 no vuelve a operar en modo de desbloqueo, pero sigue aumentando la tensión VCTRL y establece la longitud del registro de desplazamiento igual a quince.

Independientemente de la diferencia entre la variante antes mencionada del bucle de bloqueo de fase 1 y la anteriormente descrita, el solicitante ha observado que una vez que se alcanza la condición de bloqueo fino, es preferente evitar que la fase de decisión 20 vuelva al modo de aceleración. Con este fin, como se muestra en la figura 7, es posible que el bucle de bloqueo de fase 1 comprenda un circuito de protección 49, que está acoplado operativamente al segundo y al tercer circuitos de control 24 y 26 y a la fase de controlador 44. El circuito de protección 49 está configurado para detectar si la fase de decisión 20 opera en el modo de operación de estado estacionario y, por lo tanto, si los bordes delantero de la señal Vpls cae dentro de los terceros subintervalos temporales de los pulsos correspondientes de la señal de recirculación VDCC por un intervalo de tiempo superior a un umbral de tiempo, que es, por ejemplo, igual al tiempo empleado por la señal de recirculación VDCC, y más propiamente por la secuencia de bits almacenados en el registro de desplazamiento 19, para realizar cuatro ciclos en el registro de desplazamiento 19. En otras palabras, el circuito de protección 49 está configurado para detectar si los bordes delanteros de un tren de pulso, que comprende una serie de pulsos consecutivos de la señal Vpls al menos igual a un umbral (por ejemplo, igual a cuatro), caen dentro de los terceros subintervalos temporales de los pulsos correspondientes de la señal de recirculación VDCC.

También, si los bordes delanteros de la señal Vpls cae dentro de los terceros subintervalos temporales de los pulsos correspondientes de la señal de recirculación VDCC por un intervalo de tiempo mayor que el umbral de tiempo, el circuito de protección 49 controla el segundo circuito de control 24 de tal manera que este último controla el primer y segundo multiplexores 10 y 12 de tal manera que el registro de desplazamiento 19 está constituido por dieciséis elementos de retardo D1-D16, independientemente de la operación del primer y segundo circuitos de detección 42, es decir, independientemente del hecho de que los sucesivos bordes delanteros de la señal Vpls está fuera de los terceros subintervalos temporales de los pulsos correspondientes de la señal de recirculación VDCC (siempre que no se pierda el bloqueo grueso). De esta manera, se evita la posible oscilación de la fase de decisión 20 entre el modo de operación en estado estacionario y el modo de aceleración, es decir, se evita la posible aparición de bloqueos múltiples.

Ejemplos de gráficos de tiempo de la tensión VCTRL, la frecuencia f(VLO) de la señal bloqueada VLO, la señal Vgpis y la señal de recirculación VDCC se muestran en la figura 8. Además, La figura 8 muestra los gráficos de tiempo de tres señales, respectivamente indicado por PERMANECER, HACIA ATRÁS y HACIA DELANTE, que se generan dentro del segundo circuito de control 24, y son señales lógicas que toman el valor '1' cuando el registro de desplazamiento 19 está constituido por dieciséis, diecisiete y quince elementos de retardo, respectivamente. Además, en la figura 8, los modos de operación de la fase de decisión 20 todavía están indicados por los símbolos '1', '2' y '3', establecidos dentro de círculos.

La figura 8 también muestra una vista ampliada de una porción de la tensión VCTRL, que revela cómo, después de comenzar, la fase de decisión 20 opera en modo de desbloqueo, con un consiguiente aumento apreciable de la tensión VCTRL; a continuación, la fase de decisión 20 opera en modo de aceleración durante dos períodos de la señal de recirculación VDCC, y la tensión VCTRL experimenta un pequeño aumento de antemano y una pequeña disminución después. No obstante, el cambio de fase de la señal de recirculación VDCC obtenido en la fase de aceleración no es suficiente para lograr el bloqueo, por lo que la fase de decisión 20 vuelve a funcionar en modo de desbloqueo, con un consiguiente aumento nuevo y apreciable de la tensión VCTRL. A continuación, se alternan las fases de aceleración y desbloqueo, hasta un tiempo (cercano a 0,7 js), cuando la fase de decisión 20 comienza a operar en el modo de operación de estado estacionario.

En la práctica, el bucle de bloqueo de fase 1 procesa ambos bordes de la señal de entrada VOSC (teniendo de este modo un tiempo medio de reacción aproximadamente igual a 2*fREF) y permite la generación de una señal de referencia (en particular, la señal bloqueada VLO), que se puede utilizar, por ejemplo, en un transmisor IR-UWB y tiene una primera frecuencia f1=2*16*fREF.

Por ejemplo, La figura 9 muestra un transmisor IR-UWB 50 que comprende un bucle de bloqueo de fase principal 51 y un bucle de bloqueo de fase secundario 51.

Además, el transmisor 50 comprende un oscilador 55, que se forma, por ejemplo, mediante un oscilador Pierce y un corrector de ciclo de trabajo 57 (de un tipo conocido y opcional).

La salida del oscilador 55 está conectada a la entrada del corrector de ciclo de trabajo 57, cuya salida está conectada a la entrada del bucle de bloqueo de fase principal 51. De una manera en sí misma conocida, el oscilador 55 y el corrector de ciclo de trabajo 57 suministran al bucle de bloqueo de fase principal 51 la señal de entrada VOSC anteriormente mencionada, que, como se mencionó anteriormente, se forma, por ejemplo, por una onda cuadrada con un ciclo de trabajo del 50 % y una frecuencia fREF igual, por ejemplo, hasta 31,25 MHz.

El bucle de bloqueo de fase principal 51 es el mismo que el bucle de bloqueo de fase 1 descrito anteriormente y, por lo tanto, está configurado para generar la señal bloqueada VLO, que tiene la primera frecuencia antes mencionada f1=1 GHz en su salida. También, la salida del bucle de bloqueo de fase principal 51 está conectada a la entrada del bucle de bloqueo de fase secundario 52, que es de un tipo en sí mismo conocido y está configurado para generar una señal VH| en su salida, teniendo esta señal, por ejemplo, una segunda frecuencia f2=4*f1=4 GHz y estando en fase con la señal bloqueada VLO, es decir, tiene un desplazamiento de fase fijo con respecto a este último; para simplificar la descripción, en lo sucesivo se supone que este desplazamiento de fase fijo es nulo o, en cualquier caso, insignificante. En cualquier caso, este desplazamiento de fase se puede compensar dimensionando las rutas seguidas por la señal VH| y la señal bloqueada VLO respectivamente.

El transmisor 50 también comprende un divisor de frecuencia 60 y un serializador 62, ambos de tipos en sí mismos conocidos. Por ejemplo, el divisor de frecuencia 60 está formado por un banco de divisores asíncronos y, por lo tanto, es asíncrono con respecto a la señal en su entrada.

En detalle, el divisor de frecuencia 60 tiene una entrada, que está conectada a la salida del bucle de bloqueo de fase principal 51. Durante su uso, el divisor de frecuencia 60 genera una primera y una segunda señal de temporización sf4 y sf48 sobre la base de la señal bloqueada VLO, estas señales de temporización son síncronas entre sí y, por ejemplo, teniendo respectivas frecuencias de f2/4=250 MHz y f2/48=20,833 MHz. En particular, la primera y la segunda señales de temporización sf4 y sf48 están disponibles respectivamente en una primera y una segunda salida del divisor de frecuencia 60.

El transmisor 50 también comprende una fase de desplazador de nivel 65 y una primera y una segunda puerta lógica AND 70 y 72, que en lo sucesivo se denominarán la primera y la segunda puerta de transmisión 70 y 72, respectivamente. El transmisor 50 también comprende una fase de salida 74, formada, por ejemplo, por un búfer correspondiente.

En detalle, la fase de desplazador de nivel 65 recibe como entrada la primera y la segunda señales de temporización sf4 y sf48, así como una primera y una segunda tensión de suministro VDC1 y VDC2, que son, por ejemplo, iguales a 1,2 V y 1,8 V, respectivamente. La primera tensión de suministro VDC1 se utiliza para energizar el transmisor 50 y, por lo tanto, el oscilador 55, corrector de ciclo de trabajo 57, el bucle de bloqueo de fase principal 51, el bucle de bloqueo de fase secundario 52, el divisor de frecuencia 60, el serializador 62, la primera y la segunda puertas de transmisión 70 y 72 y la fase de salida 74, cuyas señales se generan de este modo en el dominio de la primera tensión de suministro VDC1.

Sin pérdida de generalidad, la fase de desplazador de nivel 65 está configurada además para acoplarse eléctricamente a un dispositivo electrónico externo 75.

En particular, el dispositivo electrónico externo 75 puede comprender una pluralidad de electrodos 79 y un circuito electrónico externo 77, conectado eléctricamente a los electrodos 79. De una manera en sí misma conocida, el circuito electrónico externo 77 puede adquirir señales eléctricas a través de los electrodos 79, siendo estas señales indicativas de los datos correspondientes. Por ejemplo, los electrodos 79 podrían adquirir señales eléctricas que se originan en el cuerpo humano.

En la práctica, el desplazador de nivel 65 actúa como una interfaz que permite transferir datos adquiridos desde el circuito electrónico externo 77 al transmisor 50. En relación con esto, el desplazador de nivel 65 suministra al circuito electrónico externo 77 una primera y una segunda señal de reloj CBLOQUEO1 y CBLOQUEO2, que representan las versiones de las señales de temporización primera y segunda sf4 y sf48 en el dominio de la segunda tensión de suministro VDC2. Además, el desplazador de nivel 65 está conectado eléctricamente al circuito electrónico externo 77 a través de una pluralidad de canales. En particular, en la realización mostrada en la figura 9, el desplazador de nivel 65 y el circuito electrónico externo 77 están conectados por cinco canales, a través del cual el circuito electrónico externo 77 transmite las señales indicadas respectivamente como ESTROBOSCÓPICA y CH1-CH4, que están en el dominio de la segunda tensión de suministro VDc2, al desplazador de nivel 65.

Sin pérdida de generalidad, el circuito electrónico externo 77 implementa un protocolo de transmisión mediante las señales ESTROBOSCÓPICA y CH1-CH4 que permite enviar los datos adquiridos al desplazador de nivel 65 a través de los electrodos 79 del circuito electrónico externo 77. A su vez, el desplazador de nivel 65 está conectado al serializador 62 por cinco canales correspondientes, a través de los cuales el desplazador de nivel 65 transmite las señales indicadas por ESTROBOSCÓPICA' y CH1'-CH4', que representan respectivamente las versiones de las señales ESTROBOSCÓPICA y CH1-CH4 en el dominio de la primera tensión de suministro VDC1, al serializador 62.

Con mayor detalle, los datos adquiridos por el circuito electrónico externo 77 pueden almacenarse en una memoria (no mostrada) del circuito electrónico externo 77 y transmitirse, junto con las direcciones relacionadas con las porciones de la memoria en las que se almacenan los datos, a través de las señales CH1-CH4.

Aun con mayor detalle, como se muestra en la figura 10, el circuito electrónico externo 77 opera durante períodos sucesivos, que se denominarán en lo sucesivo períodos de operación.

Cada período de operación dura 120 ns y comprende una ventana de transmisión, con una duración de 80 ns, y una ventana silenciosa sucesiva, con una duración de 40 ns.

Durante cada ventana de transmisión, el circuito electrónico externo 77 genera la señal ESTROBOSCÓPICA como una función de la primera señal de temporización sf4, para que sea periódica, con una frecuencia de 125 MHz, por ejemplo, y tiene un ciclo de trabajo del 50 %. También, durante la ventana de transmisión, sobre cada borde (ya sea delantero o trasero) de la señal ESTROBOSCÓPICA, el circuito electrónico externo 77 genera un bit correspondiente para cada una de las cuatro señales CH1-CH4. Por lo tanto, durante cada ventana de transmisión, cada una de las señales CH1-CH4 transporta información relacionada de 20 bits, que, por ejemplo, se divide en una dirección de 10 bits y 10 bits de datos.

De nuevo, con referencia al serializador 62, esto también tiene más entradas, conectadas respectivamente a la salida del bucle de bloqueo de fase principal 51, para recibir la señal de bloqueo VLO, así como a la primera salida del divisor de frecuencia 60, para recibir la primera señal de temporización sf4.

Durante cada período de operación del circuito electrónico externo 77, el serializador 62 adquiere, a través de las señales ESTROBOSCÓPICA' y CH1'-CH4', los bits transmitidos por el circuito electrónico externo 77 a través de las señales CH1-CH4. También, el serializador 62 transmite los bits adquiridos durante cada período de operación con una latencia de 120 ns.

En particular, dado un primer período de operación, el serializador 62 transmite los bits adquiridos durante el primer período de operación, transmisión que tiene lugar durante toda la duración (120 ns) de un segundo período sucesivo de operación. También, durante el segundo período de operación, el serializador 62 adquiere nuevos bits, que luego se transmitirá en un tercer período sucesivo de operación.

Con mayor detalle, con el fin de transmitir los bits adquiridos durante cada período de operación, el serializador 62 genera una señal VBIT, con codificación encendido-apagado (OOK) y una tasa de bits de 1 Gbit/s. También, para cada período de operación, la señal VBIT correspondiente es indicativa de cuatro paquetes de datos correspondientes, cada uno de los cuales tiene una duración de tiempo de 30 ns y, por lo tanto, contiene treinta bits, que comprende, además de los veinte bits relacionados con los datos y las direcciones correspondientes, cinco bits de control (por ejemplo, bits de preámbulo) y cinco bits que forman un código de verificación de paridad. Puramente a modo de ejemplo, La figura 9 muestra cualitativamente porciones de la señal VBIT y la señal VHI.

Las entradas de la primera puerta de transmisión 70 están conectadas respectivamente a las salidas del bucle de bloqueo de fase principal 51 y del bucle de bloqueo de fase secundario 52, para recibir la señal bloqueada VLO y la señal VHI. La primera puerta de transmisión 70 realiza de este modo una especie de operación de puerta en la señal VHI (a alta frecuencia), sobre la base de la señal bloqueada VLO (a una frecuencia relativamente baja); de esta manera, la primera puerta de transmisión 70 genera una señal VPULSO en su salida, una porción de la cual se muestra cualitativamente en la figura 9. En la práctica, la señal VPULSO es una especie de señal de ráfaga, es decir, está formado por una sucesión de ráfagas de pulso, cada una formada por dos pulsos. Desde otro punto de vista, cada ráfaga está formada por dos ciclos de la señal VHI.

Las entradas de la segunda puerta de transmisión 72 están conectadas respectivamente a las salidas de la primera puerta de transmisión 70 y del serializador 62, para recibir respectivamente la señal VPULSO y la señal VBIT. La segunda puerta de transmisión 72 realiza de este modo una especie de operación de puerta en la señal VPULSO y, en particular, en las ráfagas de la señal VPULSO, sobre la base de la señal VBIT, generando una señal VUWB en su salida, una porción de la cual se muestra cualitativamente en la figura 9. La señal VPULSO es sincrónica con la señal VBIT.

La salida de la segunda puerta de transmisión 72 está conectada a la fase de salida 74, cuya salida se puede conectar a una antena 80, por ejemplo, insertando un condensador de desacoplamiento 82, con el fin de permitir la transmisión de la señal VUWB. En este caso, se introduce una señal de radiofrecuencia en la antena 80; un ejemplo de esta señal se muestra en la figura 10, donde está indicado por sRF.

En la práctica, la señal bloqueada VLO, generado por el bucle de bloqueo de fase principal 51, se utiliza tanto para gestionar la interfaz con el circuito electrónico externo 77, como para generar los componentes de alta frecuencia de los pulsos IR-UWB, es decir, los pulsos de las ráfagas mencionadas (en otras palabras, los dos ciclos de onda de la portadora, presentes en cada pulso IR-UWB).

Las ventajas que se pueden obtener con el presente bucle de bloqueo de fase surgen de la descripción anterior. En particular, el llamado modo de aceleración permite acelerar el bloqueo de fase y, en consecuencia, permite reducir el consumo del bucle de bloqueo de fase. Además, el modo de operación de estado estacionario permite lograr un bloqueo preciso.

Por último, está claro que se pueden realizar modificaciones y variantes al presente bucle de bloqueo de fase sin alejarse del alcance de la presente invención, como se define en las reivindicaciones adjuntas.

Por ejemplo, el número y la disposición de las puertas lógicas OR O1-O5 dentro de la cadena de retardo 4 podría variar con respecto a lo descrito. En particular, cambiar el número de estas puertas lógicas OR conduce a un cambio en el ciclo de trabajo de la señal de recirculación VDCC.

De manera similar, cada pulso de la señal de recirculación VDCC podría dividirse en varios subintervalos temporales distintos de cinco, pero preferentemente impares.

Respecto a las variaciones de tensión VCTRL, mostradas, por ejemplo, en las figuras 4A-4E y 5A-5E, estas generalmente pueden tener diferentes perfiles (ya sea con respecto a, por ejemplo, coeficientes lineales, o con respecto a los dominios de tiempo en los que los cambios reales en la tensión VCTRL tienen lugar, o incluso con respecto a la linealidad de los gráficos mostrados, que es opcional), así como los desplazamientos de tiempo con respecto a los pulsos de la señal VDCC y la señal Vpls diferente a las descritas. Por ejemplo, haciendo referencia a las figuras 4B-4C y 5B-5C, la tensión VCTRL podría modificarse no solo dentro del tercer subintervalo temporal del pulso de la señal de recirculación V^dcc, pero, por ejemplo, durante toda la duración del intervalo formado por segundos, terceros y cuatros subintervalos temporales.

La fase de decisión y el primer, segundo y tercer circuitos de control podrían implementarse de manera diferente a la descrita.

Aun haciendo referencia a la temporización con la que se realizan las diversas operaciones, la descripción anterior ha hecho referencia, por ejemplo, a los bordes delanteros de la señal Vpls; no obstante, son posibles realizaciones en las que, por ejemplo, los modos de operación de la fase de decisión dependen de las posiciones de los bordes traseros de la señal Vpls, con respecto a los pulsos correspondientes de la señal de recirculación VDCC.

También es posible que el bucle de bloqueo de fase se dimensione de tal manera que la condición de bloqueo fino tiene lugar cuando el borde de la señal Vpls cae en un subintervalo temporal del pulso correspondiente de la señal de recirculación VDCC que no sea el tercer subintervalo temporal. En este caso, es posible que los gráficos de la tensión VCTRL son diferentes a los descritos; por ejemplo, es posible que los gráficos en el caso de bloqueo grueso con un borde que cae antes o después del tercer subintervalo temporal ya no sean simétricos. De manera similar, el bloqueo podría referirse a un punto (predeterminado) del tercer (o diferente) subintervalo temporal que no sea el centro, en cuyo caso la caída o el aumento de la tensión VCTRL tienen lugar con coeficientes mutuamente diferentes.

Respecto a la fase de aceleración antes mencionada, esto podría implicar variaciones en la longitud del registro de desplazamiento mayores, en módulo, que la unidad y/o diferente en módulo, en casos de avance y retardo de fase de la señal de recirculación VDCC.

Por último, la frecuencia de la señal VHI podría ser igual a un múltiplo no entero de la frecuencia de la señal bloqueada VLO.

Claims (18)

REIVINDICACIONES

1. Un circuito de bucle de bloqueo de fase que comprende:

- un oscilador local (14), configurado para generar una señal de temporización (VLO) que tiene una frecuencia respectiva;

- un registro de desplazamiento (19) de tipo circular, que comprende un número variable de celdas de memoria (D1-D18) y está configurado para almacenar una secuencia de bits que recircula con una temporización que depende de la señal de temporización (VLO), comprendiendo dicha secuencia de bits una subsecuencia formada por un número de bits consecutivos igual a uno y el mismo valor lógico; y

- un circuito de control de retroalimentación (2, 18, 20, 22, 24, 26) configurado para recibir una señal de entrada (Vpls) que define una sucesión periódica de pulsos (PLS), cada uno de los cuales está delimitado por un borde respectivo de un primer tipo, estando dicho circuito de control de retroalimentación acoplado al registro de desplazamiento para recibir también una señal local (VDCC) que indica el desplazamiento de dicha subsecuencia de bits en el registro de desplazamiento y que define una pluralidad de pulsos, cada uno de los cuales tiene una duración que depende de dicho número de bits consecutivos y de la frecuencia de la señal de temporización (VLO);

y donde el circuito de control de retroalimentación comprende:

- un primer circuito de detección (40, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls), si dicho pulso de la señal de entrada (Vpls) respeta una condición de proximidad temporal con un pulso correspondiente de la señal local (VDCC);

- un segundo circuito de detección (42, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), si el borde de dicho pulso de la señal de entrada (Vpls) cae temprano, tarde, o dentro de una porción predefinida del pulso correspondiente de la señal local (VDCC);

- un primer subcircuito de control (20, 22, 26) configurado para controlar el oscilador local; y

- un segundo subcircuito de control (20, 24) configurado para controlar dicho número de celdas de memoria; y donde el primer subcircuito de control está configurado para variar, para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), la frecuencia de la señal de temporización (VLO), como una función del desplazamiento de tiempo entre la señal local (VDCC) y la señal de entrada (Vpls); y donde el segundo subcircuito de control está configurado de tal manera que, siguiendo cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), dicho número de celdas de memoria es igual a un primer número;

y donde el segundo subcircuito de control está configurado asimismo de tal manera que, seguido de cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), dicho número de celdas de memoria es igual a un segundo número, a un tercer número, o a un cuarto número, si el borde de dicho pulso de la señal de entrada (Vpls) cae respectivamente temprano, tarde, o dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC), estando el cuarto número comprendido entre el segundo y el tercer número, siendo el segundo número menor que el cuarto número; y donde el primer subcircuito de control está configurado además para aumentar la frecuencia de la señal de temporización (VLO) en una primera cantidad y reducir la frecuencia de la señal de temporización (VLO) por una segunda cantidad, para cada pulso de la señal de entrada (Vpls) que sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), y que tiene un borde del primer tipo que es, respectivamente, temprano o tardío con respecto a la porción predefinida del pulso correspondiente de la señal local (VDCC).

2. El circuito de acuerdo con la reivindicación 1, donde el primer subcircuito de control (20, 22, 26) está configurado además para variar la frecuencia de la señal de temporización (VLO) por una tercera cantidad, para cada pulso de la señal de entrada (Vpls) cuyo borde del primer tipo cae dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC) y sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC); y donde dicha tercera cantidad es función de la ubicación de dicho borde del primer tipo con respecto a un punto de dicha porción predefinida.

3. El circuito de acuerdo con la reivindicación 2, donde dicha tercera cantidad es función de la distancia de dicho borde desde el punto de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC); y donde el primer subcircuito de control (20, 22, 26) aumenta la frecuencia de la señal de temporización (VLO) si dicho borde cae dentro de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC) y es anticipada con respecto al punto de dicha porción predefinida, o bien reduce la frecuencia de la señal de temporización (VLO) si dicho borde respectivo cae dentro de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC) y llega tarde con respecto al punto de dicha porción predefinida.

4. El circuito de acuerdo con una cualquiera de las reivindicaciones anteriores, que comprende además un circuito de temporización (42, 43) configurado para determinar, para cada pulso de la señal local (VDCC), un número correspondiente de subintervalos temporales que forman dicho pulso y tienen una duración que depende de la señal de temporización (VLO); y donde dicha porción predefinida del pulso correspondiente de la señal local (VDCC) está formada por un subintervalo temporal central de dicho pulso correspondiente de la señal local (VDCC).

5. El circuito de acuerdo con una cualquiera de las reivindicaciones anteriores, donde dicho primer subcircuito de control (20, 22, 26) está configurado para variar, para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), la frecuencia de la señal de temporización (VLO) como una función de la distancia temporal entre el respectivo borde de dicho pulso de la señal de entrada (Vpls) y un pulso posterior de la señal local (VDCC) que cae entre dicho borde respectivo de dicho pulso de la señal de entrada (Vpls) y el borde posterior del primer tipo de señal de entrada (Vpls), y como una función de la distancia temporal entre dicho pulso subsiguiente de la señal local (VDCC) y dicho borde subsiguiente del primer tipo de señal de entrada (Vpls).

6. El circuito de acuerdo con una cualquiera de las reivindicaciones anteriores, donde dicha condición de proximidad temporal se satisface si el borde del primer tipo de pulso de la señal de entrada (Vpls) cae dentro del pulso correspondiente de la señal local (VDCC).

7. El circuito de acuerdo con una cualquiera de las reivindicaciones 1 a 5, donde dicha condición de proximidad temporal se satisface si el borde del primer tipo de pulso de la señal de entrada (Vpls) cae dentro del pulso correspondiente de la señal local (VDCC) o bien si es temprano con respecto a dicho pulso correspondiente de la señal local (VDCC) por un tiempo no superior a un tiempo umbral.

8. El circuito de acuerdo con una cualquiera de las reivindicaciones anteriores, que comprende, además:

- un primer circuito de protección (49) configurado para detectar si los bordes del primer tipo de tren de pulso, que comprende un número al menos igual a un umbral de pulsos consecutivos de la señal de entrada (Vpls) que respetan la condición de proximidad temporal con los pulsos correspondientes de la señal local (VDCC), caen dentro de las porciones predefinidas de dichos pulsos correspondientes de la señal local (VDCC); y

- un segundo circuito de protección (49) configurado para controlar el segundo subcircuito de control (20, 24) de tal manera que, si los bordes del primer tipo de dicho tren de pulso caen dentro de las porciones predefinidas de los pulsos correspondientes de la señal local (VDCC), dicho número de celdas de memoria permanece igual a dicho primer número hasta que un borde subsiguiente del primer tipo de un pulso subsiguiente de la señal de entrada (Vpls) queda fuera del pulso correspondiente de la señal local (VDCC).

9. Un transmisor que comprende:

- un primer circuito de bucle de bloqueo de fase (51) de acuerdo con cualquiera de las reivindicaciones anteriores;

- un segundo circuito de bucle de bloqueo de fase (52) configurado para recibir dicha señal de temporización (VLO) y generar una señal intermedia (VHI), que tiene una frecuencia igual a un múltiplo de la frecuencia de la señal de temporización (VLO) y está bloqueado de fase con la señal de temporización (VLO);

- un primer circuito de puerta (70) configurado para modular la señal intermedia (VHI) como una función de la señal de temporización (VLO) para generar una señal de ráfaga (VPULSO) que define una sucesión de ráfagas, estando cada ráfaga formada por una pluralidad de ciclos correspondientes de la señal intermedia (VHI); y

- un segundo circuito de puerta (72) configurado para recibir una señal de datos (VBIT) y modular la señal de ráfaga (VPULSO) como una función de la señal de datos (VBIT).

10. El transmisor de acuerdo con la reivindicación 9, donde dicha señal de datos (VBIT) tiene una modulación de tipo ENCENDIDO-APAGADO.

11. Un sistema que comprende:

- un dispositivo de detección (75) que incluye una pluralidad de electrodos (79) configurados para recibir señales que representan datos, en particular datos biomédicos, y un circuito electrónico externo (77) configurado para almacenar bits que representan dichos datos y transmitir señales que representan dichos bits almacenados; y

- un transmisor (50) de acuerdo con la reivindicación 9 o la reivindicación 10;

y donde el transmisor (50) comprende, además:

- un circuito de interfaz (60, 65) configurado para acoplarse a dicho circuito electrónico externo (77) para recibir las señales transmitidas por dicho circuito electrónico externo (77); y

- un generador (62) acoplado a dicho circuito de interfaz (60, 65) y configurado para generar dicha señal de datos (VBIT) como una función de dichos bits almacenados.

12. Un método para bloquear la fase de una señal de temporización (VLO), que tiene una frecuencia respectiva, a una señal de entrada (VPLS), que define una sucesión periódica de pulsos (PLS), cada uno de los cuales está delimitado por un borde respectivo de un primer tipo, comprendiendo dicho método las etapas de:

- en un registro de desplazamiento (19) de tipo circular que tiene un número variable de celdas de memoria (Dr D18), recircular una secuencia de bits con una temporización que depende de la señal de temporización, comprendiendo dicha secuencia de bits una subsecuencia formada por un número de bits consecutivos igual a uno y el mismo valor lógico; y

- generar una señal local (VDCC) que representa el desplazamiento de dicha subsecuencia de bits y define una pluralidad de pulsos, cada uno de los cuales tiene una duración que depende de dicho número de bits consecutivos y de la frecuencia de la señal de temporización (VLO);

comprendiendo dicho método, además, las etapas de:

- detectar, para cada pulso de la señal de entrada (Vpls), si dicho pulso de la señal de entrada (Vpls) respeta una condición de proximidad temporal con un pulso correspondiente de la señal local (VDCC); y

- detectar, para cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), si el borde de dicho pulso de la señal de entrada (Vpls) cae temprano, tarde, o dentro de una porción predefinida del pulso correspondiente de la señal local (VDCC);

comprendiendo dicho método, además, las etapas de:

- variar, para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), la frecuencia de la señal de temporización (VLO), como una función del desplazamiento presente de tiempo entre la señal local (VDCC) y la señal de entrada (Vpls);

- siguiendo cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), establecer dicho número de celdas de memoria igual a un primer número;

- seguido de cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), establecer dicho número de celdas de memoria igual a un segundo número, a un tercer número, o a un cuarto número, si el borde de dicho pulso de la señal de entrada (Vpls) cae respectivamente temprano, tarde, o dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC), estando el cuarto número comprendido entre el segundo y el tercer número, siendo el segundo número menor que el cuarto número; y

- para cada pulso de la señal de entrada (Vpls) que sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), y que tiene un borde del primer tipo que es temprano o tardío con respecto a la porción predefinida del pulso correspondiente de la señal local (VDCC), respectivamente aumentando la frecuencia de la señal de temporización (VLO) en una primera cantidad, o reduciendo la frecuencia de la señal de temporización (VLO) en una segunda cantidad.

13. Método de acuerdo con la reivindicación 12, que comprende además la etapa de:

- para cada pulso de la señal de entrada (Vpls) cuyo borde del primer tipo cae dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC) y sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), que varía la frecuencia de la señal de temporización (VLO) por una tercera cantidad, que es función de la ubicación de dicho borde del primer tipo con respecto al punto de dicha porción predefinida.

14. Método de acuerdo con la reivindicación 13, donde dicha tercera cantidad es función de la distancia de dicho borde desde el punto de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC); comprendiendo dicho método además las etapas de aumentar la frecuencia de la señal de temporización (VLO) si dicho borde cae dentro de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC) y es anticipada con respecto al punto de dicha porción predefinida, o bien reduciendo la frecuencia de la señal de temporización (VLO) si dicho borde respectivo cae dentro de dicha porción predefinida de dicho pulso correspondiente de la señal local (VDCC), y llega tarde con respecto al punto de dicha porción predefinida.

15. Método de acuerdo con una cualquiera de las reivindicaciones 12 a 14, que comprende además la etapa de determinar, para cada pulso de la señal local (VDCC), un número correspondiente de subintervalos temporales que forman dicho pulso y tienen una duración que depende de la señal de temporización (VLO); y donde dicha porción predefinida del pulso correspondiente de la señal local (VDCC) está formada por un subintervalo temporal central de dicho pulso correspondiente de la señal local (VDCC).

16. Método de acuerdo con una cualquiera de las reivindicaciones 12 a 15, que comprende además la etapa de:

- para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), que varía la frecuencia de la señal de temporización (VLO) como una función de la distancia temporal entre el respectivo borde de dicho pulso de la señal de entrada (Vpls) y un pulso posterior de la señal local (VDCC) que cae entre dicho borde respectivo de dicho pulso de la señal de entrada (Vpls) y el borde posterior del primer tipo de señal de entrada (Vpls), y como una función de la distancia temporal entre dicho pulso subsiguiente de la señal local (V^dcc) y dicho borde subsiguiente del primer tipo de señal de entrada (Vpls).

17. Método de acuerdo con una cualquiera de las reivindicaciones 12 a 16, que comprende además la etapas de:

- detectar si los bordes del primer tipo de tren de pulso, que comprende un número al menos igual a un umbral de pulsos consecutivos de la señal de entrada (Vpls) que respetan la condición de proximidad temporal con los pulsos correspondientes de la señal local (Vdcc), caen dentro de las porciones predefinidas de dichos pulsos correspondientes de la señal local (Vdcc); y

- si los bordes del primer tipo de dicho tren de pulso caen dentro de las porciones predefinidas de los pulsos correspondientes de la señal local (Vdcc), establecer dicho número de celdas de memoria igual a dicho primer número hasta que un borde subsiguiente del primer tipo de un pulso subsiguiente de la señal de entrada (Vpls) queda fuera del pulso correspondiente de la señal local (Vdcc).

18. Un método para transmitir datos, que comprende las etapas de:

- ejecutar el método de bloqueo de fase de una señal de temporización (Vlo ) de acuerdo con cualquiera de las reivindicaciones 12-17;

- como una función de la señal de temporización (Vlo ), generando una señal intermedia (Vhi), que tiene una frecuencia igual a un múltiplo de la frecuencia de la señal de temporización (Vlo ) y está bloqueado de fase con la señal de temporización (Vlo );

- modular la señal intermedia (Vhi) como una función de la señal de temporización (Vlo ) para generar una señal de ráfaga (Vpulso) que define una sucesión de ráfagas, estando cada ráfaga formada por una pluralidad de ciclos correspondientes de la señal intermedia (Vhi); y

- recibir una señal de datos (Vbit) y modulando la señal de ráfaga (Vpulso) como una función de la señal de datos (Vbit).