ES2340835T3 - Manipulacion de campos de cabecera para el rendimiento mejorado de comunicaciones por paquetes. - Google Patents
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Abstract
Un aparato para mejorar el rendimiento de las comunicaciones por paquetes sobre un camino de comunicación por paquetes (18), que comprende una entrada (11) para recibir los campos de cabeceras de paquetes para ser comunicados sobre el camino de comunicación del paquete, dicho aparato caracterizado por: un procesador del campo (26) acoplado a dicha entrada para violar la integridad de uno de dichos campos de la cabecera para producir un campo de la cabecera violada (25) seleccionando, en base a una comparación umbral, entre un valor de dicho campo de la cabecera y un valor previo de un campo de la cabecera recibido previamente o entre un valor de dicho campo de la cabecera recibida y un valor de cero, y una salida (14) acoplada a dicho procesador del campo (26) para poner a la salida dicho campo de la cabecera violada con el valor seleccionado para el camino de comunicación del paquete.
Description
Manipulación de campos de cabecera para el
rendimiento mejorado de comunicaciones por paquetes.
La invención se refiere generalmente a las
comunicaciones por paquetes y, más concretamente, a la manipulación
de los campos de cabecera para el rendimiento mejorado de
comunicaciones por paquetes.
Debido al tremendo éxito de Internet, ha llegado
a ser una tarea deseable pero desafiante hacer uso del Protocolo
de Internet, o IP (Ver Jon Postel, Protocolo de Internet,
DARPA RFC 791, septiembre de 1981, incorporado aquí dentro por
referencia; y Steven Deering and Robert Hinden, Protocolo de
Internet, Especificación de la Versión 6 (IPv6), IETF RFC 2460,
Grupo de Trabajo de la Próxima Generación IP del IETF, diciembre de
1998, incorporado aquí dentro por referencia), sobre muchos tipos
distintos de enlaces de comunicación por paquetes. El Protocolo de
Internet se usa normalmente junto con un protocolo de transporte tal
como el Protocolo de Control de Transporte, o TCP (Ver Jon Postel,
Protocolo de Control de Transmisión, DARPA RFC 761, enero de
1980, incorporado aquí dentro por referencia), el Protocolo de
Datagrama de Usuario, o UDP (Ver Jon Postel, Protocolo de
Datagrama de Usuario, DARPA RFC 768, agosto de 1980,
incorporado aquí dentro por referencia), o el protocolo de nivel de
aplicación denominado Protocolo de Transporte en Tiempo Real, o RTP
(Ver Henning Schulzrinne, Stephen L. Casner, Ron Frederick y Van
Jacobson, RTP: Un Protocolo de Transporte para Aplicaciones en
Tiempo Real, IETF RFC 1889, Grupo de Trabajo de Transporte de
Audio/Vídeo del IETF, enero de 1996, incorporado aquí dentro por
referencia).
Todos los protocolos anteriormente mencionados
utilizan cabeceras de protocolo que se insertan dentro de cada
datagrama (paquete). Una cabecera de protocolo dada incluye varios
campos que sirven todos algún propósito importante, y cuya
información por lo tanto debe ser entregada correctamente a su
destino último.
Para reducir el sobredimensionamiento de la
cabecera sobre enlaces punto a punto de banda estrecha, por ejemplo,
los enlaces radio, se utilizan a menudo técnicas convencionales de
compresión de la cabecera. Los esquemas de compresión de la
cabecera comprimen la cantidad de información transmitida en las
cabeceras de protocolo, reduciendo por ello la cantidad de ancho de
banda requerido cuando se usan enlaces de banda estrecha. Las
cabeceras comprimidas se reconstruyen completamente por un
descompresor de cabecera en el extremo receptor del enlace, de
manera que el proceso de compresión/descompresión de la cabecera no
afecta a la integridad de los campos de la cabecera. Tal proceso se
describe, por ejemplo, en Carr, Patente U.S. Nº 5.293.379 que
describe un método y sistema para la compresión de la información de
las cabeceras de paquetes usando un diccionario de cabecera del
paquete. La referencia Carr realiza la compresión/descompresión de
la cabecera de paquete de una forma que preserva la integridad de
la cabecera del paquete.
También es convencional recalcular y/o modificar
algunos campos de la cabecera en cada encaminador o router. Tal
recalculo/modificación es una parte de la funcionalidad diseñada a
propósito de esos campos de las cabeceras.
El documento de Stephen J. Perkins y otros se
titula "Eliminación de la Dependencia para la Compresión de
Cabeceras de Protocolo de Transporte sobre Canales Ruidosos" y se
publica como XP-000742093. El documento describe
las modificaciones al algoritmo de compresión de cabeceras TCP van
Jacobson para permitirlo tolerar mejor los errores. Un compresor
tolerante al ruido se puede lograr eliminando muchas de las
dependencias que se transmiten implícitamente en el enlace.
La presente invención admite que algunos campos
de la cabecera son innecesariamente problemáticos para las
operaciones de compresión/descompresión de la cabecera. Algunos
ejemplos de tales campos y por qué son innecesariamente
problemáticos se dan más abajo. El campo de Identificación (ID) del
Protocolo de Internet Versión 4 (IPv4) se usa convencionalmente
para identificar distintas partes de los paquetes que se han
dividido en varios fragmentos. No obstante, la especificación IPv4
solamente requiere que el ordenador principal remitente debe dar al
campo ID un valor que es "único para que la pareja
fuente-destino y el protocolo para el tiempo que el
datagrama estará activo en el sistema de Internet". Se puede
cumplir con este requerimiento de varias formas bien conocidas,
pero la presente invención admite que, para los propósitos de
compresión de la cabecera, es preferible asignar los valores del
campo ID de las cabeceras de una secuencia de paquetes dada de una
manera que aumenta secuencialmente (denominada de aquí en adelante
como asignación de "corriente secuencial"). Otros esquemas de
asignación bien conocidos incluyen la asignación de los valores del
campo ID aleatoriamente, o la asignación de valores que aumentan
secuencialmente para el campo ID, pero que usan un contador común
para todas las secuencias de paquetes salientes desde cualquier
ordenador principal dado (denominado de aquí en adelante como
asignación de "ordenador principal secuencial"). La invención
admite que los esquemas de asignación aleatoria y de ordenador
principal secuencial son problemáticos para las operaciones de
compresión de las cabeceras.
Otro campo de la cabecera IP que es problemático
para los esquemas de compresión/descompresión de la cabecera es el
campo tiempo de vida/límite de salto (TTL/HL). El valor de este
campo se reduce por uno para cada salto en el camino tomado por un
paquete particular. Si los paquetes correspondientes a la misma
secuencia de paquetes alternan entre distintos caminos entre la
fuente y el destino, el valor del campo TTL/HL alternará entre un
número típicamente pequeño de distintos valores que no difieren
mucho uno de otro. Convencionalmente, el valor del campo TTL/HL se
debe comunicar desde el compresor de la cabecera a través del enlace
al descompresor de la cabecera cada vez que cambia el valor del
campo TTL/HL. Esto limita de manera desventajosa el rendimiento
deseado del esquema de compresión de la cabecera, y
correspondientemente aumenta el ancho de banda requerido.
Los problemas descritos anteriormente se
resuelven por un aparato para mejorar el rendimiento de las
comunicaciones por paquetes de acuerdo con la reivindicación 1, y
un método de mejorar el rendimiento de acuerdo con la reivindicación
11. Las realizaciones ventajosas se describen en las
reivindicaciones dependientes.
La presente invención admite que es deseable en
vista de lo anterior proporcionar el rendimiento mejorado de la
compresión de la cabecera con respecto a los campos de la cabecera,
por ejemplo aquéllos descritos anteriormente, que son problemáticos
para el rendimiento de los esquemas de compresión de la
cabecera.
La presente invención proporciona el rendimiento
mejorado de compresión de la cabecera con respecto a los campos
problemáticos de la cabecera que violan a propósito la integridad de
tales campos de la cabecera de una manera que es transparente al
esquema de compresión de la cabecera y que no perturba la
funcionalidad del campo de la cabecera. Esta violación decidida de
la integridad del campo de la cabecera también puede ser aplicada
ventajosamente a los caminos de comunicación por paquetes que no
usan la compresión de la cabecera.
La Figura 1 ilustra esquemáticamente una parte
ejemplar de un sistema de comunicación por paquetes conmutados de
acuerdo con la invención.
La Figura 2 ilustra esquemáticamente una
realización ejemplar del nodo de violación de la Figura 1.
La Figura 3 ilustra esquemáticamente una
realización ejemplar de un procesador del campo de la Figura 2.
La Figura 4 ilustra esquemáticamente una
realización ejemplar del filtro del campo TTL/HL de la Figura 3.
La Figura 5 ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador del campo
de la Figura 4.
La Figura 6 ilustra esquemáticamente otra
realización ejemplar de un procesador del campo de la Figura 2.
La Figura 7 ilustra esquemáticamente una
realización ejemplar de la lógica de decisión de la Figura 6.
La Figura 7A ilustra esquemáticamente una
alternativa ejemplar a la realización de la Figura 7.
La Figura 8 ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador del campo
de las Figuras 6 y 7.
La Figura 8A ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador del campo
de las Figuras 6 y 7A.
La Figura 9 ilustra esquemáticamente otra
realización ejemplar de un procesador del campo de la Figura 2.
La Figura 9A ilustra la realización ejemplar de
la Figura 9 con mayor detalle.
La Figura 10 ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador del campo
de la Figura 9.
Como se mencionó anteriormente, las técnicas
convencionales de compresión/descompresión de cabecera no violan la
integridad o funcionalidad de un campo de cabecera dado, porque el
campo de cabecera se reconstruye completamente (al menos
idealmente) en el descompresor. También como se mencionó
anteriormente, el recálculo/modificación de los campos de la
cabecera en cada encaminador o router no viola la integridad o
funcionalidad de un campo dado, porque tal recálculo/modificación
es de hecho una parte de la funcionalidad del campo.
Cualquier otra manipulación de los campos de la
cabecera se ha prohibido tradicionalmente por dos razones
generales: (1) para evitar violar la integridad del campo; y (2)
para evitar perturbar la funcionalidad del campo. Adicionalmente,
la razón (2) anterior realmente nunca ha entrado en consideración,
porque la razón (1) se ha considerado que es la única razón
necesaria para justificar la manipulación prohibida de los campos
de la cabecera. No obstante, la presente invención admite que la
razón (2) anterior es la única razón sustantiva para no manipular
los campos de la cabecera, y por lo tanto la invención concluye que
la manipulación del campo de la cabecera y la violación resultante
de la integridad del campo de la cabecera puede ser aceptable en
ciertas situaciones específicas, siempre que la violación de la
integridad del campo de la cabecera no perturbe la funcionalidad
del campo de la cabecera. Tal manipulación del campo de la cabecera
también se denomina aquí dentro funcionalidad de manipulación
transparente del campo de la cabecera.
La Figura 1 ilustra esquemáticamente una parte
pertinente de una red de comunicación por paquetes conmutados
ejemplar de acuerdo con la invención. En la Figura 1, HCN designa un
nodo de comunicación por paquetes que emplea las técnicas de
compresión de la cabecera, y HDN designa un nodo de comunicación por
paquetes que emplea las técnicas de descompresión de la cabecera
correspondiente a las técnicas de compresión de la cabecera del
nodo HCN. Los nodos de comunicación por paquetes HCN y HDN se
acoplan a través de un camino de datos 15, por ejemplo un enlace
punto a punto de banda estrecha tal como un enlace de radio celular.
En el ejemplo de un enlace de radio celular, el nodo HCN se puede
proporcionar en una estación de transmisión de radio convencional
operable para comunicar a través del enlace de radio celular, y el
nodo HDN se puede proporcionar en una estación de recepción de
radio convencional operable para comunicar a través del enlace de
radio celular. Como será evidente para los que trabajan en la
técnica, el camino de comunicación por paquetes 18 representado por
los nodos HCN, HDN y el camino de datos 15 acoplado entre los dos
se puede realizar como cualquier tipo de camino de comunicación por
paquetes punto a punto que utiliza las técnicas de
compresión/descompresión de la cabecera.
También se proporciona en la Figura 1 un nodo de
violación 13 que recibe una secuencia de paquetes de entrada en 11,
manipula (altera) uno o más campos de la cabecera de uno o más
paquetes para violar la integridad del(de los)
campo(s) de la cabecera, y pone a la salida en 14 una
secuencia de paquetes alterada correspondiente que incluye los
campos de la cabecera alterada cuya integridad ha sido violada. La
secuencia de paquetes alterada en 14 se pone a la entrada del nodo
HCN. Los campos de cabecera alterados en la secuencia de paquetes 14
permite mejoras de rendimiento en el camino de comunicación del
paquete 18, particularmente en las operaciones de
compresión/descompresión de la cabecera. La violación de la
integridad del campo de la cabecera es transparente al esquema de
compresión de la cabecera del camino de comunicación del paquete 18,
y la funcionalidad de los campos de la cabecera alterados no se
perturba por la violación correspondiente de la integridad del campo
de la cabecera.
Como será evidente a partir de la siguiente
descripción, el nodo de violación 13 se puede implementar como un
nodo de comunicación por paquetes separado, o se puede incluir en el
nodo HCN, como se muestra por la línea discontinua en la Figura
1.
La Figura 2 ilustra esquemáticamente una
realización ejemplar del nodo de violación de la Figura 1. En la
realización ejemplar de la Figura 2, la secuencia de paquetes 11 se
pone a la entrada de un extractor de cabecera 22 que extrae las
cabeceras de los paquetes de la secuencia de paquetes 11. El
extractor de cabecera pone a la salida una secuencia de cabecera, y
también pone a la salida una secuencia de carga útil que resulta de
la extracción de las cabeceras. La secuencia de carga útil se pone a
la entrada de un almacenador de carga útil 28, y la secuencia de
cabecera se pone a la entrada de un extractor del campo 24. El
extractor del campo 24 separa cada cabecera de la secuencia de
cabecera dentro de sus campos constituyentes. Estas secuencias de
campo de cabecera constituyentes se ponen a la salida en 21 para los
respectivos procesadores de campo de una parte de procesamiento 26.
Uno o más de los procesadores de campo 26 alteran uno o más campos
de la cabecera en la secuencia de campo de la cabecera
correspondiente.
En 23, la parte de procesamiento 26 pone a la
salida los campos de la cabecera, algunos de los cuales han sido
alterados por los procesadores de campo asociados, a un ensamblador
de cabecera HA que ensambla una secuencia de cabecera alterada (que
incluye uno o más campos cuya integridad ha sido violada) a partir
de las secuencias constituyentes del campo de la cabecera en 23. La
secuencia de cabecera alterada se pone a la salida en 25 para un
combinador 27 que combina las cabeceras de la secuencia de cabeceras
alterada con las cargas útiles correspondientes de la secuencia de
carga útil almacenada como se recibe desde el almacenador de carga
útil 28. El combinador 27 pone a la salida la secuencia de paquetes
alterada 14 ilustrada en la Figura 1.
El ensamblador de la cabecera HA puede
recalcular cualesquiera valores de suma de verificación (por ejemplo
suma de verificación IPv4 o suma de verificación UDP/TCP) cubriendo
los campos de las cabeceras ensambladas, para acomodar cualesquiera
alteraciones del campo hechas por los procesadores de campo en 26.
Alternativamente, los procesadores de campo pueden informar al
ensamblador de la cabecera HA (por ejemplo, en 29 en la Figura 2)
cuando un campo se ha alterado, de manera que el ensamblador de la
cabecera solamente recalcula las sumas de verificación cuando es
necesario.
La Figura 3 ilustra esquemáticamente una
realización ejemplar de un procesador del campo de la Figura 2. En
la realización de la Figura 3, la secuencia del campo TTL/HL,
puesta a la salida en 21 por el extractor del campo 24 de la Figura
2, se pone a la entrada en 30 para un filtro 31 que aplica una
operación de suavización a los valores de la secuencia del campo
TTL/HL. La salida del filtro 31 se aplica entonces al ensamblador
de la cabecera HA de la
Figura 3.
Figura 3.
La Figura 4 ilustra esquemáticamente una
realización ejemplar del filtro 31 de la Figura 3. Cada nuevo valor
de la secuencia del campo TTL/HL recibido en 30 se pone a la entrada
de un almacenador 31, un selector 42 y un comparador 43. El nuevo
valor recibido en 30 se compara en 43 con el valor previo, que ha
sido almacenado en 41. La salida del comparador 43, DIFF,
representa la diferencia entre el nuevo valor del campo TTL/HL y el
valor previo del campo TTL/HL. Esta diferencia DIFF se pone a la
entrada de un comparador adicional 45, que compara DIFF con un
valor umbral designado en la Figura 4 como TH_{DIFF}. Si la salida
de la diferencia del comparador 43 excede el valor umbral, entonces
la salida 46 del comparador 45 selecciona el nuevo valor que va a
ser puesto a la salida para el ensamblador de la cabecera HA de la
Figura 2. Si la salida de la diferencia del comparador 43 es menor
que el valor umbral, entonces la salida 46 del comparador 45
selecciona el valor previo (del almacenador 41) que va a ser puesto
a la salida del ensamblador de la cabecera HA de la Figura 2.
La Figura 5 ilustra las operaciones ejemplares
que se pueden realizar por la realización del filtro de la Figura
4. Después de que el nuevo valor se recibe en 51, se compara con el
valor previo en 52 para obtener el valor de DIFF. En esta
realización, DIFF es el valor absoluto de la diferencia entre los
valores nuevo y previo. Entonces se determina en 53 si el valor de
DIFF es menor que el valor umbral TH_{DIFF}. Si es así, entonces
el último valor se sustituye por el nuevo valor en 54, de otro modo,
se proporciona el nuevo valor al ensamblador de la cabecera HA (ver
el selector 42 en la Figura 4). Un valor ejemplar del umbral
TH_{DIFF} de las Figuras 4 y 5 es TH_{DIFF}=2. De esta manera,
en tanto en cuanto el valor del campo TTL/HL no varíe en más de 2
(lo cual es el caso a menudo), entonces la operación de filtrado
establecerá el nuevo valor igual al valor previo, aliviando
ventajosamente de esta manera el nodo HCN de la Figura 2 del
requerimiento de enviar el nuevo valor al nodo HDN, y por ello
reduciendo el requerimiento de sobredimensionado de la cabecera.
La Figura 6 ilustra otra realización ejemplar de
un procesador de campo de la Figura 2. Una secuencia de los valores
del campo de suma de verificación (por ejemplo, los valores de las
sumas de verificación UDP) recibidos del extractor del campo 24 se
pone a la entrada en 61 para un selector 62 cuya otra entrada 63 se
acopla a un valor cero. La salida 64 del selector 62 se acopla al
ensamblador de la cabecera HA de la Figura 2. El selector 62 tiene
una entrada de control 65 dirigida por la lógica de decisión 66 en
respuesta a la información de la tasa de error de bit (la
información de la BER) y de la carga útil respectivamente recibidas
en las entradas 67 y 68 de la lógica de decisión 66.
La Figura 7 ilustra esquemáticamente una
realización ejemplar de la lógica de decisión 66 de la Figura 6. En
la realización de la Figura 7, un comparador 71 compara la tasa de
error de bit (BER) del camino de datos 15 con un valor umbral
TH_{BER}. También en la Figura 7, un comparador 72 compara la
sensibilidad del error de bit de las cargas útiles de la secuencia
del paquete 11 para un nivel umbral TH_{SENS}. La salida 73 del
comparador 71 y la salida 74 del comparador 72 se ponen a la entrada
de una puerta AND 75, cuya salida controla el selector 62 de la
Figura 6. La entrada BER al comparador 71 se proporciona
convencionalmente desde nodos tales como HDN en la Figura 1 a nodos
tales como el HCN en la Figura 1. De esta manera, la BER se puede
proporcionar fácilmente desde el nodo HCN al nodo de violación 13
para usar en la realización de la Figura 7. Un ejemplo del valor
umbral TH_{BER} es 10^{-4}. La información de la sensibilidad de
la carga útil recibida por el comparador 72, cuya información es
indicativa de la sensibilidad de la carga útil para los errores de
bit, es dependiente del tipo de carga útil implicada. El valor
umbral TH_{SEN} se puede determinar empíricamente en base al
rendimiento deseado.
La Figura 8 ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador del campo
de las Figuras 6 y 7. Después de que son obtenidas la información de
la BER y de la sensibilidad de la carga útil en 81, se determina en
82 si la BER excede el valor umbral TH_{BER}. Si es así, entonces
se determina en 83 si la sensibilidad de la carga útil es menor que
el valor umbral TH_{SENS}. Si es así, entonces la lógica de
decisión 66 controla el selector 62 tal que el valor cero en 63 se
pone a la salida para el ensamblador de la cabecera HA como el
valor del campo de la suma de verificación. De esta manera, por
ejemplo, si el camino de datos en 15 en la Figura 1 tiene una tasa
de error de bit relativamente alta, y si la carga útil de la
secuencia de paquetes es relativamente insensible a los errores de
bit, entonces el campo de suma de verificación está inactivado
estableciendo su valor a cero. Esto reduce el sobredimensionamiento
de la cabecera en el camino de comunicación de los paquetes 18, y
también asegura que los paquetes con errores de la carga útil se
entregarán a la aplicación destino. Si la BER no excede del umbral
en 82, o si la sensibilidad de la carga útil no es menor que el
umbral en 83, entonces el selector 62 de la Figura 6 aprueba el
valor del campo de suma de verificación recibido desde el extractor
del campo 24 directamente al ensamblador de la cabecera HA (ver
la
Figura 2).
Figura 2).
En otra realización, mostrada en la Figura 7A,
el comparador 72 de la Figura 7 se puede sustituir por un comparador
72A que recibe información indicativa del tipo de carga útil, y
compara esta información con una lista de tipos de carga útil que
tiene la sensibilidad de error de bit baja (por ejemplo, algunas
aplicaciones de datos en tiempo real). Si el comparador 72A
encuentra el tipo de carga útil en la lista de tipos de carga útil
de baja sensibilidad, entonces la salida 74 (ver también la Figura
7) se pone activa. Esto también se ilustra en el paso 83A en la
Figura 8A, cuyo paso se puede sustituir por el paso 83 en la Figura
8.
Las realizaciones de las Figuras
6-8A también son ventajosamente aplicables a los
caminos de comunicación por paquetes que no usan compresión de la
cabecera. Los beneficios anteriormente descritos de entrega por
paquetes con errores de la carga útil son independientes de si se
usa o no la compresión de la cabecera en el camino de comunicación
del paquete.
La Figura 9 ilustra otra realización ejemplar de
un procesador del campo de la Figura 2. En 91 en la Figura 9, una
secuencia de los valores del campo ID del extractor del campo 24,
tal como los valores del campo ID de IP versión 4, se recibe por el
selector 92. El selector 92 coopera con el selector 98 en respuesta
a una señal de esquema de asignación actual 99 cualquiera para
encaminar los valores del campo ID no cambiados al ensamblador de
la cabecera HA de la Figura 2, o encaminar los valores del campo ID
a través de un asignador 96 para el ensamblador de la cabecera HA,
o encaminar los valores del campo ID a través de un asignador 97
para el ensamblador de la cabecera HA.
\newpage
Si la señal del esquema de asignación actual en
99 indica que el esquema de asignación del campo ID actual es de
asignación de corriente secuencial (SEQ en la Figura 9), entonces
los valores del campo se encaminan en 93 desde el selector 92 al
selector 98 para poner a la salida para el ensamblador de la
cabecera HA. Si la señal del esquema de asignación actual en 99
indica que el esquema de asignación del campo ID actual es de
asignación aleatoria, entonces los valores del campo ID se encaminan
en 94 desde el selector 92 a un asignador aleatorio 96, que asigna
los valores asignados aleatoriamente dentro de los valores de
corriente secuencial para poner a la salida a través del selector
98 para el ensamblador de la cabecera HA de la Figura 2. Si la
señal de control del esquema de asignación actual en 99 indica que
el esquema de asignación del campo ID actual es de asignación de
ordenador principal secuencial (HOST-SEQ en la
Figura 9), entonces los valores del campo ID se encaminan en 95
desde el selector 92 a un asignador de ordenador principal
secuencial 97 que asigna los valores del campo ID desde sus valores
de asignación de ordenador principal secuencial a los valores de
corriente secuencial para poner a la salida a través del selector 98
para el ensamblador de la cabecera HA.
La Figura 10 ilustra las operaciones ejemplares
que se pueden realizar por la realización del procesador de campo
de la Figura 9. Se determina en 100 si el esquema de asignación de
campo ID actual es de corriente secuencial, aleatorio o de
ordenador principal secuencial. Si el esquema actual es de corriente
secuencial (SEQ), entonces no es necesaria la asignación de los
valores de campo ID (correspondiente a 93 en la Figura 9). Si el
esquema actual es de ordenador principal secuencial
(HOST-SEQ), entonces la asignación desde la
asignación de ordenador principal secuencial a la asignación de
corriente secuencial se implementa en 101. Si el esquema actual es
de asignación aleatoria, entonces la asignación desde la asignación
aleatoria a la asignación de corriente secuencial se implementa en
102.
La información del esquema actual ilustrada en
las Figuras 9 (ver 99) y 10 (ver 100), que indica si el esquema de
asignación del campo ID actual es secuencial, aleatorio o de
ordenador principal secuencial, se puede obtener, por ejemplo,
examinando simplemente los valores del campo ID en la secuencia en
91. De esta manera, se puede almacenar una cantidad adecuada de
valores del campo ID, como se muestra en la Figura 9A, de manera que
un determinador de esquema 90 puede examinar los valores del campo
almacenado y determinar de ahí el esquema actual.
La asignación antes mencionada de la asignación
del campo ID aleatorio a la asignación del campo ID de corriente
secuencial, ilustrada en 96 (Figura 9) y 102 (Figura 10), se puede
consumar, por ejemplo, cuando se usa el RTP como el protocolo de
nivel de aplicación, alterando cada valor del campo ID para adaptar
el número de secuencia RTP correspondiente.
Como se puede ver anteriormente con respecto a
las Figuras 9 y 10, siempre que el esquema de asignación del campo
ID actual es aleatorio o de ordenador principal secuencial, ambos de
los cuales son problemáticos para los nodos HCN y HDN de la Figura
1, tal asignación del campo ID se puede asignar dentro de la
asignación del campo ID de corriente secuencial, que es deseable
para mejor rendimiento del esquema de compresión de la cabecera
(por ejemplo, se requiere menor sobredimensionado de la cabecera)
usado en el camino de comunicación del paquete 18 de la Figura
1.
Aunque las realizaciones ejemplares de la
presente invención se han descrito anteriormente con detalle, esto
no limita el alcance de la invención, que se puede practicar en una
variedad de realizaciones.
Claims (15)
1. Un aparato para mejorar el rendimiento de las
comunicaciones por paquetes sobre un camino de comunicación por
paquetes (18), que comprende una entrada (11) para recibir los
campos de cabeceras de paquetes para ser comunicados sobre el
camino de comunicación del paquete, dicho aparato
caracterizado por:
un procesador del campo (26) acoplado a dicha
entrada para violar la integridad de uno de dichos campos de la
cabecera para producir un campo de la cabecera violada (25)
seleccionando, en base a una comparación umbral, entre un valor de
dicho campo de la cabecera y un valor previo de un campo de la
cabecera recibido previamente o entre un valor de dicho campo de la
cabecera recibida y un valor de cero, y
una salida (14) acoplada a dicho procesador del
campo (26) para poner a la salida dicho campo de la cabecera
violada con el valor seleccionado para el camino de comunicación del
paquete.
2. El aparato de la reivindicación 1, en donde
dicho procesador del campo viola la integridad de dicha campo de la
cabecera en respuesta a una característica de rendimiento del camino
de comunicación del paquete.
3. El aparato de la reivindicación 2, en donde
dicha característica de rendimiento incluye una tasa de error de
bit del camino de comunicación del paquete.
4. El aparato de la reivindicación 1, en donde
dicho procesador del campo viola la integridad de dicho campo de la
cabecera en respuesta a una característica de una carga útil del
paquete asociada con dicho campo de la cabecera.
5. El aparato de la reivindicación 4, en donde
dicha característica incluye una sensibilidad de error de bit de la
carga útil del paquete.
6. El aparato de la reivindicación 4, en donde
dicho procesador del campo viola la integridad de dicho campo de la
cabecera en respuesta a una característica de rendimiento del camino
de comunicación del paquete.
7. El aparato de la reivindicación 6, en donde
dicha característica de rendimiento incluye una tasa de error de
bit del camino de comunicación del paquete.
8. El aparato de la reivindicación 7, en donde
dicha característica de la carga útil del paquete incluye una
sensibilidad de error de bit de la carga útil del paquete.
9. El aparato de la reivindicación 8, en donde
dicho campo de la cabecera es un campo de suma de verificación.
10. El aparato de la reivindicación 1, en donde
dicho camino de comunicación del paquete incluye un enlace
radio.
11. Un método de mejorar el rendimiento de las
comunicaciones por paquetes sobre un camino de comunicación por
paquetes (18), que comprende recibir los campos de la cabecera de
los paquetes que van a ser comunicados sobre los caminos de
comunicación de los paquetes, dicho método caracterizado
por:
violar la integridad de uno de los campos de la
cabecera para producir un campo violado de la cabecera (25)
seleccionando, en base a una comparación umbral, entre un valor de
dicho campo de la cabecera y un valor previo de un campo de la
cabecera previamente recibido o entre un valor de dicho campo de la
cabera recibido y un valor de cero; y
poner a la salida el campo violado de la
cabecera con el valor seleccionado para el camino de comunicación
del paquete.
12. El método de la reivindicación 11, en donde
dicho paso de violación incluye violar la integridad de dicho campo
de la cabecera en respuesta a una característica de rendimiento del
camino de comunicación del paquete.
13. El método de la reivindicación 12, en donde
dicha característica de rendimiento incluye una tasa de error de
bit del camino de comunicación del paquete.
14. El método de la reivindicación 11, en donde
dicho paso de violación incluye violar la integridad de dicho campo
de la cabecera en respuesta a una característica de una carga útil
del paquete asociada con dicho campo de la cabecera.
15. El método de la reivindicación 13, en donde
dicha característica incluye una sensibilidad de error de bit de la
carga útil del paquete.
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