ES2324121T3 - Metodo de transmision de datos y circuito de transmision del mismo. - Google Patents
Metodo de transmision de datos y circuito de transmision del mismo. Download PDFInfo
- Publication number
- ES2324121T3 ES2324121T3 ES07004147T ES07004147T ES2324121T3 ES 2324121 T3 ES2324121 T3 ES 2324121T3 ES 07004147 T ES07004147 T ES 07004147T ES 07004147 T ES07004147 T ES 07004147T ES 2324121 T3 ES2324121 T3 ES 2324121T3
- Authority
- ES
- Spain
- Prior art keywords
- data
- reset pulse
- signal
- data transmission
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
Un método de transmisión de datos para intercambiar datos entre un primer aparato (310), que tiene un primer terminal (GPE13) y un segundo terminal (GPE12), y un segundo aparato (32), comprendiendo el método las etapas de: transmitir una señal de reloj (CLK) por el primer terminal para sincronizar el primer aparato con el segundo aparato; transmitir una señal de datos (DAS) por el segundo terminal de acuerdo con la temporización de la señal de reloj, en donde el método de transmisión de datos está caracterizado por comprender además las etapas de: y producir un primer pulso de reset (RP) en la señal de reloj; producir un segundo pulso de reset (DRP) en la señal de datos mientras que está activo dicho primer pulso de reset; resetear la señal de datos de acuerdo con el primer pulso de reset (RP) y el segundo pulso de reset (DRP).
Description
Método de transmisión de datos y circuito de
transmisión del mismo.
La presente invención se refiere a un método de
transmisión de datos y al circuito de transmisión del mismo. Más
particularmente, la presente invención se refiere a un método de
transmisión de datos y al circuito de transmisión del mismo que
transmite una señal de reloj y una señal de datos
simultáneamente.
La transmisión de datos convencional se
clasifica generalmente en transmisión paralelo y transmisión serie.
Cuando se transmiten datos mediante la transmisión paralelo, se
requieren más terminales de transmisión entre circuitos integrados,
y por consiguiente el coste del diseño del circuito es mayor.
Además, se requieren circuitos de codificación/decodificación en la
transmisión paralelo para codificar y decodificar los datos, de modo
que se requiere un mayor espacio del circuito en el diseño del
circuito y se puede causar fácilmente interferencia
electromagnética.
Actualmente la transmisión serie se lleva a cabo
principalmente por el bus serie universal (USB). El USB adopta el
método de transmisión de señales diferenciales y se requieren
espacios de circuitos adicionales tanto en el transmisor como en el
receptor para disponer los circuitos relativos a la
codificación/decodificación, de este modo, no se pueden transmitir
directamente los datos a través de un protocolo de software. Como
los dispositivos electrónicos de mano se están diseñando cada vez
más pequeños, tales como las PDA, los teléfonos celulares, los GPS,
los reproductores y máquinas de juegos, etc., la disposición de
circuitos adicionales o terminales de transmisión aumentará los
costes de fabricación y la complejidad en el diseño.
En el documento
EP-A-1 061 453 se describe un método
de transmisión que comprende transmitir una señal de reloj por un
primer terminal y transmitir una señal de datos por un segundo
terminal, de acuerdo con la temporización de la señal de reloj.
De acuerdo con un aspecto de la presente
invención se proporciona un método de transmisión de datos para
transmitir datos entre un primer aparato, que tiene un primer
terminal y un segundo terminal, y un segundo aparato, comprendiendo
el método las etapas de: transmitir una señal de reloj por el primer
terminal para sincronizar el primer aparato con el segundo aparato;
transmitir una señal de datos por el segundo terminal de acuerdo con
la temporización de la señal de reloj, en el que el método de
transmisión de datos está caracterizado por comprender además las
etapas de: producir un primer pulso de reset en la señal de reloj;
producir un segundo pulso de reset en la señal de datos; y resetear
la señal de datos de acuerdo con el primer pulso de reset y el
segundo pulso de reset.
De acuerdo con otro aspecto de la presente
invención se proporciona un circuito de transmisión de datos,
dispuesto en un primer aparato, para transmitir datos entre el
primer aparato y el segundo aparato, estando caracterizado el
circuito de transmisión de datos por comprender: un primer terminal
para transmitir una señal de reloj y producir un primer pulso de
reset en la señal de reloj; un segundo terminal para transmitir una
señal de datos entre el primer aparato y el segundo aparato de
acuerdo con la temporización de la señal de reloj y producir un
segundo pulso de reset en la señal de datos, y una unidad de
operación para resetear la señal de datos de acuerdo con el primer
pulso de reset y el segundo pulso de reset.
Por consiguiente la presente invención
proporciona un método de transmisión de datos y el circuito de
transmisión del mismo para transmitir una señal de reloj y una
señal de datos simultáneamente, en el que la transmisión de datos
entre un ordenador y un aparato periférico se controla por
protocolos software y aumenta la flexibilidad en el entorno de la
transmisión de datos.
De acuerdo con otro aspecto de la presente
invención, se proporciona un método de transmisión de datos y el
circuito de transmisión del mismo, en el que la transmisión de datos
entre el ordenador y el aparato periférico puede realizarse con
sólo dos terminales, de modo que el coste del diseño del circuito y
el espacio requerido por el circuito pueden reducirse.
La presente invención proporciona un método de
transmisión de datos y el circuito de transmisión del mismo para la
transmisión de datos entre un ordenador y un aparato periférico. El
método de transmisión de datos incluye las siguientes etapas. En
primer lugar, se transmite una señal de reloj por un primer
terminal, y a continuación se transmite una señal de datos por un
segundo terminal de acuerdo con la temporización de la señal de
reloj. La señal de reloj se saca desde el ordenador al aparato
periférico.
La señal de datos anterior incluye un pulso de
reset de datos, un bloque de la señal de dirección, un bloque de
determinación de lectura/escritura, un bloque de datos, un bloque de
reconocimiento anterior, y un bloque de reconocimiento posterior.
El pulso de reset de datos resetea la señal de datos en el pulso de
reset producido por la señal de reloj, y el bloque de la señal de
dirección se usa para transmitir datos de dirección. El bloque de
determinación de lectura/escritura se usa para transmitir datos de
determinación de lectura/escritura para fijar el estado de
lectura/escritura de la señal de datos, y el bloque de datos se usa
para transmitir datos entre el ordenador y el aparato periférico y
ajustar la dirección de transmisión de los datos entre el ordenador
y el aparato periférico de acuerdo con el estado de
lectura/escritura de la señal de datos.
De acuerdo con la presente invención, los datos
se transmiten mediante un protocolo de software, de este modo hay
una gran flexibilidad en el entorno de transmisión, el protocolo de
transmisión puede ajustarse en cualquier momento de acuerdo con el
uso de diferentes entornos, y no se necesita cambiar el circuito, de
modo que puede reducirse el coste. Entre tanto, de acuerdo con la
presente invención, la transmisión de datos puede realizarse con
sólo dos terminales, de este modo, el espacio requerido por el
circuito y el coste del dispositivo del mismo pueden reducirse de
forma eficaz.
Para hacer comprensible lo mencionado
anteriormente y otros objetos, características y ventajas de la
presente invención, se describe en detalle una realización
preferida acompañada con las figuras a continuación.
Se entenderá que tanto la descripción general
anterior como la siguiente descripción detallada son de ejemplo, e
intentan proporcionar una explicación adicional de la invención como
se reivindica.
Los dibujos adjuntos se incluyen para
proporcionar un mejor entendimiento de la invención, y se incorporan
y constituyen parte de esta memoria descriptiva. Los dibujos
ilustran realizaciones de la invención y, junto con la descripción
sirven para explicar los principios de la invención.
La Fig. 1 es un diagrama que ilustra el formato
de transmisión de datos de acuerdo con una realización de la
presente invención.
La Fig. 2 es una forma de onda del formato de
transmisión de datos de acuerdo con una realización de la presente
invención.
La Fig. 3 es un diagrama esquemático de un
circuito de transmisión de datos de acuerdo con otra realización de
la presente invención.
La Fig. 1 es un diagrama que ilustra el formato
de transmisión de datos de acuerdo con una realización de la
presente invención. Se usan dos terminales para transmitir datos
entre un ordenador y un aparato periférico cuando se transmite una
señal de datos entre el ordenador y el aparato periférico. En primer
lugar, el ordenador transmite una señal de reloj al aparato
periférico a través del primer terminal para establecer un reloj
síncrono entre el ordenador y el aparato periférico. A
continuación, se transmite la señal de datos entre el ordenador y
el aparato periférico a través de otro terminal.
Como se muestra en la Fig. 1, el formato de
transmisión de datos en la presente realización incluye un bloque
de reset 110, un bloque de comienzo 120, un bloque de la señal de
dirección 130, un bloque de determinación de lectura/escritura 140,
un bloque de reconocimiento anterior 150, un bloque de datos 160, y
un bloque de reconocimiento posterior 170.
En el que, durante la transmisión de la señal de
datos, durante todo el tiempo que aparece la señal de reset RES en
el bloque de reset 110, el ordenador y el aparato periférico
resetean la señal de datos, esto es, el ordenador y el aparato
periférico reproducen el bloque de comienzo 120, el bloque de la
señal de dirección 130, el bloque de determinación de
lectura/escritura 140, el bloque de reconocimiento anterior 150, el
bloque de datos 160, y el bloque de reconocimiento posterior 170 en
secuencia. La producción de la señal de reset RES se controla por
el ordenador, que incluye producir un pulso de reset en la señal de
reloj y producir un pulso de reset en la señal de datos. En el que,
durante el periodo de duración del pulso de reset, la señal de
datos produce el pulso de reset de datos, y la pendiente de subida
del pulso de reset de datos se produce después de la pendiente de
subida del pulso de reset, la pendiente de caída del pulso de reset
de datos se produce antes de la pendiente de caída del pulso de
reset.
El ordenador transmite unos datos de comienzo
STA al aparato periférico en el bloque de comienzo 120 para
informar al aparato periférico del comienzo de la transmisión de
datos. A continuación, el ordenador transmite unos datos de
dirección Add en el bloque de la señal de dirección 130 al aparato
periférico para conectar los datos y la dirección. A continuación,
el ordenador transmite los datos de determinación de
lectura/escritura R/W en el bloque de determinación de
lectura/escritura 140 al aparato periférico, en el que los datos de
determinación de lectura/escritura R/W pueden dividirse en estado
de lectura y estado de escritura. Después de que el aparato
periférico ha completado la recepción de la señal de reset anterior
RES, los datos de comienzo STA, los datos de dirección ADD, y los
datos de determinación de lectura/escritura R/W transmitidos por el
ordenador, el aparato periférico transmite los datos de
reconocimiento anterior ACK en el bloque de reconocimiento anterior
150 al ordenador para informar al ordenador que transmite los datos,
DATOS.
Los datos, DATOS se dividen en datos del aparato
y datos del sistema. En el bloque de datos 160, el aparato
periférico transmite los datos del aparato al ordenador si los datos
de determinación de lectura/escritura R/W están en el estado de
lectura, y el ordenador transmite datos del sistema al aparato
periférico para realizar la operación de escritura si los datos de
determinación de lectura/escritura R/W están en el estado de
escritura. Después completar la transmisión de los datos, DATOS, el
aparato periférico transmite los datos de reconocimiento posterior
FCK al ordenador en el bloque de reconocimiento posterior 170 para
mostrar que se ha completado la operación.
A continuación, se describirá adicionalmente la
tecnología de la presente invención con referencia a la forma de
onda de la señal. La Fig. 2 es una forma de onda del formato de
transmisión de datos de acuerdo con la presente realización. La
señal de reloj CLK es una señal de pulsos continuos, y todos los
ciclos de pulsos son idénticos excepto el pulso de reset RP en el
bloque de reset 110. Cuando el ordenador necesita resetear la
transmisión de la señal de datos DAS, la señal de reloj CLK produce
el pulso de reset RP en el bloque de reset 110, y la señal de datos
DAS produce un pulso de reset de datos DRP. La pendiente de subida
r_{d} del pulso de reset de datos DRP se produce después de la
pendiente de subida r_{c} del pulso de reset RP, y la pendiente
de caída f_{d} del pulso de reset de datos DRP se produce antes de
la pendiente de caída f_{c} del pulso de reset RP. La combinación
del pulso de reset RP y del pulso de reset de datos DRP es la señal
de reset RES.
El aparato periférico resetea y recibe de nuevo
la señal de datos DAS transmitida por el ordenador cuando el
aparato periférico recibe la señal de reset. A continuación, el
ordenador transmite la señal de comienzo STA al aparato periférico,
y en la presente realización, la longitud del bloque de comienzo 120
es de 1 bit, y la señal de comienzo STA es de nivel de voltaje
lógico bajo. Como en la presente realización, el sistema realiza la
captura de datos en la pendiente de subida de la señal de reloj CLK
y los datos se transforman en la pendiente de caída de la señal de
reloj CLK, de este modo, después de un corto tiempo de retardo de
la operación del circuito d_{1}, el ordenador saca los datos de
dirección ADD al aparato periférico. En la presente realización, la
longitud del bloque de la señal de dirección 130 es de 3 bits, por
consiguiente la longitud de los datos de dirección ADD es también
de 3 bits.
La principal función de los datos de
determinación de lectura/escritura es fijar el estado de
lectura/escritura de la señal de datos DAS en el bloque de datos
160. En la presente realización, la longitud del bloque de
determinación de lectura/escritura 140 es de 1 bit, si los datos de
determinación de lectura/escritura R/W son de nivel de voltaje
lógico alto, la señal de datos DAS está en el estado de lectura.
Cuando la señal de datos DAS está en el estado de lectura, el
aparato periférico transmite datos del aparato en el bloque de
datos 160 al ordenador. Si los datos de determinación de
lectura/escritura R/W están en el nivel de voltaje lógico bajo, la
señal de datos DAS está en el estado de escritura. Cuando la señal
de datos DAS está en el estado de escritura, el ordenador transmite
datos del sistema en el bloque de datos 160 al aparato
periférico.
Ciertamente, en otra realización de la presente
invención, puede fijarse que la señal de datos DAS está en el
estado de lectura cuando los datos de determinación de
lectura/escritura R/W están en el nivel de voltaje lógico bajo y la
señal de datos DAS está en el estado de escritura cuando los datos
de determinación de lectura/escritura están en el nivel de voltaje
lógico alto, lo cual debería entenderse fácilmente por personas que
tienen un conocimiento ordinario en la técnica y por lo tanto no se
describirá en este documento.
Hay respectivamente un bloque de reconocimiento
anterior 150 y un bloque de reconocimiento posterior 170 antes y
después del bloque de datos 160, en la presente realización, las
longitudes de los mismos son ambas de 1 bit. Los datos de
reconocimiento anterior ACK y los datos de reconocimiento posterior
FCK transmitidos por el bloque de reconocimiento anterior 150 y el
bloque de reconocimiento posterior 170 son ambos niveles de voltaje
de lógica alta. Después de que el aparato periférico haya completado
la recepción de los datos de dirección ADD y los datos de
determinación de lectura/escritura R/W, el aparato periférico
transmite los datos de reconocimiento anterior ACK al ordenador.
Cuando el aparato periférico ha terminado la transmisión de datos
en el bloque de datos 160 con el ordenador, el aparato periférico
transmite los datos de reconocimiento posterior FCK al ordenador
para informar al ordenador que se ha completado la transmisión. En
la presente realización, la longitud del bloque de datos 160 es de
8 bits, por consiguiente la longitud de los datos, DATOS es también
de 8 bits.
La Fig. 3 es un diagrama esquemático de un
circuito de transmisión de datos de acuerdo con otra realización de
la presente invención. El ordenador 310 y el aparato periférico 320
están conectados a través de los terminales P1 y P2, en donde el
terminal P1 transmite la señal de reloj CLK mientras que el terminal
P2 transmite la señal de datos DAS. La señal de reloj CLK se
transmite por el ordenador 310 al aparato periférico 320 para
establecer un reloj síncrono entre el ordenador 310 y el aparato
periférico 320 como el reloj base para la transmisión de datos
entre el ordenador 310 y el aparato periférico 320.
El ordenador 310 incluye además una unidad de
operación del ordenador 315 mientras que el aparato periférico 320
incluye una unidad de operación periférica 325, en donde la unidad
de operación del ordenador 315 y la unidad de operación periférica
325 respectivamente transmiten y reciben la señal de reloj CLK y la
señal de datos DAS entre el ordenador 310 y el aparato periférico
320. En la presente realización, la unidad de operación del
ordenador 315 y la unidad de operación periférica 325 también pueden
ser ambos microprocesadores, por ejemplo, dispositivos complejos de
lógica programable (CPLD). Por consiguiente, el protocolo de
comunicación entre el ordenador 310 y el aparato periférico 320
pueden completarse a través de fijaciones del programa de software.
Los terminales GPE12 y GPE13 de la unidad de operación del ordenador
315 están acoplados respectivamente a los terminales GPE1 y GPE0 de
la unidad de operación periférica 325 a través de los terminales P1
y P2.
En la presente realización, los métodos de
transmisión de la señal de reloj CLK y la señal de datos DAS son
similares a los de la realización como se muestra en la Fig. 1 y la
Fig. 2 y deberían entenderse fácilmente a partir de la descripción
anterior de la realización en la Fig. 1 y la Fig. 2 por las personas
que tienen un conocimiento ordinario en la técnica, por lo tanto no
se describirán en este documento.
Cada uno de los protocolos de transmisión de
datos en la presente invención puede realizarse a través de
fijaciones software y no se requieren circuitos de
codificación/decodificación adicionales, de este modo, en la
presente invención, el significado del estado representado por la
longitud de bit y el nivel del voltaje lógico de cada uno de los
bloques puede fijarse de acuerdo con los diferentes requisitos y
debería entenderse fácilmente por los que tienen un conocimiento
ordinario de la técnica, por lo tanto no se describirán en este
documento. Además, la presente invención también puede aplicarse a
la transmisión de datos entre dos circuitos y no está limitada a la
transmisión de datos entre un ordenador y un aparato periférico como
se ha descrito en la presente realización.
En la presente invención la transmisión de datos
se realiza mediante protocolos software de modo que los protocolos
de transmisión pueden cambiarse de acuerdo con los requisitos de los
diferentes entornos de uso sin actualizar el diseño del circuito
hardware. Además, en la presente invención, la transmisión de datos
puede realizarse usando sólo dos terminales, lo cual hace más fácil
la depuración de fallos y puede reducir el espacio requerido y el
costo del circuito.
Resultará evidente para los especialistas en la
técnica que pueden realizarse diversas modificaciones y variaciones
a la estructura de la presente invención sin apartarse del alcance
de la invención. A la vista de lo anterior, se intenta que la
presente invención cubra las modificaciones y variaciones de esta
invención siempre que caigan dentro del alcance de las siguientes
reivindicaciones y sus equivalentes.
Claims (10)
1. Un método de transmisión de datos para
intercambiar datos entre un primer aparato (310), que tiene un
primer terminal (GPE13) y un segundo terminal (GPE12), y un segundo
aparato (32), comprendiendo el método las etapas de:
transmitir una señal de reloj (CLK) por el
primer terminal para sincronizar el primer aparato con el segundo
aparato;
transmitir una señal de datos (DAS) por el
segundo terminal de acuerdo con la temporización de la señal de
reloj, en donde el método de transmisión de datos está
caracterizado por comprender además las etapas de:
producir un primer pulso de reset (RP) en la
señal de reloj;
producir un segundo pulso de reset (DRP) en la
señal de datos mientras que está activo dicho primer pulso de
reset; y
resetear la señal de datos de acuerdo con el
primer pulso de reset (RP) y el segundo pulso de reset (DRP).
2. El método de transmisión de datos de acuerdo
con la reivindicación 1, en el que la etapa de transmitir la señal
de reloj incluye la etapa de transmitir la señal de reloj desde el
primer aparato al segundo aparato.
3. El método de transmisión de datos de acuerdo
con la reivindicación 1, en el que la etapa de transmitir la señal
de datos comprende:
transmitir los datos de dirección (130);
transmitir los datos de determinación de
lectura/escritura (140); y
transmitir bits de datos (160) entre el primer
aparato y el segundo aparato de acuerdo con los datos de dirección
y los datos de determinación de lectura/escritura;
en el que si los datos de determinación de
lectura/escritura son un primer nivel de voltaje, los bits de datos
se transmiten desde el primer aparato al segundo aparato, y
en el que si los datos de determinación de
lectura/escritura son un segundo nivel de voltaje, los bits de
datos se transmiten desde el segundo aparato al primer aparato.
4. El método de transmisión de datos de acuerdo
con la reivindicación 1, en el que el segundo pulso de reset (DRP)
se produce durante el periodo de duración del primer pulso de reset
(RP), y la pendiente de subida del segundo pulso de reset (DRP) se
produce después de la pendiente de subida del primer pulso de reset
(RP), y la pendiente de caída del segundo pulso de reset (DRP) se
produce antes de la pendiente de caída del primer pulso de reset
(RP).
5. El método de transmisión de datos de acuerdo
con la reivindicación 3, en el que la etapa de transmitir la señal
de datos comprende:
recibir el segundo pulso de reset, los datos de
dirección, y los datos de determinación de la lectura/escritura por
el segundo aparato;
transmitir los datos de reconocimiento anterior
(150) desde el segundo aparato al primer aparato después de la
etapa de recibir; y
transmitir los datos de reconocimiento posterior
(170) desde el segundo aparato al primer aparato después de la
etapa de transmitir los bits de datos entre el primer aparato y el
segundo aparato.
6. Un circuito de transmisión de datos, ordenado
para estar dispuesto en un primer aparato (310), para transmitir
datos entre el primer aparato (310) y el segundo aparato (320),
estando caracterizado el circuito de transmisión de datos
por comprender:
un primer terminal (GPE13) para transmitir una
señal de reloj (CLK) y producir un primer pulso de reset en la
señal de reloj;
un segundo terminal (GPE12) para transmitir una
señal de datos (DAS) entre el primer aparato y el segundo aparato
de acuerdo con la temporización de la señal de reloj y para producir
un segundo pulso de reset (DRP) en la señal de datos mientras que
dicho primer pulso de reset está activo, y
\newpage
una unidad de operación (315) para resetear la
señal de datos de acuerdo con el primer pulso de reset (RP) y el
segundo pulso de reset (DRP).
7. El circuito de transmisión de datos de
acuerdo con la reivindicación 6, en el que el primer pulso de reset
y el segundo pulso de reset tienen los mismos niveles de
voltaje.
8. El circuito de transmisión de datos de
acuerdo con la reivindicación 6, en el que la señal de datos
comprende:
los datos de dirección (130);
los datos de determinación de lectura/escritura
(140); y los bits de datos (160) transmitidos entre el primer
aparato y el segundo aparato, de acuerdo con los datos de dirección
y los datos de determinación de lectura/escritura;
en el que si los datos de determinación de
lectura/escritura son un primer nivel de voltaje, los bits de datos
se transmiten desde el primer aparato al segundo aparato, y
en el que si los datos de determinación de
lectura/escritura son un segundo nivel de voltaje, los datos de
bits se transmiten desde el segundo aparato al primer aparato.
9. El circuito de transmisión de datos de
acuerdo con la reivindicación 8, en el que el segundo terminal
produce el segundo pulso de reset durante el periodo de duración
del primer pulso de reset, y la pendiente de subida (r_{d}) del
segundo pulso de reset se produce después de la pendiente de subida
(r_{c}) del primer pulso de reset, la pendiente de caída
(f_{d}) del segundo pulso de reset se produce antes de la
pendiente de caída (f_{c}) del primer pulso de reset.
10. El circuito de transmisión de datos de
acuerdo con la reivindicación 6, en el que la unidad de operación
es un dispositivo complejo de lógica programable (CPLD) que tiene el
primer terminal y el segundo terminal.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100813962A CN100552659C (zh) | 2006-05-24 | 2006-05-24 | 资料传输方法与其传输电路 |
| CN200610081396 | 2006-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2324121T3 true ES2324121T3 (es) | 2009-07-30 |
Family
ID=38255174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES07004147T Active ES2324121T3 (es) | 2006-05-24 | 2007-02-28 | Metodo de transmision de datos y circuito de transmision del mismo. |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1860815B1 (es) |
| CN (1) | CN100552659C (es) |
| AT (1) | ATE429096T1 (es) |
| DE (1) | DE602007000884D1 (es) |
| ES (1) | ES2324121T3 (es) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI350457B (en) * | 2007-09-19 | 2011-10-11 | Htc Corp | Data transmission method and system |
| EP2207299B1 (en) | 2008-12-30 | 2012-07-25 | ST-Ericsson SA | Clocking signal control |
| TWI475395B (zh) * | 2011-09-28 | 2015-03-01 | Htc Corp | 手持式電子裝置及其資料傳輸方式 |
| KR102628011B1 (ko) * | 2016-01-29 | 2024-01-22 | 삼성전자주식회사 | Usb 전력 전송 장치와 이를 포함하는 시스템 |
| TWI761008B (zh) | 2020-12-30 | 2022-04-11 | 新唐科技股份有限公司 | 可編程串列輸入輸出控制器、操作系統及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805194A (en) * | 1985-10-17 | 1989-02-14 | Ampex Corporation | Serial data communication system |
| US4782481A (en) * | 1987-02-24 | 1988-11-01 | Hewlett-Packard Company | Apparatus and method for transferring information |
| JPH0720154B2 (ja) * | 1988-07-14 | 1995-03-06 | アイワ株式会社 | 双方向通信システム |
| KR950000761B1 (ko) * | 1992-01-15 | 1995-01-28 | 삼성전자 주식회사 | 직렬 입력신호의 동기회로 |
| JPH08111674A (ja) * | 1994-10-13 | 1996-04-30 | Fuji Photo Optical Co Ltd | 半２重シリアル伝送線路における絶縁型インターフェース回路 |
| FR2795256A1 (fr) | 1999-06-15 | 2000-12-22 | Koninkl Philips Electronics Nv | Systeme de transmission, recepteur, emetteur et dispositif d'interface pour interfacer un systeme parallele avec un emetteur recepteur de type data-strobe |
| CN100444125C (zh) * | 2002-08-19 | 2008-12-17 | 旺宏电子股份有限公司 | 串行式输出入测试方法与其测试的存储器组件 |
| CN2583833Y (zh) * | 2002-08-20 | 2003-10-29 | 技嘉科技股份有限公司 | Ps/2插座及其专用的连接器 |
-
2006
- 2006-05-24 CN CNB2006100813962A patent/CN100552659C/zh active Active
-
2007
- 2007-02-28 AT AT07004147T patent/ATE429096T1/de not_active IP Right Cessation
- 2007-02-28 EP EP07004147A patent/EP1860815B1/en active Active
- 2007-02-28 ES ES07004147T patent/ES2324121T3/es active Active
- 2007-02-28 DE DE602007000884T patent/DE602007000884D1/de active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP1860815B1 (en) | 2009-04-15 |
| EP1860815A1 (en) | 2007-11-28 |
| ATE429096T1 (de) | 2009-05-15 |
| CN100552659C (zh) | 2009-10-21 |
| CN101079017A (zh) | 2007-11-28 |
| DE602007000884D1 (de) | 2009-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7412633B2 (en) | Communication interface for diagnostic circuits of an integrated circuit | |
| CN106970886B (zh) | 使用第二协议的扩展功能结构来控制第一协议的物理链路 | |
| KR101567989B1 (ko) | 전자 디바이스들의 연결을 위한 제어 버스 | |
| US7729427B2 (en) | Pseudo-synchronous one wire bidirectional bus interface | |
| ES2324121T3 (es) | Metodo de transmision de datos y circuito de transmision del mismo. | |
| JP4918134B2 (ja) | 低消費電力及びロー・ピンカウントの双方向デュアル・データ・レート・デバイス相互接続インターフェース | |
| JP6243469B2 (ja) | 低電力物理ユニットのロード／ストア通信プロトコルへの提供 | |
| US10241953B2 (en) | Dynamic data-link selection over common physical interface | |
| US7788431B2 (en) | Dynamic I2C slave device address decoder | |
| JP2021145338A (ja) | マルチモード変調を用いる向上した仮想ｇｐｉｏ | |
| US9137335B2 (en) | Operating M-PHY based communications over mass storage-based interfaces, and related connectors, systems and methods | |
| CN104350720B (zh) | 提供用于双向串行互连的串行协议的装置、方法和系统 | |
| JP2008539498A (ja) | 単一のｉ２ｃデータストリームからの並列ｉ２ｃスレーブデバイスのプログラミング | |
| US20130282807A1 (en) | Protocol for communication | |
| CN109284248A (zh) | Uart总线通讯方法、采用uart总线通讯的设备及其功能模块 | |
| EP0932286B1 (en) | Data transmission method and game system constructed by using the method | |
| CN107223312A (zh) | 用于数据链路功率降低和吞吐量提高的多调制 | |
| CN114826995A (zh) | 一种基于UVM的支持PCIe的千兆以太网芯片的验证平台 | |
| CN114003541A (zh) | 一种通用型iic总线电路及其传输方法 | |
| US8266347B2 (en) | Data transmission method and transmission circuit thereof | |
| CN221710077U (zh) | 适用于电动自行车的iot电路 | |
| CN219697633U (zh) | 一种rf射频信号接收板 | |
| NM | Design of I2C Master Core with AHB Protocol for High Performance Interface | |
| US20260072866A1 (en) | Bandwidth maximization | |
| Park et al. | An MDDI-host architecture with low complexity for SoC Platforms |