EP4634918A1 - Circuit de lecture à amplification différentielle - Google Patents

Circuit de lecture à amplification différentielle

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Publication number
EP4634918A1
EP4634918A1 EP23828197.6A EP23828197A EP4634918A1 EP 4634918 A1 EP4634918 A1 EP 4634918A1 EP 23828197 A EP23828197 A EP 23828197A EP 4634918 A1 EP4634918 A1 EP 4634918A1
Authority
EP
European Patent Office
Prior art keywords
resistive component
reading
component
block
differential amplification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23828197.6A
Other languages
German (de)
English (en)
Inventor
Kamal DANOUCHI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Institut Polytechnique de Grenoble
Universite Grenoble Alpes
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique CEA
Institut Polytechnique de Grenoble
Universite Grenoble Alpes
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Commissariat a lEnergie Atomique CEA, Institut Polytechnique de Grenoble, Universite Grenoble Alpes, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP4634918A1 publication Critical patent/EP4634918A1/fr
Pending legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
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    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
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    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
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    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters

Definitions

  • TITLE Differential amplification reading circuit
  • the present invention relates to a read circuit with differential amplification.
  • a probabilistic p-bit constantly fluctuates between 0 and 1. These probabilistic devices could be used for unconventional computing and stochastic computing, but they can also be considered low-quality quantum bits.
  • JTM magnetic tunnel junction
  • T T o exp(— -), with T 0 a predetermined time constant.
  • a p-bit is an entity generally composed of a continuously oscillating JTM and a comparator.
  • the comparison remains difficult given the low variation of the signal observed at the output.
  • the reference voltage used for the comparison must follow the bias voltage of the p-bit in the traditional architecture, since the operation of the p-bit requires varying the bias current through the JTM. This affects the operating point of the readout circuit, which affects its reliability.
  • the reading current passing through the JTM is the same as the amplification current of the reading amplifier.
  • a reading circuit with differential amplification comprising: a. a resistive component having distinct states corresponding to different resistance values of the resistive component, b. a block for reading the state of the resistive component by comparing the resistance value of the resistive component to the resistance value of a reference component, the reading block being passed through by a reading current, and c. a control block capable of differentially amplifying the current applied to the resistive component and to the reference component, independently of the reading current.
  • the circuit comprises one or more of the following characteristics, taken in isolation or in all technically possible combinations
  • the reading circuit is a generator of variable random bits, the resistive component having two distinct states corresponding to different resistance values of the resistive component, the probability of the resistive component being in each of the states depending on the energy applied to the resistive component, the control block being able to control the probability of the resistive component of being in each of the states by controlling the energy applied to the resistive component;
  • the resistance value of the reference component is substantially equal to half of the sum of the two resistance values of the two states of the resistive component
  • the reading block has two operating modes among a reset mode during which the reading block is reset and a reading mode during which the resistance state of the resistive component is read by the reading block, the block reading including: a. a switching unit capable of switching the reading block between the two operating modes as a function of a switching signal applied to the switching unit, b. the reference component, and c. a comparator of the resistance value of the resistive component to the resistance value of the reference component;
  • the comparator is a circuit whose outputs are the voltages at two reference nodes of the comparator
  • the reading block further comprises an RS latch whose inputs are the voltages of the two reference nodes of the comparator;
  • the switching unit comprises two transistors of the same polarity and a transistor of opposite polarity;
  • control block is controlled by a control signal so that the current applied to the resistive component depends on the amplitude of the control signal
  • control signal is a voltage having a non-zero minimum value, preferably greater than or equal to 0.3 Volts;
  • control block comprises two transistors controlled by the control signal, one of the transistors being connected to the resistive component, and the other transistor being connected to the reference component;
  • the resistive component is a magnetic tunnel junction comprising an assembly of layers, the two states corresponding, on the one hand, to a parallel magnetization of the layers of the junction and, on the other hand, to an antiparallel magnetization of the layers of the junction .
  • Figure 1 a schematic representation of an example of a resistive component of the magnetic tunnel junction type
  • Figure 2 a schematic representation of an example of a random bit generator
  • FIG 3 a schematic representation of an example implementation of the random bit generator of Figure 2
  • Figure 4 a graph illustrating experimental results obtained by implementing the random bit generator of Figure 3.
  • a random bit generator 10 is illustrated in Figure 2, and in Figure 3 in a specific embodiment.
  • a random bit generator 10 is a device capable of generating a value 0 or 1, corresponding to a bit value, in a random (ie non-deterministic) manner.
  • the generator 10 comprises a resistive component 12, a reading block 14 and a control block 16.
  • the resistive component 12 is able to take on at least two distinct states. Each state corresponds to a specific resistance value.
  • the probability of the resistive component 12 of being in each of the states depends on the energy applied to the resistive component 12.
  • the applied energy includes the energy coming from the ambient environment (in particular relating to the temperature) and any additional energy provided to the resistive component 12. In particular, the provision of additional energy makes it possible to influence the probability of the resistive component 12 of being in one or the other of the states.
  • the resistive component 12 is a magnetic tunnel junction (JTM).
  • JTM magnetic tunnel junction
  • the resistive component 12 is able to take two distinct states corresponding to a different magnetization of the ferromagnetic layers forming the resistive component 12.
  • a first state corresponding to a first resistance value is obtained for so-called parallel magnetization of the layers of the resistive component 12.
  • a second state corresponding to a second resistance value is obtained for so-called antiparallel magnetization of the layers of the resistive component 12.
  • the reading block 14 is capable of reading the state of the resistive component 12. For this, the reading block 14 is capable of comparing the resistance value of the resistive component 12 to the resistance value of a reference component 20.
  • the reference component 20 is an element of the reading block 14.
  • the reference component 20 is a resistor.
  • the resistance value of the reference component 20 is fixed and is between the two resistance values of the two states of the resistive component 12.
  • the resistance value of the component of reference 20 is between the resistance value of the parallel state and the resistance value of the antiparallel state.
  • the resistance value of the reference component 20 is substantially equal to half of the sum of the two resistance values of the two states of the resistive component 12.
  • the reading block 14 comprises two operating modes among a reset mode during which the reading block 14 is reset and a reading mode during which the resistance state of the resistive component 12 is read by the reading block 14.
  • the reading block 14 further comprises a switching unit 22 and a comparator 24.
  • the reading block 14 also preferably comprises an RS latch 26.
  • the switching unit 22 is capable of switching the reading block 14 between the two operating modes as a function of a switching signal CLK applied to the switching unit 22.
  • the switching signal CLK is, for example, a tension.
  • the switching unit 22 comprises two transistors of the same polarity and a transistor of opposite polarity.
  • the comparator 24 is capable of comparing the resistance value of the resistive component 12 to the resistance value of the reference component 20.
  • the comparator 24 is a circuit whose outputs are the voltages at two reference nodes Q, Q of the comparator 24.
  • said voltages are interpreted as a bit value.
  • the voltages obtained make it possible to determine whether the bit has the value 1 or 0.
  • the RS 26 latch is suitable for separating the currents produced during reading and resetting of the reading block 14.
  • the RS 26 latch is suitable for recording only the bit values obtained during the reading phases.
  • the RS 26 latch has two control inputs R (for “reset”) and S (for “set”), each supplied by the voltages of the two reference nodes Q, Q of the comparator 24.
  • the control block 16 is capable of controlling the probability of the resistive component 12 of being in each of the states by controlling the energy applied to the resistive component 12.
  • control block 16 is capable of applying additional energy to the resistive component 12 in addition to the energy coming from the ambient environment.
  • the application of this additional energy makes it possible to influence the probability of the resistive component 12 of being in one of the states.
  • control block 16 is controlled by a control signal CTRL so that the energy applied to the resistive component 12 depends on the amplitude of the control signal CTRL.
  • the switching signal CLK and the control signal CTRL are synchronous, that is to say clocked at the same clock frequency.
  • the amplitudes of the switching signal CLK and the control signal CTRL are different.
  • control signal CTRL is a voltage having a non-zero minimum value, preferably greater than or equal to 0.3 Volts.
  • control block 16 comprises two transistors of the same polarity) controlled by the control signal CTRL, one of the transistors being connected to the resistive component 12, and the other transistor being connected to the reference component 20 .
  • control signal CTRL the control signal
  • the reading block 14 is supplied by a potential VDD.
  • the switching unit 22 comprises an MO transistor (NMOS) and two transistors M1, M2 (PMOS).
  • the transistors MO, M1, M2 are controlled by the same switching signal CLK.
  • CLK switching signal
  • the transistors M1 and M2 are conducting and the transistor MO is non-conducting, and vice versa.
  • the transistor M1 is connected on the one hand to the potential VDD (via its drain or its source) and on the other hand (via the other of its drain or its source) to a reference node Q of the read block 14.
  • the transistor M2 is connected on the one hand to the potential VDD (via its drain or its source) and on the other hand (via the other of its drain or its source) to a reference node Q of the reading block 14, different from the reference node Q.
  • the transistor MO is connected on the one hand to ground (via its drain or its source) and on the other hand (via the other of its drain or its source) to a node T of the read block 14.
  • the comparator 24 comprises two transistors M3, M4 (PMOS) and two transistors M5, M6 (NMOS) forming a comparator.
  • the transistor M3 is connected on the one hand to the potential VDD (via its drain or its source) and on the other hand (via the other of its drain or its source) to the reference node Q of the read block 14.
  • the transistor M4 is connected on the one hand to the potential VDD (via its drain or its source) and on the other hand (via the other of its drain or its source) to the reference node Q of the read block 14.
  • the transistor M5 is connected on the one hand (via its drain or its source) to the reference node Q of the reading block 14 and on the other hand (via the other of its drain or its source) to a node X of the reading block 14.
  • the transistor M6 is connected on the one hand (via its drain or its source) to the reference node Q of the reading block 14 and on the other hand (via the other of its drain or its source) to a node Y of the
  • the transistors M3 and M5 are controlled by the potential of the reference node Q (the gate of each of the transistors M3 and M5 is connected to the reference node Q).
  • the transistors M4 and M6 are controlled by the potential of the reference node Q (the gate of each of the transistors M4 and M6 is connected to the node Q).
  • the resistive component 12 is connected between node X and node T.
  • the reference component 20 is connected between node Y and node T.
  • the RS 26 latch has the potential at the two reference nodes Q and Q as control inputs.
  • the control block 16 includes two transistors M7, M8 of the same polarity (PMOS).
  • the two transistors M7, M8 are controlled by the same control signal CTRL.
  • the transistor M7 is connected on the one hand (by its drain or its source) to the potential VDD, and on the other hand (via the other of its drain or its source) to the node VDD, and on the other hand (through the other of its drain or its source) to node Y, and therefore to the reference component 20.
  • additional energy is applied more or less less important to the resistive component 12, which makes it possible to control the read amplification current and can influence the probability of the resistive component 12 to be in each state.
  • the switching signal CLK is adapted accordingly (high state, low state).
  • the polarities of transistors M7 and M8 are reversed.
  • the CTRL control signal is also adapted accordingly.
  • the switching unit 22 switches the read block 14 into the reset mode via the application of the same switching signal CLK to the transistors MO, M1, M2 making it possible to make the transistors M1 and M2 conducting, and the transistor MO non-conducting. This makes it possible to charge the nodes Q, Q, X and Y so that at the end of the charging period the potentials of the nodes Q, Q, X and Y are equal to VDD.
  • the switching unit 22 switches the reading block 14 into the reading mode via the application of the same switching signal CLK to the transistors MO, M1, M2 making it possible to make the transistors M1 and M2 non-conducting, and the transistor MO conducting. This results in a differential current proportional to the value of the resistances of the resistive component 12 and the reference component 20.
  • the value of the control signal CTRL is adapted so as to adapt the probability of the resistive component 12 of being in one of the states.
  • the resistance value of the resistive component 12 therefore potentially evolves differently due to the control block 16 than in the absence of such a control block 16.
  • the nodes Q and Q will then discharge, but at different speeds depending on the resistance values of the resistive component 12 and the reference component 20.
  • the resistance value of the resistive component 12 is greater than that of the component of reference 20 (antiparallel state of the JTM)
  • the discharge of node Q is faster than that of node Q.
  • the resistance value of the resistive component 12 is lower than that of the reference component 20 (parallel state of the JTM)
  • the discharge of node Q is faster than that of node Q.
  • the node discharging the fastest sees its potential drop below the threshold voltage of the transistors M3, M4, M5, M6 that it controls, allowing it to discharge even more quickly. Conversely the other node will load at VDD.
  • the discharge of the node Q results in the charging of the node Q to the potential VDD, and conversely, the discharge of the node Q results in the charging of the node Q at potential VDD.
  • the p-bits are characterized by their sigmoidal response which describes the time average of a fluctuating signal.
  • CTRL Volts
  • Figure 4 is a graph obtained experimentally from the generator 10 of Figure 3.
  • the abscissa axis represents the potential of the control signal CTRL for a clock calibrated at 50 Megahertz (Mhz) and a voltage of 1.5 V power supply (VDD).
  • the y-axis represents the probability of being in one of the corresponding to bit 0.
  • the energy consumed per clock cycle is 1300 fJ.
  • the present invention makes it possible both to read the variations in states of the resistive component 12, particularly in the example of a tunnel effect junction, and also to control its stochasticity or switching rate.
  • increasing the current arriving at the resistive component 12, by controlling the control block 16, makes it possible to amplify the reading current and therefore influences the probability of the resistive component 12 to be in one state rather than another.
  • the present invention correlates reading and writing.
  • the differential aspect makes it possible to decouple the reading from the bias current of the JTM compared to the p-bit presented in the state of the art.
  • the differential architecture of the generator 10 of the invention facilitates the reading of the JTM: the overall variations of the process are canceled and we do not need to add an external reference.
  • the circuit for reading the state of a resistive component is more reliable than in the state of the art while being simple to control.
  • the invention has been described in the particular case of a random bit generator.
  • the present invention is generalized in the case of a reading circuit with differential amplification.
  • the resistive component 12 is capable of taking several distinct states (two or more) corresponding to different resistance values of the resistive component 12.
  • the control block 16 is capable of differentially amplifying the current applied to the resistive component 12 and to the reference component 20, independently of the current passing through the reading block, called reading current. In other words, the reading is not affected even in the event of significant amplification of the current passing through the resistive component 12.
  • the state of the resistive component 12 can be fixed, c that is to say that variations in the current passing through the resistive component 12 do not make it possible to modify the state of the resistive component 12.

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Abstract

Circuit de lecture à amplification différentielle La présente invention concerne un circuit de lecture à amplification différentielle (10) comprenant : • a. un composant résistif (12) ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), • b. un bloc de lecture (14) de l'état du composant résistif (12) par comparaison de la valeur de résistance du composant résistif (12) à la valeur de résistance d'un composant de référence, le bloc de lecture (14) étant parcouru par un courant de lecture, et • c. un bloc de contrôle (16) configuré pour générer un courant supplémentaire et ajouter ledit courant supplémentaire audit courant de lecture afin d'obtenir un courant résultant parcourant le composant résistif.

Description

TITRE : Circuit de lecture à amplification différentielle
La présente invention concerne un circuit de lecture à amplification différentielle.
Contrairement aux dispositifs électroniques classiques qui codent l'information sous la forme d'un bit déterministe 0 et 1 , un bit probabiliste p-bit fluctue constamment entre 0 et 1 . Ces dispositifs probabilistes pourraient être utilisés pour le calcul non conventionnel et le calcul stochastique, mais ils peuvent aussi être considérés comme des bits quantiques de faible qualité.
Dans l’article K. Y. Camsari, B. M. Sutton, and S. Datta, “p-bits for probabilistic spin logic,” Applied Physics Reviews, vol. 6, no. 1 , p. 011305, Mar. 2019, publisher: American Institute of Physics - https://aip.scitation.org/doi/10.1063/1 -5055860, il est proposé de mettre en œuvre des p-bits en utilisant une mémoire magnétique à faible barrière.
Dans l'approche classique de la mémoire magnétique (MRAM), une jonction tunnel magnétique (JTM) code des valeurs déterministes qui sont fonction de l'orientation magnétique de deux couches ferromagnétiques. Les deux états de la JTM, illustrés sur la figure 1 (P pour parallèle, et AP pour antiparallèle) sont séparés par une barrière énergétique AE. Dans les MRAM traditionnelles, cette barrière est conçue suffisamment
AE haute pour éviter le bruit thermique, typiquement > 60, avec T la temperature et kB la constante de Boltzmann, et garantir une mémorisation d'au moins 10 ans.
Cependant, certains auteurs ont proposé également une JTM à faible barrière énergétique comme générateur de nombres aléatoires vrais (TRNG). Le taux de passage d'un état à un autre de la JTM ou le temps d’immobilisation est exprimé par l’équation
AE suivante : T = Toexp(— -), avec T0 une constante de temps predeterminee.
( B )
Un p-bit est une entité généralement composée d'une JTM oscillant en continu et d'un comparateur. Cependant, dans cette approche, la comparaison reste difficile en regard de la faible variation du signal observée à la sortie. En effet, la tension de référence utilisée pour la comparaison doit suivre la tension de polarisation du p-bit dans l'architecture traditionnelle, puisque le fonctionnement du p-bit impose de faire varier le courant de polarisation à travers la JTM. Cela affecte le point de fonctionnement du circuit de lecture, ce qui affecte sa fiabilité. En effet, le courant de lecture traversant la JTM est le même que le courant d'amplification de l'amplificateur de lecture.
Il existe donc un besoin pour un circuit de lecture de l’état d’un composant résistif qui soit plus fiable tout en étant simple à contrôler. A cet effet, la présente description a pour objet un circuit de lecture à amplification différentielle comprenant : a. un composant résistif ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif, b. un bloc de lecture de l’état du composant résistif par comparaison de la valeur de résistance du composant résistif à la valeur de résistance d’un composant de référence, le bloc de lecture étant parcouru par un courant de lecture, et c. un bloc de contrôle propre à amplifier de manière différentielle le courant appliqué au composant résistif et au composant de référence, indépendamment du courant de lecture.
Suivant des modes de réalisation particuliers, le circuit comprend une ou plusieurs des caractéristiques suivantes, prise(s) isolément ou suivant toutes les combinaisons techniquement possibles
- le circuit de lecture est un générateur de bits aléatoires variables, le composant résistif ayant deux états distincts correspondant à des valeurs de résistance différentes du composant résistif, la probabilité du composant résistif d’être dans chacun des états dépendant de l’énergie appliquée au composant résistif, le bloc de contrôle étant propre à contrôler la probabilité du composant résistif d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif ;
- la valeur de résistance du composant de référence est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif ;
- le bloc de lecture présente deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif est lu par le bloc de lecture, le bloc de lecture comprenant : a. une unité de commutation propre à commuter le bloc de lecture entre les deux modes de fonctionnement en fonction d’un signal de commutation appliqué à l’unité de commutation, b. le composant de référence, et c. un comparateur de la valeur de résistance du composant résistif à la valeur de résistance du composant de référence ;
- le comparateur est un circuit dont les sorties sont les tensions en deux nœuds de référence du comparateur ;
- le bloc de lecture comprend, en outre, un verrou RS dont les entrées sont les tensions des deux nœuds de référence du comparateur ; - l’unité de commutation comprend deux transistors de même polarité et un transistor de polarité opposée ;
- le bloc de contrôle est commandé par un signal de contrôle de sorte que le courant appliquée au composant résistif dépend de l’amplitude du signal de contrôle ;
- le signal de commutation et le signal de contrôle sont synchrones ;
- le signal de contrôle est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts ;
- le bloc de contrôle comprend deux transistors commandés par le signal de contrôle, l’un des transistors étant connecté au composant résistif, et l’autre transistor étant connecté au composant de référence ;
- le composant résistif est une jonction tunnel magnétique comprenant un assemblage de couches, les deux états correspondant, d’une part, à une aimantation parallèle des couches de la jonction et, d’autre part, à une aimantation antiparallèle des couches de la jonction.
D’autres caractéristiques et avantages de l’invention apparaîtront à la lecture de la description qui suit de modes de réalisation de l’invention, donnés à titre d’exemple uniquement et en référence aux dessins qui sont :
Figure 1 , une représentation schématique d’un exemple d’un composant résistif de type jonction tunnel magnétique,
Figure 2, une représentation schématique d’un exemple d’un générateur de bits aléatoires,
Figure 3, une représentation schématique d’un exemple d’implémentation du générateur de bits aléatoire de la figure 2, et
Figure 4, un graphique illustrant des résultats expérimentaux obtenus en mettant en œuvre le générateur de bits aléatoires de la figure 3.
Dans ce qui suit, la présente description est décrite, dans le cas particulier d’un circuit de lecture à amplification différentielle utilisé comme un générateur de bits aléatoires variables. Un tel circuit de lecture n’est cependant pas limité à un générateur de bits aléatoire comme cela est indiqué en fin de description.
Un générateur 10 de bits aléatoires est illustré par la figure 2, et par la figure 3 dans un exemple spécifique de réalisation. Un générateur 10 de bits aléatoires est un dispositif propre à générer une valeur 0 ou 1 , correspondant à une valeur de bit, de manière aléatoire (ie non déterministe).
Le générateur 10 comprend un composant résistif 12, un bloc de lecture 14 et un bloc de contrôle 16. Le composant résistif 12 est propre à prendre au moins deux états distincts. Chaque état correspond à une valeur de résistance spécifique. La probabilité du composant résistif 12 d’être dans chacun des états dépend de l’énergie appliquée au composant résistif 12. L’énergie appliquée comprend l’énergie en provenance du milieu ambiant (notamment relative à la température) et une éventuelle énergie additionnelle apportée au composant résistif 12. En particulier, l’apport d’une énergie additionnelle permet d’influer sur la probabilité du composant résistif 12 d’être dans l’un ou l’autre des états.
Dans un exemple, le composant résistif 12 est une jonction tunnel magnétique (JTM). Dans ce cas, comme illustré par la figure 1 , le composant résistif 12 est propre à prendre deux états distincts correspondant à une aimantation différente des couches ferromagnétiques formant le composant résistif 12. En particulier, un premier état correspondant à une première valeur de résistance est obtenu pour une aimantation, dite parallèle, des couches du composant résistif 12. Un deuxième état correspondant à une deuxième valeur de résistance est obtenu pour une aimantation, dite antiparallèle, des couches du composant résistif 12.
Le bloc de lecture 14 est propre à lire l’état du composant résistif 12. Pour cela, le bloc de lecture 14 est propre à comparer la valeur de résistance du composant résistif 12 à la valeur de résistance d’un composant de référence 20. Le composant de référence 20 est un élément du bloc de lecture 14.
Dans un exemple, le composant de référence 20 est une résistance.
Dans un exemple, la valeur de résistance du composant de référence 20 est fixe et est comprise entre les deux valeurs de résistance des deux états du composant résistif 12. Par exemple, dans le cas d’une JTM, la valeur de résistance du composant de référence 20 est comprise entre la valeur de résistance de l’état parallèle et la valeur de résistance de l’état antiparallèle.
De préférence, la valeur de résistance du composant de référence 20 est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif 12.
Dans un exemple de réalisation, le bloc de lecture 14 comprend deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture 14 est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif 12 est lu par le bloc de lecture 14.
Dans ce mode de réalisation, le bloc de lecture 14 comprend, en outre, une unité de commutation 22 et un comparateur 24. Le bloc de lecture 14 comprend également de préférence un verrou RS 26. L’unité de commutation 22 est propre à commuter le bloc de lecture 14 entre les deux modes de fonctionnement en fonction d’un signal de commutation CLK appliqué à l’unité de commutation 22. Le signal de commutation CLK est, par exemple, une tension.
Dans un exemple de réalisation, l’unité de commutation 22 comprend deux transistors de même polarité et un transistor de polarité opposée.
Le comparateur 24 est propre à comparer la valeur de résistance du composant résistif 12 à la valeur de résistance du composant de référence 20.
De préférence, le comparateur 24 est un circuit dont les sorties sont les tensions en deux nœuds de référence Q, Q du comparateur 24. Dans le cas d’un générateur de bits aléatoires, lesdites tensions sont interprétées comme une valeur de bit. En d’autres termes, les tensions obtenues permettent de déterminer si le bit a pour valeur 1 ou 0.
Le verrou RS 26 est propre à séparer les courants produits lors de la lecture est de la réinitialisation du bloc de lecture 14. En particulier, le verrou RS 26 est propre à enregistrer seulement les valeurs de bits obtenues lors des phases de lecture.
Le verrou RS 26 présente deux entrées de contrôle R (pour « reset ») et S (pour « set »), chacune alimentée par les tensions des deux nœuds de référence Q, Q du comparateur 24.
Le bloc de contrôle 16 est propre à contrôler la probabilité du composant résistif 12 d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif 12.
En particulier, le bloc de contrôle 16 est propre à appliquer une énergie additionnelle au composant résistif 12 venant s’ajouter à l’énergie en provenance du milieu ambiant. L’application de cette énergie additionnelle permet d’influer sur la probabilité du composant résistif 12 d’être dans l’un des états.
Dans un exemple de réalisation, le bloc de contrôle 16 est commandé par un signal de contrôle CTRL de sorte que l’énergie appliquée au composant résistif 12 dépend de l’amplitude du signal de contrôle CTRL.
En particulier, le signal de commutation CLK et le signal de contrôle CTRL sont synchrones, c’est-à-dire cadencés à la même fréquence d’horloge. Les amplitudes du signal de commutation CLK et du signal de contrôle CTRL sont différentes.
De préférence, le signal de contrôle CTRL est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts.
Dans un exemple de réalisation, le bloc de contrôle 16 comprend deux transistors de même polarité) commandés par le signal de contrôle CTRL, l’un des transistors étant connecté au composant résistif 12, et l’autre transistor étant connecté au composant de référence 20. Un exemple particulier d’implémentation du générateur 10 est décrit en référence à la figure 3.
Dans cet exemple, le bloc de lecture 14 est alimenté par un potentiel VDD.
L’unité de commutation 22 comprend un transistor MO (NMOS) et deux transistors M1 , M2 (PMOS). Les transistors MO, M1 , M2 sont commandés par le même signal de commutation CLK. Ainsi, lorsque le signal de commutation CLK est à l’état bas, les transistors M1 et M2 sont passant et le transistor MO est non-passant, et inversement. Le transistor M1 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud de référence Q du bloc de lecture 14. Le transistor M2 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud de référence Q du bloc de lecture 14, différent du nœud de référence Q. Le transistor MO est connecté d’une part à la masse (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud T du bloc de lecture 14.
Le comparateur 24 comprend deux transistors M3, M4 (PMOS) et deux transistors M5, M6 (NMOS) formant un comparateur. Le transistor M3 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) au nœud de référence Q du bloc de lecture 14. Le transistor M4 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) au nœud de référence Q du bloc de lecture 14. Le transistor M5 est connecté d’une part (par son drain ou sa source) au nœud de référence Q du bloc de lecture 14 et d’autre part (par l’autre de son drain ou sa source) à un nœud X du bloc de lecture 14. Le transistor M6 est connecté d’une part (par son drain ou sa source) au nœud de référence Q du bloc de lecture 14 et d’autre part (par l’autre de son drain ou sa source) à un nœud Y du bloc de lecture 14.
Les transistors M3 et M5 sont commandés par le potentiel du nœud de référence Q (la grille de chacun des transistors M3 et M5 est connectée au nœud de référence Q ). Les transistors M4 et M6 sont commandés par le potentiel du nœud de référence Q (la grille de chacun des transistors M4 et M6 est connectée au nœud Q).
Le composant résistif 12 est connecté entre le nœud X et le nœud T. Le composant de référence 20 est connecté entre le nœud Y et le nœud T.
Le verrou RS 26 a pour entrées de contrôle le potentiel au deux nœuds de référence Q et Q .
Le bloc de contrôle 16 comprend deux transistors M7, M8 de même polarité (PMOS). Les deux transistors M7, M8 sont commandés par le même signal de contrôle CTRL. Le transistor M7 est connecté d’une part (par son drain ou sa source) au potentiel VDD, et d’autre part (par l’autre de son drain ou sa source) au nœud X, et donc au composant résistif 12. Le transistor M8 est connecté d’une part (par son drain ou sa source) au potentiel VDD, et d’autre part (par l’autre de son drain ou sa source) au nœud Y, et donc au composant de référence 20. Ainsi, en fonction de la valeur du signal CTRL, il est appliqué une énergie additionnelle plus ou moins importante au composant résistif 12, ce qui permet de contrôler le courant d’amplification de lecture et peut influer sur la probabilité du composant résistif 12 d’être dans chaque état.
A noter qu’en variante, les polarités des transistors M 1 et M2 d’une part et MO d’autre part sont inversées. Dans ce cas, le signal de commutation CLK est adapté en conséquence (état haut, état bas). De même, en variante, les polarités des transistors M7 et M8 sont inversées. Dans ce cas, le signal de contrôle CTRL est aussi adapté en conséquence.
Un exemple de fonctionnement du générateur 10 est décrit dans ce qui suit en référence au mode de réalisation de la figure 3.
Lors d’une phase de réinitialisation, l’unité de commutation 22 commute le bloc de lecture 14 dans le mode de réinitialisation via l’application d’un même signal de commutation CLK aux transistors MO, M1 , M2 permettant de rendre les transistors M1 et M2 passants, et le transistor MO non-passant. Cela permet de charger, ainsi, les nœuds Q, Q , X et Y de sorte qu’à la fin de la période de charge les potentiels des nœuds Q, Q , X et Y soient égaux à VDD.
Lors d’une phase de lecture, l’unité de commutation 22 commute le bloc de lecture 14 dans le mode de lecture via l’application d’un même signal de commutation CLK aux transistors MO, M1 , M2 permettant de rendre les transistors M1 et M2 non-passants, et le transistor MO passant. Cela entraîne un courant différentiel proportionnel à la valeur des résistances du composant résistif 12 et du composant de référence 20.
En parallèle, la valeur du signal de contrôle CTRL est adaptée de sorte à adapter la probabilité du composant résistif 12 d’être dans l’un des états. La valeur de résistance du composant résistif 12 évolue donc potentiellement différemment du fait du bloc de contrôle 16 qu’en l’absence d’un tel bloc de contrôle 16.
Les nœuds Q et Q vont alors se décharger, mais à des vitesses différentes en fonction des valeurs des résistances du composant résistif 12 et du composant de référence 20. En particulier, si la valeur de résistance du composant résistif 12 est supérieure à celle du composant de référence 20 (état antiparallèle de la JTM), la décharge du nœud Q est plus rapide que celle du nœud Q. Inversement, si la valeur de résistance du composant résistif 12 est inférieure à celle du composant de référence 20 (état parallèle de la JTM), la décharge du nœud Q est plus rapide que celle du nœud Q . Le nœud se déchargeant le plus rapidement, voit son potentiel chuter en dessous de la tension seuil des transistors M3, M4, M5, M6 qu’il contrôle, lui permettant de se décharger encore plus rapidement. A l’inverse l’autre nœud va se charger à VDD. Plus précisément, le nœud Q commandant les transistors M4, M6 et le nœud Q commandant les transistors M3, M5, la décharge du nœud Q entraîne la charge du nœud Q au potentiel VDD, et inversement, la décharge du nœud Q entraîne la charge du nœud Q au potentiel VDD.
Lorsque les potentiels aux nœuds Q et Q sont opposés (l’un à 0, l’autre à VDD), le verrou RS 26 enregistre la valeur correspondante de bits (0 ou 1 en fonction). Par exemple, lorsque la résistance du composant résistif 12 est inférieure à la résistance du composant de référence 20 (cas parallèle), on a Q=0 et Q=1. Le verrou RS 26 établit donc un état logique représentatif de la valeur de la JTM pour Q=0 et Q=1 .
Une nouvelle phase de réinitialisation est alors initiée.
En implémentant le générateur 10 de la figure 3, nous avons obtenu les résultats expérimentaux suivants.
Les p-bits sont caractérisés par leur réponse sigmoïdale qui décrit la moyenne temporelle d'un signal fluctuant. Pour évaluer le comportement de réponse du générateur proposé, nous faisons varier le signal " CTRL " de 0 à 1 ,4 Volts (V). Pour chaque valeur de tension, nous calculons la probabilité d'être dans un état (0 ou 1 ) comme suit :
OÙ :
• p représente la probabilité d'avoir 0 V comme signal de sortie, et
• n ie nombre de '0' et '1 ' pour les signaux de sortie.
La figure 4 est un graphique obtenu expérimentalement à partir du générateur 10 de la figure 3. Sur ce graphique, l’axe des abscisses représente le potentiel du signal de contrôle CTRL pour une horloge calibrée à 50 Mégahertz (Mhz) et une tension d'alimentation de 1 ,5 V (VDD). L’axe des ordonnées représente la probabilité d’être dans l’un des correspondant au bit 0. Avec une tension d'alimentation de 1 ,5 V, l'énergie consommée par cycle d'horloge est de 1300 fJ. En réduisant la tension d'alimentation à 1 V et en contrôlant la JTM pour conserver la réponse sigmoïdale, l'énergie est réduite à 40 f J par cycle.
Ainsi, la présente invention permet à la fois de lire les variations d’états du composant résistif 12, notamment dans l’exemple d’une jonction à effet tunnel, et aussi de contrôler sa stochasiticité ou taux de commutation. En particulier, l’augmentation du courant arrivant au composant résistif 12, par contrôle du bloc de contrôle 16, permet d’amplifier le courant de lecture et donc influe sur la probabilité du composant résistif 12 d’être dans un état plutôt qu’un autre.
Par rapport au p-bit présenté dans l’état de la technique, implémenté à l'aide d'un transistor et d'un comparateur, où un courant circule constamment à travers la JTM pour agir sur le taux de commutation et le comparer à une référence, la présente invention corréle la lecture et l'écriture. L’aspect différentielle permet de découpler la lecture vis-à-vis du courant polarisation de la JTM comparé au p-bit présenté dans l’état de la technique.
De plus, le courant ne traverse la JTM que sur la moitié du cycle d'horloge. L'énergie est consommée uniquement dans les phases de charge et de décharge des transistors. Cette caractéristique réduit la consommation d'énergie statique du p-bit original. De plus, l'architecture différentielle du générateur 10 de l’invention facilite la lecture de la JTM : les variations globales du processus sont annulées et nous n'avons pas besoin d'ajouter une référence externe.
Ainsi, le circuit de lecture de l’état d’un composant résistif est plus fiable que dans l’état de la technique tout en étant simple à contrôler.
L’homme du métier comprendra que les modes de réalisation et variantes précédemment décrits peuvent être combinés pourvu qu’ils soient compatibles techniquement.
En outre, comme indiqué précédemment, l’invention a été décrite dans le cas particulier d’un générateur de bits aléatoires. Toutefois, la présente invention se généralise dans le cas d’un circuit de lecture à amplification différentielle. Dans ce cas, le composant résistif 12 est propre à prendre plusieurs états distincts (deux ou plus) correspondant à des valeurs de résistance différentes du composant résistif 12. Le bloc de contrôle 16 est propre à amplifier de manière différentielle le courant appliqué au composant résistif 12 et au composant de référence 20, indépendamment du courant traversant le bloc de lecture, dit courant de lecture. En d’autres termes, la lecture n’est pas affectée même en cas d’amplification importante du courant passant par le composant résistif 12. A noter que dans ce mode de réalisation, l’état du composant résistif 12 peut être fixe, c’est-à-dire que les variations du courant traversant le composant résistif 12 ne permettent pas de modifier l’état du composant résistif 12.

Claims

REVENDICATIONS
1. Circuit de lecture à amplification différentielle (10) comprenant : a. un composant résistif (12) ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), b. un bloc de lecture (14) de l’état du composant résistif (12) par comparaison de la valeur de résistance du composant résistif (12) à la valeur de résistance d’un composant de référence (20), le bloc de lecture (14) étant parcouru par un courant de lecture, et c. un bloc de contrôle (16) propre à amplifier de manière différentielle le courant appliqué au composant résistif (12) et au composant de référence (20), indépendamment du courant de lecture.
2. Circuit de lecture à amplification différentielle (10) selon la revendication 1 , dans lequel le circuit de lecture (10) est un générateur de bits aléatoires variables, le composant résistif ayant deux états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), la probabilité du composant résistif (12) d’être dans chacun des états dépendant de l’énergie appliquée au composant résistif (12), le bloc de contrôle (16) étant propre à contrôler la probabilité du composant résistif (12) d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif (12).
3. Circuit de lecture à amplification différentielle (10) selon la revendication 2, dans lequel la valeur de résistance du composant de référence (20) est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif (12).
4. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 3, dans lequel le bloc de lecture (14) présente deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture (14) est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif (12) est lu par le bloc de lecture (14), le bloc de lecture (14) comprenant : a. une unité de commutation (22) propre à commuter le bloc de lecture (14) entre les deux modes de fonctionnement en fonction d’un signal de commutation (CLK) appliqué à l’unité de commutation (22), b. le composant de référence (20), et c. un comparateur (24) de la valeur de résistance du composant résistif (12) à la valeur de résistance du composant de référence (20).
5. Circuit de lecture à amplification différentielle (10) selon la revendication 4, dans lequel le comparateur (24) est un circuit dont les sorties sont les tensions en deux nœuds de référence (Q, Q) du comparateur (24).
6. Circuit de lecture à amplification différentielle (10) selon la revendication 5, dans lequel le bloc de lecture (14) comprend, en outre, un verrou RS (26) dont les entrées sont les tensions des deux nœuds de référence (Q, Q) du comparateur (24).
7. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 4 à 6, dans lequel l’unité de commutation (22) comprend deux transistors (M1 , M2) de même polarité et un transistor (MO) de polarité opposée.
8. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 7, dans lequel le bloc de contrôle (16) est commandé par un signal de contrôle (CTRL) de sorte que le courant appliquée au composant résistif (12) dépend de l’amplitude du signal de contrôle (CTRL).
9. Circuit de lecture à amplification différentielle (10) selon la revendication 8 dans sa dépendance avec l’une des revendications 4 à 6, dans lequel le signal de commutation (CLK) et le signal de contrôle (CTRL) sont synchrones.
10. Circuit de lecture à amplification différentielle (10) selon la revendication 8 ou 9, dans lequel le signal de contrôle (CTRL) est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts.
11. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 10, dans lequel le bloc de contrôle (16) comprend deux transistors (M7, M8) commandés par le signal de contrôle (CTRL), l’un des transistors (M7) étant connecté au composant résistif (12), et l’autre transistor (M8) étant connecté au composant de référence (20).
12. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 1 1 , dans lequel le composant résistif (12) est une jonction tunnel magnétique comprenant un assemblage de couches, les deux états correspondant, d’une part, à une aimantation parallèle des couches de la jonction et, d’autre part, à une aimantation antiparallèle des couches de la jonction.
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