EP4623466A1 - Procédé de fabrication d'un empilement comprenant une couche isolante - Google Patents

Procédé de fabrication d'un empilement comprenant une couche isolante

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EP4623466A1
EP4623466A1 EP23806021.4A EP23806021A EP4623466A1 EP 4623466 A1 EP4623466 A1 EP 4623466A1 EP 23806021 A EP23806021 A EP 23806021A EP 4623466 A1 EP4623466 A1 EP 4623466A1
Authority
EP
European Patent Office
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insulating layer
stack
initial
trenches
insulating material
Prior art date
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Pending
Application number
EP23806021.4A
Other languages
German (de)
English (en)
Inventor
Christine LAURANT
Emmanuel Augendre
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
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Definitions

  • the present invention relates to the manufacture of resistive layers and more particularly the manufacture of substrates comprising a semiconductor layer overlying an insulating layer such as SOI substrates (from the English “Silicon On Insulator", in French “silicon on insulator”) .
  • SOI substrates from the English “Silicon On Insulator", in French “silicon on insulator”
  • RF radio frequency
  • the most common trapping layers are made of undoped polycrystalline silicon (Si poly).
  • Si poly undoped polycrystalline silicon
  • the numerous defects present at the grain boundaries of this material provide the trapping function, which results in a resistivity that can reach up to 10kQ.cm, or 100 Q.m.
  • the performances of this type of trapping layers were notably studied in the document “RF Performance of a Commercial SOI Technology Transferred Onto a Passivated HR Silicon Substrate”, Dimitri Lederer and Jean-Pierre Raskin, IEEE Trans. Electr. Dev. Flight. 55, No. 7, July 2008. This solution does not, however, offer sufficient stability of the electrical resistivity in the face of temperature variations, which degrades the performance of the device.
  • the electrical resistivity of the assembly consisting of the highly resistive silicon base and the poly Si trapping layer varies greatly with the temperature.
  • the thermal conductivity of the oxide is of the same order (around 1 W/mK) as that of porous silicon (around 0.5 W/mK), the latter two being low compared to that of silicon (close to 140 W/ mK).
  • the same power dissipation problem described for porous silicon layers therefore also arises in the context of this solution.
  • the production of the thick oxide by the process described in document US 7,067,890 B2 is extremely sensitive to variations in the dimensions of the walls 2 and the trenches 3. If the ratio l t /l m is greater than 0, 53/0.46, there will remain empty spaces in the trenches 3 after total oxidation of the walls 2, which is unfavorable for heat evacuation.
  • the present invention therefore aims to propose a simple solution making it possible to limit at least some of the disadvantages of known solutions.
  • the present invention therefore aims to propose a simple solution making it possible to obtain a buried insulating layer having good mechanical strength, satisfactory thermal resistivity and limited thermal expansion contrast with the substrate.
  • a first aspect of the invention relates to a method of manufacturing a stack comprising the following step: a. Provide at least one initial stack including: i. a base substrate based on a base material having a so-called basic thermal expansion coefficient a, ii. a first insulating layer surmounting the base substrate, the first insulating layer being based on a first insulating material, the first insulating material having a first thermal conductivity ⁇ i and a first thermal expansion coefficient ai, the first insulating layer comprising a network of trenches.
  • the method is characterized in that it also comprises at least the following steps: b. Fill the trenches with a second insulating material having a second thermal conductivity ⁇ 2 and a second expansion coefficient 02, thus forming a second insulating layer, the second thermal conductivity ⁇ 2 being different from the first thermal conductivity ⁇ 1, ai and 02 being greater than 0.3 ppm/K, and c. Form a semiconductor film above the second insulating layer.
  • the buried insulating layer is here constituted in particular by the first insulating layer and the second insulating layer.
  • a second insulating material makes it possible to not be limited to the values of thermal conductivity and/or electrical resistivity and/or thermal expansion that can be offered by the materials for which it is possible to opt for the base substrate.
  • a second insulating material having a higher thermal conductivity than that of the first insulating material makes it possible to optimize the power that can be dissipated by the buried insulating layer.
  • materials whose average thermal expansion coefficient is close to that of the base material In this sense, using several materials for the production of the buried insulating layer makes it possible to achieve physical properties that would be impossible to achieve by limiting our to a single material which must both ensure the role of base substrate, electrical insulator and thermal conductor.
  • the wall network structure gives the layer good mechanical strength and thus makes it possible to minimize the deformation of the layer compared to a continuous layer of a single material.
  • This advantage is particularly interesting when the process is used to form a full plate insulating layer. This results in particular in this context in a lower deflection than when the buried insulating layer is made up of a conventional continuous layer.
  • Another object of the invention relates to a microelectronic device comprising a stack of layers, said stack comprising, from a lower face of the stack: a. a base substrate, b. a buried insulating layer comprising: i. a first insulating layer based on a first insulating material and comprising a plurality of walls, the first insulating material having a first thermal conductivity ⁇ 1 and a first expansion coefficient ai, ii.
  • a second insulating layer based on a second insulating material and extending at least in the trenches separating the walls, the second insulating material having a second thermal conductivity ⁇ 2 and a second expansion coefficient 02, the second thermal conductivity ⁇ 2 being different of the first thermal conductivity ⁇ 1, and with preferably 0.6 ⁇ l(O2+ai)/2al ⁇ 1.7, ai and 02 being greater than 0.3 ppm/K, c. a semiconductor film.
  • microelectronic device we mean any type of device made with microelectronics means. These devices include in particular, in addition to devices for purely electronic purposes, micromechanical or electromechanical devices (MEMS, NEMS, etc.) as well as optical or optoelectronic devices (MO EM S, etc.).
  • MEMS micromechanical or electromechanical devices
  • MO EM S optical or optoelectronic devices
  • Figures 1A to 1 L illustrate the steps of a first example of a method for forming a stack according to one of the embodiments of the invention.
  • Figures 1A to 1 E illustrate more particularly the steps of forming an initial stack shown in Figure 1 E, from which other steps are carried out to achieve a stack according to the invention.
  • Figure 1A illustrates the provision of a substrate.
  • Figure 1 B illustrates the deposition of a lithography mask on the substrate.
  • Figure 1C shows the formation of trenches in the substrate through the lithography mask, thereby forming an array of walls in the substrate.
  • Figure 1 D illustrates the removal of the lithography mask.
  • Figure 1 E illustrates a step of transforming the material constituting the walls into a first insulator, thus forming a first insulating layer.
  • Figures 1 F to 1 J illustrate the steps of forming the initial stack shown in Figure 1 J, from which other steps are carried out to achieve a stack according to the invention.
  • Figure 1 F illustrates the provision of a base substrate.
  • Figure 1 F illustrates the formation of a first initial insulating layer on the base substrate.
  • Figure 11 shows the formation of trenches in the first initial insulating layer through the lithography mask, thus forming a network of walls in the first initial insulating layer.
  • Figures 2A to 2E illustrate another example of making trenches in the base substrate using a nanoimprinting technique.
  • Figure 2A represents the deposition of a layer of printable resin on the base substrate.
  • Figure 2C illustrates mold removal
  • Figure 2E represents the formation of trenches in the base substrate through the etching mask.
  • Figure 3B illustrates a processing step making it possible to order the copolymers by alternation of blocks each comprising only one of the two copolymers.
  • Figure 3C illustrates the removal of one of the two copolymers selectively from the other so as to form an etching mask.
  • Figure 3D represents the formation of trenches in the base substrate through the etching mask.
  • Figure 4 represents an optional step, according to one of the embodiments of the invention, of depositing a continuous layer based on the second insulating material on the second insulating layer and the first insulating layer.
  • Figure 5 represents an optional step, according to one of the embodiments of the invention, of depositing a third insulating layer on the continuous layer based on the second insulating material.
  • Figures 6A to 6D represent another example of carrying out the semiconductor film formation step.
  • Figure 6A represents the implantation in a semiconductor layer of a layer rich in gaseous elements.
  • Figure 6B illustrates the bonding of the semiconductor layer on the stack.
  • Figure 6D illustrates the stack obtained after the semiconductor layer cleavage step.
  • walls 110' and trenches 120' can involve the implementation of any or even several of the techniques previously described for the formation of the initial walls 110 and initial trenches 120: lithography (photolithography, electronic lithography, double exposure lithography, extreme ultraviolet lithography), nanoimprinting, spreading and selective removal of co-polymers blocks, or even laser treatment.
  • lithography photolithography, electronic lithography, double exposure lithography, extreme ultraviolet lithography
  • nanoimprinting spreading and selective removal of co-polymers blocks, or even laser treatment.
  • the etching of the final 120' trenches common to all these techniques must be adapted to the nature of the first insulating material.
  • the dimensions of the network after etching therefore correspond to the dimensions If, lm', and' previously mentioned and whose sizing characteristics have already been described.
  • the trenches 120' are filled with the second insulating material, thus forming a second insulating layer 200.
  • This second insulating layer 200 is formed of a plurality of regions extending each in a trench 120. It has a thickness 6200 measured in the direction Z.
  • the thickness 6200 of the second insulating layer 200 is preferably substantially equal to the depth e t ' of the trenches 120'.
  • a secondary thickness of second insulating material deposited from the sides of the network of walls 110' can be defined. This secondary thickness, measured in the XY plane, is substantially equal to l t 72.
  • the second insulating layer 200 is formed in the trenches 120' of the first insulating layer 130' gives good mechanical strength to the whole. More particularly, the network structure of the first insulating layer 130' and the complementary shape of the second insulating layer 200 makes it possible to obtain better resistance. mechanical than the simple stacking of a flat layer of first insulating material and a flat layer of second insulating material.
  • the second insulating material has the following parameters: a second thermal conductivity ⁇ 2, a second electrical resistivity P2, a second Young's modulus E2 and a second coefficient of thermal expansion 02.
  • the widths of the trenches 120' and walls 110', the first coefficient thermal expansion ai and the second thermal expansion coefficient 02 are advantageously such that the thermal expansion coefficient of the assembly consisting of the first insulating layer 130' and the second insulating layer 200 in the direction base substrate 100'.
  • the second insulating material preferably has a high thermal conductivity ⁇ 2. It can for example be ALOs, AIN, SiC, SisN ⁇ BeO or even BN. These insulators notably have better thermal conductivity than SiC>2 which can typically be used as the first insulator. It is in fact advantageously expected that the thermal conductivity ⁇ 2 of the second insulating material is greater than the thermal conductivity ⁇ 1 of the first insulator.
  • the buried insulating layer 1000 comprises the first insulating layer 130', the second insulating layer 200 and the continuous layer 250.
  • a step of depositing a third insulating layer 300 of thickness e 3 oo measured in the Z direction and having an upper face 301 is provided. extending mainly in the XY plane of the orthogonal coordinate system.
  • This third insulating layer 300 is deposited on the second insulating layer 200 or on the continuous layer 250 if such a layer has been deposited. It is based on a third insulating material which may possibly be identical to the first insulator. For example, it can be based on silica.
  • the third insulator has the following parameters: a third thermal conductivity 3, a third electrical resistivity ps, a third Young's modulus E3 and a third thermal expansion coefficient 03.
  • the insulating layer 1000 comprises the first insulating layer 130', the second insulating layer 200, the third insulating layer 300 and optionally the continuous layer 250, as shown in Figure 5.
  • the method may include, after the step of depositing the second insulating layer 200 and possible other insulating layers, an optional step of planarization of the buried insulating layer 1000.
  • This can be achieved by means of a mechanical planarization step.
  • -chemical (CMP) from the upper face 1001 of the buried insulating layer 1000.
  • CMP -chemical
  • the thickness 6300 is greater than twice, preferably four times, the maximum roughness of the surface of the underlying layer of second insulating material. This prevents the roughness of this surface from being transferred to the upper face 301 of the third insulating layer 300.
  • the CMP step aims for a removal greater than twice, preferably substantially equal to three times the roughness. maximum of the upper face 1001 of the buried insulating layer 1000.
  • Planarization can alternatively be obtained by carrying out a planarizing deposition on the upper face 1001 of the buried insulating layer 1000.
  • This can for example be a deposition of hydrogen silsesquioxane (HSQ).
  • This optional step aims in particular to prepare the upper face 1001 of the buried insulating layer 1000 for the step of supplying the semiconductor film 400' which will be described later, in particular when the semiconductor film 400' is supplied by bonding.
  • a fifth step is shown in Figure 1 L. It consists of the formation of a semiconductor film 400' on the buried insulating layer 1000. More precisely, the semiconductor film 400' can directly cover the second insulating layer 200, the continuous layer based on the second insulating material 250 or the third insulating layer 300, depending on whether optional layers have previously been deposited on the second insulating layer.
  • the semiconductor film 400' can for example be based on Si, or on a III-V material such as InP, GaAs or even GaN. These materials are commonly used for the production of RF devices.
  • the formation of the semiconductor film 400' includes the implementation of a Smart Cut® type process.
  • One embodiment of this method is illustrated in Figures 6A to 6D.
  • Figure 6A illustrates the provision of a semiconductor layer 400 having an upper face 401 and a lower face 402 both extending mainly in the XY plane of the orthogonal reference frame.
  • This same figure illustrates the implantation of light ions in the semiconductor layer 400 from its upper face 401 to form an implanted zone 500.
  • the semiconductor layer 400 thus defines, between its upper face 401 and the implanted zone 500, a semiconductor film 400 '.
  • the implanted zone 500 advantageously extends parallel to the upper face 401 and the lower face 402 of the semiconductor layer 400.
  • the semiconductor layer 400 is then glued at its upper face 401 to the upper face 1001 of the buried insulating layer 1000.
  • Carrying out the optional step of planarization of the buried insulating layer 1000 previously described makes it possible to improve the quality of the bonding interface between the semiconductor film 400' and the upper face 1001 of the buried insulating layer 1000.
  • the semiconductor layer 400 is subjected to a treatment allowing it to be weakened in the area implanted with gaseous elements. As shown in Figure 6C, the semiconductor layer 400 can then be cleaved. There then remains on the buried insulating layer the semiconductor film 400' of the same material as the semiconductor layer 400 and whose thickness 6400' along Z depends on the depth of implantation of the implanted zone 500 in the semiconductor layer 400. Thus, the semiconductor film 400' is transferred to stack 1.
  • Stack 1 thus obtained is shown in Figure 6D. More precisely, this figure illustrates the stack 1 obtained in the embodiment comprising the optional steps of deposition of a continuous layer based on the second insulating material 250 and of deposition of a third insulating layer 300.
  • the semiconductor layer 400 is then defined between the implanted zone 500 and the lower face 402.
  • Other embodiments of the Smart Cut® process can be implemented. For example, it is possible to choose a semiconductor material for the material of the base substrate 100'. The implantation of light ions to form the implanted zone can then be carried out in the base substrate 100', for example through the buried insulating layer 1000. It is then possible to glue a handle onto the buried insulating layer. (and therefore either on the second insulating layer 200, or on the continuous layer based on the second insulating material 250, or on the third insulating layer 300). Like the semiconductor layer 400 in the embodiment described above, the base substrate 100' can then be cleaved at the level of the light ion transferred layer, so as to obtain a semiconductor film. The handle can then be polished to form a substrate for the final structure.
  • the methods that can be used to provide the semiconductor film 400' on the buried insulating layer 1000 are however not limited to the Smart Cut® processes just described. Any other thin film transfer technique is possible.
  • the semiconductor layer 400 on the upper face 1001 of the buried insulating layer 1000, then to carry out running-in steps, possibly supplemented by a polishing step by CMP, and etching from its lower face 402 allowing this layer to be thinned until the semiconductor film 400' is obtained.
  • Figures 7 and 8 represent the devices that can be obtained by the method according to the invention, in cases where, respectively, no optional layer has been deposited, and where only a continuous layer based on the second insulating material 250 has been filed optionally.
  • the proposed method is particularly advantageous for RF applications.
  • the semiconductor film 400' will preferably be based on InP, GaAs or GaN.

Landscapes

  • Element Separation (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Laminated Bodies (AREA)

Abstract

L'invention concerne un procédé de fabrication d'un empilement comprenant la fourniture d'un empilement initial comprenant un substrat socle à base d'un premier matériau et une première couche isolante comprenant un réseau de murs constitués d'un premier matériau isolant séparés par des tranchées, le remplissage des tranchées par un deuxième matériau isolant, formant ainsi une deuxième couche isolante, et la formation d'un film semiconducteur sur la deuxième couche isolante.

Description

« Procédé de fabrication d’un empilement comprenant une couche isolante »
DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne la fabrication de couches résistives et plus particulièrement la fabrication de substrats comprenant une couche semi-conductrice surmontant une couche isolante tels que des substrats SOI (de l’anglais « Silicon On Insulator », en français « silicium sur isolant »). Elle trouve par exemple pour application particulièrement avantageuse le domaine des composants radiofréquence (RF).
ETAT DE LA TECHNIQUE
Pour améliorer les performances des composants microélectroniques, et plus particulièrement des composants RF, un axe de développement majeur concerne le perfectionnement des substrats de type SOI. Il est notamment courant, pour favoriser l’intégrité des signaux, de prévoir une base (ou socle) hautement résistive et d’intercaler une couche de piégeage des porteurs libres entre la base et l’oxyde enterré, couramment appelé BOX (de l’anglais « Burned Oxide »). La fonction de cette couche de piégeage est de former un quasi-isolant. Elle présente notamment une résistivité électrique très forte et ne variant pas avec la polarisation (verrouillage du niveau de Fermi).
De plus, dans le domaine des radiofréquences, il est souhaitable de disposer d’un substrat permettant que l’intégrité des signaux soit indépendante de la température de fonctionnement du dispositif, par exemple pour réaliser des objets communicants soumis à des températures variables dans une large plage. A titre d’exemple, certains dispositifs peuvent être soumis à des températures variant de -75°C à 200°C.
Plusieurs types de couches de piégeage ont été explorés par le passé.
Les couches de piégeage les plus répandues sont réalisées en silicium polycristallin (Si poly) non dopé. Les nombreux défauts présents aux joints de grains de ce matériau assurent la fonction de piégeage, ce qui résulte en une résistivité pouvant atteindre jusqu’à 10kQ.cm, soit 100 Q.m. Les performances de ce type de couches de piégeage ont notamment été étudiées dans le document « RF Performance of a Commercial SOI Technology Transferred Onto a Passivated HR Silicon Substrate », Dimitri Lederer and Jean-Pierre Raskin, IEEE Trans. Electr. Dev. Vol. 55, N°. 7, July 2008. Cette solution n’offre cependant pas une stabilité suffisante de la résistivité électrique face à des variations en température, ce qui dégrade les performances du dispositif. La résistivité électrique de l’ensemble constitué de la base en silicium hautement résistif et de la couche de piégeage en Si poly varie en effet fortement avec la température.
D’autres couches de piégeage sont réalisées en silicium poreux. L’utilisation de ce matériau isolant permet d’obtenir une linéarité faiblement dépendante de la température environnante pour certaines conditions de porosification. Ces conditions ont été investiguées dans le document « Small - and Large - Signal Performance Up To 175 °C of Low-Cost Porous Silicon Substrate for RF Applications », M. Rack et al., IEEE Trans. Electr. Dev. 2018. Ce matériau présente cependant deux inconvénients majeurs : une forte résistivité thermique limitant la puissance dissipable et une faible rigidité mécanique compliquant son intégration dans un substrat SOI et son utilisation dans une fonderie.
Une troisième solution a notamment été divulguée dans le document US 7 067 890 B2. Elle consiste en la formation dans un substrat silicium d’un réseau de murs 2 séparés par des tranchées 3 (figure 9A) puis l’oxydation de ces murs 2 jusqu’à leur coalescence (figure 9B). Le document définit une relation optimale liant la largeur lt des tranchées 3 à la largeur lm des murs : 0,46*lt=0,53lm. Ce procédé permet d’obtenir un oxyde très épais localement (de l’ordre de 10 pm=10'5m). La tenue mécanique de l’ensemble ainsi obtenu est meilleure que celle des couches de piégeage en silicium poreux. Cependant, la conductivité thermique de l’oxyde est du même ordre (environ 1 W/mK) que celle du silicium poreux (environ 0,5 W/mK), ces deux dernières étant faibles devant celle du silicium (proche de 140 W/mK). Le même problème de dissipation de la puissance décrit pour les couches en silicium poreux survient donc aussi dans le cadre de cette solution. Par ailleurs, la réalisation de l’oxyde épais par le procédé décrit dans le document US 7 067 890 B2 est extrêmement sensible aux variations des dimensions des murs 2 et des tranchées 3. Si le rapport lt/lm est supérieur à 0,53/0,46, il restera des espaces vides dans les tranchées 3 après oxydation totale des murs 2, ce qui est défavorable à l’évacuation de la chaleur. A l’inverse, si le rapport lt/lm est inférieur à 0,53/0,46, les tranchées 3 seront remplies avant l’oxydation totale des murs, laissant des régions de silicium non oxydé dans la couche, au détriment des performances RF. En outre, cette solution ne présente pas une stabilité suffisante face à des variations en température.
La présente invention vise donc à proposer une solution simple permettant de limiter au moins certains des inconvénients des solutions connues. Par exemple la présente invention vise donc à proposer une solution simple permettant d’obtenir une couche isolante enterrée présentant une bonne tenue mécanique, une résistivité thermique satisfaisante et un contraste limité de dilatation thermique avec le substrat.
Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l’examen de la description suivante et des dessins d’accompagnement. Il est entendu que d’autres avantages peuvent être incorporés.
RESUME DE L’INVENTION
Pour atteindre les objectifs mentionnés ci-dessus, un premier aspect de l’invention concerne un procédé de fabrication d’un empilement comprenant l’étape suivante : a. Fournir au moins un empilement initial comprenant : i. un substrat socle à base d’un matériau de base présentant un coefficient de dilatation thermique dit de base a, ii. une première couche isolante surmontant le substrat socle, la première couche isolante étant à base d’un premier matériau isolant, le premier matériau isolant présentant une première conductivité thermique Ài et un premier coefficient de dilatation thermique ai, la première couche isolante comprenant un réseau de tranchées.
Le procédé se caractérise en ce qu’il comprend également au moins les étapes suivantes : b. Remplir les tranchées par un deuxième matériau isolant présentant une deuxième conductivité thermique À2 et un deuxième coefficient de dilatation 02, formant ainsi une deuxième couche isolante, la deuxième conductivité thermique À2 étant différente de la première conductivité thermique À1, ai et 02 étant supérieurs à 0.3 ppm/K, et c. Former un film semiconducteur au-dessus de la deuxième couche isolante.
La couche isolante enterrée est ici constituée notamment par la première couche isolante et la deuxième couche isolante.
L’utilisation d’un deuxième matériau isolant permet de ne pas se limiter aux valeurs de conductivités thermiques et/ou résistivité électriques et/ou dilatation thermique que peuvent offrir les matériaux pour lesquels il est possible d’opter pour le substrat socle. Notamment, utiliser un deuxième matériau isolant présentant une conductivité thermique plus élevée que celle du premier matériau isolant permet d’optimiser la puissance pouvant être dissipée par la couche isolante enterrée. Il est aussi possible d’utiliser des matériaux dont la moyenne des coefficients de dilatation thermique soit proche de celle du matériau socle. En ce sens, utiliser plusieurs matériaux pour la réalisation de la couche isolante enterrée permet d’atteindre des propriétés physiques qu’il serait impossible d’atteindre en se limitant à un unique matériau devant à la fois assurer le rôle de substrat socle, d’isolant électrique et de conducteur thermique.
La solution qui consisterait à effectuer le dépôt d’une couche épaisse d’un isolant présentant une conductivité thermique supérieure à celle du substrat socle, par exemple du nitrure de silicium (SisN^, serait limitée par la différence de coefficient de dilatation thermique (CTE) entre le substrat socle de silicium et la couche de nitrure (et la plupart des isolants à forte conductivité thermique) qui provoquerait des déformations inacceptables lors des étapes de traitement thermique liées à la fabrication ou à l’utilisation des substrats.
En outre, la structure en réseau de murs confère à la couche une bonne tenue mécanique et permet ainsi de minimiser la déformation de la couche par rapport à une couche continue d’un seul matériau. Cet avantage est particulièrement intéressant lorsque le procédé est utilisé pour former une couche isolante pleine plaque. Cela se traduit notamment dans ce contexte par une flèche moins élevée que lorsque la couche isolante enterrée est constituée d’une couche continue classique.
Un autre objet de l’invention concerne un dispositif microélectronique comprenant un empilement de couches, ledit empilement comprenant, à partir d’une face inférieure de l’empilement : a. un substrat socle, b. une couche isolante enterrée comprenant : i. une première couche isolante à base d’un premier matériau isolant et comprenant une pluralité de murs, le premier matériau isolant présentant une première conductivité thermique À1 et un premier coefficient de dilatation ai, ii. une deuxième couche isolante à base d’un deuxième matériau isolant et s’étendant au moins dans les tranchées séparant les murs, le deuxième matériau isolant présentant une deuxième conductivité thermique À2 et un deuxième coefficient de dilatation 02, la deuxième conductivité thermique À2 étant différente de la première conductivité thermique À1, et avec de préférence 0,6 < l(O2+ai)/2al < 1 ,7, ai et 02 étant supérieurs à 0.3 ppm/K, c. un film semiconducteur.
Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MO EM S...).
Il peut s’agir d’un dispositif destiné à assurer une fonction électronique, optique, mécanique etc. Il peut aussi s’agir d’un produit intermédiaire uniquement destiné à la réalisation d’un autre dispositif microélectronique. Le procédé et le dispositif selon la présente invention sont particulièrement avantageux pour former un dispositif pour des applications radiofréquence (RF).
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :
Les figures 1A à 1 L illustrent les étapes d’un premier exemple de procédé de formation d’un empilement selon l’un des modes de réalisation de l’invention. Les figures 1A à 1 E illustrent plus particulièrement les étapes de formation d’un empilement initial représenté en figure 1 E, à partir duquel d’autres étapes sont effectuées pour parvenir à un empilement selon l’invention. La figure 1A illustre la fourniture d’un substrat.
La figure 1 B illustre le dépôt d’un masque de lithographie sur le substrat.
La figure 1C représente la formation de tranchées dans le substrat à travers le masque de lithographie, formant ainsi un réseau de murs dans le substrat.
La figure 1 D illustre le retrait du masque de lithographie.
La figure 1 E illustre une étape de transformation du matériau constituant les murs en un premier isolant, formant ainsi une première couche isolante.
Les figures 1 F à 1 J illustrent les étapes de formation de l’empilement initial représenté en figure 1 J, à partir duquel d’autres étapes sont effectuées pour parvenir à un empilement selon l’invention. La figure 1 F illustre la fourniture d’un substrat socle.
La figure 1 F illustre la formation d’une première couche isolante initiale sur le substrat socle.
La figure 1G illustre le dépôt d’un masque de lithographie sur la première couche isolante initiale.
La figure 11 représente la formation de tranchées dans la première couche isolante initiale à travers le masque de lithographie, formant ainsi un réseau de murs dans la première couche isolante initiale.
La figure 1 J illustre le retrait du masque de lithographie.
La figure 1 K représente une étape de remplissage des tranchées par un deuxième matériau isolant, formant ainsi une deuxième couche isolante.
La figure 1 L illustre une étape de formation d’un film semiconducteur sur la première couche isolante et la deuxième couche isolante.
Les figures 2A à 2E illustrent un autre exemple de réalisation des tranchées dans le substrat socle mettant en œuvre une technique de nanoimpression. La figure 2A représente le dépôt d’une couche de résine imprimable sur le substrat socle.
La figure 2B illustre l’impression d’un motif sur la résine imprimable à l’aide d’un moule par pression du moule sur la résine imprimable et par traitement UV.
La figure 2C illustre le retrait du moule.
La figure 2D illustre la gravure de certaines zones de la couche de résine imprimable de sorte à former le masque de gravure souhaité.
La figure 2E représente la formation de tranchées dans le substrat socle à travers le masque de gravure.
Les figures 3A à 3D illustrent un autre exemple de réalisation des tranchées dans le substrat socle mettant en œuvre une technique d’autoassemblage de copolymères à blocs. La figure 3A représente le dépôt d’une couche de copolymères sur le substrat socle. Le mélange de rayures et de pointillés illustre le fait que cette couche comprend initialement deux copolymères mélangés et non ordonnés.
La figure 3B illustre une étape de traitement permettant d’ordonner les copolymères par alternance de blocs comprenant chacun un seul des deux copolymères.
La figure 3C illustre le retrait d’un des deux copolymères sélectivement à l’autre de façon à former un masque de gravure. La figure 3D représente la formation de tranchées dans le substrat socle à travers le masque de gravure.
La figure 4 représente une étape facultative, selon l’un des modes de réalisation de l’invention, de dépôt d’une couche continue à base du deuxième matériau isolant sur la deuxième couche isolante et la première couche isolante.
La figure 5 représente une étape facultative, selon l’un des modes de réalisation de l’invention, de dépôt d’une troisième couche isolante sur la couche continue à base du deuxième matériau isolant.
Les figures 6A à 6D représentent un autre exemple de réalisation de l’étape de formation du film semiconducteur. La figure 6A représente l’implantation dans une couche semiconductrice d’une couche riche en éléments gazeux.
La figure 6B illustre le collage de la couche semiconductrice sur l’empilement.
La figure 6C représente une étape de clivage de la couche semiconductrice au niveau de la couche riche en éléments gazeux de façon à former un film semiconducteur.
La figure 6D illustre l’empilement obtenu après l’étape de clivage de la couche semiconductrice.
La figure 7 illustre un empilement selon l’un de modes de réalisation de l’invention, dans lequel le film semiconducteur est déposé directement sur la deuxième couche isolante.
La figure 8 illustre un empilement selon l’un de modes de réalisation de l’invention, dans lequel le film semiconducteur est déposé directement sur la couche continue à base du deuxième matériau isolant.
Les figures 9A et 9B illustrent un procédé d’obtention d’une couche d’oxyde épaisse selon l’art antérieur.
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier les épaisseurs des différentes couches et films ne sont pas représentatives de la réalité.
DESCRIPTION DÉTAILLÉE DE L’INVENTION
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
De préférence, la première couche isolante est entièrement constituée du premier matériau isolant.
Avantageusement, le premier matériau isolant et le deuxième matériau isolant sont chacun distinct du matériau de base.
Après transformation, les tranchées s’étendent dans l’épaisseur de la première couche isolante.
De préférence, la première couche isolante présente une face inférieure qui est entièrement située sous un fond des tranchées.
Selon un exemple avantageux, 0 < 2*1(02-01)1/(02+01) < 1 ,8 et 0 < I (o-oi)|/o < 2,1. De cette façon, les coefficients de dilatation thermique de la première couche isolante et de la deuxième couche isolante d’une part et de la première couche isolante et du substrat socle d’autre part ont des valeurs assez proches l’une de l’autre. Cela permet d’éviter de trop gros écarts de coefficients de dilatation thermique entre matériaux à la base de couches en contact. Cela permet de réduire voire d’éviter les déformations mécaniques pouvant survenir lors de variations de température. Cela confère une meilleure robustesse et une meilleure qualité structurelle à l’empilement.
Selon un exemple, 0,6 < l(O2+ai)/2al < 1 ,7. Cela permet là aussi d’assurer une certaine proximité des valeurs de coefficients de dilatation thermique des différents matériaux de l’empilement. Cela permet de réduire voire d’éviter les déformations mécaniques pouvant survenir lors de variations de température. Cela confère une meilleure robustesse et une meilleure qualité structurelle à l’empilement.
Selon un exemple, ki < l(À2- Ài)/Ài I , avec 0,3 < ki.
Selon un mode de réalisation, la deuxième conductivité thermique À2 est strictement supérieure à la première conductivité thermique À1 (À2>Ài).
Selon un exemple, l’un parmi le premier coefficient de dilatation thermique ai et le deuxième coefficient de dilatation thermique 02 est supérieur à a et/ou l’autre parmi le premier coefficient de dilatation thermique ai et le deuxième coefficient de dilatation thermique 02 est inférieur à a.
Selon un exemple, le premier matériau isolant présente un premier module de Young E1 et le deuxième matériau isolant présente un deuxième module de Young E2, avec EI^E2, de préférence avec rm < l(E2- Ei)/Ei I , avec 0,03 < rm, E1 et E2 étant supérieurs à 50 GPa.
Selon un exemple, l’étape de fourniture de l’empilement initial comprend les étapes suivantes : a. Fournir au moins un substrat initial à base, de préférence constitué, du matériau de base et présentant une face supérieure, b. Former dans le substrat initial et à partir de la face supérieure un réseau de tranchées initiales, le matériau de base restant entre les tranchées formant des murs initiaux, c. Transformer au moins le matériau de base sur au moins une portion du substrat initial comprenant les murs initiaux du réseau initial en le premier matériau isolant, formant ainsi la première couche isolante comprenant le réseau de murs séparés par les tranchées.
Selon un exemple, transformer au moins le matériau de base sur au moins une portion du substrat initial comprend une oxydation du matériau de base séparant les tranchées entre elles.
Selon un exemple, l’étape de formation du réseau initial de murs initiaux comprend la mise en œuvre d’au moins une technique parmi la lithographie, la nanoimpression, l’autoassemblage de copolymères à blocs et le traitement laser.
Selon un mode de réalisation, l’étape de fourniture de l’empilement initial comprend les étapes suivantes : a. Fournir le substrat socle, b. Former une première couche isolante initiale surmontant le substrat socle, la première couche isolante initiale étant à base du premier matériau isolant, c. Former dans la première couche isolante initiale le réseau de tranchées, formant ainsi la première couche isolante.
Selon un exemple, l’étape de formation du réseau de murs comprend la mise en œuvre d’au moins une technique parmi la lithographie, la nanoimpression, l’autoassemblage de copolymères à blocs et le traitement laser.
Selon un mode de réalisation, le procédé comprend en outre, avant l’étape de formation du film semiconducteur, une étape de formation continue d’une couche continue à base du deuxième matériau isolant, et de préférence faite du deuxième matériau isolant, recouvrant directement la deuxième couche isolante. Selon un exemple, la couche continue est isolante. La couche continue recouvre de préférence également les murs séparant les tranchées. La couche continue peut éventuellement être formée en même temps que la deuxième couche isolante, par exemple lors d’un dépôt, de préférence conforme, ayant lieu simultanément sur les flancs et les sommets des murs séparant les tranchées. Cette couche facultative améliore la résistivité électrique de l’empilement. Elle permet également d’assurer une bonne solidarité des différentes couches comprises dans la couche isolante enterrée. Selon un exemple, la couche continue peut être qualifiée de quatrième couche.
Selon un mode de réalisation, le procédé comprend en outre une étape de formation d’une troisième couche isolante sous le film semiconducteur. La troisième couche isolante recouvre ainsi de préférence les murs séparant les tranchées. Cette couche facultative améliore la résistivité électrique de l’empilement. Elle peut également être utile dans une optique de planarisation de la couche isolante enterrée et de qualité de l’interface avec le film semiconducteur.
Selon un mode de réalisation, les murs séparant les tranchées présentent une largeur de murs lm’ et les tranchées présentent une largeur de tranchées lt’, et dans lequel le ratio It’/lm’ est compris entre 0,3 et 3, de préférence entre 0,5 et 1 ,5. Les largeurs lt’ et lm’ sont de préférence choisies telles que 0,7 < l(lt’*O2+ lm’*ai)/((lt’+ lm’)*a)l < 1 ,3.
Selon un exemple, les tranchées présentent une profondeur et’, avec et’ compris entre 5 pm et 20 pm, de préférence entre 8 pm et 15 pm.
Selon un exemple, lm’ est compris entre 0,5 pm et 4 pm, de préférence entre 0,8 pm et 1 ,5pm.
Selon un exemple, lt’ est compris entre 0,25 pm et 4 pm, de préférence entre 0,4 pm et 0,8 pm.
Selon un exemple, le deuxième matériau isolant est fait ou est à base de l’un parmi l’ALOs, l’AIN, le SiC, le Si3N4, le BeO, un oxynitrure de silicium et le BN.
Selon un exemple, le film semiconducteur est à base de l’un parmi le Si et ses alliages, le Ge et ses alliages, le SiC, I’lnAs, I’lnSb, l’InGaAs, le GaN, l’AIGaN, l’InGaN, le GaAs et l’InP.
Selon un exemple, la troisième couche isolante est à base de l’un parmi le SiÛ2, l’AIN, le HFSiON et l’AI2O3.
Selon un mode de réalisation du dispositif, la couche isolante enterrée comprend en outre une couche continue à base du deuxième matériau isolant recouvrant directement la deuxième couche isolante.
Selon un mode de réalisation, la couche isolante enterrée comprend en outre une troisième couche isolante surmontant la deuxième couche isolante.
Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt, le report, le collage, l’assemblage ou l’application d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant, soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément.
Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents.
On entend par un substrat, une couche, un dispositif, « à base » d’un matériau M, un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d’autres matériaux, par exemple des éléments d’alliage, des impuretés ou des éléments dopants. Ainsi un matériau à base d’un matériau lll-N peut comprendre un matériau lll-N additionné de dopants. De même, une couche à base de GaN comprend typiquement du GaN et des alliages d’AIGaN ou d’InGaN.
Le terme « matériau lll-V » fait référence à un semi-conducteur composé d’un ou plusieurs éléments de la colonne 111 et de la colonne V du tableau périodique de Mendeleïev. On compte parmi les éléments de la colonne III le bore, le gallium, l’aluminium ou encore l’indium. La colonne V contient par exemple l’azote, l’arsenic, l’antimoine et le phosphore.
On qualifie d’isolant un matériau dont la résistivité électrique est supérieure ou égale à 1 kilo (103) ohms mètre (1 k Qm), de préférence supérieure ou égale à 10 k Qm.
L’abréviation « ppm » signifie « partie par million ». Ce terme signifie la fraction valant 10-6, soit un millionième.
On entend par « gravure sélective vis-à-vis de » ou « gravure présentant une sélectivité vis-à-vis de » une gravure configurée pour enlever un matériau A ou une couche A vis-à-vis d’un matériau B ou d’une couche B, et présentant une vitesse de gravure du matériau A supérieure à la vitesse de gravure du matériau B. La sélectivité est le rapport entre la vitesse de gravure du matériau A sur la vitesse de gravure du matériau B. La sélectivité entre A et B est notée SA:B.
L’expression « stabilité de la résistivité électrique en température » (ou « stabilité du champ électrique appliqué ») peut correspondre à un maintien de la résistivité au-dessus d’un seuil donné, par exemple 10 kQ.cm, indépendamment de la température (ou du champ électrique appliqué).
Un repère, de préférence orthonormé, comprenant les axes x, y, z est représenté en figure 1A. Ce repère est applicable par extension aux autres figures.
Dans la présente demande de brevet, on parlera préférentiellement d’épaisseur pour une couche et de hauteur pour une structure ou un dispositif. L’épaisseur est prise selon une direction normale au plan d’extension principal de la couche, et la hauteur est prise perpendiculairement au plan de base XY. Ainsi, une couche présente typiquement une épaisseur selon z, lorsqu’elle s’étend principalement le long d’un plan XY, et un élément en saillie, par exemple une tranchée d’isolation, présente une hauteur selon z. Les termes relatifs « sur », « sous », « sous-jacent » se réfèrent préférentiellement à des positions prises selon la direction z.
Dans le cadre de la présente invention, le terme « réseau » couvre toutes les répartitions de murs séparés par des tranchées. Le réseau peut présenter un pas constant ou non. Il peut s’étendre sur toute la surface de la première couche isolante ou sur une partie seulement de sa surface.
Les étapes du procédé telles que revendiquées s’entendent au sens large et peuvent éventuellement être réalisées en plusieurs sous-étapes.
Un exemple de procédé de réalisation va maintenant être décrit en référence aux figures 1A à 1 L. Ce procédé permet d’obtenir l’empilement 1 illustré en figure 1 L, comprenant un substrat socle 100’, une couche isolante 1000, telle qu’un oxyde enterré, et un film semiconducteur 400’. La couche isolante 1000 comprend dans ce mode de réalisation une première couche isolante 130’, comprenant elle-même une pluralité de murs 150’ séparés par des tranchées 120’, et une deuxième couche isolante 200.
Ce procédé de réalisation consiste tout d’abord en la fourniture d’un empilement initial tel qu’illustré aux figures 1 E et 1 J. Cet empilement comprend notamment un substrat socle 100’ à base d’un premier matériau, qualifié de matériau de base, et une première couche isolante 130’ comprenant un réseau 150’ de tranchées 120’ séparées par des murs 110’. Deux modes de réalisation pour réaliser cet empilement initial vont maintenant être décrits.
Le premier de ces deux modes de réalisation va tout d’abord être décrit en référence aux figures 1A à 1 E. Comme illustré en figure 1A, dans ce mode de réalisation, une première étape consiste à fournir un substrat 100 à base du matériau de base, pouvant être transformé en un matériau isolant dit premier matériau isolant. De préférence, le substrat 100 est à base de silicium monocristallin ou de silicium polycristallin. De façon générale, tout semiconducteur pouvant devenir isolant par oxydation est envisageable. Il est également possible d’opter pour un matériau pouvant être transformé en isolant par bombardement ionique. Les matériaux envisageables sont ainsi très nombreux, ce qui permet notamment d’avoir la possibilité de recourir à des matériaux à bas coût.
Le substrat initial 100 présente une face supérieure 101 et une face inférieure 102 s’étendant toutes les deux principalement dans des plans parallèles au plan XY du repère orthogonal. Il présente selon la direction Z une épaisseur e o. Par exemple e oest compris entre 300 pm et 1000 pm.
Une deuxième étape de ce mode de réalisation consiste à former dans le substrat initial 100 un réseau initial 150 de murs initiaux 110 séparés par des tranchés initiales 120, comme cela est illustré en figure 1 D. Les murs initiaux 110 présentent une largeur lm mesurée selon la direction X. Les tranchées initiales 120 présentent une largeur lt mesurée selon la direction X et une profondeur et mesurée selon la direction Z. Les murs initiaux 110 s’étendent ainsi dans le substrat initiallOO depuis sa face supérieure 101 et jusqu’à une profondeur et mesurée selon la direction Z depuis la face supérieure 101.
Le réseau initial 150 de murs initiaux 110 et tranchées initiales 120 peut être réalisé depuis la totalité de la face supérieure 101 du substrat initiallOO. Il peut également être réalisé depuis une partie seulement de cette face supérieure 101. Dans un empilement 1 fabriqué selon ce dernier mode de réalisation, les parties de la face supérieure 101 dépourvues de tranchées initiales 120 peuvent être utilisées pour connecter électriquement le film semiconducteur 400’ au substrat 100.
Les murs initiaux 110 et tranchées initiales 120 peuvent être formés de différentes manières. Il est par exemple possible de recourir à une technique de lithographie telle que la photolithographie. Dans ce mode de réalisation, une couche de résine photosensible est déposée sur la face supérieure 101 du substrat initiallOO. Des ouvertures sont alors réalisées dans la résine photosensible par exposition à travers un masque de photolithographie puis développement. Ces ouvertures sont sous-jacentes aux tranchées initiales 120 que l’on désire former. A l’échelle de l’empilement 1 , elles forment typiquement des lignes parallèles s’étendant principalement selon la direction Y. En revanche, lors de l’intégration de l’empilement 1 dans un dispositif microélectronique, ces lignes ne présentent avantageusement pas de direction préférentielle à l’échelle du dispositif. De cette façon, le coefficient d’expansion thermique de la couche isolante 1000 est sensiblement celui du substrat socle 100’ dans toutes les directions du plan. La couche de résine photosensible ainsi gravée forme un masque de gravure 10 tel que représenté à la figure 1 B. Les tranchées initiales 120 sont ensuite formées par gravure à travers le masque de gravure 10. Il est par exemple possible, si le substrat socle 100 est à base de silicium monocristallin ou polycristallin, de mettre en œuvre un procédé Bosch, favorable à la réalisation de structures à hauts facteurs de forme telles que les murs 110. Ce procédé alterne une gravure par plasma à base d’hexafluorure de soufre (SFe) et une passivation à base de chimie fluorocarbonée (C4F8, C2F6, CF4 ou encore CHFs-Ar).
Il est également possible, mais pas obligatoire, de déposer une couche de masquage entre la face supérieure 101 du substrat 100 et la couche de résine photosensible. La couche de masquage est typiquement à base de dioxyde de silicium. Elle présente de préférence une épaisseur supérieure à 0,5 pm, de préférence supérieure à 0,8 pm. Dans ce mode de réalisation, on réalise après le développement de la résine photosensible une gravure dans toute son épaisseur de la couche de masquage à travers la couche de résine photosensible, de façon à obtenir un masque dur sus-jacent aux murs initiaux 110 que l’on souhaite former. La gravure du masque dur et la gravure des tranchées initiales 120 peuvent être réalisées successivement par des méthodes différentes ou, avantageusement, lors d’un même procédé de gravure. Le procédé Bosch précédemment décrit peut notamment être employé pour la gravure du masque dur de dioxyde de silicium en même temps que pour la gravure des tranchées initiales 120.
Dans tous les cas, la gravure des tranchées peut être suivie d’une étape de retrait de potentiels résidus de gravure.
Il est à noter que le masque de gravure 10 peut également être formé par d’autres techniques de lithographie telles que la lithographie électronique, la lithographie double exposition ou encore la lithographie extrême ultra-violet.
En outre, les tranchées initiales 120 peuvent être réalisées d’autres manières que par lithographie.
Par exemple, l’étape de formation des tranchées initiales peut comprendre une étape de nanoimpression. Ce mode de réalisation est illustré aux figures 2A à 2E. La figure 2A représente le dépôt d’une couche de résine imprimable 20 sur la face supérieure 101 du substrat initiall 00. Cette couche de résine imprimable 20 présente une face supérieure 21 et une face inférieure 22 s’étendant principalement dans le plan XY du repère orthogonal la face inférieure 22 étant au contact de la face supérieure 101 du substrat initiall 00. La figure 2B illustre une étape d’impression d’un motif sur la couche de résine imprimable 20 à l’aide d’un moule 25. Le moule 25 est plaqué et pressé contre la face supérieure 21 de la couche de résine imprimable 20, qui subit également un traitement ultra-violet (UV), représenté sur la figure 2B par l’ensemble de flèches parallèles pointant vers la face supérieure 21 , de façon à figer la résine imprimable selon le motif souhaité. La couche de résine imprimable 20 est ensuite gravée de sorte à exposer certaines zones uniquement de la face supérieure 101 du substrat initial 100. Enfin, les tranchées initiales 120 sont formées dans le substrat socle par gravure à travers les régions restantes de la couche de résine imprimable 20.
Une autre alternative à la lithographie est illustrée aux figures 3A à 3D. Une couche de copolymères 30 est tout d’abord déposée sur la face supérieure 101 du substrat initial 100 (figure 3A). Cette couche 30 comprend un mélange d’un premier polymère et d’un deuxième polymère initialement non ordonnés. Comme illustré à la figure 3B, la couche de copolymères 30 subit ensuite un traitement permettant d’ordonner le premier polymère et le deuxième polymère en une alternance entre blocs de premier polymère 31 et blocs de deuxième polymère 32. Un des deux polymères est ensuite retiré sélectivement à l’autre, comme illustré en figure 3C, de façon à exposer certaines zones de la face supérieure 101 du substrat initiall 00. Une gravure est ensuite réalisée à travers les blocs de polymère restants de sorte à former les tranchées initiales 120. La lithographie peut également être remplacée par le dépôt d’une couche sur le substrat initial 100 suivi d’un traitement laser de cette couche de façon à former un réseau de rides pouvant ensuite être gravé de sorte à former là encore un masque de gravure.
Un des avantages des trois derniers modes de réalisation cités pour la formation du réseau 150 de murs initiaux 110 et tranchées initiales 120 est qu’ils s’affranchissent de l’utilisation d’équipements de lithographie. Dans tous les cas, la gravure des tranchées initiales 120 peut être réalisée par l’un quelconque des procédés de gravure mentionnés précédemment.
Une troisième étape de ce mode de réalisation est représentée par le passage de la figure 1 D à la figure 1 E. Il s’agit de la transformation du matériau de base constituant les murs initiaux 110, et éventuellement une partie du substrat initiallOO directement sous- jacente aux murs initiaux 110, en un premier isolant. Cette transformation permet de former une première couche isolante 130’ comprenant un réseau 150’ de murs 110’ et de tranchées 120’. Ainsi, la hauteur de la première couche isolante 130’, mesurée selon l’axe Z, est supérieure ou égale à la profondeur des tranchées 120’. Ainsi, après transformation, les tranchées 120’ s’étendent donc dans l’épaisseur de la première couche isolante 130’. De préférence elles ne s’étendent pas dans la partie non transformée du substrat initial 100. La hauteur de la première couche isolante 130’ est typiquement constante. La première couche isolante 130’ présente ainsi typiquement une face inférieure 132’ s’étendant principalement dans un plan parallèle au plan XY. La face inférieure 132’ de la première couche isolante 130’ se situe, selon l’axe Z, entre la face inférieure 102 et la face supérieure 101 du substrat initial 100.
La face inférieure 132’ de la première couche isolante 130’ est entièrement située sous le fond 122’ des tranchées 120’.
L’étape de transformation comprend typiquement une étape d’oxydation, classiquement une oxydation humide. Par exemple, cette étape permet de transformer des murs initiaux 110 en silicium en murs 110’ en silice. L’étape de transformation peut également comprendre une étape de bombardement ionique. Ce bombardement ionique peut par exemple être à base d’ions carbone, oxygène et/ou azote, dans des doses permettant d’atteindre quelques pourcents de concentration atomique pour conduire à un matériau présentant des grains cristallins de taille inférieure à 10 nm après recuit rapide au- dessus de 1000°C pendant moins d’une seconde avec des rampes d’au moins 50°C/s. Ce bombardement ionique peut être précédé par un bombardement préalable d’ions Si+ permettant d’amorphiser les murs pour faciliter leur transformation par l’implantation d’une des espèces mentionnées précédemment (carbone, oxygène et/ou azote). Le premier matériau isolant présente les paramètres suivants : une première conductivité thermique Ài, une première résistivité électrique pi, un premier module de Young Ei et un premier coefficient de dilatation thermique ai.
La conductivité thermique d’un matériau s’exprime dans les unités du système international en W.m’1.K’1. Elle peut par exemple être évaluée par la méthode dite 3-omega.
Le coefficient de dilatation thermique d’un matériau s’exprime dans les unités du système international en K’1. Il peut par exemple être mesuré par dilatométrie : la longueur ou l’épaisseur d’un échantillon est mesurée pendant que ce dernier est soumis à une variation de température connue.
La valeur des dimensions caractérisant la géométrie du réseau est susceptible d’être modifiée lors de la transformation des murs initiaux 110 en murs 110’. On définit donc de nouvelles dimensions, se rapportant cette fois au réseau 150’. Les murs 110’ présentent une largeur lm’ mesurée selon la direction X. Les tranchées 120’ présentent une largeur lt’ mesurée selon la direction X et une profondeur et’ mesurée selon la direction Z. Les murs 110’ s’étendent ainsi dans le substrat 100 depuis sa face supérieure 101 et jusqu’à une profondeur et’ mesurée selon la direction Z depuis la face supérieure 101.
La largeur lm’ des murs 110’, la largeur lt’ des tranchées 120’ et la profondeur et’ des tranchées 120’ sont notamment dimensionnées en fonction des exigences fonctionnelles des systèmes portés par l’empilement 1 , notamment leur fréquence de fonctionnement, les pertes pouvant être tolérées dans ces systèmes ou encore la diaphonie. La profondeur et’ des tranchées 120’ est typiquement comprise entre 5 et 20 pm. Elle est de plus avantageusement au moins cinq fois supérieure, de préférence dix fois supérieure, à la largeur lm’ des murs 110’. La largeur lm’ des murs 110’ est typiquement comprise entre 0,5 et 4 pm, tandis que la largeur lt’ des tranchées 120’ est typiquement comprise entre 0,25 et 4 pm. La largeur lm’ des murs 110’ et la largeur lt’ des tranchées 120’ sont avantageusement sensiblement égales. Elles sont de préférence choisies de façon à ce que la moyenne des coefficients ai et 02 d’expansion thermique du premier isolant et du deuxième isolant pondérés respectivement par lm’ et lt’ soit comprise entre 0,7*a et 1 ,3*a, et de préférence soit sensiblement égale au coefficient d’expansion thermique de base a. Par exemple, il est possible de procéder de la façon suivante pour dimensionner les murs 110’ et tranchées 120’ : a. Choisir le premier matériau isolant et le deuxième matériau isolant qui remplira les tranchées 120’, b. Fixer le ratio entre la largeur des murs 110’ et la largeur des tranchées 120’ de façon à satisfaire la relation mentionnée précédemment : 0,7 < l(lt’*O2+ lm’*ai)/((lt’+ lm’)*a)l < 1 ,3, c. Choisir la profondeur et’ des tranchées de façon à ce que le ratio entre la permittivité relative équivalente à l’ensemble des premier et deuxième matériaux isolants et la profondeur et’ conduisent à un couplage capacitif suffisamment faible entre le film semiconducteur 400’ et le substrat socle 100’. Par exemple, on peut chercher à réaliser un rapport sensiblement égal à 7/15 pm-1. La permittivité relative équivalente est la moyenne des permittivités relatives des premier et deuxième matériaux isolants, pondérées par U et If. d. Choisir une valeur de largeur de tranchée lt’ telle que le rapport d’aspect entre lt’ et et’ rende les tranchées facilement remplissages. Par exemple lt7et’ de l’ordre de 1/10. En en déduit ensuite lm’.
Après transformation du réseau initial 150 en réseau 150’ isolant, on obtient l’empilement initial représenté à la figure 1 E. Notamment, la partie non transformée du substrat initial 100 correspond au substrat socle 100’ compris dans l’empilement initial représenté à la figure 1 E. La face inférieure 132’ de la première couche isolante 130’ est confondue avec la face supérieure 10T du substrat socle 100’. La première couche isolante 130’ s’étend ainsi entièrement au-dessus de la face supérieure 10T du substrat socle 100’. Comme la face inférieure 132’ de la première couche isolante 130’, la face supérieure 10T du substrat socle 100’ s’étend principalement dans un plan parallèle au plan XY.
Un deuxième mode de réalisation de l’étape de fourniture de l’empilement initial va maintenant être décrit en référence aux figures 1 F à 1 J.
Comme illustré en figure 1 F, dans ce mode de réalisation, une première étape consiste à fournir le substrat socle 100’. Ce dernier présente une face supérieure 101’ et une face inférieure 102’ s’étendant toutes les deux principalement dans des plans parallèles au plan XY du repère orthogonal.
Une première couche isolante initiale 130 est ensuite déposée sur la face supérieure 101’ du substrat socle 100’.
Une deuxième étape de ce mode de réalisation consiste à former dans la première couche isolante initiale 130 le réseau 150’ de murs 110’ séparés par les tranchées 120’ comme cela est illustré aux figures 1 H et 11. Les tranchées 120’ sont formées dans l’épaisseur de la première couche isolante initiale 130. De préférence, les tranchées ne s’étendent pas dans le substrat socle 100’. La première couche isolante initiale 130 dans laquelle a été formé le réseau 150’ de murs 110’ correspond à la première couche isolante 130’ précédemment décrite.
La formation des murs 110’ et tranchées 120’ peut passer par la mise en œuvre de n’importe laquelle voire plusieurs des techniques précédemment décrites pour la formation des murs initiaux 110 et tranchées initiales 120 : lithographie (photolithographie, lithographie électronique, lithographie double exposition, lithographie extrême ultra-violet), nanoimpression, étalement et retrait sélectif de co-polymères à blocs, ou encore traitement laser. La gravure des tranchées 120’ finale commune à toutes ces techniques doit être adaptée à la nature du premier matériau isolant. Ainsi, dans ce mode de réalisation, on peut utiliser par exemple les chimies suivantes (entre parenthèses les matériaux envisagés pour le premier matériau isolant) : BCh-Ar (pour AIN, BeO), O2-SF6 (pour SiC), CHF3 (pour SiON) et O2-CF4 (pour BN et AI2O3).
Dans ce mode de réalisation, aucune étape de transformation n’est nécessaire. Les dimensions du réseau après gravure correspondent donc aux dimensions If, lm’, et’ précédemment mentionnées et dont les caractéristiques de dimensionnement ont déjà été décrites.
Après retrait du masque de gravure ayant été utilisé lors de l’étape de formation du réseau 150, on obtient l’empilement initial illustré à la figure 1 J, similaire à celui obtenu (figure 1 E) par la mise en œuvre du premier mode de réalisation de la fourniture de cet empilement initial. La suite des étapes du procédé va maintenant être décrite en référence aux figures 1 K, 1 L et 4 à 8.
Au cours d’une quatrième étape illustrée à la figure 1 K, les tranchées 120’ sont remplies par le deuxième matériau isolant, formant ainsi une deuxième couche isolante 200. Cette deuxième couche isolante 200 est formée d’une pluralité de régions s’étendant chacune dans une tranchée 120. Elle présente une épaisseur 6200 mesurée selon la direction Z. L’épaisseur 6200 de la deuxième couche isolante 200 est de préférence sensiblement égale à la profondeur et’ des tranchées 120’. Dans le cas courant d’une formation de la deuxième couche isolante 200 par dépôt conforme, on peut définir une épaisseur secondaire de deuxième matériau isolant déposée à partir des flancs du réseau de murs 110’. Cette épaisseur secondaire, mesurée dans le plan XY, est sensiblement égale à lt72. En effet, dans une tranchée 120’, les fronts de croissance partant des flancs des murs 110’ entourant la tranchée 120’ se rejoignent lorsque l’épaisseur secondaire est égale à la moitié de la largeur de la tranchée 120’. Cette épaisseur secondaire de la deuxième couche isolante 200 est de préférence comprise entre 5 et 20 pm.
Le fait que la deuxième couche isolante 200 soit formée dans les tranchées 120’ de la première couche isolante 130’ confère une bonne tenue mécanique à l’ensemble. Plus particulièrement, la structure en réseau de la première couche isolante 130’ et la forme complémentaire de la deuxième couche isolante 200 permet d’obtenir une meilleure tenue mécanique que le simple empilement d’une couche plane de premier matériau isolant et d’une couche plane de deuxième matériau isolant.
Le deuxième matériau isolant présente les paramètres suivants : une deuxième conductivité thermique À2, une deuxième résistivité électrique P2, un deuxième module de Young E2 et un deuxième coefficient de dilatation thermique 02. Les largeurs des tranchées 120’ et murs 110’, le premier coefficient de dilatation thermique ai et le deuxième coefficient de dilatation thermique 02 sont avantageusement tels que le coefficient de dilatation thermique de l’ensemble constitué de la première couche isolante 130’ et de la deuxième couche isolante 200 dans la direction X est sensiblement voisin de celui du substrat socle 100’.
Le deuxième matériau isolant présente de préférence une conductivité thermique À2 élevée. Il peut par exemple s’agir d’ALOs, AIN, SiC, SisN^ BeO ou encore de BN. Ces isolants présentent notamment une meilleure conductivité thermique que le SiC>2 pouvant typiquement être utilisé comme premier isolant. On prévoit en effet avantageusement que la conductivité thermique À2 du deuxième matériau isolant soit supérieure à la conductivité thermique À1 du premier isolant.
Le dépôt du deuxième matériau isolant dans les tranchées transformées 120’ est de préférence réalisé par une méthode permettant d’atteindre une forte conformalité. Par exemple, le dépôt du deuxième matériau isolant est réalisé par LPCVD (acronyme anglais de « Low Pressure Chemical Vapor Deposition », pouvant être traduit par « dépôt chimique en phase vapeur à basse pression ») ou par ALD (acronyme anglais de « Atomic Layer Deposition », pouvant être traduit par « dépôt de couche atomique »).
De façon avantageuse mais facultative, on prévoit, après l’étape de dépôt de la deuxième couche isolante 200, le dépôt d’une couche continue 250 à base du deuxième matériau isolant directement sur la deuxième couche isolante 200. La couche continue 250 à base de deuxième matériau isolant s’étend notamment à l’aplomb du réseau 150’. Plus précisément, elle recouvre les sommets 11T des murs transformées 110’. Elle peut également s’étendre dans les tranchées transformées 120’, jusqu’à une profondeur dépendant de l’épaisseur 6200 de la deuxième couche isolante. Avantageusement, la deuxième couche isolante 200 remplit entièrement les tranchées 120’ et la couche continue 250 ne s’étend pas dans les tranchées transformées 120’. La couche continue 250 et la deuxième couche isolante 200 forment ainsi un ensemble continu à base de deuxième matériau isolant. Cette étape facultative est illustrée à la figure 4. Dans ce mode de réalisation, la couche isolante enterrée 1000 comprend la première couche isolante 130’, la deuxième couche isolante 200 et la couche continue 250. De façon avantageuse mais facultative, on prévoit, après l’étape de dépôt de la deuxième couche isolante 200, une étape de dépôt d’une troisième couche isolante 300 d’épaisseur e3oo mesurée selon la direction Z et présentant une face supérieure 301 s’étendant principalement dans le plan XY du repère orthogonal. Cette troisième couche isolante 300 est déposée sur la deuxième couche isolante 200 ou sur la couche continue 250 si une telle couche a été déposée. Elle est à base d’un troisième matériau isolant pouvant éventuellement être identique au premier isolant. Par exemple, elle peut être à base de silice. Le troisième isolant présente les paramètres suivants : une troisième conductivité thermique 3, une troisième résistivité électrique ps, un troisième module de Young E3 et un troisième coefficient de dilatation thermique 03.
Dans ce mode de réalisation, la couche isolante 1000 comprend la première couche isolante 130’, la deuxième couche isolante 200, la troisième couche isolante 300 et éventuellement la couche continue 250, comme cela est représenté en figure 5.
Le procédé peut comprendre, après l’étape de dépôt de la deuxième couche isolante 200 et d’éventuelles autres couches isolantes, une étape facultative de planarisation de la couche isolante enterrée 1000. Cela peut être réalisé au moyen d’une étape de planarisation mécano-chimique (CMP) à partir de la face supérieure 1001 de la couche isolante enterrée 1000. Dans l’éventualité où une troisième couche isolante 300 a été déposée sur la deuxième couche isolante 200, il est avantageux, dans le cadre de la planarisation de la couche isolante enterrée 1000, que l’épaisseur 6300 soit supérieure à deux fois, de préférence quatre fois, la rugosité maximale de la surface de la couche de deuxième matériau isolant sous-jacente. Cela évite que la rugosité de cette surface ne soit transférée à la face supérieure 301 de la troisième couche isolante 300. Dans tous les cas, l’étape de CMP vise un enlèvement supérieur à deux fois, de préférence sensiblement égal à trois fois la rugosité maximale de la face supérieure 1001 de la couche isolante enterrée 1000.
La planarisation peut alternativement être obtenue en procédant à un dépôt planarisant sur la face supérieure 1001 de la couche isolante enterrée 1000. Il peut par exemple s’agir d’un dépôt d’hydrogène silsesquioxane (HSQ).
Cette étape facultative vise notamment à préparer la face supérieure 1001 de la couche isolante enterrée 1000 à l’étape de fourniture du film semiconducteur 400’ qui sera décrite plus loin, notamment lorsque le film semiconducteur 400’ est fourni par collage.
Une cinquième étape est représentée à la figure 1 L. Elle consiste en la formation d’un film semiconducteur 400’ sur la couche isolante enterrée 1000. Plus précisément, le film semiconducteur 400’ peut recouvrir directement la deuxième couche isolante 200, la couche continue à base du deuxième matériau isolant 250 ou encore la troisième couche isolante 300, en fonction de si des couches facultatives ont préalablement été déposées sur la deuxième couche isolante.
Le film semiconducteur 400’ peut par exemple être à base de Si, ou d’un matériau III- V tels que l’InP, le GaAs ou encore le GaN. Ces matériaux sont couramment utilisés pour la réalisation de dispositifs RF.
Selon un mode de réalisation du procédé, la formation du film semiconducteur 400’ inclut la mise en œuvre d’un procédé de type Smart Cut®. Un mode de réalisation de ce procédé est illustré aux figures 6A à 6D.
La figure 6A illustre la fourniture d’une couche semiconductrice 400 présentant une face supérieure 401 et une face inférieure 402 s’étendant toutes les deux principalement dans le plan XY du repère orthogonal. Cette même figure illustre l’implantation d’ions légers dans la couche semiconductrice 400 depuis sa face supérieure 401 pour former une zone implantée 500. La couche semiconductrice 400 définit ainsi, entre sa face supérieure 401 et la zone implantée 500, un film semiconducteur 400’. La zone implantée 500 s’étend avantageusement parallèlement à la face supérieure 401 et à la face inférieure 402 de la couche semiconductrice 400.
Comme représenté à la figure 6B, la couche semiconductrice 400 est ensuite collée au niveau de sa face supérieure 401 sur la face supérieure 1001 de la couche isolante enterrée 1000. La réalisation de l’étape facultative de planarisation de la couche isolante enterrée 1000 précédemment décrite permet d’améliorer la qualité de l’interface de collage entre le film semiconducteur 400’ et la face supérieure 1001 de la couche isolante enterrée 1000.
Après l’étape de collage, la couche semiconductrice 400 est soumise à un traitement permettant sa fragilisation au niveau de la zone implantée en éléments gazeux. Comme représenté à la figure 6C, la couche semiconductrice 400 peut alors être clivée. Reste alors sur la couche isolante enterrée le film semiconducteur 400’ du même matériau que la couche semiconductrice 400 et dont l’épaisseur 6400’ selon Z dépend de la profondeur d’implantation de la zone implantée 500 dans la couche semiconductrice 400. Ainsi, le film semiconducteur 400’ est transféré sur l’empilement 1. L’empilement 1 ainsi obtenu est représenté à la figure 6D. Plus précisément, cette figure illustre l’empilement 1 obtenu dans le mode de réalisation comprenant les étapes facultatives de dépôt d’une couche continue à base du deuxième matériau isolant 250 et de dépôt d’une troisième couche isolante 300.
Il est également envisageable de réaliser le collage de la couche semiconductrice 400 sur la face supérieure 1001 de la couche isolante enterrée 1000 au niveau de sa face inférieure 402. Le film semiconducteur 400 est alors défini entre la zone implantée 500 et la face inférieure 402. D’autres modes de réalisation du procédé Smart Cut® peuvent être mis en œuvre. Par exemple, il est possible de choisir pour le matériau du substrat socle 100’ un matériau semiconducteur. L’implantation d’ions légers pour former la zone implantée peut alors être réalisée dans le substrat socle 100’, par exemple à travers la couche isolante enterrée 1000. Il est ensuite possible de procéder au collage d’une poignée sur la couche isolante enterrée (et donc soit sur la deuxième couche isolante 200, soit sur la couche continue à base du deuxième matériau isolant 250, soit sur la troisième couche isolante 300). Comme la couche semiconductrice 400 dans le mode de réalisation décrit précédemment, le substrat socle 100’ peut ensuite être clivé au niveau de la couche transférée d’ions légers, de sorte à obtenir un film semiconducteur. La poignée peut par la suite être polie de façon à former un substrat pour la structure finale.
Les méthodes pouvant être employées pour fournir le film semiconducteur 400’ sur la couche isolante enterrée 1000 ne sont cependant pas limitées aux procédés Smart Cut® venant d’être décrit. Toute autre technique de report de film mince est envisageable.
Par exemple, il est possible de coller la couche semiconductrice 400 sur la face supérieure 1001 de la couche isolante enterrée 1000, puis de procéder à des étapes de rodage, éventuellement complété par une étape de polissage par CMP, et de gravure à partir de sa face inférieure 402 permettant d’amincir cette couche jusqu’à l’obtention du film semiconducteur 400’.
Selon un autre mode de réalisation, le film semiconducteur est formé sur une couche fusible elle-même déposée sur un matériau transparent. Le film semiconducteur 400’ est collé sur la face supérieure 1001 de la couche isolante enterrée 1000 par collage direct au niveau de la face en regard de la couche fusible. La couche fusible est ensuite exposée de façon à la dégrader et la détacher du film semiconducteur 400’.
Selon un autre mode de réalisation, le film semiconducteur 400’ est épitaxié sur une zone fragilisée, par exemple par porosification, à la surface d’une couche semiconductrice. Le film semiconducteur 400’ est ensuite collé, au niveau de sa face en regard de la zone fragilisée, sur la face supérieure 1001 de la couche isolante enterrée 1000. Le transfert est ensuite réalisé par séparation mécanique au niveau de la couche fragilisée, par exemple par insertion de lame ou par jet d’eau.
Les figures 7 et 8 représentent les dispositifs pouvant être obtenus par le procédé selon l’invention, dans les cas où, respectivement, aucune couche facultative n’a été déposée, et où seule une couche continue à base du deuxième matériau isolant 250 a été déposée de façon facultative. Le procédé proposé est particulièrement avantageux pour des applications RF. Dans ce cas, le film semiconducteur 400’ sera préférentiellement à base de InP, GaAs ou GaN.
L’invention n’est pas limitée aux modes de réalisations précédemment décrits et s’étend à tous les modes de réalisation couverts par son esprit.
REFERENCES NUMERIQUES empilement . masque de gravure . couche de résine imprimable . face supérieure de la couche de résine imprimable . face inférieure de la couche de résine imprimable . moule de nanoimpression . couche de polymères . bloc de premier polymère . bloc de deuxième polymère 0. substrat initial 1. face supérieure du substrat initial 2. face inférieure du substrat initial 0’. substrat socle T. face supérieure du substrat socle 2’. face inférieure du substrat socle 0. murs 0’. murs transformés T. sommets des murs oxydés 0. tranchées 0’. tranchées transformées 2’. fond des tranchées 0. première couche isolante initiale 1. face supérieure de la première couche isolante initiale2. face inférieure de la première couche isolante initiale0’. première couche isolante 2’. face inférieure de la première couche isolante 0. réseau de murs 0’. réseau de murs oxydés 0. deuxième couche isolante 1 . face supérieure de la deuxième couche isolante 0. couche continue à base de deuxième matériau isolant 300. troisième couche isolante
301 . face supérieure de la troisième couche isolante
400. couche semiconductrice
401 . face supérieure de la couche semiconductrice 402. face inférieure de la couche semiconductrice
400’. film semiconducteur
500. zone implantée
1000. couche isolante enterrée
1001 . face supérieure de la couche isolante enterrée

Claims

REVENDICATIONS
1 . Procédé de fabrication d’un empilement (1) comprenant l’étape suivante :
• Fournir au moins un empilement initial comprenant : i. un substrat socle (100’) à base d’un matériau de base présentant un coefficient de dilatation thermique dit de base a, le substrat socle (100’) présentant une face supérieure (10T) et une face inférieure (102’) s’étendant toutes les deux principalement selon un plan XY, ii. une première couche isolante (130’) surmontant la face supérieure (10T) du substrat socle (100’), la première couche isolante (130’) étant à base d’un premier matériau isolant, le premier matériau isolant présentant une première conductivité thermique Ài et un premier coefficient de dilatation thermique ai, la première couche isolante (130’) comprenant un réseau (150’) de tranchées (120’), caractérisé en ce que le procédé comprend également au moins les étapes suivantes :
• Remplir les tranchées (120’) par un deuxième matériau isolant présentant une deuxième conductivité thermique À2 et un deuxième coefficient de dilatation thermique 02, formant ainsi une deuxième couche isolante (200), la deuxième conductivité thermique À2 étant différente de la première conductivité thermique À1, 01 et 02 étant supérieurs à 0.3 ppm/K, et
• Former un film semiconducteur (400’) au-dessus de la deuxième couche isolante (200).
2. Procédé de fabrication d’un empilement (1) selon la revendication précédente dans lequel 0 < 2*1(02-01)1/(02+01) < 1 ,8 et 0 < I (o-oi ) |/o < 2,1.
3. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel ki < I (À2-À1 )/Ài I , avec 0,3 < ki.
4. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel la deuxième conductivité thermique À2 est strictement supérieure à la première conductivité thermique À1.
5. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel l’un parmi le premier coefficient de dilatation thermique 01 et le deuxième coefficient de dilatation thermique 02 est supérieur à o et l’autre parmi le premier coefficient de dilatation thermique ai et le deuxième coefficient de dilatation thermique 02 est inférieur à a.
6. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel le premier matériau isolant présente un premier module de Young E1 et le deuxième matériau isolant présente un deuxième module de Young E2, avec EI^E2, de préférence avec rm < I(E2-EI)/EI I , avec 0,03 < rm, E1 et E2 étant supérieurs à 50 GPa.
7. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel l’étape de fourniture de l’empilement initial comprend les étapes suivantes :
• Fournir au moins un substrat initial (100) à base, de préférence constitué, du matériau de base et présentant une face supérieure (101),
• Former dans le substrat initial (100) et à partir de la face supérieure (101) un réseau initial (150) de tranchées initiales (120),
• Transformer au moins le matériau de base sur au moins une portion du substrat initial (100) en le premier matériau isolant, formant ainsi la première couche isolante (130’).
8. Procédé de fabrication d’un empilement (1) selon la revendication précédente dans lequel transformer au moins le matériau de base sur au moins une portion du substrat initial (100) comprend une oxydation du matériau de base séparant les tranchées initiales (120) entre elles.
9. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications 1 à 6 dans lequel l’étape de fourniture de l’empilement initial comprend les étapes suivantes :
• Fournir le substrat socle (100’),
• Former une première couche isolante initiale (130) surmontant le substrat socle (100’), la première couche isolante initiale (130) étant à base du premier matériau isolant,
• Après l’étape de formation d’une première couche isolante initiale (130), former dans la première couche isolante initiale (130) le réseau (150’) tranchées (120’), formant ainsi la première couche isolante (130’).
10. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes comprenant en outre, avant l’étape de formation du film semiconducteur, une étape de formation d’une couche continue (250) à base du deuxième matériau isolant recouvrant directement la deuxième couche isolante (200).
11. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes comprenant en outre une étape de formation d’une troisième couche isolante (300) à base d’un troisième matériau isolant distinct du deuxième matériau isolant, sous le film semiconducteur (400’).
12. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel le premier matériau isolant restant entre des tranchées consécutives forme un mur (110’), chaque mur (110’) présente une largeur de mur lm’ et les tranchées (120’) présentent une largeur de tranchées lt’, dans lequel le ratio lt’/lm’ est compris entre 0,3 et 3, de préférence entre 0,5 et 1 ,5, et dans lequel de préférence 0,7 < l(lt’*a2+ lm’*ai)/((lt’+ lm’)*a)l < 1 ,3.
13. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel les tranchées (120’) présentent une profondeur et’, avec et’ compris entre 5 pm et 20 pm, de préférence entre 8 pm et 15 pm.
14. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel le deuxième matériau isolant est fait ou est à base de l’un parmi l’AfeOs, l’AIN, le SiC, le Sisl^ , le BeO, un oxynitrure de silicium et le BN.
15. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel la première couche isolante est entièrement constituée du premier matériau isolant.
16. Procédé de fabrication d’un empilement (1) selon l’une quelconque des revendications précédentes dans lequel le premier matériau isolant et le deuxième matériau isolant sont chacun distinct du matériau de base.
17. Dispositif microélectronique comprenant un empilement (1) de couches comprenant :
• un substrat socle (100’) présentant une face supérieure (10T) et une face inférieure (102’) s’étendant toutes les deux principalement selon un plan XY,
• une couche isolante enterrée (1000) comprenant : une première couche isolante (130’) à base d’un premier matériau isolant et comprenant une pluralité de murs (110’), le premier matériau isolant présentant une première conductivité thermique À1 et un premier coefficient de dilatation thermique a1 , la première couche isolante (130’) surmontant la face supérieure (101’) du substrat socle (100’), une deuxième couche isolante (200) à base d’un deuxième matériau isolant et s’étendant au moins dans les tranchées (120’) séparant les murs (110’), le deuxième matériau isolant présentant une deuxième conductivité thermique À2 et un deuxième coefficient de dilatation thermique a2, la deuxième conductivité thermique À2 étant différente de la première conductivité thermique À1, a1 et a2 étant supérieurs à 0.3 ppm/K, et de préférence une troisième couche isolante (300) surmontant la deuxième couche isolante (200),
• un film semiconducteur (400’).
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