EP4419955A1 - Puce de circuit intégré photonique-électronique et son procédé de fabrication - Google Patents

Puce de circuit intégré photonique-électronique et son procédé de fabrication

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EP4419955A1
EP4419955A1 EP22813653.7A EP22813653A EP4419955A1 EP 4419955 A1 EP4419955 A1 EP 4419955A1 EP 22813653 A EP22813653 A EP 22813653A EP 4419955 A1 EP4419955 A1 EP 4419955A1
Authority
EP
European Patent Office
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active layer
region
electronic circuit
formation
photonic
Prior art date
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Pending
Application number
EP22813653.7A
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German (de)
English (en)
Inventor
Ionut Radu
Christophe Maleville
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Soitec SA
Original Assignee
Soitec SA
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Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
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Pending legal-status Critical Current

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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs

Definitions

  • the field of the invention is that of integrated circuits, more particularly that of photonic-electronic integrated circuits comprising electronic and photonic parts on the same chip.
  • Heterogeneous computing involves various electronic circuits such as central processing units (CPU for “Central Processing Unit”), graphics processing units (GPU for “Graphics Processing Unit”), programmable gate arrays (FPGA for “Field Programmable Gate Arrays”), neural network accelerators and shared memory resources.
  • CPU central processing units
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Arrays
  • Photonics is a promising technology for providing intra- or inter-chip optical communications that can overcome the limitations of electrical interconnects.
  • 2.5D or 3D integration thus makes it possible to associate a part of an electronic circuit with a photonic interconnection interface. Since such integration requires photonic interposers and vertical copper interconnects, however, the aforementioned limitations cannot be fully overcome.
  • This solution consists in providing an SOI substrate which comprises a thin surface layer of silicon separated from a support substrate by a layer of buried oxide and in structuring the thin surface layer of silicon to form both the body of the electronic transistors and the heart of optical waveguides. Since the buried oxide layer of the SOI substrate is thin ( ⁇ 200 nm), the light propagating in the waveguides is however likely to escape evanescently into the support substrate, which can lead to high losses in the waveguides. To solve this problem, this solution recommends carrying out a selective removal of the substrate after the electrical encapsulation of the chip in order to eliminate by etching the support substrate under the regions comprising optical devices.
  • the aim of the invention is to propose a simpler solution for monolithic integration on the same substrate of a part of an electronic circuit with an interconnection photonic interface providing intra- or inter-chip optical communication for the part of the electronic circuit. with a minimum amount of metal interconnects.
  • the invention proposes, according to a first aspect, a photonic-electronic integrated circuit chip formed on a semiconductor-on-insulator substrate, which silicon-on-insulator substrate comprises a buried dielectric layer and an active layer of semiconductor material.
  • the chip comprises an electronic circuit part and a photonic interface for interconnecting the electronic circuit part co-integrated in the active layer.
  • the electronic circuit part is formed in a region of the active layer whose thickness is greater than the thickness of a region of the active layer in which said photonic interface is formed.
  • the region of the active layer in which said photonic interface is formed is sandwiched between the buried dielectric layer and a surface dielectric region and the region of the active layer in which the electronic circuit part is formed is devoid of a layer surface dielectric;
  • the thickness of the region of the active layer in which the electronic circuit part is formed is greater than 0.2 ⁇ m, preferably greater than 0.5 ⁇ m;
  • the thickness of the region of the active layer in which said photonic interface is formed is between 0.2 ⁇ m and 0.5 ⁇ m;
  • the buried dielectric layer has a thickness greater than 1 pm, preferably greater than 2 pm;
  • the photonic interface comprises at least one waveguide
  • the photonic interface further comprises an active photonic circuit part.
  • the electronic circuit part comprises a transistor logic module
  • the transistors are of the FinFET or GAAFET type.
  • the invention relates to a semiconductor on insulator substrate comprising a support substrate, a buried dielectric layer and an active layer of semiconductor material separated from the support substrate by the buried oxide layer.
  • a region of the active layer intended for the formation of an electronic circuit part is of greater thickness than the thickness of a region of the active layer intended for the formation of a photonic interface for interconnecting the part of electronic circuit.
  • the invention relates to a method for manufacturing a semiconductor-on-insulator substrate according to the second aspect, comprising a transfer of the active layer from a donor substrate to the support substrate, said transfer comprising a bonding of the donor substrate and of the support substrate with an oxide layer at the bonding interface.
  • Certain preferred but non-limiting aspects of this method are as follows: it further comprises localized etching of the transferred active layer to form the region of the active layer intended for the formation of the interconnection photonic interface;
  • the formation of the region of the active layer intended for the formation of the electronic circuit part is preceded by the steps of oxidation of the transferred active layer to form a dielectric layer and localized removal of the dielectric layer, the remaining dielectric layer after localized shrinkage serving as a mask for localized epitaxy;
  • the invention relates to a method of manufacturing a photonic-electronic integrated circuit chip, comprising the following steps: manufacturing a semiconductor-on-insulator substrate according to the method according to the third aspect; forming an electronic circuit part in the region of the active layer for forming an electronic circuit part; forming an interconnecting photonic interface in the region of the active layer intended for forming an interconnecting photonic interface of the electronic circuit part.
  • the manufacture of the semiconductor-on-insulator substrate comprises, before or after all or part of the formation of the interconnection photonic interface, the formation of a dielectric layer at the surface of the region of the active layer intended for the formation of the interconnecting photonic interface.
  • FIG. 1 is a diagram of a photonic-electronic integrated circuit chip in accordance with the invention
  • Figure 2 is a schematic sectional view of a monocrystalline Si-donor substrate
  • FIG. 3 is a schematic sectional view illustrating the formation of a dielectric layer at the surface of the monocrystalline Si donor substrate
  • FIG. 4 is a schematic sectional view illustrating the formation, by implantation of ionic species, of an embrittlement plane in the donor substrate of FIG. 2 to delimit an active layer of monocrystalline Si to be transferred;
  • FIG. 5 is a schematic sectional view illustrating the assembly of the donor substrate of FIG. 3 and of a support substrate;
  • FIG. 6 is a schematic sectional view illustrating the detachment of the donor substrate along the plane of embrittlement to transfer the active layer of monocrystalline Si onto the support substrate;
  • FIG. 7 is a schematic sectional view illustrating localized etching of the active layer of monocrystalline Si following the detachment of FIG. 6;
  • FIG. 8 is a schematic sectional view illustrating oxidation of the active layer of monocrystalline Si following the localized etching of FIG. 7;
  • Figure 9 is a schematic sectional view illustrating localized shrinkage of the oxide layer formed by the oxidation of Figure 8.
  • FIG. 10 is a schematic sectional view illustrating oxidation of the active layer of single-crystal Si following the detachment of FIG. 6;
  • Figure 11 is a schematic cross-sectional view illustrating localized shrinkage of the oxide layer formed by the oxidation of Figure 10
  • Figure 12 is a schematic cross-sectional view illustrating localized epitaxy exploiting to mask the remaining oxide layer following its localized removal from Figure 11.
  • the invention relates to a photonic-electronic integrated circuit chip formed on a semiconductor-on-insulator substrate, which silicon-on-insulator substrate comprises a buried dielectric layer 11 and an active layer of semiconductor material 12, for example monocrystalline silicon.
  • the buried dielectric layer 11 typically separates the active layer of semiconductor material 12 from a support substrate 20.
  • the chip according to the invention comprises, co-integrated in the active layer 12, an electronic circuit part CE1, CE2 and an interconnection photonic interface IPI of the electronic circuit part.
  • the interconnection photonic interface IPI acts as an intra-chip interface ensuring the interconnection of two electronic circuit parts CEI and CE2.
  • the invention also extends to an IPI interconnection photonic interface acting as an inter-chip interface ensuring the interconnection of an electronic circuit part integrated into the chip with an electronic circuit part integrated into another chip.
  • Each electronic circuit part IEC, CE2 can comprise a transistor logic module, for example based on FinFET (“Fin Field-Effect Transistor”) or GAAFET (“Gate-AII-Around Field-Effect Transistor”) type transistors.
  • FinFET Fin Field-Effect Transistor
  • GAAFET Gate-AII-Around Field-Effect Transistor
  • the IPI photonic interface typically includes at least one waveguide. It may also comprise an active photonic circuit part, such as for example an electro-optical modulator or even a laser transferred to the IPI interface.
  • the electronic circuit part CEI, CE2 is formed in a region of the active layer RE1, RE2 whose thickness is greater than the thickness of a region of the active layer RP in which said photonic interface
  • the thickness of the region of the active layer RE1, RE2 in which the electronic circuit part CEI, CE2 is formed can be greater than 0.2 ⁇ m, preferably greater than 0.5 ⁇ m.
  • the thickness of the region of the active layer RP in which the photonic interface IPI is formed can for its part be between 0.2 ⁇ m and 0.5 ⁇ m.
  • the buried dielectric layer may have a thickness greater than 200 nm, for example a thickness greater than 1 pm, preferably greater than 2 pm.
  • the region of the active layer RP in which said photonic interface IPI is formed is sandwiched between the buried dielectric layer 11 and a surface dielectric region 21 and the region of the active layer RE1, RE2 in which the electronic circuit part CEI, CE2 is formed without a surface dielectric layer.
  • the thickness of the superficial dielectric region 21 typically corresponds to the difference in thickness between the region of the active layer RP in which said photonic interface IPI is formed and the region of the active layer RE1, RE2 in which the electronic circuit part CEI, CE2 is formed.
  • the chip according to the invention is thus manufactured on a semiconductor-on-insulator substrate having a thick buried oxide layer.
  • the region of the active layer intended for the formation of the electronic circuit part is thick enough for the operation of this part not to be adversely influenced by the buried oxide layer.
  • the region of the active layer intended for the formation of the interconnection photonic interface has for its part a thickness and an optical confinement optimized for the formation in a horizontal plane of quality optical interconnections.
  • the invention relates to a semiconductor-on-insulator substrate comprising a buried dielectric layer 11 and an active layer of semiconductor material 12.
  • a region of the active layer RE1, RE2 intended for the formation of a electronic circuit part CEI, CE2 is thicker than the thickness of a region of the active layer RP intended for the formation of an interconnection photonic interface IPI of the electronic circuit part.
  • the invention also relates to a process for manufacturing such a semiconductor-on-insulator substrate, this process comprising transferring the active layer from a donor substrate to a support substrate.
  • Such a transfer typically includes the bonding of the donor substrate and the support substrate with an oxide layer at the bonding interface and can take place in accordance with BESOI technology by thinning on the back face of the donor substrate or in accordance with Smart technology. CutTM by detachment at the level of a weakening plane previously formed by implantation of ionic species in the donor substrate.
  • such a process can begin with the supply of a donor substrate 10 of which at least one surface portion is made of semiconductor material.
  • a solid substrate 10 of monocrystalline Si has been shown.
  • the method comprises a step of forming an oxide layer 11 on the donor substrate 10, this oxide layer being intended to form all or part of the buried dielectric layer 11 mentioned above.
  • the method comprises a step of forming the oxide layer 11 on the support substrate 20.
  • the method further comprises an implantation of ionic species in the donor substrate 10 so as to form an embrittlement plane 13 delimiting an active layer of monocrystalline Si to be transferred 12.
  • the species implanted typically comprise hydrogen and/or helium. A person skilled in the art is able to define the energy and the implantation dose required.
  • the weakening plane 13 can be formed deeper in the donor substrate which ultimately allows a thicker active layer 12 to be transferred.
  • the method comprises, after said implantation, the bonding of the donor substrate 10 and of a support substrate 20.
  • the bonding is a direct bonding obtained by molecular adhesion of the surfaces brought into contact.
  • the method then comprises detaching the donor substrate 10 along the plane of embrittlement 13 so as to transfer the active layer of monocrystalline Si 12 onto the support substrate 20. In known manner, this detachment can be caused by a heat treatment, a mechanical action, or a combination of these means.
  • the remainder 10' of the donor substrate can optionally be recycled with a view to another use.
  • One or more finishing operations can then be applied to the active layer of transferred monocrystalline Si 12. It is for example possible to carry out smoothing, cleaning or even polishing, for example by chemical-mechanical polishing (CMP, acronym of Anglo-Saxon term “Chemical Mechanical Polishing”), to remove the defects linked to the implantation of the ionic species and to reduce the roughness of the active layer of monocrystalline Si transferred 12.
  • CMP chemical-mechanical polishing
  • the implantation energy is such that the thickness of the transferred active layer 12 is suitable for producing part of an electronic circuit, this thickness being for example greater than 0.2 ⁇ m, preferably greater than 0.5 pm.
  • the method may comprise localized etching of the transferred active layer 12 to form a region of the active layer RP intended for the formation of an interconnection photonic interface.
  • a non-etched region makes it possible to form a region of the active layer RE1, RE2 intended for forming part of an electronic circuit.
  • the method can continue with the formation of a dielectric layer 21 at the surface of the region of the active layer intended for the formation of the interconnection photonic interface. This formation may comprise, as represented in FIGS.
  • this formation may comprise a localized oxidation of the active layer, carried out at the level of the region or regions of the active layer intended for the formation of an interconnection photonic interface by exploiting a masking of the other regions of the active layer, for example with a mask based on nitride.
  • the method may comprise the formation of all or part of the interface interconnection photonics before the formation of the dielectric layer 21.
  • the method can comprise the shaping of a waveguide in the etched region RP before proceeding to the formation of the dielectric layer 21 on the waveguide. waves. This waveguide thus finds itself well confined in the dielectric layer, which makes it possible to further minimize the optical losses.
  • the implantation energy is such that the thickness of the transferred active layer 12 is not directly suitable for producing part of an electronic circuit.
  • the method comprises the formation of the region of the active layer intended for the formation of the electronic circuit part by means of epitaxy.
  • the method comprises, following the detachment illustrated in FIG. 6, a step consisting, as represented by FIG. 10, in forming, for example by means of thermal oxidation, a dielectric layer 14 on the transferred active layer 12 then a step consisting, as represented by FIG. 11, in carrying out a localized removal of the dielectric layer 14 at the level of the region or regions of the active layer intended for the formation of a part of an electronic circuit, the dielectric remaining forming the surface layer 21 covering the region of the active layer intended for the formation of a photonic interface.
  • a step consisting, as represented by FIG. 10 in forming, for example by means of thermal oxidation, a dielectric layer 14 on the transferred active layer 12 then a step consisting, as represented by FIG. 11, in carrying out a localized removal of the dielectric layer 14 at the level of the region or regions of the active layer intended for the formation of a part of an electronic circuit, the dielectric remaining forming the surface layer 21 covering the region of the active layer intended for the formation of a photonic interface.
  • a localized epitaxy serving to thicken the active layer at the level of the region or regions of the active layer intended for the formation of an electronic circuit part is then carried out, the remaining dielectric layer 21 after its removal localized that can serve as a mask for localized epitaxy.
  • the formation of the region of the active layer intended for the formation of the electronic circuit part comprises a localized epitaxy which is carried out directly at the end of the detachment illustrated in FIG. 6.
  • This localized epitaxy is followed by an oxidation making it possible to form the surface layer 21 covering the region of the active layer intended for the formation of a photonic interface.
  • This oxidation can be a localized oxidation forming a dielectric layer at the surface of a region of the active layer which has not been the subject of localized epitaxy.
  • it may be a full plate oxidation which is then followed by a localized shrinkage to retain only the surface layer 21 covering the region of the active layer intended for the formation of a photonic interface.
  • a full plate epitaxy is carried out following the detachment illustrated in FIG. 6. This epitaxy is followed by a localized etching and an oxidation making it possible to form the surface layer 21 covering the region active intended for the formation of a photonic interface.
  • the invention also relates to a method for manufacturing a photonic-electronic integrated circuit chip as previously described in particular in connection with FIG. 1.
  • This method comprises the following steps: manufacturing a semiconductor substrate on insulator in accordance with to the method of which different variants have been described above; forming an electronic circuit part in the region of the active layer for forming an electronic circuit part; forming an interconnecting photonic interface in the region of the active layer intended for forming an interconnecting photonic interface of the electronic circuit part.
  • the fabrication of the semiconductor-on-insulator substrate may comprise, before or after all or part of the formation of the interconnection photonic interface, the formation of the dielectric layer 21 at the surface of the region of the active layer intended for the formation of the interconnection photonic interface.

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Abstract

L'invention porte sur une puce de circuit intégré photonique- électronique formée sur un substrat semiconducteur sur isolant, lequel substrat silicium sur isolant comprend une couche diélectrique enterrée (11) et une couche active de matériau semiconducteur (12), ladite puce comprenant une partie de circuit électronique (CE1, CE2) et une interface photonique d'interconnexion (IPI) de la partie de circuit électronique co-intégrées dans la couche active et étant caractérisée en ce que la partie de circuit électronique (CE1, CE2) est formée dans une région de la couche active (RE1, RE2) dont l'épaisseur est plus importante que l'épaisseur d'une région de la couche active (RP) dans laquelle est formée ladite interface photonique (IPI).

Description

PUCE DE CIRCUIT INTEGRE PHOTONIQUE-ELECTRONIQUE ET SON PROCEDE DE FABRICATION
DOMAINE TECHNIQUE
Le domaine de l'invention est celui des circuits intégrés, plus particulièrement celui des circuits intégrés photonique-électronique comportant des parties électroniques et photoniques sur une même puce.
TECHNIQUE ANTÉRIEURE
L'informatique hétérogène implique différents circuits électroniques comme des unités centrales de traitement (CPU pour « Central Processing Unit »), des unités de traitement graphique (GPU pour « Graphie Processing Unit »), des réseaux de portes programmables (FPGA pour « Field Programmable Gate Arrays »), des accélérateurs de réseaux neuronaux et des ressources mémoire partagées.
Ces circuits électroniques sont généralement reliés entre eux à l'aide de fils/connecteurs métalliques pour former une unité de traitement multi-cceurs atteignant la puissance de calcul souhaitée. Ce type d'assemblage limite néanmoins la bande passante et la densité de puissance.
La photonique constitue une technologie prometteuse pour assurer des communications optiques intra- ou inter-puce qui puissent permettre de surmonter les limitations des interconnexions électriques.
L'intégration 2,5D ou 3D permet ainsi d'associer une partie de circuit électronique avec une interface photonique d'interconnexion. Une telle intégration nécessitant des interposeurs photoniques et des interconnexions verticales en cuivre, les limitations susmentionnées ne peuvent toutefois pas être pleinement surmontées.
C'est pourquoi on cherche à combiner électronique et photonique sur une même puce alors même qu'une telle combinaison s'avère difficile en raison des exigences antagonistes, notamment en termes de fabrication, de chacune de ces technologies.
On connaît ainsi par exemple de l'article de Sun, C., Wade, M., Lee, Y. et al. intitulé « Single-chip microprocessor that communicates directly using light », Nature 528, 534- 538 (2015) une solution de co-intégration sur un même substrat silicium-sur-isolant (SOI pour « Silicon On Insulator ») d'un circuit électronique avec des dispositifs optiques assurant des fonctions d'interconnexion pour le circuit électronique au moyen de chemins optiques.
Cette solution consiste à fournir un substrat SOI qui comprend une couche mince superficielle de silicium séparée d'un substrat support par une couche d'oxyde enterrée et à structurer la couche mince superficielle de silicium pour former à la fois le corps des transistors électroniques et le cœur des guides d'ondes optiques. La couche d'oxyde enterrée du substrat SOI étant mince (<200 nm), la lumière se propageant dans les guides d'ondes est toutefois susceptible de s'échapper de manière évanescente dans le substrat support, ce qui peut entraîner des pertes élevées dans les guides d'ondes. Pour résoudre ce problème, cette solution préconise de procéder à un enlèvement sélectif du substrat après l'encapsulation électrique de la puce afin d'éliminer par gravure le substrat support sous les régions comportant des dispositifs optiques.
Cet enlèvement sélectif post-encapsulation s'avère toutefois complexe à réaliser, rendant cette solution difficilement industrialisable.
EXPOSÉ DE L'INVENTION
L'invention a pour objectif de proposer une solution plus simple pour une intégration monolithique sur un même substrat d'une partie de circuit électronique avec une interface photonique d'interconnexion assurant une communication optique intra- ou inter-puce pour la partie de circuit électronique avec une quantité minimale d'interconnexions métalliques.
A cet effet, l'invention propose selon un premier aspect une puce de circuit intégré photonique-électronique formée sur un substrat semiconducteur sur isolant, lequel substrat silicium sur isolant comprend une couche diélectrique enterrée et une couche active de matériau semiconducteur. La puce comprend une partie de circuit électronique et une interface photonique d'interconnexion de la partie de circuit électronique co- intégrées dans la couche active. La partie de circuit électronique est formée dans une région de la couche active dont l'épaisseur est plus importante que l'épaisseur d'une région de la couche active dans laquelle est formée ladite interface photonique.
Certains aspects préférés mais non limitatifs de cette puce sont les suivants :
- la région de la couche active dans laquelle ladite interface photonique est formée est prise en sandwich entre la couche diélectrique enterrée et une région diélectrique superficielle et la région de la couche active dans laquelle la partie de circuit électronique est formée est dépourvue d'une couche diélectrique superficielle ;
- l'épaisseur de la région de la couche active dans laquelle la partie de circuit électronique est formée est supérieure à 0,2pm, de préférence supérieure à 0,5pm ;
- l'épaisseur de la région de la couche active dans laquelle ladite interface photonique est formée est comprise entre 0,2pm et 0,5pm ;
- la couche diélectrique enterrée présente une épaisseur supérieure à lpm, de préférence supérieure à 2pm ;
- l'interface photonique comprend au moins un guide d'ondes ;
- l'interface photonique comprend en outre une partie de circuit photonique actif.
- la partie de circuit électronique comprend un module logique à transistors ;
- les transistors sont de type FinFET ou GAAFET.
Selon un second aspect, l'invention porte sur un substrat semiconducteur sur isolant comprenant un substrat support, une couche diélectrique enterrée et une couche active de matériau semiconducteur séparée du substrat support par la couche d'oxyde enterrée. Une région de la couche active destinée à la formation d'une partie de circuit électronique est d'épaisseur plus importante que l'épaisseur d'une région de la couche active destinée à la formation d'une interface photonique d'interconnexion de la partie de circuit électronique.
Selon un troisième aspect, l'invention porte sur un procédé de fabrication d'un substrat semi-conducteur sur isolant selon le deuxième aspect, comprenant un transfert de la couche active d'un substrat donneur vers le substrat support, ledit transfert comprenant un collage du substrat donneur et du substrat support avec une couche d'oxyde à l'interface de collage. Certains aspects préférés mais non limitatifs de ce procédé sont les suivants : il comprend en outre une gravure localisée de la couche active transférée pour former la région de la couche active destinée à la formation de l'interface photonique d'interconnexion ;
- il comprend en outre la formation d'une couche diélectrique en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion ;
- il comprend en outre la formation de la région de la couche active destinée à la formation de la partie de circuit électronique au moyen d'une épitaxie localisée.
- la formation de la région de la couche active destinée à la formation de la partie de circuit électronique est précédée des étapes d'oxydation de la couche active transférée pour former une couche diélectrique et de retrait localisé de la couche diélectrique, la couche diélectrique restante après retrait localisé servant de masque pour l'épitaxie localisée ;
- il comprend la formation d'une couche diélectrique en surface d'une région de la couche active n'ayant pas fait l'objet de l'épitaxie localisée.
Selon un quatrième aspect, l'invention porte sur un procédé de fabrication d'une puce de circuit intégré photonique-électronique, comprenant les étapes suivantes : fabrication d'un substrat semi-conducteur sur isolant conformément au procédé selon le troisième aspect ; formation d'une partie de circuit électronique dans la région de la couche active destinée à la formation d'une partie de circuit électronique ; formation d'une interface photonique d'interconnexion dans la région de la couche active destinée à la formation d'une interface photonique d'interconnexion de la partie de circuit électronique.
La fabrication du substrat semi-conducteur sur isolant comprend, avant ou après tout ou partie de la formation de l'interface photonique d'interconnexion, la formation d'une couche diélectrique en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion. BRÈVE DESCRIPTION DES DESSINS
D'autres aspects, buts, avantages et caractéristiques de l'invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels :
La figure 1 est un schéma d'une puce de circuit intégré photonique-électronique conforme à l'invention ;
La figure 2 est une vue schématique en coupe d'un substrat donneur de Si monocristallin ;
La figure 3 est une vue schématique en coupe illustrant la formation d'une couche diélectrique en surface du substrat donneur de Si monocristallin ;
La figure 4 est une vue schématique en coupe illustrant la formation, par implantation d'espèces ioniques, d'un plan de fragilisation dans le substrat donneur de la figure 2 pour délimiter une couche active de Si monocristallin à transférer ;
La figure 5 est une vue schématique en coupe illustrant l'assemblage du substrat donneur de la figure 3 et d'un substrat support ;
La figure 6 est une vue schématique en coupe illustrant le détachement du substrat donneur le long du plan de fragilisation pour transférer la couche active de Si monocristallin sur le substrat support ;
La figure 7 est une vue schématique en coupe illustrant une gravure localisée de la couche active de Si monocristallin suite au détachement de la figure 6 ;
La figure 8 est une vue schématique en coupe illustrant une oxydation de la couche active de Si monocristallin suite à la gravure localisée de la figure 7 ;
La figure 9 est une vue schématique en coupe illustrant un retrait localisé de la couche d'oxyde formée par l'oxydation de la figure 8 ;
La figure 10 est une vue schématique en coupe illustrant une oxydation de la couche active de Si monocristallin suite au détachement de la figure 6 ;
La figure 11 est une vue schématique en coupe illustrant un retrait localisé de la couche d'oxyde formée par l'oxydation de la figure 10 ; La figure 12 est une vue schématique en coupe illustrant une épitaxie localisée exploitant pour masque la couche d'oxyde restante suite à son retrait localisé de la figure 11.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
En référence à la figure 1, l'invention porte sur une puce de circuit intégré photonique-électronique formée sur un substrat semiconducteur sur isolant, lequel substrat silicium sur isolant comprend une couche diélectrique enterrée 11 et une couche active de matériau semiconducteur 12, par exemple du silicium monocristallin. La couche diélectrique enterrée 11 vient typiquement séparer la couche active de matériau semiconducteur 12 d'un substrat support 20.
La puce selon l'invention comprend, co-intégrées dans la couche active 12, une partie de circuit électronique CEI, CE2 et une interface photonique d'interconnexion IPI de la partie de circuit électronique. Dans l'exemple de la figure 1, l'interface photonique d'interconnexion IPI agit comme une interface intra-puce assurant l'interconnexion de deux parties de circuit électronique CEI et CE2. L'invention s'étend également à une interface photonique d'interconnexion IPI agissant comme une interface inter-puce assurant l'interconnexion d'une partie de circuit électronique intégrée à la puce avec une partie de circuit électronique intégrée à une autre puce.
Chaque partie de circuit électronique CEI, CE2 peut comprendre un module logique à transistors, par exemple à base de transistors de type FinFET (« Fin Field-Effect Transistor ») ou GAAFET (« Gate-AII-Around Field-Effect Transistor).
L'interface photonique IPI comprend typiquement au moins un guide d'ondes. Elle peut également comprendre une partie de circuit photonique actif, comme par exemple un modulateur électro-optique ou encore un laser reporté sur l'interface IPI.
Selon l'invention, la partie de circuit électronique CEI, CE2 est formée dans une région de la couche active RE1, RE2 dont l'épaisseur est plus importante que l'épaisseur d'une région de la couche active RP dans laquelle est formée ladite interface photonique
IPI. L'épaisseur de la région de la couche active RE1, RE2 dans laquelle la partie de circuit électronique CEI, CE2 est formée peut être supérieure à 0,2pm, de préférence supérieure à 0,5pm.
L'épaisseur de la région de la couche active RP dans laquelle l'interface photonique IPI est formée peut quant à elle être comprise entre 0,2pm et 0,5pm.
La couche diélectrique enterrée peut présenter une épaisseur supérieure à 200nm, par exemple une épaisseur supérieure à lpm, de préférence supérieure à 2pm.
Dans un mode de réalisation privilégié, la région de la couche active RP dans laquelle ladite interface photonique IPI est formée est prise en sandwich entre la couche diélectrique enterrée 11 et une région diélectrique superficielle 21 et la région de la couche active RE1, RE2 dans laquelle la partie de circuit électronique CEI, CE2 est formée est dépourvue d'une couche diélectrique superficielle. L'épaisseur de la région diélectrique superficielle 21 correspond typiquement à la différence d'épaisseur entre la région de la couche active RP dans laquelle ladite interface photonique IPI est formée et la région de la couche active RE1, RE2 dans laquelle la partie de circuit électronique CEI, CE2 est formée.
La puce selon l'invention est ainsi fabriquée sur un substrat semi-conducteur sur isolant présentant une couche d'oxyde enterrée épaisse. La région de la couche active destinée à la formation de la partie de circuit électronique est suffisamment épaisse pour ce que le fonctionnement de cette partie ne soit pas influencée de manière délétère par la couche d'oxyde enterrée. Et la région de la couche active destinée à la formation de l'interface photonique d'interconnexion présente quant à elle une épaisseur et un confinement optique optimisés pour la formation dans un plan horizontal d'interconnexions optiques de qualité.
Selon un autre aspect, l'invention porte sur un substrat semiconducteur sur isolant comprenant une couche diélectrique enterrée 11 et une couche active de matériau semiconducteur 12. Dans ce substrat, une région de la couche active RE1, RE2 destinée à la formation d'une partie de circuit électronique CEI, CE2 est d'épaisseur plus importante que l'épaisseur d'une région de la couche active RP destinée à la formation d'une interface photonique d'interconnexion IPI de la partie de circuit électronique. L'invention porte également sur un procédé de fabrication d'un tel substrat semi- conducteur sur isolant, ce procédé comprenant un transfert de la couche active d'un substrat donneur vers un substrat support. Un tel transfert comprend typiquement le collage du substrat donneur et du substrat support avec une couche d'oxyde à l'interface de collage et peut s'opérer conformément à la technologie BESOI par amincissement en face arrière du substrat donneur ou conformément à la technologie Smart Cut™ par détachement au niveau d'un plan de fragilisation préalablement formé par implantation d'espèces ioniques dans le substrat donneur.
On décrit dans ce qui suit différents exemples d'un tel procédé de fabrication exploitant la technologie Smart Cut™. En référence à la figure 2, un tel procédé peut débuter par la fourniture d'un substrat donneur 10 dont une portion superficielle au moins est en matériau semiconducteur. Sur les figures, on a représenté un substrat massif 10 de Si monocristallin. En référence à la figure 3, le procédé comprend une étape de formation d'une couche d'oxyde 11 sur le substrat donneur 10, cette couche d'oxyde étant destinée à former tout ou partie de la couche diélectrique enterrée 11 précédemment mentionnée.
Selon un autre mode de réalisation, le procédé comprend une étape de formation de la couche d'oxyde 11 sur le substrat support 20.
En référence à la figure 4, le procédé comprend en outre une implantation d'espèces ioniques dans le substrat donneur 10 de sorte à former un plan de fragilisation 13 délimitant une couche active de Si monocristallin à transférer 12. Les espèces implantées comprennent typiquement de l'hydrogène et/ou de l'hélium. L'homme du métier est à même de définir l'énergie et la dose d'implantation requises.
Lorsque la couche d'oxyde est formée sur le substrat support 20, du fait de l'absence d'une telle couche d'oxyde sur le substrat donneur, le plan de fragilisation 13 peut être formé plus en profondeur dans le substrat donneur ce qui permet in fine de transférer une couche active 12 plus épaisse.
En référence à la figure 5, le procédé comprend, après ladite implantation, le collage du substrat donneur 10 et d'un substrat support 20. Le collage est un collage direct obtenu par adhésion moléculaire des surfaces mises en contact. En référence à la figure 6, le procédé comprend ensuite le détachement du substrat donneur 10 le long du plan de fragilisation 13 de sorte à transférer la couche active de Si monocristallin 12 sur le substrat support 20. De manière connue, ce détachement peut être provoqué par un traitement thermique, une action mécanique, ou une combinaison de ces moyens. Le reliquat 10' du substrat donneur peut éventuellement être recyclé en vue d'une autre utilisation.
Une ou plusieurs opérations de finition peuvent ensuite être appliquées à la couche active de Si monocristallin transférée 12. Il est par exemple possible de réaliser un lissage, un nettoyage ou encore un polissage, par exemple par un polissage mécano-chimique (CMP, acronyme du terme anglo-saxon « Chemical Mechanical Polishing »), pour retirer les défauts liés à l'implantation des espèces ioniques et réduire la rugosité de la couche active de Si monocristallin transférée 12.
Dans un mode de réalisation possible, l'énergie d'implantation est telle que l'épaisseur de la couche active transférée 12 convient à la réalisation d'une partie de circuit électronique, cette épaisseur étant par exemple supérieure à 0,2pm, de préférence supérieure à 0,5pm. Dans un tel cas de figure, tel que représenté sur la figure 7, le procédé peut comprendre une gravure localisée de la couche active transférée 12 pour former une région de la couche active RP destinée à la formation d'une interface photonique d'interconnexion. Une région non gravée permet quant à elle de former une région de la couche active RE1, RE2 destinée à la formation d'une partie de circuit électronique. Le procédé peut se poursuivre avec la formation d'une couche diélectrique 21 en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion. Cette formation peut comprendre, comme représenté sur les figures 8 et 9, une oxydation thermique de la couche active 12 suivie d'un retrait localisé de la couche d'oxyde ainsi formée au niveau de la ou des régions de la couche active destinées à la formation d'une partie de circuit électronique. Dans une variante de réalisation, cette formation peut comprendre une oxydation localisée de la couche active, réalisée au niveau de la ou des régions de la couche active destinées à la formation d'une interface photonique d'interconnexion en exploitant un masquage des autres régions de la couche active, par exemple avec un masque à base de nitrure.
Dans une autre variante de réalisation, suite à la gravure localisée illustrée par la figure 7, le procédé peut comprendre la formation de tout ou partie de l'interface photonique d'interconnexion avant la formation de la couche diélectrique 21. Par exemple, le procédé peut comprendre le façonnage d'un guide d'ondes dans la région gravée RP avant de procéder à la formation de la couche diélectrique 21 sur le guide d'ondes. Ce guide d'ondes se retrouve ainsi bien confiné dans la couche diélectrique, ce qui permet de minimiser davantage les pertes optiques.
Dans un autre mode de réalisation possible, l'énergie d'implantation est telle que l'épaisseur de la couche active transférée 12 ne convient pas directement à la réalisation d'une partie de circuit électronique. Dans un tel cas de figure, le procédé comprend la formation de la région de la couche active destinée à la formation de la partie de circuit électronique au moyen d'une épitaxie.
Dans une première variante de cet autre mode de réalisation, le procédé comprend suite au détachement illustré à la figure 6, une étape consistant comme représenté par la figure 10 à former, par exemple au moyen d'une oxydation thermique, une couche diélectrique 14 sur la couche active transférée 12 puis une étape consistant comme représenté par la figure 11 à réaliser un retrait localisé de la couche diélectrique 14 au niveau de la ou des régions de la couche active destinées à la formation d'une partie de circuit électronique, le diélectrique restant formant la couche superficielle 21 recouvrant la région de la couche active destinée à la formation d'une interface photonique. Comme représenté sur la figure 12, une épitaxie localisée servant à épaissir la couche active au niveau de la ou des régions de la couche active destinées à la formation d'une partie de circuit électronique est ensuite réalisée, la couche diélectrique restante 21 après son retrait localisé pouvant servir de masque pour l'épitaxie localisée.
Dans une deuxième variante, la formation de la région de la couche active destinée à la formation de la partie de circuit électronique comprend une épitaxie localisée qui est réalisée directement à l'issue du détachement illustré à la figure 6. Cette épitaxie localisée est suivie d'une oxydation permettant de former la couche superficielle 21 recouvrant la région de la couche active destinée à la formation d'une interface photonique. Cette oxydation peut être une oxydation localisée venant former une couche diélectrique en surface d'une région de la couche active n'ayant pas fait l'objet de l'épitaxie localisée. Alternativement, il peut s'agir d'une oxydation pleine plaque qui est ensuite suivie d'un retrait localisé pour ne conserver que la couche superficielle 21 recouvrant la région de la couche active destinée à la formation d'une interface photonique.
Dans une troisième variante de réalisation, une épitaxie pleine plaque est réalisée suite au détachement illustré à la figure 6. Cette épitaxie est suivie d'une gravure localisée et d'une oxydation permettant de venir former la couche superficielle 21 recouvrant la région de la couche active destinée à la formation d'une interface photonique.
L'invention porte également sur un procédé de fabrication d'une puce de circuit intégré photonique-électronique telle que précédemment décrite notamment en lien avec la figure 1. Ce procédé comprend les étapes suivantes : fabrication d'un substrat semi-conducteur sur isolant conformément au procédé dont différentes variantes ont été exposées ci-dessus ; formation d'une partie de circuit électronique dans la région de la couche active destinée à la formation d'une partie de circuit électronique ; formation d'une interface photonique d'interconnexion dans la région de la couche active destinée à la formation d'une interface photonique d'interconnexion de la partie de circuit électronique.
Dans ce procédé, la fabrication du substrat semi-conducteur sur isolant peut comprendre, avant ou après tout ou partie de la formation de l'interface photonique d'interconnexion, la formation de la couche diélectrique 21 en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion.

Claims

REVENDICATIONS
1. Puce de circuit intégré photonique-électronique formée sur un substrat semiconducteur sur isolant, lequel substrat semiconducteur sur isolant comprend une couche diélectrique enterrée (11) et une couche active de matériau semiconducteur (12), ladite puce comprenant une partie de circuit électronique (CEI, CE2) et une interface photonique d'interconnexion (IPI) de la partie de circuit électronique co-intégrées dans la couche active et étant caractérisée en ce que la partie de circuit électronique (CEI, CE2) est formée dans une région de la couche active (RE1, RE2) dont l'épaisseur est plus importante que l'épaisseur d'une région de la couche active (RP) dans laquelle est formée ladite interface photonique (IPI).
2. Puce selon la revendication 1, dans laquelle la région de la couche active (RP) dans laquelle ladite interface photonique est formée est prise en sandwich entre la couche diélectrique enterrée (11) et une région diélectrique superficielle (21) et la région de la couche active dans laquelle la partie de circuit électronique est formée est dépourvue d'une couche diélectrique superficielle.
3. Puce selon l'une des revendications 1 et 2, dans laquelle l'épaisseur de la région de la couche active (RE1, RE2) dans laquelle la partie de circuit électronique est formée est supérieure à 0,2pm, de préférence supérieure à 0,5pm.
4. Puce selon l'une des revendications 1 à 3, dans laquelle l'épaisseur de la région de la couche active (RP) dans laquelle ladite interface photonique est formée est comprise entre 0,2pm et 0,5pm.
5. Puce selon l'une des revendications 1 à 4, dans laquelle la couche diélectrique enterrée (11) présente une épaisseur supérieure à lpm, de préférence supérieure à 2pm.
6. Puce selon l'une des revendications 1 à 5, dans laquelle l'interface photonique comprend au moins un guide d'ondes et, de préférence, une partie de circuit photonique actif.
7. Puce selon l'une des revendications 1 à 6, dans laquelle la partie de circuit électronique comprend un module logique à transistors, les transistors étant par exemple de type FinFET ou GAAFET.
8. Substrat semiconducteur sur isolant comprenant un substrat support (20), une couche diélectrique enterrée (11) et une couche active de matériau semiconducteur (12) séparée du substrat support par la couche d'oxyde enterrée, caractérisé en ce qu'une région de la couche active (RP) destinée à la formation d'une partie de circuit électronique est d'épaisseur plus importante que l'épaisseur d'une région de la couche active (RE1, RE2) destinée à la formation d'une interface photonique d'interconnexion de la partie de circuit électronique.
9. Procédé de fabrication d'un substrat semi-conducteur sur isolant selon la revendication 8, comprenant un transfert de la couche active (12) d'un substrat donneur (10) vers le substrat support (20), ledit transfert comprenant un collage du substrat donneur et du substrat support avec une couche d'oxyde à l'interface de collage.
10. Procédé selon la revendication 9, comprenant en outre une gravure localisée de la couche active transférée pour former la région de la couche active destinée à la formation de l'interface photonique d'interconnexion.
11. Procédé selon la revendication 10, comprenant en outre la formation d'une couche diélectrique en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion.
12. Procédé selon la revendication 9, comprenant en outre la formation de la région de la couche active destinée à la formation de la partie de circuit électronique au moyen d'une épitaxie localisée.
13. Procédé selon la revendication 12, dans lequel la formation de la région de la couche active destinée à la formation de la partie de circuit électronique est précédée des étapes d'oxydation de la couche active transférée pour former une couche diélectrique (14) et de retrait localisé de la couche diélectrique, la couche diélectrique restante (21) après retrait localisé servant de masque pour l'épitaxie localisée.
14. Procédé selon la revendication 12, comprenant la formation d'une couche diélectrique (21) en surface d'une région de la couche active n'ayant pas fait l'objet de l'épitaxie localisée.
15. Procédé de fabrication d'une puce de circuit intégré photonique-électronique, comprenant les étapes suivantes : fabrication d'un substrat semi-conducteur sur isolant conformément au procédé selon la revendication 9 ; formation d'une partie de circuit électronique dans la région de la couche active destinée à la formation d'une partie de circuit électronique ; formation d'une interface photonique d'interconnexion dans la région de la couche active destinée à la formation d'une interface photonique d'interconnexion de la partie de circuit électronique.
16. Procédé selon la revendication 15, dans lequel la fabrication du substrat semi- conducteur sur isolant comprend, avant ou après tout ou partie de la formation de l'interface photonique d'interconnexion, la formation d'une couche diélectrique en surface de la région de la couche active destinée à la formation de l'interface photonique d'interconnexion.
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