EP4169066A1 - Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé - Google Patents

Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé

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EP4169066A1
EP4169066A1 EP21731210.7A EP21731210A EP4169066A1 EP 4169066 A1 EP4169066 A1 EP 4169066A1 EP 21731210 A EP21731210 A EP 21731210A EP 4169066 A1 EP4169066 A1 EP 4169066A1
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EP
European Patent Office
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layer
component
substrate
electrode
semiconductor material
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Application number
EP21731210.7A
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German (de)
English (en)
Inventor
Julien Buckley
René Escoffier
Charlotte Gillot
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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Definitions

  • TITLE Microelectronic device with isolated substrate, and associated manufacturing process
  • the present invention relates to a microelectronic device comprising a substrate formed of a first semiconductor material, which serves as a support for a first and a second electronic components, such as transistors or diodes, which each comprise a active layer formed at least in part from a second semiconductor material different from the first semiconductor material. It relates in particular to such a microelectronic device, in which the components in question are transistors with high electron mobility (or HEMT, for “High Electron Mobility Transistor” in English) and / or Schottky diodes, for example based. of galium nitride (GaN).
  • HEMT high electron mobility
  • GaN galium nitride
  • a heterojunction is formed by the junction of two semiconductor materials having different forbidden band widths.
  • a heterojunction of the AIGaN / GaN type comprises a layer of 1 T galium nitride (GaN) topped with a layer of 12 ′′ aluminum gallium nitride (AIGaN) ( Figure 1).
  • a two-dimensional electron gas (or 2DEG, for "2-Dimensional Electron Gas”) forms at the 13 "interface between the AIGaN layer and the GaN layer.
  • This two-dimensional electron gas serves as a conduction channel within heterojunction electronic components, such as "HEMT" transistors and Schottky diodes.
  • An electronic component with an AIGaN / GaN heterojunction is generally manufactured on a 2 ′ semiconductor substrate, typically in silicon Si, which serves as a support for the various components produced. For this, we successively grow by epitaxy a nucleation layer, one or more transition layers, optionally a thick buffer layer, and the layers of the 11 ’, 12’ heterojunction (GaN, then AIGaN).
  • This type of component supports high current densities in the on state, due to the high density of charge carriers (electrons) and the high mobility of these carriers in the two-dimensional electron gas.
  • it suffers from a transient phenomenon of collapse of the current in the on state (commonly called "current collapse” in English).
  • One explanation for this phenomenon is that electrons are trapped in the buffer layer and / or in the GaN or the passivation layers. These trapped electrons then deplete the two-dimensional electron gas returning to the on state, by capacitive coupling effect. The depletion of the two-dimensional electron gas causes an increase in the dynamic resistance in the on state of the component (and therefore a heating of the component and greater power losses therein).
  • One technique to limit the trapping of electrons consists in electrically connecting the substrate 2 ’and the source S1 of the transistor, by a metallic conductor 4’, as is the case for the left transistor 10 ’of FIG. 1.
  • the electrical potential of the substrate 2 ’then remains equal to that of the source S1, or at least close to it.
  • the transistor 10a when the transistor 10a is off, with a positive and high electric potential difference VDI-VSI between the drain D1 and the source S1, the electric potential difference VDi-Vsubs between the drain D1 and the substrate 2 'is she too uplifted and positive.
  • Short-circuiting the source S1 and the substrate 2 'thus makes it possible, when the transistor is blocked, to maintain a strong enough electric field oriented from the drain to the substrate, which prevents electrons from migrating towards the substrate 2' or the buffer layer and thus makes it possible to limit the trapping phenomenon mentioned above.
  • an effective solution for limiting the effect of "current collapse” consists in maintaining, for the substrate 2 ", an electric potential Vsubs close to the electric potential Vsi of the source of the transistor considered.
  • two transistors 10a and 20a are electrically connected in series, one after the other.
  • This configuration with two transistors 10a, 20a of the same type connected in series with one another, the drain D1 of one being connected to the source S2 of the other, is sometimes called a “half-bridge” ( or “half-bridge” in English) or "arm of bridge”.
  • This monolithic half-bridge configuration is very useful in the field of choppers and power conversion.
  • the “current-collapse” problem therefore manifests itself markedly for the second transistor 20a, called the “high side” transistor.
  • This structure comprises a 2 "substrate covered with an electrically insulating layer 30" (silica). It also comprises, on this insulating layer 30 ”: a first stack, comprising a first layer of silicon 31” and, produced on this first layer, the first transistor 10b (so-called “low side” transistor), and a second stack, comprising a second layer of silicon 32 ”and, produced on this second layer, the second transistor 20b (so-called“ high side ”transistor).
  • the first and second stacks are separated laterally and vertically from each other by a vertical barrier 33 ”and by the horizontal layer 30” of electrically insulating material.
  • Each transistor 10b, 20b therefore has, in a way, a "local substrate” in silicon electrically isolated from the other transistor (“local substrate” formed, for the first transistor 10b, by the first layer of silicon 31 ”, and for the second transistor 20b, by the second layer of silicon 32”).
  • the layer 30 "and the barrier 33" of silica it is then possible to electrically connect the source S2 of the second transistor 20b to the silicon layer on which it is formed (in this case the second layer of silicon 32 ”) to limit the effect of“ current-collapse ”for this transistor, without this short-circuits the first transistor 10b.
  • the insulating layer in question, 30 creates a kind of thermally insulating barrier which prevents the evacuation of heat by the substrate 2 '(the thermal conductivity of silica is about 100 times lower than that silicon, at room temperature).
  • the layer of (AI) GaN and the silicon film peel off when the thickness of the layer of (AI) GaN is greater than about 0.7 microns.
  • a microelectronic device comprising at least two electronic components with an active layer such as diodes or transistors, in particular a device of the GaN on Si type, to solve the problem of collapse electric current (“current-collapse”) for the two components, with a technique which overcomes one or more of the drawbacks of the solution described in the article by Xiangdong Li et al, mentioned above.
  • a microelectronic device comprising a first electronic component, at least a second electronic component, and a substrate serving as a support for said electronic components, the substrate being formed of a first semiconductor material, the first component and the second component each comprising an active layer formed at least in part of a second semiconductor material different from the first semiconductor material, the microelectronic device further comprising, for each of said components, a holding stack of electrical voltage: which is located between the substrate and the active layer of the electronic component considered, and which comprises a first layer and a second layer which extend one over the other, the first layer being located under the second layer , between the second layer and the substrate, the first layer being made from said first semiconductor material, with a doping, p or n, of the same type as for the substrate, while the second layer is produced from said first semiconductor material, with an n or p doping of the type opposite to the doping of the substrate, the assembly comprising the first component and its electrical voltage-maintaining stack, and the assembly comprising the second
  • this barrier separates the assembly comprising the first component and its electrical voltage maintaining stack, from the assembly comprising the second component and its electrical voltage maintaining stack, it extends at least to the substrate , or even possibly even in this substrate.
  • Each electrical voltage maintaining stack forms a P-N junction and therefore plays the role of a diode, connected between the substrate and the rear face of the electronic component in question (transistor, for example).
  • This diode makes it possible to electrically isolate the rear face of the electronic component which it equips with the substrate, a bit like the silica layer of Xiangdong Li et al, but without the drawbacks of cost, thermal resistance and detachment posed by this layer of silica.
  • the two diodes which thus equip the two electronic components of the device are connected in the same direction with respect to the substrate, the direction passing from each diode corresponding for example to the direction going from the substrate to the electronic component (in this case, the first layer, p-doped, constitutes the anode of the diode, the substrate is p-doped, and the electronic components are therefore, for example, n-type transistors).
  • these two diodes are electrically connected in anti-series with respect to each other, the midpoint between the two diodes corresponding to the substrate (see the example of equivalent electrical diagram of FIG. 5A) .
  • This configuration allows in particular, when the electronic components in question are diodes or transistors, in the event of alternating switching of the first and second components, to isolate the rear faces of the components from the common substrate, and thus, for each component, to maintain the rear face of the component at an electrical potential close to that of the source electrode or of the anode electrode of this component, independently of the electric potential of the common substrate, whereby the problem of “current-collapse” mentioned above is limited.
  • simulation results presented in FIG. 5B show moreover, for an exemplary embodiment, that this structure with two anti-series diodes makes it possible to effectively maintain the rear face of the component at an electrical potential close to that of the source or anode electrode of that component.
  • an AIGaN / GaN heterojunction transistor comprises, between the GaN layer and a buffer layer (relatively insulating from an electrical point of view), a GaN PN junction.
  • this P-N junction serves to create, locally, an electric field which opposes the migration of electrons towards the insulating buffer layer.
  • the PN junction plays a different role, which is to make it possible to maintain or impose a given electric potential for the rear face of the transistor (or of the diode), independently of the electric potential of the substrate.
  • the PN junction is made here in the same semiconductor material as the substrate, for example in silicon (Si), instead of being made in one of the G AIGaN / GaN heterojunction materials. transistor. And the PN junction is made here under all the layers of the electronic component, transition layers and any buffer layer included, instead of being integrated into these layers, between the heterojunction and an insulating layer (as is the case in document FR 3047607).
  • each component is associated with an electrical voltage maintenance stack
  • this structure allows easy integration, on the same substrate, of several electronic components, for example grouped together in pairs .
  • this structure can be obtained by making the same planar silicon PN junction (formed from the first and second layers), over a whole part of a silicon substrate, then by making the various electronic components on this same PN junction, finally cut by making one or more trenches.
  • the making of this structure is therefore convenient, and in fact quite close to the manufacture of a conventional structure produced directly on a silicon substrate.
  • the microelectronic device can have one or more additional characteristics among the following, considered individually or according to all the technically possible combinations: for each electrical voltage maintenance stack, the volume concentration of doping element in the second layer varies gradually as a function of the distance which separates the first layer from the point considered in the second layer, said concentration increasing with said distance; said concentration increases with said distance with a rate of change between 10 2 and 10 5 per micron; for each electrical voltage maintaining stack, the volume concentration of doping elements in the first layer is less than the volume concentration of doping elements in the substrate, for example less than one hundredth or even one thousandth of the volume concentration of doping elements in the substrate; the active layer of each of said components comprises a heterojunction; this heterojunction comprises: a third layer, formed at least in part from said second semiconductor material, and on the third layer, a fourth layer formed at least in part from a third semiconductor material, the second and third semiconductor materials having different forbidden band widths; the first semiconductor material is based on silicon; the second semiconductor material
  • Another aspect of the invention relates to a method of manufacturing a microelectronic device produced on a substrate formed of a first semiconductor material, the method comprising the following steps: production of a layer, which extends over the substrate and which is formed from said first semiconductor material, with a doping, p or n, of the same type as for the substrate, then production of an additional layer, which extends over said layer and which is formed of said first semiconductor material, with a doping, n or p, of the type opposite to the doping of the substrate, then production of a first electronic component and at least one second electronic component, which each extend over said additional layer, the first component and the second component each comprising an active layer formed at least in part of a second semiconductor material different from the first semiconductor material, realization of a trench, which laterally separates the first mier component of the second component, said trench extending vertically through said layer and said additional layer to delimit: a first electrical voltage maintaining stack, located between the first component and the substrate, and a second electric voltage maintaining stack, located between the
  • the method in question could further comprise the following steps of making a connecting trench, which extends vertically from the first component to the substrate by passing through said layer and said additional layer, deposition of an insulating material covering the side walls of said connecting trench, or filling the connecting trench with an insulating material, then making a metallic connection which extends through the connecting trench and which electrically connects the substrate to the first electrode of the first component.
  • FIG. 1 schematically represents a bridge arm of the state of the art, comprising two HEMT type transistors produced on a silicon substrate, in section and seen from the side.
  • FIG. 2 schematically represents another bridge arm of the state of the art, comprising two HEMT type transistors produced on a silicon-on-insulator (SOI) type support, in section and seen from the side.
  • FIG. 3 schematically represents a bridge arm embodying the teachings of the invention, produced on a silicon substrate and comprising a first and a second transistor, in section and seen from the side.
  • FIG. 4 Figure 4 shows the amplitude of the electric field at different points of a voltage sustaining stack of the bridge arm of Figure 3.
  • FIG. 5A Figure 5A is a schematic of an equivalent electrical circuit, showing a power supply system equipped with the bridge arm of Figure 3.
  • FIG. 5B shows the evolution over time of different electrical voltages, in the circuit of FIG. 5A, when the first and second transistors of the bridge arm are switched alternately with respect to one another to cut out a continuous supply voltage.
  • FIG. 6 Figure 6 shows the evolution over time of different electrical voltages, in a variant of the circuit of Figure 5A based on a different version of bridge arm.
  • Figure 7 shows the development over time of different electrical voltages, in another variant of the circuit of Figure 5A, based on a different version of bridge arm.
  • FIG. 8 shows the evolution over time of different electrical voltages, in a variant of the circuit of FIG. 5A based on a conventional bridge arm, with an uninsulated substrate.
  • FIG. 9 schematically represents a sequence of steps of a manufacturing process making it possible to produce the bridge arm of FIG. 3.
  • FIG. 10 diagrammatically represents the bridge arm of FIG. 3, at an intermediate stage of its manufacture, before making metal connections passing through this device, and before making an isolation trench laterally separating the first transistor from the device.
  • second transistor in section and seen from the side.
  • FIG. 11 schematically represents the bridge arm of FIG. 3 during manufacture, at another stage of its manufacture, in section and seen from the side.
  • Figure 12 shows schematically the bridge arm of Figure 3, at a later stage of its manufacture, after the completion of the isolation trench in question, in section and seen from the side.
  • Figure 13 shows schematically the bridge arm of Figure 3, at another stage of its manufacture, after making a metallic connection connecting a source electrode of the first transistor to the substrate, in section and seen from the side.
  • FIG. 14 schematically represents a complete switching bridge arm, comprising in particular the bridge arm of FIG. 3.
  • Figure 15 is a diagram of an equivalent electrical circuit, partially showing the complete switching bridge arm of Figure 14.
  • Figure 3 schematically shows a microelectronic device 1 comprising a first electronic component 10 and a second electronic component 20, as well as a substrate 2 serving as a support for these components.
  • the substrate 2 is formed from a first semiconductor material, and the first and second components 10 and 20 each comprise an active layer 14, 24 formed at least in part from a second semiconductor material different from the first semiconductor material.
  • the rear faces 17 and 27 of these components are electrically isolated from the substrate by layers 101 and 102, or, respectively, 201 and 202, which form PN junctions.
  • the first semiconductor material which forms the substrate 2 is based on silicon Si. It is more precisely p-type doped silicon.
  • the second semiconductor material which forms at least part of the active layers 14 and 24 of components 10 and 20, is based on gallium nitride GaN. Device 1 is therefore produced using a GaN-on-silicon type technique.
  • the components 10 and 20, which are for example diodes or transistors, are here heterojunction components.
  • the active layer 14, 24 of each of these two components 10, 20 thus comprises a heterojunction which comprises: a layer, called third layer 11, 21 below, formed of the second semiconductor material in question (here GaN), and on the third layer 11, 21, another layer, called fourth layer 12, 22 below, formed of a third semiconductor material having a forbidden band width different from the forbidden band width of the second semiconductor material.
  • a two-dimensional electron gas 13, 23 is thus obtained, confined between the third layer 11, 21 and the fourth layer 12, 22. Thanks to the high density of charge carriers (electrons) and the large mobility of these carriers in the two-dimensional electron gas 13, 23, the components 10 and 20 are able to withstand high intensities of electric current, in the on state.
  • the second semiconductor material is unintentionally doped gallium nitride GaN.
  • the third material is based on AIGaN aluminum gallium nitride.
  • the third material is even formed entirely from AIGaN aluminum gallium nitride.
  • the third semiconductor material could be a semiconductor material different from the AIGaN, and suitable for obtaining a two-dimensional electron gas confined between the third layer 11, 21 and the fourth layer 12, 22. It could for example be AIN. Furthermore, the third layer 11, 21 and the fourth layer 12, 22 here extend against each other, and the two-dimensional electron gas 13, 23 is confined directly to the interface between these two layers. As a variant, a thin intermediate layer (for example made of aluminum nitride AIN) could however be interposed between the third and the fourth layer.
  • the first and second components 10 and 20 each comprise a first electrode S1, S2 and a second electrode D1, D2 connected to each other, from an electrical point of view, by the active layer 14, 24 of the component considered.
  • the first electrode S1, S2, and a second electrode D1, D2 are, for example, made on an upper face of the active layer 14, 24. They can, however, be partially embedded in the active layer 14, 24.
  • the active layer 14, 24 extends laterally from the first electrode S1, S2 to the second electrode D1, D2, or at least from the first electrode S1, S2 to a gate G1, G2, or optionally from the second electrode D1, D2 to the gate G1, G2.
  • the active layer 14, 24, in which a conduction channel can be formed channel such as the two-dimensional electron gas 13, 23 mentioned above), thus achieves an electrical connection, possibly controllable (via a third electrode, gate), between the first electrode S1, S2 and the second electrode D1, D2 of the component considered.
  • the first and second components 10, 20 are transistors (of type n), and the first electrode S1, S2 is a source electrode while the second electrode D1, D2 is a drain electrode.
  • Each of these components 10, 20 also comprises a gate electrode G1, G2, making it possible to control the transistor in an on state, or in an off state.
  • the gate electrode is for example separated from the active layer 14, 24 by a layer of insulating oxide, by a layer of gallium nitride GaN doped with p type or else by an etching carried out in the fourth layer 12, 22 (the grid then being produced in a recess made in the fourth layer 12, 22).
  • a passivation layer 30 covers the active layers 14 and 24. This passivation layer 30 also covers at least part of the electrodes mentioned above.
  • the passivation layer 30 can for example be produced in silicon nitride (ShISU) or, as here, in silica (that is to say in silicon dioxide S1O2), or preferably in the form of a stack of silicon nitride and silica.
  • the first and second components could be components other than transistors, for example diodes.
  • the first electrode would then be an anode electrode, while the second electrode would be a cathode electrode of the diode in question.
  • a diode can for example be made from a structure similar to that of the transistors presented above, by connecting the gate electrode to the source electrode by a metal conductor.
  • the first and second components 10, 20 are power components capable of withstanding high electrical voltages, greater than 100 volts, or even greater than 500 volts.
  • the assembly comprising the third layer 11, 21 of Gallium GaN nitride and the buffer layer 15, 25 has a relatively large thickness, typically between 2 microns and 6 microns.
  • a thickness of 5 microns +/- 1 microns can be provided, for the assembly comprising the third layer 11, 21 of GaN. and the buffer layer 15, 25.
  • first and second components 10, 20, through which a significant electrical power can pass (the intensity of the current which passes through them can reach 30 amps), each occupy, parallel to the substrate 2, a surface of which the The area is relatively large, for example greater than or equal to 1 square millimeter.
  • the surface in question is for example the surface which extends under and between the first S1, S2 and second electrodes D1, D2, or which is delimited laterally by isolation trenches such as trench 3 visible in Figure 3.
  • Each of the first and second components 10, 20 can also include a buffer layer 15, 25 which extends under its active layer 14, 24 (therefore between the active layer 14, 24 and the substrate), for example just below the active layer, against it.
  • the semi-insulating buffer layer 15, 25 is for example formed from GaN doped with carbon. Such a buffer layer, several microns thick, makes it possible to limit the lateral and vertical leakage currents in the component and to better confine the two-dimensional electron gas of the heterojunction.
  • Each of the first and second components 10, 20 also comprises a stack of transition layers 16, 26. This stack of transition layers is located under the active layer 14, 24. Here, it is located more precisely under the buffer layer 15, 25.
  • the stack of transition layers makes it possible to adapt the crystal lattice parameter and to manage the mechanical stresses between: on the one hand, the substrate 2, or layers produced directly on the substrate, based on silicon Si , and on the other hand, the layers of the electronic components, for example the third GaN layer, or, as here, the buffer layer 15, 25.
  • the stack of transition layers can comprise a nucleation sublayer (for example an AIN layer 100 nm thick), and, on top, several adaptation sublayers stacked on the layer. nucleation sublayer.
  • the adaptation sub-layers include, for example, AIGaN, the aluminum content of which varies from one layer to another.
  • each of the first and second components 10, 20 here comprises the active layer 14, 24, the aforementioned electrodes S1, D1, G1, or S2, D2, G2, and the additional layers formed by the buffer layer 15, 25 and the transition stack 16, 26.
  • the lower face of the transition stack 16, 26 (face located on the side of the substrate 2) forms the rear face 17, 27 of the component.
  • the microelectronic device 1 also comprises, for each of said components 10, 20, a stack 100, 200 for maintaining an electrical voltage: which is located between the substrate 2 and the active layer 14, 24 of the component 10, 20 electronics considered, and which comprises a first layer 101, 201 and a second layer 102, 202 which extend one on top of the other, the first layer 101, 201 being located under the second layer, between the second layer 102, 202 and substrate 2.
  • the first layer 101, 201 is made from the same semiconductor material as the substrate 2, in this case silicon, and with a doping of the same type as for the substrate 2, so here a p-type doping.
  • the second layer 102, 202 it is made from the same semiconductor material as the substrate (therefore here silicon), but with a doping opposite to that of the substrate 2 (therefore here an n-type doping) .
  • This electrical voltage-maintaining stack 100, 200 therefore forms a P-N junction and therefore plays the role of a diode, connected between the substrate 2 and the rear face 17, 27 of the electronic component 10, 20 considered.
  • the value of this arrangement will be presented below, after describing the entire device.
  • the second layer 102, 202 extends directly against the first layer 101, 201.
  • the first layer 101, 201 is not only made from p-type doped silicon, but it is even entirely formed of p-type doped silicon.
  • the second layer 102, 202 is entirely formed of n-type doped silicon, here.
  • a barrier 4 of electrically insulating material for example silica S1O2, laterally separates: the assembly comprising the first component 10 and its stack 100 for maintaining electrical voltage from the assembly comprising the second component 20 and its stack 200 for maintaining electrical voltage.
  • Each of these two sets can moreover be delimited laterally, over the whole of its periphery, by such insulating barriers.
  • the barrier 4 in question is obtained: by making a trench 3 which extends vertically, that is to say perpendicular to the substrate 2, from an upper face of the electronic components to the substrate 2, then by filling this trench 3 with the insulating material 5 in question.
  • the first and second components 10, 20 are electrically connected to each other by a metal conductor 6 which connects: the second electrode D1 of the first component 10 (therefore its drain electrode, here), with the first electrode S2 of the second component 20 (source electrode of the second transistor).
  • the assembly comprising the first and second components 10 and 20 thus forms a switching "bridge arm".
  • This bridge arm makes it possible for example to obtain, at the level of the midpoint between the two transistors 10 and 20, that is to say at the level of the metal conductor 6, a cut-off electrical voltage of the PWM type (c (ie "Puise Width Modulation", or duty cycle modulation).
  • a voltage source is connected, which delivers an electric DC supply voltage, between the drain electrode D2 of the second transistor 20 (generally called the “high side” transistor) on the one hand, and the source electrode S1 of the first transistor 10 (generally called “low side” transistor in English) on the other hand.
  • the first and second transistors 10 and 20 are then driven to switch them to their on state, or off, alternately.
  • each stack 100, 200 for maintaining the electrical voltage plays the role of a diode, connected between the substrate 2 and the rear face 17, 27 of the electronic component 10, 20 considered.
  • This diode makes it possible to electrically isolate the rear face 17, 27 of the component 10, 20 which it equips with the substrate 2. It does not have the drawbacks of costs, thermal resistance and detachment that presents the insulating layer of silica described in the article by Xiangdong Li et al mentioned above.
  • the direction of the diode is directed from the substrate 2 to the electronic component 10, 20 that it equips.
  • These two diodes are therefore electrically connected in anti-series (head-to-tail) with respect to each other, the midpoint A between the two diodes corresponding to substrate 2 (see the example of equivalent electrical diagram in figure 5A).
  • This configuration allows in particular, during an alternating switching of the first and second transistors 10, 20 of the device 1, to isolate the rear faces 17, 27 of these transistors from the common substrate 2, and thus, for each transistor, independently of the other, to maintain its rear face 17, 27 at an electric potential close to that of its source electrode S1, S2 (or that of its anode electrode, in the case of a diode).
  • maintaining the rear face 17, 27 of each transistor at an electrical potential close to that of its source electrode makes it possible to effectively limit the problem of trapping and of “current-collapse. ”, In such a GaN on Si device, in particular for heretojunction components such as those described above.
  • the first layer 101, 201 here has a thickness e1 of between 20 and 100 microns.
  • e1 thickness of between 20 and 100 microns.
  • the device 1 is intended to cut a nominal DC electrical voltage between 500 and 800 volts
  • a thickness of between 50 and 80 microns is well suited for the first layer 101, 201.
  • the first layer 101, 201 is relatively lightly doped. It is in particular less doped than the substrate itself.
  • the volume concentration of p-type doping elements for example boron, is typically between 10 13 elements per cubic centimeter (for example 10 14 boron atoms per cubic centimeter) and 10 15 elements per cubic centimeter.
  • the moderate thickness of the first layer 101, 201 here less than 100 microns, makes it possible to limit the additional electrical resistance introduced by this layer, which is fairly lightly doped.
  • this thickness nevertheless remains quite large, greater than at least 20 microns, contributes to limiting the amplitude of the electric field in the P-N junction formed by the stack 100, 200 in question.
  • the amplitude of the electric field may locally have a high value, at the junction between the first layer 101, 201 and the second. layer 102, 202, from the side of the insulating barrier. Otherwise formulated, there may be a concentration of the equipotential lines near the border F between the first layer 101, 201, the second layer 102, 202, and the insulating barrier 4 (triple border). This effect is visible in FIG. 4, which shows the amplitude of the electric field, obtained by digital simulation, for an example reproducing what could occur between adjacent electrodes D1 or D2 of two bridge arms such as 1 when their point medium are at potentials 0 and VP respectively or vice versa.
  • its thickness e2 is for example between 1 and 10 microns, preferably between 1 and 5 microns. This thickness, greater than 1 micron, is greater than the typical thickness over which aluminum from epitaxial ANI is likely to diffuse in silicon.
  • the second layer 102, 202 is an n + type layer, with n type doping which is therefore quite high.
  • the average volume concentration of n-type doping elements for example phosphorus, can thus be between 10 16 elements per cubic centimeter and 10 20 elements per cubic centimeter, by way of example.
  • the volume concentration of doping elements, of type n varies gradually as a function of the distance d which separates the first layer 101, 201, on the one hand, and the point P considered in the second layer 102, 202 on the other hand.
  • this concentration increases with the distance d (otherwise stated, in the second layer 102, 202, this concentration decreases as one approaches the first layer 101, 201).
  • This gradual variation also helps to limit the amplitude of the electric field in the P-N junction formed by the junction of the first and second layers.
  • this gradual variation in the dopant concentration can be continuous (i.e.: completely progressive) or take place in discrete steps.
  • the second layer comprises several sublayers (for example at least 3, or even at least 4), each homogeneous, with a dopant concentration which varies, in stages, from one sublayer to another. .
  • the dopant concentration (here of type n), or at least an average local dopant concentration, preferably varies with a variation rate of between 10 2 and 10 5 per micron (said average being for example a local average over a distance - or in other words a thickness - ranging for example between 1/4 and 1/20 of the total thickness of the layer 102, 202).
  • the relative variation in this concentration, per unit length is between 10 2 and 10 5 per micron (average rate of change, over the entire layer 102, 202).
  • the dopant concentration or at least the average local dopant concentration, varies with a rate of variation which remains between these two limits over the entire layer 102, 202 (that is to say over its entire thickness).
  • the dopant concentration (here of type n) in the layer 102, 202 can, as here, be greater than 10 14 per cm 3 , for example between 10 14 and 10 17 per cm 3 .
  • the substrate 2 has a thickness of for example between 0.3 millimeter and 1 millimeter, and in any case greater than 0.1 millimeter (if only for reasons of strength). As will be illustrated by the results of digital simulations carried out for equivalent electrical circuits, it is desirable to reduce the electrical resistance of the substrate as much as possible, in order to effectively maintain the rear face 17, 27 of transistors 10, 20 at a potential close to that of their source electrodes S1, S2, including during switching of these transistors.
  • a resistance value of 10 Ohms or less proves to be well suited, for the part of the substrate 2 located in the extension of the first device 10, or of the second device 20 (in line with this component; it s 'is the resistance of this part of the substrate 2, in a conduction direction perpendicular to the substrate).
  • an electrical conductivity of the substrate greater than 1 Siemens per centimeter, at room temperature (i.e. 20 degrees Celsius), is therefore well suited. This can be obtained here by doping the silicon substrate with a concentration of p-type doping elements greater than 2.10 16 elements per cubic centimeter.
  • FIG. 4 shows the amplitude E of the electric field obtained by digital simulation, in the voltage-maintaining stack 100 of the first transistor 10, in a case where: the thickness e1 of the first layer 101, 201 is equal to 50 microns, with a doping of 10 14 doping elements (of p-type) per cubic centimeter, the thickness e2 of the second layer 102, 202 is equal to 2 microns, this layer being formed by a stack of 8 sublayers, each 0.25 microns thick, with a concentration of doping elements (type n) which varies from 10 15 elements per cubic centimeter for the lowest sublayer, to 5x10 19 elements per cubic centimeter for the sublayer top of the second sublayer 102, 202, the concentration of doping elements (p-type) is 10 18 doping elements per cubic centimeter in
  • this simulation corresponds to a case reproducing what could occur between adjacent electrodes D1 or D2 of two bridge arms such as the bridge arm 1 when their midpoint are at potentials 0 and VP respectively or vice versa.
  • a direct voltage of 650 volts is applied between the drain electrode D2 and the source electrode S1.
  • the substrate As for the substrate, it is subjected to the same electrical potential as for the source electrode S1.
  • the stack 100 is seen in section, and from the side. The distances are indicated there in microns, and the electric field values are indicated there in Megavolts per centimeter.
  • the maximum electric field value in the stack 100 is obtained in the vicinity of the border F between the first n + doped layer 101, the second p- doped layer 102, and the insulating barrier 4, and is equal to approximately 0.27 Megavolts per centimeter.
  • the stack 100 is well suited to the "high voltage" switching device 1 that it equips, since the maximum value reached by the electric field in this stack (from 0.27 Megavolts per centimeter), remains below the breakdown electric field in silicon (which is approximately 0.3 Megavolts per centimeter).
  • a higher electric field value of about 0.3 Megavolts per centimeter is achieved in the silica barrier, but silica has a higher breakdown electric field.
  • the device 1 also comprises, for each of the two components 10 and 20, a metal conductor 18, 28 which connects ( Figures 3 and 13): the first electrode S1, S2 of this component 10, 20, to the second layer 102, 202 of the voltage-maintaining stack 100, 200 associated with this component 10, 20.
  • This electrical connection is for example obtained by making a trench with insulated sides, which extends vertically to the second layer 102, 202, then by making the metallic conductor 18, 28 in question, which extends from the electrode S1, S2 up to the second layer 102, 202, through this trench (FIG. 11-12).
  • This electrical connection makes it possible to maintain the electrical potential of the rear face 17, 27 of each of these components 10, 20 at a value close to that of the potential of the first electrode S1, S2 of this component. Thanks to the electrical voltage-maintaining stack, which provides electrical insulation between this face rear 17, 27 and the substrate 2, this connection can be made without risking short-circuiting between them the first electrodes S1 and S2 of the two components 10 and 20.
  • this electrical connection can be obtained by making a connecting trench 7, with electrically insulated sides, which extends vertically to the substrate 2 ( Figure 12), then by making the metal conductor 9 in question, which extends from the electrode S1 to the substrate 1 through this connecting trench 7 (FIG. 13).
  • this connection could however be made externally, by a metal conductor connecting the electrode S1 to a rear face of the substrate 2, without passing through the device 1 (outside the chip, and inside the chip. "Packaging").
  • This electrical connection between the substrate 2 and the first electrode S1 of the first component 10 also contributes to maintaining the electrical potential of the rear face 17, 27 of each of the two components 10 and 20 at a value close to that of the potential. of the first electrode S1, S2 of the component considered.
  • FIG. 5A is a diagram of an equivalent electrical circuit which models a power supply system comprising: the switching bridge arm, 1, of FIG. 3, a DC voltage source 31, which delivers an electrical voltage power supply Up, intended to be cut by the bridge arm 1 (for example to supply an electric motor), and square wave voltage sources 32 and 33, to drive the gate voltages of transistors 10 and 20 of the control arm. bridge.
  • This equivalent electrical circuit serves as a basis for performing digital simulations of the operation of the device 1, under conditions of use.
  • the bridge arm 1 is represented by: two transistors of the HEMT type, with heterojunction in AIGaN / GaN, which represent the first and second transistors 10 and 20 of FIG. 3 (the drain electrode D1 of the first transistor 10 being connected by an electrical conductor to the source electrode S2 of the second transistor 20), two diodes D100 and D200, which respectively represent the voltage holding stack 100 of the first transistor, and that, 200, of the second transistor, and a resistor Rs, which represents the electrical resistance of the substrate 2 .
  • the two diodes D100 and D200 are each connected between: on the one hand, a common point A, which represents the upper face of the substrate 2, and on the other hand, the rear face 17, 27 of the transistor 10, 20 considered.
  • the passing direction of the diode is directed from point A (i.e.: of the substrate) to the rear face 17, 27 of the transistor.
  • the common point A is also connected to the source electrode S1 of the first transistor 10, via the resistor Rs (to account for the inherent resistance Rs of the substrate, and the metal connection 9 between substrate 2 and electrode S1).
  • the rear face 27 of the second transistor 20 is connected by an electrical connector to the source electrode S2 of this transistor (to account for the presence of the metal conductor 28, in the device 1).
  • the rear face 17 of the first transistor 10 is connected by an electrical connector to the source electrode S1 of the first transistor (to account for the presence of the metallic conductor 18, in the device 1).
  • the characteristics of these diodes are chosen so as to be representative of the PN junction actually produced between the first 101, 201 and second layers 102, 202.
  • the characteristics of the transistors are chosen to be as close as possible to the characteristics expected in practice for the transistors 10 and 20 of the structure of FIG. 3.
  • the DC voltage source 31 which delivers the supply voltage Up of the device 1, is connected between an electrical ground M on the one hand, and the drain electrode D2 of the second transistor 20 on the other hand.
  • the negative output terminal of this voltage source is connected to the electric ground M.
  • the value of the electrical voltage Up is equal to either 500 volts or 250 volts, depending on the case.
  • the square wave voltage source 32 is connected between the source S1 and the gate G1 of the first transistor 10.
  • the square wave voltage source 33 is connected between the source S2 and the gate G2 of the second transistor 20.
  • each of these sources delivers a square wave voltage having a frequency of 25 kilohertz, a duty cycle of 1/2, and high and low voltage levels suitable for controlling the transistor 10, 20 considered in its blocked state, or, respectively, in its on state.
  • the square wave electrical voltages delivered respectively by the voltage source 32 and by the voltage source 33 are quadrature with respect to each other, so that the two transistors 10 and 20 are driven in their on state alternately, one in relation to the other (one is passing and the other blocked, then vice versa, and so on).
  • FIG. 5B shows, in the form of an oscillogram, the evolution over time t of different electrical voltages, in the circuit of FIG. 5A.
  • time is expressed in microseconds and voltages are expressed in volts.
  • the supply voltage Up is equal to 500 volts while the resistance of the substrate Rs is equal to 100 Ohms.
  • the first transistor 10 is blocked while the second transistor 20 is on.
  • the voltage U2 is therefore equal or almost equal to 0 volts while the voltage U1 is equal or almost equal to 500 volts (see FIG. 5B).
  • the first transistor 10 is on while the second transistor 20 is off.
  • the voltage U2 is therefore equal to or almost equal to 500 volts while the voltage U1 is equal or almost to 0 volts (see FIG. 5B).
  • the potentials U17 and U27 are both equal or almost equal to 0 volts (see FIG. 5B). Also during this second phase, and for each of the two transistors 10 and 20, the potential Ui 7, U27 of the rear face of the transistor is thus close, and even equal to the electric potential Vsi, or Vs2 of the source electrode S1, S2 of the considered transistor.
  • FIG. 6 shows an oscillogram comparable to that of FIG. 5B, but having made the following modification to the circuit of FIG. 5A: the rear face 17 of the first transistor is no longer connected directly, via a metal conductor, to its source electrode.
  • Figure 6 corresponds to the case of a device, such as that of Figure 3, but in which the metal connector 18 has been omitted.
  • the amplitude of the parasitic voltage peak in question depends directly on the value of the resistance Rs, which represents the resistance of the substrate 2. This amplitude is all the smaller as the resistance Rs is small, and, for a resistance Rs of 10 Ohms instead of 100 Ohms, this peak reaches a value of 8 volts only. A parasitic voltage peak having this amplitude is considered negligible for this application (in particular in view of the supply voltage Up, here of 500 volts), which explains the choice, indicated above during the description of the device 1. - even, to reduce the resistance of the substrate below 10 Ohms (thanks to a sufficiently high doping).
  • FIG. 7 shows an oscillogram comparable to that of FIG.
  • Figure 7 corresponds to the case of a device, such as that of Figure 3, but in which the metal connectors 18, 28 and 9 have been omitted.
  • stacks 100 and 200 for maintaining the electrical voltage make it possible to effectively maintain the potentials of the rear faces of the transistors 10, 20 at values close to the potentials of the source electrodes S1 and S2, even in the absence of the metal conductors 18, 28, and even in the absence of the metal conductor 9 which connects the substrate 2 to the source electrode S1 of the first transistor 10.
  • the parasitic voltage peak which occurs when switching transistors, has a greater amplitude and duration than in the case where the metal connectors 28 and 9 are present, which clearly shows the interest of these connectors.
  • this parasitic voltage peak it can be noted that its duration is directly linked to the junction capacity of the voltage-maintaining stacks 100 and 200 (the simulations in question confirm that the duration of this peak is all the greater the greater this junction capacity is).
  • Figure 8 shows an oscillogram comparable to that of Figure 5B, but having made the following modifications to the circuit of Figure 5A: the diodes D100 and D200 have been removed, the rear faces 17 and 27 of the two transistors 10 and 20 are no longer connected to their source electrodes S1 and S2 (in fact, as diodes D100 and D200 have been removed, maintaining these connections would amount to short-circuiting sources S1 and S2, via the common substrate 2), and the substrate 2 remains floating, that is to say that it is no longer connected to the source electrode S1 of the first transistor 10.
  • FIG. 8 therefore corresponds to the case of a conventional switching bridge arm, in which the voltage-maintaining stacks 100 and 200 (represented by the diodes D100 and D200) would be omitted.
  • the microelectronic device with a substrate isolated by PN junction, is provided with two heterojunction transistors of the HEMT type.
  • the microelectronic device with a silicon substrate isolated by a PN junction, could be equipped with GaN-based transistors of another type than HEMT transistors, for example transistors of the PN junction type.
  • LD-MOS laterally-diffused metal-oxide semiconductor
  • This complete bridge arm 1000 comprises: a first device 1, such as that of FIG. 3, and a second device T, identical or at least similar to the first device 1, but in which the first and second components 10 'and 20' are diodes, instead of being transistors.
  • the second device T also comprises, for each component 10 ’, 20’, a voltage-maintaining stack 100 ’, 200’ such as those, 100 and 200, described above.
  • the cathode C1 of the first diode 10 ' is connected by a metal conductor to the anode A2 of the second diode 20'.
  • the cathode C2 of the second diode 20 ' is connected by a metal conductor to the drain D2 of the second transistor 20.
  • the anode A1 of the first diode 10' is connected by a metal conductor to the source S1 of the first transistor 10.
  • the cathode C1 of the first diode 10 ' is also connected, by a metal conductor, to the drain D1 of the first transistor 10.
  • the two diodes 10' and 20 ' are therefore connected respectively to the two transistors 10 and 20 of the bridge arm 1, in parallel to these, and so as to be able to serve as free-wheeling diodes for these transistors (see figure 15, which represents partially the complete bridge arm 1000, in the form of an equivalent electrical circuit).
  • the 10 "and 20" diodes are heterojunction diodes, based on GaN.
  • the whole of the bridge arm 1000 is produced on the same substrate 2 and its voltage-maintaining stacks 100, 200, 100 'and 200' are cut from the same pair of layers which forms an extended planar PN junction, initially of one piece (before cutting).
  • the integration on this substrate 2 of the various components of the complete bridge arm 1000, each isolated from the substrate 2 by a P-N junction, is therefore particularly convenient and can be achieved by essentially planar technologies.
  • the overall structure of the microelectronic device presented above, with a substrate isolated by a P-N junction, can also be advantageously applied to produce, on the same substrate, a monolithic multi-phase inverter, for example a three-phase inverter.
  • a monolithic multi-phase inverter for example a three-phase inverter.
  • we will realize on this substrate three or six complete switching bridge arms such as the bridge arm 1000 presented above, these three or six bridge arms being connected in parallel with each other.
  • the voltage-maintaining stacks associated with the different components can advantageously be cut from the same pair of silicon layers, respectively p and n doped, initially in one piece.
  • this method comprises the following steps:
  • step S3 production of the first and second components 10 and 20 described above, which each extend over the additional layer 502 (step S3 does not however include the production of the metal connections 18, 28, 6, 9, nor of the trenches bonding or isolation 3 and 7).
  • Figure 10 shows schematically the device 1 during manufacture, just after step S3, seen in section and from the side.
  • Each of these connections is obtained here: by making a trench with electrically insulated sides, which extends vertically to the additional layer 502, then by making a metal conductor 18, 28 which extends from the electrode S1, S2 in question up to this layer 502, through the trench in question.
  • Figure 11 shows schematically the device 1 during manufacture, just after step S4, seen in section and from the side.
  • the method then comprises the following steps:
  • Steps S50 and S51 can be performed during a single deep etching operation, together, of device 1.
  • This etching can for example be a deep reactive ionic etching of the RIE type (from the English "Reactive-lon Etching")
  • steps S52 and S53 for filling the trenches can also be carried out during the same operation.
  • Figure 12 shows schematically the device 1 during manufacture, just after step S53, seen in section and from the side.
  • the method then comprises a step S60 of opening a passage, which passes through the insulating material 8 right through. This passage thus passes through the entire connecting trench 7, and opens into the substrate 2, or at the interface between the substrate and the layer 101.
  • the method then comprises a step S61 of making a metal connection 9, which extends through the connecting trench 7 and which electrically connects the substrate 2 to the first electrode S1 of the first component 10.
  • a metal can be deposited in the passage mentioned above, for example by electrochemical deposition ECD (from the English “electrochemical deposition”).
  • Figure 13 shows schematically the device 1 at the end of these manufacturing steps.

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Abstract

L'invention concerne un dispositif (1) micro-électronique comprenant un premier (10) et un deuxième (20)composants électroniques, et un substrat (2), formé d'un premier matériau semi-conducteur, servant de support auxdits composants. Les premier et deuxième composants comprennent chacun une couche active (14, 24)formée au moins en partie d'un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. Le dispositif comprend en outre, pour chacun desdits composants, un empilement (100, 200) de maintien de tension électrique, qui est situé entre le substrat et la couche active du composant électronique considéré et qui comprend deux couches formant un jonction P-N, formée à partir du même matériau semi-conducteur que le substrat et qui isole la couche active en question d'avec le substrat. Les ensembles comprenant respectivement le premier et le deuxième composant et son empilement respectif de maintien de tension électrique sont séparés l'un de l'autre par une barrière (4) en matériau électriquement isolant (5). L'invention concerne aussi un procédé de fabrication associé.

Description

TITRE : Dispositif micro-électronique à substrat isolé, et procédé de fabrication associé
DOMAINE TECHNIQUE DE L’INVENTION
[0001] La présente invention concerne un dispositif micro-électronique comprenant un substrat formé d’un premier matériau semi-conducteur, qui sert de support à un premier et un deuxième composants électroniques, tels que des transistors ou des diodes, qui comprennent chacun une couche active formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. Elle concerne en particulier un tel dispositif micro électronique, dans lequel les composants en question sont des transistors à haute mobilité d’électrons (ou HEMT, pour « High Electron Mobility Transistor » en anglais) et/ou des diodes Schottky, par exemple à base de nitrure de galium (GaN).
ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION
[0002] Une hétérojonction est formée par la jonction de deux matériaux semi- conducteurs ayant des largeurs de bande interdite différentes. Par exemple, une hétérojonction du type AIGaN/GaN comprend une couche de nitrure de galium (GaN) 1 T surmontée d’une couche de nitrure d'aluminium-gallium (AIGaN) 12’ (figure 1 ). Un gaz d’électrons bidimensionnel (ou 2DEG, pour « 2-Dimensional Electron Gaz » en anglais) se forme à l’interface 13’ entre la couche d’AIGaN et la couche de GaN. Ce gaz d’électrons bidimensionnel sert de canal de conduction au sein des composants électroniques à hétérojonction, tels que des transistors dits « HEMT » et des diodes Schottky.
[0003] Un composant électronique à hétérojonction AIGaN/GaN est généralement fabriqué sur un substrat semi-conducteur 2’, typiquement en silicium Si, qui sert de support aux différents composants réalisés. Pour cela, on fait croître successivement par épitaxie une couche de nucléation, une ou plusieurs couches de transition, éventuellement une couche tampon épaisse, et les couches de l’hétérojonction 11’, 12’ (GaN, puis AIGaN).
[0004] Ce type de composant supporte des densités de courant élevées à l’état passant, en raison de la forte densité de porteurs de charge (électrons) et de la grande mobilité de ces porteurs dans le gaz d’électrons bidimensionnel. Il souffre cependant d’un phénomène transitoire d’effondrement du courant à l’état passant (communément appelé « current collapse » en anglais). Une explication de ce phénomène est que des électrons sont piégés dans la couche tampon et/ou dans le GaN ou les couches de passivation. Ces électrons piégés appauvrissent alors le gaz d’électrons bidimensionnel de retour à l’état passant, par effet de couplage capacitif. L’appauvrissement du gaz d’électrons bidimensionnel entraîne une augmentation de la résistance dynamique à l’état passant du composant (et donc un échauffement du composant et des pertes de puissances plus importantes dans celui-ci).
[0005] Une technique pour limiter le piégeage des électrons consiste à relier électriquement le substrat 2’ et la source S1 du transistor, par un conducteur métallique 4’, comme cela est le cas pour le transistor de gauche 10’ de la figure 1.
[0006] Le potentiel électrique du substrat 2’ reste alors égal à celui de la source S1 , ou tout au moins proche de celui-ci. Dans cette configuration, lorsque le transistor 10a est bloqué, avec une différence de potentiel électrique VDI-VSI positive et élevée entre le drain D1 et la source S1 , la différence de potentiel électrique VDi-Vsubs entre le drain D1 et le substrat 2’ est elle aussi élevée et positive. Court-circuiter ainsi la source S1 et le substrat 2’ permet ainsi, lorsque le transistor est bloqué, de maintenir un champ électrique assez fort orienté du drain vers le substrat, ce qui empêche que des électrons ne migrent vers le substrat 2’ ou la couche tampon et permet ainsi de limiter le phénomène de piégeage mentionné plus haut.
[0007] Plus généralement, on considère qu’une solution efficace pour limiter l’effet de « current collapse » consiste à maintenir, pour le substrat 2’, un potentiel électrique Vsubs proche du potentiel électrique Vsi de la source du transistor considéré.
[0008] Dans le microcircuit de la figure 1 , deux transistors 10a et 20a, réalisés sur le même substrat 2’ en silicium, sont reliés électriquement en série, l’un à la suite de l’autre. Cette configuration, avec deux transistors 10a, 20a du même type connectés en série l’un avec l’autre, le drain D1 de l’un étant relié à la source S2 de l’autre, est parfois appelée « demi-pont » (ou « half-bridge » en anglais) ou « bras de pont ». Cette configuration de demi-pont monolithique est très utile dans le domaine des hacheurs et de la conversion de puissance. Dans cette configuration, on ne peut pas avoir en permanence : une différence de potentiel Vsi-Vsubs, entre la source S1 du premier transistor 10a et le substrat 2’, qui soit nulle et aussi une différence de potentiel Vs2-Vsubs, entre la source S2 du deuxième transistor 20a et le substrat 2’, qui soit nulle.
[0009] En effet, cela reviendrait à avoir en permanence Vsi = Vs2, et reviendrait donc en quelque sorte, à court-circuiter le premier transistor 10’.
[0010] Autrement formulé, dans le circuit de la figure 1 , on ne peut pas à la fois court-circuiter le substrat 2’ avec la source S1 du premier transistor 10a (au moyen du conducteur métallique 4’), et court-circuiter aussi le substrat 2’ avec la source S2 du deuxième transistor 20a. En effet, cela reviendrait à court-circuiter les deux sources S1 et S2 de ces transistors 10a, 20a, empêchant le fonctionnement du demi-pont.
[0011] Dans cette structure, le problème de « current-collapse » se manifeste donc de manière marquée pour le deuxième transistor 20a, dit transistor « high side ».
[0012] Pour résoudre le problème de piégeage et de « current collapse » dans une telle structure de demi-pont monolithique, l’article « Suppression of the Backgating Effect of Enhancement-Mode p-GaN HEMTs on 200-mm GaN-on-SOI for Monolithic Intégration », par Xiangdong Li et al., IEEE Electron Device Letters, Vol. 39, No. 7, Juillet 2018, pp 999-1002 (article appelé plus simplement « Xiangdong Li et al. » dans la suite) propose de réaliser une structure de type demi-pont sur un support de type SOI, c’est-à-dire de type « silicium sur isolant » (ou « Silicon On Insulator » en anglais), comme représenté sur la figure 2.
[0013] Cette structure comprend un substrat 2” recouvert d’une couche isolante électriquement 30” (en silice). Elle comprend aussi, sur cette couche isolante 30” : un premier empilement, comprenant une première couche de silicium 31” et, réalisé sur cette première couche, le premier transistor 10b (transistor dit « low side »), et un deuxième empilement, comprenant une deuxième couche de silicium 32” et, réalisé sur cette deuxième couche, le deuxième transistor 20b (transistor dit « high side »).
[0014] Les premier et deuxième empilements sont séparés latéralement et verticalement l’un de l’autre par une barrière 33” verticale et par la couche 30” horizontale en matériau électriquement isolant. Chaque transistor 10b, 20b dispose donc, en quelques sorte, d’un « substrat local » en silicium isolé électriquement de l’autre transistor (« substrat local » constitué, pour le premier transistor 10b, par la première couche de silicium 31 ”, et pour le deuxième transistor 20b, par la deuxième couche de silicium 32”).
[0015] Grâce à l’isolation électrique réalisée par la couche 30” et la barrière 33” en silice, on peut alors relier électriquement la source S2 du deuxième transistor 20b à la couche le silicium sur lequel il est formé (en l’occurrence la deuxième couche de silicium 32”) pour limiter l’effet de « current-collapse » pour ce transistor, sans que cela ne court-circuite le premier transistor 10b.
[0016] Cette solution, basée sur un support de type SOI, présente plusieurs inconvénients.
[0017] Tout d’abord elle est onéreuse, comme souvent pour les solutions à base de semiconducteur sur isolant.
[0018] Ensuite, la couche d’isolant en question, 30”, crée une sorte de barrière isolante thermiquement qui empêche l’évacuation de chaleur par le substrat 2’ (la conductivité thermique de la silice est environ 100 fois plus faible que celle du silicium, à température ambiante).
[0019] D’autre part, pour les empilements de GaN (ou AIGaN) et Silicium sur silice, on observe des craquelures et décollements importants des couches de GaN et Si déposées sur la silice dès que leur épaisseur atteint quelques microns, comme cela a été mis en évidence dans l’article « Réduction of cracks in GaN films grown on Si-on- insulator by latéral confined epitaxy », S. Zamir et al., Journal of Crystal Growth 243 (2002), pp 375-380 (voir en particulier les figures 1 et 2 de cet article). A titre d’exemple, pour un film de silicium d’environ 2 microns d’épaisseur sur une couche de silice de même épaisseur, la couche de (AI)GaN et le film de silicum se décollent lorsque l’épaisseur de la couche de (AI)GaN est supérieure à 0,7 micron environ.
[0020] Ces phénomènes de craquelures et décollement imposent alors une épaisseur faible aux couches de GaN ou AIGaN épitaxiées sur le silicium. Comme cette épaisseur est faible, le dispositif ne peut être utilisé que sous des tensions électriques réduites et il n’est donc pas adapté à la conversion de puissance et aux tensions électriques élevées (de plusieurs centaines de volts ou plus). [0021] Les documents US2017148905 et W02020001636 décrivent chacun un dispositif électronique de type demi-pont, à deux transistors de type HMET séparés d’un substrat commun par une jonction P-N.
RESUME DE L’INVENTION
[0022] Dans ce contexte, il est donc souhaitable, pour un dispositif micro électronique comprenant au moins deux composants électroniques à couche active tels que des diodes ou transistors, en particulier un dispositif de type GaN sur Si, de résoudre le problème d’effondrement du courant électrique (« current-collapse ») pour les deux composants, avec une technique qui permette de s’affranchir d’un ou plusieurs des inconvénients de la solution décrite dans l’article de Xiangdong Li et al, mentionnés ci-dessus.
[0023] Pour cela, on propose un dispositif micro-électronique comprenant un premier composant électronique, au moins un deuxième composant électronique, et un substrat servant de support auxdits composants électroniques, le substrat étant formé d’un premier matériau semi-conducteur, le premier composant et le deuxième composant comprenant chacun une couche active formée au moins en partie d’un deuxième matériau semi- conducteur différent du premier matériau semi-conducteur, le dispositif micro-électronique comprenant en outre, pour chacun desdits composants, un empilement de maintien de tension électrique : qui est situé entre le substrat et la couche active du composant électronique considéré, et qui comprend une première couche et une deuxième couche qui s’étendent l’une sur l’autre, la première couche étant située sous la deuxième couche, entre la deuxième couche et le substrat, la première couche étant réalisée à partir dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat tandis que la deuxième couche est réalisée à partir dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat, l’ensemble comprenant le premier composant et son empilement de maintien de tension électrique, et l’ensemble comprenant le deuxième composant et son empilement de maintien de tension électrique étant séparés l’un de l’autre latéralement par une barrière en matériau électriquement isolant.
[0024] Comme cette barrière sépare l’ensemble comprenant le premier composant et son empilement de maintien de tension électrique, de l’ensemble comprenant le deuxième composant et son empilement de maintien de tension électrique, elle s’étend au moins jusqu’au substrat, voire éventuellement jusque dans ce substrat.
[0025] Chaque empilement de maintien de tension électrique forme une jonction P-N et joue donc le rôle d’une diode, connectée entre le substrat et la face arrière du composant électronique considéré (transistor, par exemple).
[0026] Cette diode permet d’isoler électriquement la face arrière du composant électronique qu’elle équipe d’avec le substrat, un peu comme la couche de silice de Xiangdong Li et al, mais sans les inconvénients de coût, de résistance thermique et de décollement que posent cette couche de silice.
[0027] Les deux diodes qui équipent ainsi les deux composants électroniques du dispositif sont connectées dans le même sens par rapport au substrat, le sens passant de chaque diode correspondant par exemple au sens allant du substrat vers le composant électronique (dans ce cas, la première couche, dopée p, constitue l’anode de la diode, le substrat est dopé p, et les composants électroniques sont donc, par exemple, des transistors de type n). En d’autres termes, ces deux diodes sont connectées électriquement en anti-série l’une par rapport à l’autre, le point milieu entre les deux diodes correspondant au substrat (voir l’exemple de schéma électrique équivalent de la figure 5A).
[0028] Cette configuration permet notamment, lorsque les composants électroniques en question sont des diodes ou des transistors, en cas de commutation alternée des premier et deuxième composants, d’isoler les faces arrières des composants d’avec le substrat commun, et ainsi, pour chaque composant, de maintenir la face arrière du composant à un potentiel électrique proche de celui de l’électrode de source ou de l’électrode d’anode de ce composant, indépendamment du potentiel électrique du substrat commun, grâce à quoi on limite le problème de « current-collapse » mentionné plus haut.
[0029] Les résultats de simulation présentés sur la figure 5B montrent d’ailleurs, pour un exemple de réalisation, que cette structure à deux diodes en anti-série permet de maintenir efficacement la face arrière du composant à un potentiel électrique proche de celui de l’électrode de source ou d’anode de ce composant.
[0030] On notera que la solution décrite ci-dessus, à double diode, est bien différente de celle mise en oeuvre dans un transistor tel que celui décrit dans le document FR 3047607, dans laquelle un transistor à hétérojonction AIGaN/GaN comprend, entre la couche de GaN et une couche tampon (relativement isolante d’un point de vue électrique), une jonction P-N en GaN. En effet, dans ce document, cette jonction P-N sert à créer, localement, un champ électrique qui s’oppose à la migration d’électrons vers la couche tampon isolante.
[0031] Dans la présente demande de brevet, la jonction P-N joue un rôle différent, qui est de permettre de maintenir ou d’imposer un potentiel électrique donné pour la face arrière du transistor (ou de la diode), indépendamment du potentiel électrique du substrat.
[0032] En outre, la jonction P-N est réalisée ici dans le même matériau semi- conducteur que le substrat, par exemple en silicium (Si), au lieu d’être réalisée dans l’un des matériaux de G hétérojonction AIGaN/GaN du transistor. Et la jonction P-N est réalisée ici sous l’ensemble des couches du composant électronique, couches de transition et couche tampon éventuelles incluses, au lieu d’être intégrée à ces couches, entre l’hétérojonction et une couche isolante (comme c’est le cas dans le document FR 3047607).
[0033] On pourra noter par ailleurs que la structure présentée plus haut, dans laquelle chaque composant est associé à un empilement de maintien de tension électrique, permet une intégration aisée, sur un même substrat, de plusieurs composants électroniques, par exemple regroupés par couples. En effet, cette structure peut être obtenue en réalisant une même jonction P-N planaire en silicium (formée des première et deuxième couches), sur toute une partie d’un substrat en silicium, puis en réalisant les différents composants électroniques sur cette même jonction P-N, découpée finalement en réalisant une ou des tranchées. La fabrication de cette structure est donc commode, et en fait assez proche de la fabrication d’une structure classique réalisée directement sur un substrat en silicium.
[0034] Intégrer ainsi plusieurs couples de composants à hétéroj onction sur même substrat permet notamment de réaliser des bras de ponts de commutation complets monolithiques, un tel pont comportant deux transistors et deux diodes connectées en parallèle des transistors. Cela permet aussi, entre autres, de réaliser des onduleurs multi-phasés, par exemple triphasés, monolithiques, comportant plusieurs (par exemple trois) bras de ponts connectés en parallèles les uns des autres, aux bornes d’une source de tension électrique continue.
[0035] Outre les caractéristiques indiquées ci-dessus, le dispositif micro électronique selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : pour chaque empilement de maintien de tension électrique, la concentration volumique en élément dopant dans la deuxième couche varie graduellement en fonction de la distance qui sépare la première couche du point considéré dans la deuxième couche, ladite concentration augmentant avec ladite distance; ladite concentration augmente avec ladite distance avec un taux de variation compris entre 102 et 105 par micron; pour chaque empilement de maintien de tension électrique, la concentration volumique en éléments dopants dans la première couche est inférieure à la concentration volumique en éléments dopants dans le substrat, par exemple inférieure à un centième ou même un millième de la concentration volumique en éléments dopants dans le substrat ; la couche active de chacun desdits composants comprend une hétérojonction ; cette hétérojonction comporte : une troisième couche, formée au moins en partie dudit deuxième matériau semiconducteur, et sur la troisième couche, une quatrième couche formée au moins en partie d’un troisième matériau semiconducteur, les deuxième et troisième matériaux semi-conducteurs ayant des largeurs de bandes interdites différentes ; le premier matériau semiconducteur est à base de silicium ; le deuxième matériau semiconducteur est à base de nitrure de Gallium ; la troisième couche est réalisée sous la forme d’un empilement comprenant une sous couche à base d’AIN, par exemple en AIN, un super-réseau à bases de sous-couches d’AIGaN et de sous-couches de GaN (c’est-à-dire un empilement périodique de telles sous-couches, alternées, de faibles épaisseurs) et une sous-couche à base de GaN, par exemple en GaN ; les troisième et quatrième couches s’étendent l’une contre l’autre ; le troisième matériau semi-conducteur est approprié pour obtenir un gaz d’électrons bi-dimensionnel confiné entre la troisième couche et la quatrième couche ; le troisième matériau semi-conducteur est à base de nitrure d’aluminium- gallium ; le dispositif comprend en outre, pour chacun desdits composants, un empilement de couches de transition et/ou une couche tampon, intercalé entre l’empilement de maintien de tension électrique d’une part, et la couche active du composant électronique considéré d’autre part ; pour chaque empilement de maintien de tension électrique, la première couche a une épaisseur supérieure à 20 microns au moins; pour chaque empilement de maintien de tension électrique, la deuxième couche a une épaisseur comprise entre 1 et 5 microns ; la concentration en espèces dopantes dans le substrat est telle que la conductivité électrique du substrat, à température ambiante, est supérieure à 1 Siemens par centimètre ; la concentration en espèces dopantes dans le substrat et l’épaisseur du substrat sont telles que la conductance par unité de surface du substrat, à température ambiante, dans une direction de conduction perpendiculaire au substrat, est supérieure à 0,1 Siemens par millimètre carré ; ledit premier matériau étant du Silicium Si, la concentration volumique en éléments dopants de type p, dans le substrat, est supérieure à 2.1016 éléments par centimètre cube, voire supérieure à 1017 éléments par centimètre cube ; chacun des premier et deuxième composants comprend une première électrode et une deuxième électrode reliées l’une à l’autre par la couche active du composant ; la deuxième électrode du premier composant est reliée à la première électrode du deuxième composant par un conducteur métallique ; la première électrode de chacun desdits composants est reliée par un conducteur métallique à la deuxième couche de l’empilement de maintien de tension associé à ce composant ; la première électrode du premier composant est reliée au substrat par un conducteur métallique ; chacun desdits composant est un transistor, la première électrode du composant étant une électrode de source tandis que sa deuxième électrode est une électrode de drain ; chacun desdits composant est une diode, la première électrode du composant étant une électrode d’anode tandis que sa deuxième électrode est une électrode de cathode ; le dispositif comprend, en plus du couple de composants regroupant les premier et deuxième composants, un couple de composants supplémentaire qui regroupe un premier composant supplémentaire et un deuxième composant supplémentaire, ledit couple de composants et ledit couple de composants supplémentaire étant réalisés tous deux sur le même substrat et étant connectés électriquement en parallèle l’un de l’autre, les premier et deuxième composants supplémentaires étant chacun séparés dudit substrat par un empilement de maintien de tension électrique tel décrit ci-dessus ; les premier et deuxième composants sont des transistors et les premier et deuxième composants supplémentaires sont des diodes, connectées chacune en parallèle du premier composant, et, respectivement du deuxième composant, l’anode de la diode considérée étant reliée par un conducteur métallique à la source du transistor considéré tandis que la cathode de cette diode est reliée par un conducteur métallique au drain dudit transistor, ledit couple de composants et ledit couple de composants supplémentaire formant un bras de pont de commutation complet ; le dispositif comprend plusieurs bras de ponts de commutation complets tel que décrits ci-dessus, par exemple trois ou six bras de ponts complets, réalisés sur le même substrat et connectés en parallèles les uns des autres, le dispositif étant un onduleur multi-phasé, par exemple triphasé.
[0036] Un autre aspect de l’invention concerne un procédé de fabrication d’un dispositif micro-électronique réalisé sur un substrat formé d’un premier matériau semi- conducteur, le procédé comprenant les étapes suivantes : réalisation d’une couche, qui s’étend sur le substrat et qui est formée dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat, puis réalisation d’une couche supplémentaire, qui s’étend sur ladite couche et qui est formée dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat, puis réalisation d’un premier composant électronique et d’au moins un deuxième composant électronique, qui s’étendent chacun sur ladite couche supplémentaire, le premier composant et le deuxième composant comprenant chacun une couche active formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi- conducteur, réalisation d’une tranchée, qui sépare latéralement le premier composant du deuxième composant, ladite tranchée s’étendant verticalement à travers ladite couche et ladite couche supplémentaire pour délimiter : un premier empilement de maintien de tension électrique, situé entre le premier composant et le substrat, et un deuxième empilement de maintien de tension électrique, situé entre le premier composant et le substrat, chacun desdits empilements comprenant une première couche et une deuxième couche qui s’étendent l’une sur l’autre, la première couche et la deuxième couche étant délimitées par ladite tranchée, respectivement dans ladite couche et dans ladite couche supplémentaire, et remplissage de ladite tranchée par un matériau électriquement isolant.
[0037] On peut prévoir que l’étape de réalisation du premier composant et du deuxième composant comprennent, pour chaque composant, la réalisation d’une première électrode et une deuxième électrode reliées l’une à l’autre par la couche active du composant considéré, le procédé comprenant en outre l’étape suivante : pour chaque composant, réalisation d’une connexion métallique reliant électriquement la première électrode du composant considéré à la deuxième couche de l’empilement de maintien de tension associé audit composant.
[0038] Le procédé en question pourrait comprendre en outre les étapes suivantes réalisation d’une tranchée de liaison, qui s’étend verticalement depuis le premier composant jusqu’au substrat en traversant ladite couche et ladite couche supplémentaire, dépôt d’un matériau isolant recouvrant les parois latérales de ladite tranchée de liaison, ou remplissage de la tranchée de liaison par un matériau isolant, puis réalisation d’une connexion métallique qui s’étend à travers la tranchée de liaison et qui relie électriquement le substrat à la première électrode du premier composant.
[0039] L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BREVE DESCRIPTION DES FIGURES
[0040] Les figures sont présentées à titre indicatif et nullement limitatif de l’invention.
[0041] [Fig. 1] La figure 1 représente schématiquement un bras de pont de l’état de la technique, comprenant deux transistors de type HEMT réalisés sur un substrat en silicium, en coupe et vu de côté.
[0042] [Fig. 2] La figure 2 représente schématiquement un autre bras de pont de l’état de la technique, comprenant deux transistors de type HEMT réalisés sur un support de type silicium sur isolant (SOI), en coupe et vu de côté. [0043] [Fig. 3] La figure 3 représente schématiquement un bras de pont mettant en œuvre les enseignements de l’invention, réalisé sur un substrat en silicium et comprenant un premier et un deuxième transistor, en coupe et vu de côté.
[0044] [Fig. 4] La figure 4 montre l’amplitude du champ électrique en différents points d’un empilement de maintien de tension du bras de pont de la figure 3. [0045] [Fig. 5A] La figure 5A est un schéma d’un circuit électrique équivalent, représentant un système d’alimentation électrique équipé du bras de pont de la figure 3.
[0046] [Fig. 5B] La figure 5B montre l’évolution au cours du temps de différentes tensions électriques, dans le circuit de la figure 5A, lorsque les premier et deuxième transistors du bras de pont sont commutés alternativement l’un par rapport à l’autre pour découper une tension d’alimentation continue.
[0047] [Fig. 6] La figure 6 montre l’évolution au cours du temps de différentes tensions électriques, dans une variante du circuit de la figure 5A basée sur une version différente de bras de pont. [0048] [Fig. 7] La figure 7 montre l’évolution au cours du temps de différentes tensions électriques, dans une autre variante du circuit de la figure 5A, basée sur une version différente de bras de pont.
[0049] [Fig. 8] La figure 8 montre l’évolution au cours du temps de différentes tensions électriques, dans une variante du circuit de la figure 5A basée sur un bras de pont classique, à substrat non isolé. [0050] [Fig. 9] La figure 9 représente schématiquement un enchaînement d’étapes d’un procédé de fabrication permettant de réaliser le bras pont de la figure 3.
[0051] [Fig. 10] La figure 10 représente schématiquement le bras pont de la figure 3, à un stade intermédiaire de sa fabrication, avant la réalisation de connexions métalliques traversant ce dispositif, et avant la réalisation d’une tranchée d’isolement séparant latéralement le premier transistor du deuxième transistor, en coupe et vu de côté.
[0052] [Fig. 11] La figure 11 représente schématiquement le bras de pont de la figure 3 en cours de fabrication, à un autre stade de sa fabrication, en coupe et vu de côté.
[0053] [Fig. 12] La figure 12 représente schématiquement le bras de pont de la figure 3, à un stade ultérieur de sa fabrication, après la réalisation de la tranchée d’isolement en question, en coupe et vu de côté.
[0054] [Fig. 13] La figure 13 représente schématiquement le bras de pont de la figure 3, à un autre stade de sa fabrication, après la réalisation d’une connexion métallique reliant une électrode de source du premier transistor au substrat, en coupe et vu de côté.
[0055] [Fig. 14] La figure 14 représente schématiquement un bras de pont de commutation complet, comprenant notamment le bras de pont de la figure 3.
[0056] [Fig. 15] La figure 15 est un schéma d’un circuit électrique équivalent, représentant partiellement le bras de pont de commutation complet de la figure 14.
DESCRIPTION DETAILLEE
[0057] La figure 3 représente schématiquement un dispositif 1 micro-électronique comprenant un premier composant 10 électronique et un deuxième composant 20 électronique, ainsi qu’un substrat 2 servant de support à ces composants.
[0058] Le substrat 2 est formé d’un premier matériau semi-conducteur, et les premier et deuxième composants 10 et 20 comprennent chacun une couche active 14, 24 formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. [0059] De manière remarquable, les faces arrières 17 et 27 de ces composants sont isolées électriquement du substrat par des couches 101 et 102, ou, respectivement, 201 et 202, qui forment des jonctions P-N.
[0060] Ici, le premier matériau semi-conducteur, qui forme le substrat 2, est à base de silicium Si. Il s’agit plus précisément de silicium dopé de type p. Le deuxième matériau semi-conducteur, qui forme une partie au moins des couches actives 14 et 24 des composants 10 et 20, est à base de nitrure de gallium GaN. Le dispositif 1 est donc réalisé au moyen d’une technique de type GaN sur silicium.
[0061] Les composants 10 et 20, qui sont par exemple des diodes ou des transistors, sont ici des composants à hétérojonction. La couche active 14, 24 de chacun de ces deux composants 10, 20 comprend ainsi une hétérojonction qui comporte : une couche, appelée troisième couche 11 , 21 dans la suite, formée du deuxième matériau semiconducteur en question (ici GaN), et sur la troisième couche 11 , 21 , une autre couche, appelée quatrième couche 12, 22 dans la suite, formée d’un troisième matériau semiconducteur ayant une largeur de bande interdite différente de la largeur de bande interdite du deuxième matériau semi-conducteur.
[0062] On obtient ainsi un gaz d’électrons bi-dimensionnel 13, 23, confiné entre la troisième couche 11 , 21 et la quatrième couche 12, 22. Grâce à la forte densité de porteurs de charge (électrons) et de la grande mobilité de ces porteurs dans le gaz d’électrons bidimensionnel 13, 23, les composants 10 et 20 sont à même de supporter des intensités de courant électrique élevées, à l’état passant.
[0063] Dans l’exemple représenté sur la figure 3, le deuxième matériau semi- conducteur est du nitrure de gallium GaN non-intentionnellement dopé. Le troisième matériau est à base de nitrure d’aluminium-gallium AIGaN. Ici, en l’occurrence, le troisième matériau est même entièrement formé de nitrure d’aluminium-gallium AIGaN.
[0064] Dans d’autres modes de réalisation, le troisième matériau semi-conducteur pourrait être un matériau semi-conducteur différent de l’AIGaN, et approprié pour obtenir un gaz d’électrons bi-dimensionnel confiné entre la troisième couche 11 , 21 et la quatrième couche 12, 22. Il pourrait s’agir par exemple d’AIN. [0065] Par ailleurs, la troisième couche 11 , 21 et la quatrième couche 12, 22 s’étendent ici l’une contre l’autre, et le gaz d’électrons bidimensionnel 13, 23 est confiné directement à l’interface entre ces deux couches. En variante, une couche intermédiaire mince (par exemple en nitrure d’aluminium AIN) pourrait toutefois être intercalée entre la troisième et la quatrième couche.
[0066] Les premier et deuxième composants 10 et 20 comprennent chacun une première électrode S1 , S2 et une deuxième électrode D1 , D2 reliées l’une à l’autre, d’un point de vue électrique, par la couche active 14, 24 du composant considéré. La première électrode S1 , S2, et une deuxième électrode D1 , D2 sont par exemple réalisées sur une face supérieure de la couche active 14, 24. Elles peuvent toutefois s’enfoncer en partie dans la couche active 14, 24.
[0067] La couche active 14, 24 s’étend latéralement de la première électrode S1 , S2 jusqu’à la deuxième électrode D1 , D2, ou tout au moins de la première électrode S1 , S2 jusqu’à une grille G1 , G2, ou éventuellement de la deuxième électrode D1 , D2 jusqu’à la grille G1 , G2. La couche active 14, 24, dans laquelle un canal de conduction peut être formé (canal tel que le gaz d’électrons bidimensionnel 13, 23 mentionné plus haut), réalise ainsi une connexion électrique, éventuellement commandable (par l’intermédiaire d’une troisième électrode, de grille), entre la première électrode S1 , S2 et la deuxième électrode D1 , D2 du composant considéré.
[0068] Ici, les premier et deuxième composants 10, 20 sont des transistors (de type n), et la première électrode S1 , S2 est une électrode de source tandis que la deuxième électrode D1 , D2 est une électrode de drain. Chacun de ces composants 10, 20 comprend aussi une électrode de grille G1 , G2, permettant de commander le transistor dans un état passant, ou dans un état bloqué. L’électrode de grille est par exemple séparée de la couche active 14, 24 par une couche d’oxyde isolant, par une couche de nitrure de gallium GaN dopé de type p ou bien encore par une gravure réalisée dans de la quatrième couche 12, 22 (la grille étant alors réalisée dans un renfoncement pratiqué dans la quatrième couche 12, 22).
[0069] Une couche de passivation 30 recouvre les couches actives 14 et 24. Cette couche de passivation 30 recouvre aussi une partie au moins des électrodes mentionnées ci-dessus. La couche de passivation 30 peut par exemple être réalisée en nitrure de silicium (ShISU) ou, comme ici, en silice (c’est-à-dire en dioxyde de silicium S1O2), ou de préférence sous la forme d’un empilement de nitrure de silicium et silice.
[0070] Dans d’autres modes de réalisation, les premier et deuxième composants pourraient être des composants autres que des transistors, par exemple des diodes. Dans ce dernier cas, la première électrode serait alors une électrode d’anode, tandis que la deuxième électrode serait une électrode de cathode de la diode en question. Une telle diode peut par exemple être réalisée à partir d’une structure similaire à celle des transistors présentés plus haut, en reliant l’électrode de grille à l’électrode de source par un conducteur métallique.
[0071] Quoiqu’il en soit, ici, les premier et deuxième composants 10, 20 sont des composants de puissance capables de supporter des tensions électriques élevées, supérieures à 100 volts, voire supérieures à 500 volts. Pour pouvoir supporter ces tensions électriques, l’ensemble comprenant la troisième couche 11 , 21 en nitrure de Gallium GaN et la couche tampon 15, 25 a une épaisseur relativement importante, comprise typiquement entre 2 microns et 6 microns. A titre d’exemple, lorsque le dispositif 1 est destiné à découper une tension électrique continue nominale de 650 volts, on peut prévoir une épaisseur de 5 microns +/- 1 microns, pour l’ensemble comprenant la troisième couche 11 , 21 en GaN et la couche tampon 15, 25.
[0072] Par ailleurs, les premier et deuxième composants 10, 20, par lesquels une puissance électrique importante peut transiter (l’intensité du courant qui les traverse peut atteindre 30 ampères), occupent chacun, parallèlement au substrat 2, une surface dont l’aire est relativement importante, par exemple supérieure ou égale à 1 millimètre carré. La surface en question est par exemple la surface qui s’étend sous et entre les première S1 , S2 et deuxième électrodes D1 , D2, ou qui est délimitée latéralement par des tranchées d’isolement telle que la tranchée 3 visible sur la figure 3.
[0073] Chacun des premier et deuxième composants 10, 20 peut comprendre aussi une couche tampon 15, 25 qui s’étend sous sa couche active 14, 24 (donc entre la couche active 14, 24 et le substrat), par exemple juste sous la couche active, contre celle-ci. La couche tampon 15, 25, semi-isolante, est par exemple formée de GaN dopé au carbone. Une telle couche tampon, de plusieurs microns d’épaisseur, permet de limiter les courants de fuite latéraux et verticaux dans le composant et de mieux confiner le gaz d’électrons bidimensionnel de l’hétérojonction. [0074] Chacun des premier et deuxième composants 10, 20 comprend par ailleurs un empilement de couches de transition 16, 26. Cet empilement de couches de transition est situé sous la couche active 14, 24. Ici, il est situé plus précisément sous la couche tampon 15, 25.
[0075] L’empilement de couches de transition permet d’adapter le paramètre de maille cristalline et de gérer les contraintes mécaniques entre : d’une part, le substrat 2, ou des couches réalisées directement sur le substrat, à base de silicium Si, et d’autre part, les couches des composants électroniques, par exemple la troisième couche en GaN, ou, comme ici, la couche tampon 15, 25.
[0076] L’empilement de couches de transition peut comprendre une sous-couche de nucléation (par exemple une couche d’AIN de 100 nm d’épaisseur), et, par-dessus, plusieurs sous-couches d’adaptation empilées sur la sous-couche de nucléation. Les sous-couches d’adaptation comprennent par exemple de l’AIGaN dont le taux d’aluminium varie d’une couche à l’autre.
[0077] Ainsi, chacun des premier et deuxième composants 10, 20 comprend ici la couche active 14, 24, les électrodes mentionnées plus haut S1 , D1 , G1 , ou S2, D2, G2, et les couches annexes formées par la couche tampon 15, 25 et l’empilement de transition 16, 26. La face inférieure de l’empilement de transition 16, 26 (face située sur côté du substrat 2) forme la face arrière 17, 27 du composant.
[0078] Le dispositif 1 micro-électronique comprend aussi, pour chacun desdits composants 10, 20, un empilement 100, 200 de maintien de tension électrique : qui est situé entre le substrat 2 et la couche active 14, 24 du composant 10, 20 électronique considéré, et qui comprend une première couche 101 , 201 et une deuxième couche 102, 202 qui s’étendent l’une sur l’autre, la première couche 101 , 201 étant située sous la deuxième couche, entre la deuxième couche 102, 202 et le substrat 2.
[0079] La première couche 101 , 201 est réalisée à partir du même matériau semiconducteur que le substrat 2, en l’occurrence du silicium, et avec un dopage de même type que pour le substrat 2, donc ici un dopage de type p. [0080] Quant à la deuxième couche 102, 202, elle est réalisée à partir du même matériau semiconducteur que le substrat (donc ici du silicium), mais avec un dopage opposé à celui du substrat 2 (donc ici un dopage de type n).
[0081] Cet empilement 100, 200 de maintien de tension électrique forme donc une jonction P-N et joue donc le rôle d’une diode, connectée entre le substrat 2 et la face arrière 17, 27 du composant 10, 20 électronique considéré. L’intérêt de cet agencement sera présenté plus bas, après avoir décrit l’ensemble du dispositif.
[0082] Dans le mode de réalisation représenté sur les figures, pour chacun de ces empilements 100, 200 de maintien de tension, la deuxième couche 102, 202 s’étend directement contre la première couche 101 , 201.
[0083] Par ailleurs, ici, la première couche 101, 201 est non seulement réalisée à partir de silicium dopé de type p, mais elle est même entièrement formée de silicium dopé de type p. De même, la deuxième couche 102, 202 est entièrement formée de silicium dopé de type n, ici.
[0084] Une barrière 4 en matériau isolant électriquement, par exemple en silice S1O2, sépare latéralement : l’ensemble comprenant le premier composant 10 et son empilement 100 de maintien de tension électrique de l’ensemble comprenant le deuxième composant 20 et son empilement 200 de maintien de tension électrique.
[0085] Chacun de ces deux ensembles peut d’ailleurs être délimité latéralement, sur l’ensemble de son pourtour, par de telles barrières isolantes.
[0086] La barrière 4 en question est obtenue : en réalisant une tranchée 3 qui s’étend verticalement, c’est-à-dire perpendiculairement au substrat 2, depuis une face supérieure des composants électroniques jusqu’au substrat 2, puis en remplissant cette tranchée 3 avec le matériau isolant 5 en question.
[0087] Les premier et deuxième composants 10, 20 sont connectés électriquement l’un à l’autre par un conducteur métallique 6 qui connecte : la deuxième électrode D1 du premier composant 10 (donc son électrode de drain, ici), avec la première électrode S2 du deuxième composant 20 (électrode de source du deuxième transistor).
[0088] L’ensemble comprenant les premier et deuxième composants 10 et 20 forme ainsi un « bras de pont » de commutation.
[0089] Ce bras de pont permet par exemple d’obtenir, au niveau du point milieu entre les deux transistors 10 et 20, c’est-à-dire au niveau du conducteur métallique 6, une tension électrique découpée de type PWM (c’est-à-dire « Puise Width Modulation », ou modulation de rapport cyclique). Pour cela, on connecte une source de tension, qui délivre une tension électrique d’alimentation continue, entre l’électrode de drain D2 du deuxième transistor 20 (généralement appelé transistor « high side » en anglais) d’une part, et l’électrode de source S1 du premier transistor 10 (généralement appelé transistor « low side » en anglais) d’autre part. On pilote ensuite les premier et deuxième transistors 10 et 20 pour les faire basculer dans leur état passant, ou bloqué, de manière alternée.
[0090] Comme déjà indiqué, chaque empilement 100, 200 de maintien de tension électrique joue le rôle d’une diode, connectée entre le substrat 2 et la face arrière 17, 27 du composant 10, 20 électronique considéré.
[0091] Cette diode permet d’isoler électriquement la face arrière 17, 27 du composant 10, 20 qu’elle équipe d’avec le substrat 2. Elle ne présente pas les inconvénients de coûts, de résistance thermique et de décollement que présente la couche isolante de silice décrite dans l’article de Xiangdong Li et al mentionné plus haut.
[0092] Pour chacune de ces deux diodes, le sens passant de la diode est dirigé du substrat 2 vers le composant électronique 10, 20 qu’elle équipe. Ces deux diodes sont donc connectées électriquement en anti-série (tête-bêche) l’une par rapport à l’autre, le point milieu A entre les deux diodes correspondant au substrat 2 (voir l’exemple de schéma électrique équivalent de la figure 5A).
[0093] Cette configuration permet notamment, lors d’une commutation alternée des premier et deuxième transistors 10, 20 du dispositif 1 , d’isoler les faces arrières 17, 27 de ces transistors d’avec le substrat 2 commun, et ainsi, pour chaque transistor, indépendamment de l’autre, de maintenir sa face arrière 17, 27 à un potentiel électrique proche de celui de son électrode de source S1 , S2 (ou de celui de son électrode d’anode, dans le cas d’une diode). Comme expliqué dans la partie intitulée « résumé de l’invention », maintenir la face arrière 17, 27 de chaque transistor à un potentiel électrique proche de celui de son électrode de source permet de limiter efficacement le problème de piégeage et de « current-collapse », dans un tel dispositif en GaN sur Si, notamment pour des composants à hérétojonction tels que ceux décrits ci-dessus.
[0094] Maintenant que la structure d’ensemble du dispositif 1 a été présentée, nous revenons plus en détail sur la structure de ces empilements 100, 200 de maintien de tension.
[0095] Pour chacun de ces empilements 100, 200, la première couche 101 , 201 a ici une épaisseur e1 comprise entre 20 et 100 microns. A titre d’exemple, lorsque le dispositif 1 est destiné à découper une tension électrique continue nominale comprise entre 500 et 800 volts, une épaisseur comprise entre 50 et 80 microns est bien adaptée, pour la première couche 101 , 201.
[0096] En termes de dopage, la première couche 101 , 201 , de type p-, est relativement peu dopée. Elle est en particulier moins dopée que le substrat lui-même. Dans la première couche 101 , 201 , la concentration volumique en éléments dopants de type p, par exemple en Bore, est typiquement comprise entre 1013 éléments par centimètre cube (par exemple 1014 atomes de Bore par centimètre cube) et 1015 éléments par centimètre cube.
[0097] L’épaisseur modérée de la première couche 101 , 201 , ici inférieure à 100 microns, permet de limiter la résistance électrique supplémentaire qu’introduit cette couche, assez faiblement dopée.
[0098] Mais le fait que cette épaisseur reste néanmoins assez importante, supérieure au moins à 20 microns, contribue à limiter l’amplitude du champ électrique dans la jonction P-N formée par l’empilement 100, 200 en question.
[0099] Cet aspect revêt ici une importance particulière. En effet, pour ce dispositif 1 à bras de pont à deux composants 10, 20 séparés par la barrière 4 isolante, l’amplitude du champ électrique peut présenter localement une valeur élevée, à la jonction entre la première couche 101 , 201 et la deuxième couche 102, 202, du côté de la barrière isolante. Autrement formulé, il peut y avoir une concentration des lignes équipotentielles à proximité de la frontière F entre la première couche 101 , 201 , la deuxième couche 102, 202, et la barrière 4 isolante (frontière triple). Cet effet est visible sur la figure 4, qui montre l’amplitude du champ électrique, obtenue par simulation numérique, pour un exemple reproduisant ce qui pourrait se produire entre des électrodes D1 ou D2 adjacentes de deux bras de pont tel que 1 lorsque leur point milieu sont à des potentiels 0 et VP respectivement ou inversement.
[00100] Quant à la deuxième couche 102, 202, son épaisseur e2 est par exemple comprise entre 1 et 10 microns, de préférence entre 1 et 5 microns. Cette épaisseur, supérieure à 1 micron, est plus importante que l’épaisseur typique sur laquelle de l’aluminium issu de l’AIN épitaxié est susceptible de diffuser, dans le silicium.
[00101] En termes de dopage, la deuxième couche 102, 202 est une couche de type n+, avec un dopage de type n qui est donc assez important. Dans cette couche, la concentration volumique moyenne en éléments dopants de type n, par exemple en Phosphore, peut ainsi être comprise entre 1016 éléments par centimètre cube et 1020 éléments par centimètre cube, à titre d’exemple.
[00102] Et l’on peut prévoir, comme ici, que la concentration volumique en éléments dopant, de type n, varie graduellement en fonction de la distance d qui sépare la première couche 101 , 201 , d’une part, et le point P considéré dans la deuxième couche 102, 202 d’autre part. En l’occurrence, cette concentration augmente avec la distance d (autrement formulé, dans la deuxième couche 102, 202, cette concentration diminue au fur et à mesure que l’on s’approche de la première couche 101 , 201 ). Cette variation graduelle contribue elle aussi à limiter l’amplitude du champ électrique dans la jonction P-N formée par la jonction des première et deuxième couches.
[00103] Dans la deuxième couche 102, 202, cette variation graduelle de la concentration en dopant peut être continue (i.e. : complètement progressive) ou s’effectuer par paliers discrets. Dans ce dernier cas, la deuxième couche comprend plusieurs sous-couches (par exemple au moins 3, voire au moins 4), chacune homogène, avec une concentration en dopant qui varie, par palier, d’une sous-couche à l’autre.
[00104] Quoiqu’il en soit, dans la deuxième couche 102, 202, la concentration en dopant (ici de type n), ou tout au moins une concentration locale moyenne en dopant, varie de préférence avec un taux de variation compris entre 102 et 105 par micron (ladite moyenne étant par exemple une moyenne locale sur une distance - ou autrement dit une épaisseur - comprise par exemple entre 1/4 et 1/20 de l’épaisseur totale de la couche 102, 202). En d’autres termes, la variation relative de cette concentration, par unité de longueur, est comprise entre 102 et 105 par micron (taux de variation moyen, sur l’ensemble de la couche 102, 202). De préférence, la concentration en dopant, ou tout au moins la concentration locale moyenne en dopant, varie avec un taux de variation qui reste compris entre ces deux bornes sur l’ensemble de la couche 102, 202 (c’est-à-dire sur toute son épaisseur). Au point où elle est la plus faible, la concentration en dopant (ici de type n) dans la couche 102, 202 peut, comme ici, être supérieure à 1014 par cm3, par exemple comprise entre 1014 et 1017 par cm3.
[00105] Quant au substrat 2, il a une épaisseur comprise par exemple entre 0,3 millimètre et 1 millimètre, et en tout cas supérieure à 0,1 millimètre (ne serait-ce que pour des raisons de solidité). Comme cela sera illustré par les résultats de simulations numériques menées pour des circuits électriques équivalents, il est souhaitable de réduire autant que possible la résistance électrique du substrat, pour maintenir efficacement la face arrière 17, 27 des transistors 10, 20 à un potentiel proche de celui de leurs électrodes de source S1 , S2, y compris lors de commutations de ces transistors.
[00106] En pratique, une valeur de résistance de 10 Ohms ou moins s’avère bien adaptée, pour la partie du substrat 2 située dans le prolongement du premier dispositif 10, ou du deuxième dispositif 20 (au droit de ce composant ; il s’agit de la résistance de cette partie du substrat 2, dans une direction de conduction perpendiculaire au substrat). Compte tenu des dimensions du substrat (épaisseur typique du substrat de 1 mm), et des composants 10, 20 en question (surface typique, par composant, de 1 mm2), une conductivité électrique du substrat supérieure à 1 Siemens par centimètre, à température ambiante (c’est-à-dire à 20 degrés Celsius), est donc bien adaptée. Cela peut être obtenu ici en dopant le substrat en silicium avec une concentration, en éléments dopants de type p, supérieure à 2.1016 éléments par centimètre cube. On pourra même choisir une concentration supérieure à 1017 éléments par centimètre cube (dans le cas de la simulation numérique de la figure 4, cette concentration est égale à 1018 éléments par centimètre cube). [00107] La figure 4 montre l’amplitude E du champ électrique obtenue par simulation numérique, dans l’empilement 100 de maintien de tension du premier transistor 10, dans un cas où : l’épaisseur e1 de la première couche 101 , 201 vaut 50 microns, avec un dopage de 1014 éléments dopants (de type p) par centimètre cube, l’épaisseur e2 de la deuxième couche 102, 202 vaut 2 microns, cette couche étant formée d’un empilement de 8 sous-couches, chacune de 0,25 microns d’épaisseur, avec une concentration en éléments dopants (de type n) qui varie de 1015 éléments par centimètre cube pour la sous-couche la plus basse, à 5x1019 éléments par centimètre cube pour la sous-couche supérieure de la deuxième sous-couche 102, 202, la concentration en éléments dopants (de type p) est de 1018 éléments dopants par centimètre cube dans le substrat, et la largeur de la barrière 4 isolante, en silice, est de 100 microns.
[00108] Par ailleurs, du point de vue électrique, cette simulation correspond à un cas reproduisant ce qui pourrait se produire entre des électrodes D1 ou D2 adjacentes de deux bras de pont tel que le bras de pont 1 lorsque leur point milieu sont à des potentiels 0 et VP respectivement ou inversement. Une tension électrique continue, qui vaut en l’occurrence 650 volts, est appliquée entre l’électrode de drain D2 et l’électrode de source S1 . Quant au substrat, on lui impose le même potentiel électrique que pour l’électrode de source S1 .
[00109] Ces conditions de fonctionnement sont choisies pour cette simulation car ce sont les conditions les plus contraignantes pour l’empilement 100 de maintien de tension électrique, en termes de valeurs du champ électrique (les variations de potentiel électrique étant fortes à la fois verticalement et latéralement).
[00110] Sur la figure 4, l’empilement 100 est vu en coupe, et de côté. Les distances y sont indiquées en micron, et les valeurs de champ électrique y sont indiquées en Mégavolts par centimètre.
[00111] Comme on peut le voir sur cette figure, dans les conditions indiquées ci- dessus, la valeur maximale de champ électrique dans l’empilement 100 : est obtenue au voisinage de la frontière F entre la première couche 101 dopée n+, la deuxième couche 102 dopée p-, et la barrière 4 isolante, et vaut environ 0,27 Mégavolts par centimètre.
[00112] Ces résultats montrent que, pour ces paramètres, l’empilement 100 est bien adapté au dispositif 1 de commutation « haute tension » qu’il équipe, puisque la valeur maximale atteinte par le champ électrique dans cet empilement (de 0,27 Mégavolts par centimètre), reste inférieure au champ électrique de claquage dans le silicium (qui vaut environ 0,3 Mégavolts par centimètre). Une valeur de champ électrique plus élevée, d’environ 0,3 Mégavolts par centimètre, est atteinte dans la barrière en silice, mais la silice a un champ électrique de claquage qui est plus élevé.
[00113] Par ailleurs, une simulation réalisée dans les mêmes conditions que pour la figure 4, mais avec une épaisseur e1 de 60 microns pour les premières couches 101 et 201 , au lieu de 50 microns, montre que la valeur maximale de champ électrique atteinte dans l’empilement 100 vaut alors 0,24 Mégavolts par centimètre, au lieu de 0,27, ce qui montre bien l’intérêt qu’il y a à choisir une épaisseur assez importante pour les premières couches 101 et 201 .
[00114] Tel que représenté, le dispositif 1 comprend aussi, pour chacun des deux composants 10 et 20, un conducteur métallique 18, 28 qui relie (figures 3 et 13) : la première électrode S1 , S2 de ce composant 10, 20, à la deuxième couche 102, 202 de l’empilement 100, 200 de maintien de tension associé à ce composant 10, 20.
[00115] Cette connexion électrique est par exemple obtenue en réalisant une tranchée à flancs isolés, qui s’étend verticalement jusqu’à la deuxième couche 102, 202, puis en réalisant le conducteur métallique 18, 28 en question, qui s’étend de l’électrode S1 , S2 jusqu’à la deuxième couche 102, 202, à travers cette tranchée (figure 11-12).
[00116] Cette connexion électrique permet de maintenir le potentiel électrique de la face arrière 17, 27 de chacun de ces composants 10, 20 à une valeur proche de celle du potentiel de la première électrode S1 , S2 de ce composant. Grâce à l’empilement de maintien de tension électrique, qui réalise une isolation électrique entre cette face arrière 17, 27 et le substrat 2, cette connexion peut être réalisée sans risquer de court- circuiter entre elles les premières électrodes S1 et S2 des deux composants 10 et 20.
[00117] On peut prévoir aussi, comme ici, de relier par un conducteur métallique 9 la première électrode S1 du premier composant 10, et le substrat 2.
[00118] Là aussi, cette connexion électrique peut être obtenue en réalisant une tranchée de liaison 7, à flancs isolés électriquement, qui s’étend verticalement jusqu’au substrat 2 (figure 12), puis en réalisant le conducteur métallique 9 en question, qui s’étend de l’électrode S1 jusqu’au substrat 1 à travers cette tranchée de liaison 7 (figure 13). En variante, cette connexion pourrait toutefois être réalisée de manière externe, par un conducteur métallique reliant l’électrode S1 à une face arrière du substrat 2, sans traverser le dispositif 1 (à l’extérieur de la puce, et à l’intérieur du « packaging »).
[00119] Cette connexion électrique entre le substrat 2 et la première électrode S1 du premier composant 10 contribue elle aussi à maintenir le potentiel électrique de la face arrière 17, 27 de chacun des deux composants 10 et 20 à une valeur proche de celle du potentiel de la première électrode S1 , S2 du composant considéré.
[00120] La figure 5A est un schéma d’un circuit électrique équivalent qui modélise un système d’alimentation comportant : le bras de pont de commutation, 1 , de la figure 3, une source de tension continue 31 , qui délivre une tension électrique d’alimentation Up, destinée à être découpée par le bras de pont 1 (par exemple pour alimenter un moteur électrique), et des sources de tension en créneaux 32 et 33, pour piloter les tensions de grille des transistors 10 et 20 du bras de pont.
[00121] Ce circuit électrique équivalent sert de base pour réaliser des simulations numériques du fonctionnement du dispositif 1 , en conditions d’usage.
[00122] Dans ce circuit équivalent, le bras de pont 1 est représenté par : deux transistors de type HEMT, à hétérojonction en AIGaN/GaN, qui représentent les premier et deuxième transistors 10 et 20 de la figure 3 (l’électrode de drain D1 du premier transistor 10 étant reliée par un conducteur électrique à l’électrode de source S2 du deuxième transistor 20), deux diodes D100 et D200, qui représentent respectivement l’empilement de maintien de tension 100 du premier transistor, et celui, 200, du deuxième transistor, et une résistance Rs, qui représente la résistance électrique du substrat 2.
[00123] Les deux diodes D100 et D200 sont connectées chacune entre : d’une part, un point commun A, qui représente la face supérieure du substrat 2, et d’autre part, la face arrière 17, 27 du transistor 10, 20 considéré.
[00124] Pour chacune de ces diodes D100, D200, le sens passant de la diode est dirigé du point A (i.e. : du substrat) vers la face arrière 17, 27 du transistor.
[00125] Le point commun A est relié par ailleurs à l’électrode de source S1 du premier transistor 10, par l’intermédiaire de la résistance Rs (pour rendre compte de la résistance propre Rs du substrat, et de la connexion métallique 9 entre le substrat 2 et l’électrode S1 ).
[00126] Enfin, la face arrière 27 du deuxième transistor 20 est reliée par un connecteur électrique à l’électrode de source S2 de ce transistor (pour rendre compte de la présence du conducteur métallique 28, dans le dispositif 1 ). De même, la face arrière 17 du premier transistor 10 est reliée par un connecteur électrique à l’électrode de source S1 du premier transistor (pour rendre compte de la présence du conducteur métallique 18, dans le dispositif 1).
[00127] Les caractéristiques de ces diodes, en particulier leur capacité de jonction, sont choisies de manière à être représentatives de la jonction P-N effectivement réalisée entre les première 101 , 201 et deuxième couches 102, 202. De même, dans ce circuit électrique équivalent, les caractéristiques des transistors sont choisies pour être aussi proches que possible des caractéristiques attendues en pratique pour les transistors 10 et 20 de la structure de la figure 3. [00128] La source de tension continue 31 , qui délivre la tension d’alimentation Up du dispositif 1 , est connectée entre une masse électrique M d’une part, et l’électrode de drain D2 du deuxième transistor 20 d’autre part. La borne de sortie négative de cette source de tension est connectée à la masse électrique M. Sa borne de sortie positive est connectée à l’électrode D2, par l’intermédiaire d’une résistance Rp (cette résistance, par exemple d’une centaine de Ohms, évite simplement les surintensités, en cas de court-circuit en sortie de ce circuit d’alimentation électrique, ou lors de commutations simultanées). Dans les simulations numériques réalisées sur la base de ce circuit équivalent, la valeur de la tension électrique Up vaut, selon les cas, soit 500 volts, soit 250 volts.
[00129] La source de tension en créneaux 32 est connectée entre la source S1 et la grille G1 du premier transistor 10. De même, la source de tension en créneaux 33 est connectée entre la source S2 et la grille G2 du deuxième transistor 20. Dans les simulations numériques en question, chacune de ces sources délivre une tension en créneaux ayant une fréquence de 25 kilohertz, un rapport cyclique de 1/2, et des niveaux de tension haut et bas adaptés pour commander le transistor 10, 20 considéré dans son état bloqué, ou, respectivement, dans son état passant. Les tensions électriques en créneaux délivrées respectivement par la source de tension 32 et par la source de tension 33 sont en quadrature l’une par rapport à l’autre, si bien que les deux transistors 10 et 20 sont pilotés dans leur état passant alternativement, l’un par rapport à l’autre (l’un est passant et l’autre bloqué, puis inversement, et ainsi de suite).
[00130] La figure 5B montre, sous la forme d’un oscillogramme, l’évolution au cours du temps t de différentes tensions électriques, dans le circuit de la figure 5A. Sur cette figure, le temps est exprimé en microsecondes et les tensions sont exprimées en volts. Pour cette simulation, la tension d’alimentation Up vaut 500 volts tandis que la résistance du substrat Rs vaut 100 Ohms. Les tensions électriques représentées sont : la tension U1 = VDI-VSI (OÙ VDI et Vsi sont les potentiels électriques respectifs du drain D1 et de la source S1 du premier transistor 10), la tension U2 = VD2-VS2, la tension Ui 7, égale au potentiel électrique de la face arrière 17 du premier transistor 10, par rapport au potentiel électrique, de référence, de la masse électrique M, et la tension U27, égale au potentiel électrique de la face arrière 27 du deuxième transistor 20, par rapport au potentiel électrique de la masse électrique M.
[00131] Sur cet oscillogramme, on distingue deux phases successives Ph1 et Ph2, répétées périodiquement.
[00132] Au cours de la première phase Ph1 , la premier transistor 10 est bloqué tandis que deuxième transistor 20 est passant. La tension U2 est donc égale ou quasiment égale à 0 volt tandis que la tension U1 est égale ou quasiment égale à 500 volts (voir la figure 5B). Les potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont alors les suivantes (par rapport au potentiel de la masse électrique M) : Vsi ~ 0 volt et VDI = Vs2 = VD2 ~ 500 volts (le symbole ~ signifie « environ égal à »).
[00133] Pour ce qui est potentiels U17 et U27, cette simulation montre que, pendant cette première phase, ils valent respectivement 0 volt et 500 volts (voir la figure 5B). Pour chacun des deux transistors 10 et 20, le potentiel U17, U27 de la face arrière du transistor est donc proche, et même égal au potentiel électrique Vsi, ou Vs2, de l’électrode de source S1 , S2 de ce transistor (grâce à quoi, comme déjà expliqué, on limite les problèmes de piégeage de « current-collapse »).
[00134] Au cours de la deuxième phase Ph2, le premier transistor 10 est passant tandis que deuxième transistor 20 est bloqué. La tension U2 est donc égale ou quasiment égale à 500 volts tandis que la tension U1 est égale ou quasiment à 0 volts (voir la figure 5B). Les potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont alors : Vsi = VDI = Vs2 ~ 0 volt et VD2 ~ 500 volts.
[00135] Pour ce qui est des potentiels U17 et U27, pendant cette deuxième phase, ils sont tous deux égaux ou quasiment égaux à 0 volt (voir la figure 5B). Pendant cette deuxième phase aussi, et pour chacun des deux transistors 10 et 20, le potentiel Ui 7, U27 de la face arrière du transistor est ainsi proche, et même égal au potentiel électrique Vsi, ou Vs2 de l’électrode de source S1 , S2 du transistor considéré.
[00136] Ces résultats, obtenus pour les deux phases de commutation des transistors Ph1 et Ph2, montrent bien que le dispositif de la figure 3 permet de contrôler les potentiels électriques des faces arrières des transistors d’un bras de pont de commutation, d’une manière permettant de limiter les effets de piégeage et de current- collapse.
[00137] La figure 6 montre un oscillogramme comparable à celui de la figure 5B, mais en ayant apporté la modification suivante au circuit de la figure 5A : la face arrière 17 du premier transistor n’est plus connectée directement, via un conducteur métallique, à son électrode de source. En d’autres termes, la figure 6 correspond au cas d’un dispositif, tel que celui de la figure 3, mais dans lequel le connecteur métallique 18 aurait été omis.
[00138] On constate que, dans cette configuration aussi, pour chacun des deux transistors 10 et 20, le potentiel Ui 7, U27 de la face arrière du transistor reste proche, et même égal au potentiel électrique Vsi, ou Vs2 de l’électrode de source S1 , S2 du transistor considéré, aussi bien pendant la première phase de commutation, Ph1 , que pendant la deuxième phase Ph2.
[00139] Toutefois, sur l’oscillogramme de la figure 6, à l’instant de commutation des transistors, c’est-à-dire lors du passage de la phase 1 à la phase 2 (ou lors du passage de la phase 2 à la phase 1 ), on observe, pour le potentiel électrique Ui 7, un pic de tension parasite, qui, de manière transitoire, atteint une valeur de 80 volts environ. Il est bien sûr souhaitable de limiter autant que possible l’amplitude de ce pic de tension parasite, pour maintenir le potentiel électrique U17 à 0 volt, à tout instant. Cela peut être obtenue en reliant, par un conducteur métallique, la face arrière 17 à l’électrode de source S1 du premier transistor (comme dans le cas de la figure 5B) et/ou en limitant la résistance du substrat 2. En effet, il s’avère que l’amplitude du pic de tension parasite en question dépend directement de la valeur de la résistance Rs, qui représente la résistance du substrat 2. Cette amplitude est d’autant plus petite que la résistance Rs est petite, et, pour une résistance Rs de 10 Ohms au lieu de 100 Ohms, ce pic atteint une valeur de 8 volts seulement. Un pic de tension parasite ayant cette amplitude est considéré comme négligeable pour cette application (notamment au vu de la tension d’alimentation Up, ici de 500 volts), ce qui explique le choix, indiqué plus haut lors de la description du dispositif 1 lui-même, de réduire la résistance du substrat en dessous de 10 Ohms (grâce à un dopage suffisamment élevé). [00140] La figure 7 montre un oscillogramme comparable à celui de la figure 5B, mais obtenu pour une tension d’alimentation de Up de 250 volts, et en ayant apporté les modifications suivantes au circuit de la figure 5A : les faces arrières 17 et 27 des deux transistors 10 et 20 ne sont plus connectées à leurs électrodes de source S1 et S2, et le substrat 2 reste flottant, c’est-à-dire qu’il n’est plus connecté à l’électrode de source S1 du premier transistor 10 (cela revient à supprimer la connexion réalisée par la résistance Rs, dans le circuit équivalent).
[00141] En d’autres termes, la figure 7 correspond au cas d’un dispositif, tel que celui de la figure 3, mais dans lequel les connecteurs métalliques 18, 28 et 9 auraient été omis.
[00142] Comme précédemment, pendant la première phase Ph1 , les valeurs des potentiels électriques des électrodes de drain et de source des transistors 10 et 20 sont les suivantes : Vsi ~ 0 volt et VDI = Vs2 = VD2 ~ Up = 250 volts. Et comme on peut le voir sur la figure 7, sauf pendant une courte période transitoire, les potentiels des faces arrières des transistors sont alors les suivants : U17 ~ 0 volt et U27 ~ 250 volts, soit U17 ~ Vsi et U27~ Vs2, qui est bien ce que l’on cherche pour éviter les phénomènes de piégeage.
[00143] Et pendant la deuxième phase Ph2 : Vsi = VDI = Vs2 ~ 0 volt et VD2 ~ Up = 250 volts, tandis que (c.f. figure 7) U17 ~ 0 volt et U27~ 0 volt (sauf pendant une courte période transitoire). On a donc aussi, pendant cette deuxième phase : U17 ~ Vsi et U27 ~ Vs2 (qui est ce que l’on cherche à obtenir).
[00144] Cela illustre que les empilements 100 et 200 de maintien de tension électrique (représentés par les diodes D100 et D200) permettent de maintenir efficacement les potentiels des faces arrières des transistors 10, 20 à des valeurs proches des potentiels des électrodes de source S1 et S2, même en l’absence des conducteurs métalliques 18, 28, et même en l’absence du conducteur métallique 9 qui relie le substrat 2 à l’électrode de source S1 du premier transistor 10.
[00145] On constate toutefois que le pic de tension parasite, qui se produit lors de la commutation des transistors, a une amplitude et une durée plus grandes que dans le cas où les connecteurs métalliques 28 et 9 sont présents, ce qui montre bien l’intérêt de ces connecteurs. Concernant ce pic de tension parasite, on pourra noter que sa durée est directement liée à la capacité de jonction des empilements de maintien de tension 100 et 200 (les simulations en question confirment que la durée de ce pic est d’autant plus grande que cette capacité de jonction est grande).
[00146] La figure 8 montre un oscillogramme comparable à celui de la figure 5B, mais en ayant apporté les modifications suivantes au circuit de la figure 5A : les diodes D100 et D200 ont été supprimées, les faces arrières 17 et 27 des deux transistors 10 et 20 ne sont plus connectées à leurs électrodes de source S1 et S2 (en effet, comme les diodes D100 et D200 ont été supprimées, maintenir ces connexions reviendrait à court-circuiter les sources S1 et S2, via le substrat commun 2), et le substrat 2 reste flottant, c’est-à-dire qu’il n’est plus connecté à l’électrode de source S1 du premier transistor 10.
[00147] La simulation de la figure 8 correspond donc au cas d’un bras de pont de commutation classique, dans lequel les empilements de maintien de tension 100 et 200 (représentés par les diodes D100 et D200) seraient omis.
[00148] Dans ce cas, pendant la deuxième phase Ph2 (transistor 10 « low side » passant, et transistor 20 « high side » bloqué), les valeurs des potentiels électriques des électrodes de drain et de source sont les suivantes : Vsi = VDI = Vs2 = 0 volt environ et VD2 = Up = 500 volts environ, tandis que (c.f. figure 8) U17 = 0 volt environ et U27 = 0 volt environ, soit U17 environ égal à Vsi et U27 environ égal à Vs2, qui est bien ce que l’on cherche.
[00149] Mais en revanche, pendant la première phase Ph1 (transistor 10 « low side » bloqué, et transistor 20 « high side » passant), ces potentiels valent : Vsi ~ 0 volt et VDI = Vs2 = VD2 ~ Up = 500 volts. Et comme on peut le voir sur la figure 8, les potentiels des faces arrières des transistors sont alors les suivants : U17 ~ 260 volts et U27 ~ 260 volts. Ces potentiels U17 et U27Sont donc nettement différents des potentiels des électrodes de source S1 (Vsi ~ 0 volt) et S2 (Vs2~ 500 volts), ce qui est défavorable en termes de piégeage / « current-collapse », d’autant que le premier transistor 10 est alors dans son état bloqué. C’est justement ce genre de configuration électrique, défavorable en termes de piégeage, que l’on évite grâce aux empilements 100 et 200 de maintien de tension. [00150] Dans les modes de réalisation décrits ci-dessus, le dispositif microélectronique, à substrat isolé par jonction P-N, est pourvu de deux transistors à hétérojonction de type HEMT.
[00151] Mais dans d’autres modes de réalisation, le dispositif microélectronique, à substrat en silicium isolé par jonction P-N, pourrait être équipé de transistors à base de GaN d’un autre type que des transistors HEMT, par exemple des transistors de type LD-MOS (« laterally-diffused metal-oxide semiconductor », en anglais), les jonctions P-N en question permettant alors de prévenir d’éventuels problèmes de piégeage / « current collapse » dans ces composants.
[00152] Par ailleurs, la structure d’ensemble du dispositif microélectronique présentée ci-dessus, à substrat isolé par jonction P-N, peut être appliquée pour réaliser des dispositifs plus complets que le bras de pont de la figure 3.
[00153] On peut par exemple réaliser un bras de pont de commutation complet, 1000, tel que celui représenté sur les figures 14 et 15.
[00154] Ce bras de pont 1000 complet comprend : un premier dispositif 1 , tel que celui de la figure 3, et un deuxième dispositif T, identique ou tout au moins similaire du premier dispositif 1 , mais dans lequel les premier et deuxième composants 10’ et 20’ sont des diodes, au lieu d’être des transistors.
[00155] Le deuxième dispositif T comprend lui aussi, pour chaque composant 10’, 20’, un empilement 100’, 200’ de maintien de tension tel que ceux, 100 et 200, décrits plus haut.
[00156] Dans ce dispositif, la cathode C1 de la première diode 10’ est reliée par un conducteur métallique à l’anode A2 de la deuxième diode 20’. La cathode C2 de la deuxième diode 20’ est reliée par un conducteur métallique au drain D2 du deuxième transistor 20. L’anode A1 de la première diode 10’ est reliée par un conducteur métallique à la source S1 du premier transistor 10. La cathode C1 de la première diode 10’ est reliée par ailleurs, par un conducteur métallique, au drain D1 du premier transistor 10. Les deux diodes 10’ et 20’ sont donc connectées respectivement aux deux transistors 10 et 20 du bras de pont 1 , en parallèle de ceux-ci, et de manière à pouvoir servir de diodes de roue-libre à ces transistors (voir la figure 15, qui représente partiellement le bras de pont 1000 complet, sous la forme d’un circuit électrique équivalent).
[00157] Les diodes 10’ et 20’ sont des diodes à hétéroj onction, à base de GaN. L’ensemble du bras de pont 1000 est réalisé sur le même substrat 2 et ses empilements de maintien de tension 100, 200, 100’ et 200’ sont découpés dans un même couple de couches qui forme une jonction P-N planaire étendue, initialement d’un seul tenant (avant découpage). L’intégration sur ce substrat 2 des différents composants du bras de pont 1000 complet, chacun isolé du substrat 2 par une jonction P-N, est donc particulièrement commode et peut être réalisé par des technologies essentiellement planaires.
[00158] La structure d’ensemble du dispositif microélectronique présentée ci- dessus, à substrat isolé par jonction P-N, peut aussi être appliquée avantageusement pour réaliser, sur même substrat, un onduleur multi-phasé monolithique, par exemple un onduleur triphasé. Dans ce cas, ont réalisera sur ce substrat trois ou six bras de ponts de commutation complets tels que le bras de pont 1000 présenté ci-dessus, ces trois ou six bras de ponts étant connectés en parallèle les uns des autres. Là encore, les empilements de maintien de tension associés aux différents composants pourront avantageusement être découpés dans le même couple de couches de silicium, dopées respectivement p et n, initialement d’un seul tenant.
[00159] Un exemple de procédé de fabrication du dispositif 1 de la figure 3 est décrit maintenant, en référence aux figures 9 à 13.
[00160] Comme on peut le voir sur la figure 9, ce procédé comprend les étapes suivantes :
51 : réalisation d’une couche 501 , qui s’étend sur le substrat 2, et qui est formée ici de silicium dopé de type p ; les différentes parties de cette couche 501 , qui seront obtenues par découpage de la couche, formeront respectivement la première couche 101 , et la première couche 201 des deux empilements de maintien de tension du dispositif, puis
52 : réalisation d’une couche supplémentaire 502, qui s’étend sur la couche 501 , et qui est formée ici de silicium dopé de type n ; les différentes parties de cette couche supplémentaire 502, qui seront obtenues par découpage de cette couche, formeront respectivement la deuxième couche 102, et la première couche 202 des deux empilements de maintien de tension du dispositif, puis
53 : réalisation des premier et deuxième composants 10 et 20 décrits plus haut, qui s’étendent chacun sur la couche supplémentaire 502 (l’étape S3 ne comprend toutefois pas la réalisation des connexions métalliques 18, 28, 6, 9, ni des tranchées de liaison ou d’isolement 3 et 7).
[00161] La figure 10 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S3, vu en coupe et de côté.
[00162] Le procédé comprend ensuite l’étape suivante :
54 : pour chaque composant 10, 20, réalisation d’une connexion métallique reliant électriquement à la couche supplémentaire 502 à la première électrode S1, S2 de ce composant 10, 20.
[00163] Chacune de ces connexions est obtenue ici : en réalisant une tranchée à flancs isolés électriquement, qui s’étend verticalement jusqu’à la couche supplémentaire 502, puis en réalisant un conducteur métallique 18, 28 qui s’étend de l’électrode S1, S2 en question jusqu’à cette couche 502, à travers la tranchée en question.
[00164] La figure 11 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S4, vu en coupe et de côté.
[00165] Le procédé comprend ensuite les étapes suivantes :
S50 : ouverture de la tranchée d’isolement 3, qui sépare latéralement le premier composant 10 du deuxième composant 20, cette tranchée s’étendant verticalement à travers la couche 501 et la couche supplémentaire 502, jusqu’au substrat 2, cette tranchée séparant aussi le premier empilement 100 de maintien de tension du deuxième empilement 200 de maintien de tension électrique, qui sont délimités ainsi dans le couple de couches 501, 502 par la tranchée 3 en question (et éventuellement par d’autres tranchées réalisées autour des composants 10 et 20), 551 : ouverture de la tranchée de liaison 7, qui s’étend verticalement depuis une face supérieure du premier composant 10 jusqu’au substrat 2, en traversant la couche 501 et la couche supplémentaire 502,
552 : remplissage de la (ou des) tranchée(s) d’isolement 4 par un matériau électriquement isolant, ici de la silice S1O2, et
553 : dépôt d’un matériau isolant 8 recouvrant les parois latérales de la tranchée de liaison 7 (afin de réaliser une tranchée à flancs isolés), ici en remplissant complètement cette tranchée de silice.
[00166] Les étapes S50 et S51 peuvent être réalisées lors d’une même opération de gravure profonde, d’ensemble, du dispositif 1 . Cette gravure peut par exemple être une gravure ionique réactive profonde de type RIE (de l’anglais « Reactive-lon Etching »)
[00167] Les étapes S52 et S53 de remplissage des tranchées peuvent être réalisées elles aussi lors d’une même opération.
[00168] La figure 12 représente schématiquement le dispositif 1 en cours de fabrication, juste après l’étape S53, vu en coupe et de côté.
[00169] Ici, comme la tranchée de liaison 7 a été entièrement remplie de silice à l’étape S53, le procédé comprend ensuite une étape S60 d’ouverture d’un passage, qui traverse le matériau isolant 8 de part en part. Ce passage traverse ainsi toute la tranchée de liaison 7, et débouche dans le substrat 2, où à l’interface entre le substrat et la couche 101 .
[00170] Le procédé comporte ensuite une étape S61 de réalisation d’une connexion métallique 9, qui s’étend à travers la tranchée de liaison 7 et qui relie électriquement le substrat 2 à la première électrode S1 du premier composant 10. Lors de cette étape, un métal peut être déposé dans le passage mentionné plus haut, par exemple par dépôt électrochimique ECD (de l’anglais « electrochemical déposition »).
[00171] La figure 13 représente schématiquement le dispositif 1 à l’issu de ces étapes de fabrication.

Claims

REVENDICATIONS
[Revendication 1 ] Dispositif (1 ; T ; 1000) micro-électronique comprenant un premier composant (10 ; 10’) électronique, au moins un deuxième composant (20 ; 20’) électronique, et un substrat (2) servant de support auxdits composants électroniques (10, 20 ; 10’, 20’),
- le substrat (2) étant formé d’un premier matériau semi-conducteur,
- le premier composant (10 ; 10’) et le deuxième composant (20 ; 20’) comprenant chacun une couche active (14, 24) formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur,
- le dispositif (1 ; T ; 1000) micro-électronique comprenant en outre, pour chacun desdits composants (10, 20 ; 10’, 20’), un empilement (100, 200 ; 100’, 200’) de maintien de tension électrique : o qui est situé entre le substrat (2) et la couche active (14, 24) du composant (10, 20 ; 10’, 20’) électronique considéré, o qui comprend une première couche (101, 201) et une deuxième couche (102, 202) qui s’étendent l’une sur l’autre, la première couche étant située sous la deuxième couche, entre la deuxième couche (102, 202) et le substrat, la première couche (101, 201) étant réalisée à partir dudit premier matériau semiconducteur (Si), avec un dopage, p ou n, de même type que pour le substrat (2) tandis que la deuxième couche (102, 202) est réalisée à partir dudit premier matériau semiconducteur (Si), avec un dopage, n ou p, de type opposé au dopage du substrat (2),
- le dispositif étant caractérisé en ce que : o l’ensemble comprenant le premier composant (10 ; 10’) et son empilement (100 ; 100’) de maintien de tension électrique, et o l’ensemble comprenant le deuxième composant (20 ; 20’) et son empilement (200 ; 200’) de maintien de tension électrique o sont séparés l’un de l’autre latéralement par une barrière (4) en matériau électriquement isolant (5).
[Revendication 2] Dispositif (1 ; 1’ ; 1000) selon la revendication 1 dans lequel, pour chaque empilement (100, 200) de maintien de tension électrique, la concentration volumique en élément dopant dans la deuxième couche (102, 202) varie graduellement en fonction de la distance (d) qui sépare la première couche (101 , 201 ) du point (P) considéré dans la deuxième couche (102, 202) ladite concentration augmentant avec ladite distance (d), avec un taux de variation compris entre 102 et 105 par micron.
[Revendication 3] Dispositif (1 ; 1’ ; 1000) selon la revendication 1 ou 2, dans lequel, pour chaque empilement de maintien de tension électrique, la concentration volumique en éléments dopants dans la première couche (101 , 201 ) est inférieure à la concentration volumique en éléments dopants dans le substrat (2), de préférence inférieure à un centième de la concentration volumique en éléments dopants dans le substrat.
[Revendication 4] Dispositif (1 ; 1’ ; 1000) selon la revendication 1 , 2 ou 3, dans lequel la couche active (14, 24) de chacun desdits composants (10, 20) comprend une hétérojonction, cette hétérojonction comportant :
- une troisième couche (11 , 21 ), formée au moins en partie dudit deuxième matériau semiconducteur, et
- sur la troisième couche (11 , 21 ), une quatrième couche (12, 22) formée au moins en partie d’un troisième matériau semiconducteur, les deuxième et troisième matériaux semi-conducteurs ayant des largeurs de bandes interdites différentes.
[Revendication s] Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes dans lequel le premier matériau semiconducteur est à base de silicium (Si) et dans lequel le deuxième matériau semiconducteur est à base de nitrure de Gallium (GaN).
[Revendication 6] Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes, comprenant en outre, pour chacun desdits composants (10, 20), un empilement (16, 26) de couches de transition et/ou une couche tampon (15, 25), intercalé entre l’empilement (100, 200) de maintien de tension électrique d’une part, et la couche active (14, 24) du composant électronique considéré d’autre part.
[Revendication 7] Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes dans lequel la concentration en espèces dopantes dans le substrat (2) est telle que la conductivité électrique du substrat, à température ambiante, est supérieure à 1 Siemens par centimètre.
[Revendication s] Dispositif (1 ; 1’ ; 1000) selon l’une des revendications précédentes, dans lequel :
- chacun des premier (10 ; 10’) et deuxième (20 ; 20’) composants comprend une première électrode (S1 , S2 ; A1 , A2) et une deuxième (D1 , D2 ; C 1 , C2) électrode reliées l’une à l’autre par la couche active (14, 24) du composant, et dans lequel
- la deuxième électrode (D1 ; C1) du premier composant (10 ; 10’) est reliée à la première électrode (S2 ; A2) du deuxième composant (20 ; 20’) par un conducteur métallique (6).
[Revendication 9] Dispositif (1 ; 1’ ; 1000) selon la revendication précédente, dans lequel la première électrode (S1 , S2) de chacun desdits composants (10, 20) est reliée par un conducteur métallique (18, 28) à la deuxième couche (102, 202) de l’empilement (100, 200) de maintien de tension associé à ce composant.
[Revendication 10] Dispositif (1 ; 1’ ; 1000) selon la revendication 8 ou 9, dans lequel la première électrode (S1 ) du premier composant (10) est reliée au substrat (2) par un conducteur métallique (9).
[Revendication 11] Dispositif (1) selon l’une des revendications 8 à 10, dans lequel chacun desdits composant (10, 20) est un transistor, la première électrode (S1 , S2) du composant étant une électrode de source tandis que sa deuxième électrode (D1 , D2) est une électrode de drain.
[Revendication 12] Dispositif (1’) selon l’une des revendications 8 à 10, dans lequel chacun desdits composant (10’, 20’) est une diode, la première électrode (A1 , A2) du composant étant une électrode d’anode tandis que sa deuxième électrode (C1 , C2) est une électrode de cathode.
[Revendication 13] Procédé de fabrication d’un dispositif (1 ; 1’ ; 1000) micro électronique réalisé sur un substrat (2) formé d’un premier matériau semi-conducteur (Si), le procédé comprenant les étapes suivantes : - (S1) réalisation d’une couche (501), qui s’étend sur le substrat (2) et qui est formée dudit premier matériau semiconducteur, avec un dopage, p ou n, de même type que pour le substrat (2), puis
- (S2) réalisation d’une couche supplémentaire (502), qui s’étend sur ladite couche (501) et qui est formée dudit premier matériau semiconducteur, avec un dopage, n ou p, de type opposé au dopage du substrat (2), puis
- (S3) réalisation d’un premier composant (10 ; 10’) électronique et d’au moins un deuxième composant (20 ; 20’) électronique, qui s’étendent chacun sur ladite couche supplémentaire (502), le premier composant (10 ; 10’) et le deuxième composant (20 ; 20’) comprenant chacun une couche active (14, 24) formée au moins en partie d’un deuxième matériau semi-conducteur différent du premier matériau semi- conducteur,
- (S50) réalisation d’une tranchée (3) d’isolement, qui sépare latéralement le premier composant (10 ; 10’) du deuxième composant (20 ; 20’), ladite tranchée (3) s’étendant verticalement à travers ladite couche (501) et ladite couche supplémentaire (502) pour délimiter : o un premier empilement (100 ; 100’) de maintien de tension électrique, situé entre le premier composant (10 ;10’) et le substrat (2), et o un deuxième empilement (200 ; 200’) de maintien de tension électrique, situé entre le deuxième composant (20 ; 20’) et le substrat (2), o chacun desdits empilements (100, 200 ; 100’, 200’) comprenant une première couche (101, 201) et une deuxième couche (102, 202) qui s’étendent l’une sur l’autre, la première couche (101 , 201 ) et la deuxième couche étant délimitées par ladite tranchée (3), respectivement dans ladite couche (501) et dans ladite couche supplémentaire (502), et
- (S52) remplissage de ladite tranchée (3) par un matériau électriquement isolant (5).
[Revendication 14] Procédé selon la revendication précédente, dans lequel l’étape (S3) de réalisation du premier composant (10 ; 10’) et du deuxième composant (20 ; 20’) comprend, pour chaque composant (10, 20 ; 10’, 20’), la réalisation d’une première électrode (S1 , S2 ; A1 , A2) et une deuxième électrode (D1 , D2 ; C1 , C2) reliées l’une à l’autre par la couche active (14, 24) du composant considéré, le procédé comprenant en outre l’étape suivante :
- (S4) pour chaque composant, réalisation d’une connexion métallique (18, 28) reliant électriquement la première électrode (S1 , S2) du composant (10, 20) considéré à la deuxième couche (102, 202) de l’empilement (100, 200) de maintien de tension associé audit composant.
[Revendication 15] Procédé selon la revendication précédente, comprenant en outre les étapes suivantes :
- (S51 ) réalisation d’une tranchée de liaison (7), qui s’étend verticalement depuis le premier composant (10) jusqu’au substrat (2) en traversant ladite couche (501 ) et ladite couche supplémentaire (502),
- (S53) dépôt d’un matériau isolant recouvrant les parois latérales de ladite tranchée de liaison, ou remplissage de la tranchée de liaison (7) par un matériau isolant (8), puis
- (S61 ) réalisation d’une connexion métallique (9) qui s’étend à travers la tranchée de liaison (7) et qui relie électriquement le substrat (2) à la première électrode (S1 ) du premier composant (10).
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12310105B2 (en) * 2022-03-02 2025-05-20 Vanguard International Semiconductor Corporation Semiconductor device including high electron mobility transistors with an improved backside electrode being applied in a half-bridge circuit
CN117637817B (zh) * 2023-12-11 2025-11-28 上海大学 一种单片集成半桥电路结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196869A (ja) * 2004-12-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7436022B2 (en) * 2005-02-11 2008-10-14 Alpha & Omega Semiconductors, Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
WO2012082840A1 (fr) * 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Dispositifs à semi-conducteurs à isolation de surface arrière
JP2014027253A (ja) * 2012-06-22 2014-02-06 Toshiba Corp 整流回路
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
US9685545B2 (en) * 2015-11-25 2017-06-20 Texas Instruments Incorporated Isolated III-N semiconductor devices
FR3047607B1 (fr) 2016-02-04 2018-04-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a confinement de gaz d’electrons ameliore
US10014402B1 (en) * 2016-12-14 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistor (HEMT) device structure
US10211297B2 (en) * 2017-05-03 2019-02-19 Globalwafers Co., Ltd. Semiconductor heterostructures and methods for forming same
WO2020001636A1 (fr) * 2018-06-30 2020-01-02 Jin Wei Dispositif à semi-conducteur, appareil à semi-conducteur et leur procédé de fabrication

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