EP4107854A1 - Amplificateur radiofréquence - Google Patents

Amplificateur radiofréquence

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Publication number
EP4107854A1
EP4107854A1 EP21704570.7A EP21704570A EP4107854A1 EP 4107854 A1 EP4107854 A1 EP 4107854A1 EP 21704570 A EP21704570 A EP 21704570A EP 4107854 A1 EP4107854 A1 EP 4107854A1
Authority
EP
European Patent Office
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stage
amplifier
line
integrated circuit
amplifier stage
Prior art date
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Pending
Application number
EP21704570.7A
Other languages
German (de)
English (en)
Inventor
Renaud LEMOINE
Samia OUYAHIA
Eric Wilhelm
Christophe Boyavalle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
Original Assignee
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
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Filing date
Publication date
Application filed by STMicroelectronics International NV Switzerland, STMicroelectronics International NV filed Critical STMicroelectronics International NV Switzerland
Publication of EP4107854A1 publication Critical patent/EP4107854A1/fr
Pending legal-status Critical Current

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    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
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    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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    • H03F2200/318—A matching circuit being used as coupling element between two amplifying stages
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    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
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    • H03F2200/00—Indexing scheme relating to amplifiers
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B2001/0408—Circuits with power amplifiers

Definitions

  • Embodiments and implementations relate to radiofrequency amplifiers, for example CMOS radiofrequency amplifiers. More particularly, embodiments relate to multi-stage radio frequency amplifiers.
  • a radio frequency amplifier amplifies a radio frequency signal.
  • Multi-stage radiofrequency amplifiers are generally used to obtain a high gain between a signal arriving at the input of the radiofrequency amplifier and a signal at the output of the radiofrequency amplifier.
  • a multi-stage radiofrequency amplifier can include a driver stage and a power stage.
  • multistage amplifiers can be used in devices intended for the Internet of Things (also known by the acronym IOT from “Internet of Things”).
  • IOT Internet of Things
  • Each amplifier stage can be a CMOS amplifier for example. It is also possible to use other technologies to realize the amplifier stages.
  • the amplifier stages can be made from bipolar transistors.
  • Multi-stage RF amplifiers generally include an impedance matching device between each stage of the RF amplifier (interstage matching network).
  • the impedance matching device between two stages has an input connected to an output of a first stage which is the most upstream among these two stages, and an output connected to an input of the second stage, which is the most upstream. downstream among these two floors.
  • the impedance matching device allows the output impedance of the first stage to be matched to the input impedance of the second stage.
  • the power stage PSO and its associated bias circuit have an input impedance which can be represented at a given frequency by a resistance Rp psin and a capacitance Cp psin parallel to each other and with respect to the power stage.
  • the resistor 1 / Rp_psin is the real part of the input admittance
  • the capacitance Cp psin is the imaginary part of the input admittance of the power stage.
  • the input impedance of the power stage can be represented by a resistance of the order of 50W in parallel with a capacitor 10pF.
  • the DSO driver and its associated bias circuit have an output impedance which can be represented at a given frequency as a resistor Rp dsout and a capacitance Cp dsout. parallel to each other and with respect to the DSO drive stage.
  • the capacitance Cp dsout has a value between 0 and 5pF.
  • the inductance Lp load ds of the desired load of the driver stage resonates with the capacitance Cp dsout of the output impedance of the driver stage at said given frequency to minimize power losses.
  • the matching device presents to the power stage an impedance having an imaginary part equal to a resonant inductance with the capacitance Cp psin of the input impedance of the power stage .
  • the impedance matching device is as small as possible, that it minimizes the losses between the two stages and that it operates for the largest possible bandwidth.
  • the impedance matching device can operate over a bandwidth ranging between 663MHz and 915MHz, especially for cellular telephony.
  • the impedance matching device mainly consists of passive components.
  • the impedance matching device between the two amplification stages is a circuit comprising inductive elements and capacitive elements.
  • Such an impedance matching device allows to supply the driver stage and to block the direct current between the driver stage and the power stage.
  • Figure 4 illustrates an impedance matching device between a first DS I amplifier stage and a second PS I amplifier stage.
  • the DAI1 impedance matching device comprises an inductive element IND1 and a capacitive element CAP1 in series.
  • the DAI1 impedance matching device has an input between a first terminal of inductive element IND 1 and a first terminal of capacitive element CAP1. This input of the DAI1 impedance matching device is connected to the output of the DS I driver stage.
  • the DAI1 impedance matching device also has an output connected to a second terminal of the capacitive element CAP 1 of the matching device and to an input of the power stage PS I.
  • the CAP1 capacitor enables direct current isolation of the driver and power stages, and enables the application of a VGPS bias voltage for the power stage.
  • the DAI1 impedance matching device also includes an input connected to a second terminal of the inductive element IND1 of the DAI1 impedance matching device and to a capacitive decoupling element CD1.
  • a VBAT DS bias voltage from the driver stage can be applied to the second terminal of inductive element IND 1.
  • the values of the inductive element IND1 and the capacitive element CAP1 of the DAI1 impedance matching device are chosen to present the desired load to the DS I stage.
  • the impedance matching device can be an LCL circuit, as represented in FIG. 5.
  • FIG. 5 illustrates an impedance matching device DAI2 between a driver stage DS2 and a driver stage. PS2 power.
  • the impedance matching device DAI2 comprises two inductive elements IND2, IND3 and a capacitive element in series CAP2.
  • a first inductive element IND2 has a first terminal connected to a first terminal of capacitive element CAP2
  • a second inductive element IND3 has a first terminal connected to a second terminal of capacitive element CAP2.
  • the DAI2 impedance matching device has an input between the first terminal of the first inductive element IND2 and the first terminal of the capacitive element CAP2. This input is connected to the output of the DS2 attack stage.
  • the DAI2 impedance matching device has an output between the first terminal of the second inductive element IND3 and the second terminal of the capacitive element CAP2. This output is connected to the input of the power stage PS2.
  • the DAI2 impedance matching device includes a second input at a second terminal of the first inductive element IND2.
  • This second output is connected to a first capacitive decoupling element CD2.
  • the DAI2 impedance matching device further includes a third output at a second terminal of the second inductive element IND3. This third output is connected to a second capacitive decoupling element CD3.
  • Such a DAI2 impedance matching device makes it easier to achieve the desired load at the output of the DS driver stage.
  • the value of the inductance of the first inductive element IND2, the value of the inductance of the second inductive element IND3 and the value of the capacitance of the capacitive element CAP2 are chosen to obtain the real part and the imaginary part of the impedance desired output from the attack stage DS.
  • Such a DAI2 adapter device nevertheless has the drawback of obtaining a desired load only over a short range of frequencies.
  • the impedance matching device can comprise a switched capacitive element CAP3 in parallel. of the first inductive element IND2 on the driver stage side or in parallel with the second inductive element on the power stage side.
  • This switched capacitive element CAP3 makes it possible to modulate the value of the inductance of the inductive element IND2 so as to compensate for its frequency impact.
  • DAI impedance matching device has several drawbacks.
  • the resistance of the COM switch when activated increases the power loss of the impedance matching device.
  • Such a loss of power can be critical when the gain of the power stage is small and does not compensate for this loss of power.
  • an integrated circuit comprising a radiofrequency amplifier comprising:
  • the matching device comprising two lines coupled by electromagnetic induction, a first line being connected to an output of the first amplifier stage and a second line being connected to an input of the second amplifier stage.
  • Such an impedance matching device makes it possible to replace an LCL circuit with or without a switched capacitive element by coupled lines.
  • Such an adaptation device has the advantage of not using a capacitive decoupling element.
  • Such an impedance matching device can make it possible to avoid the use of a switched capacitive element.
  • a switched capacitive element can nevertheless be used in order to cover a large frequency band, for example between 1695 MHz and 2020 MHz.
  • Such an impedance matching device has a small size because the two coupled lines occupy a space of the order of that which can be occupied by an inductive element. Furthermore, such a matching device is configured to obtain a desired load over a wide frequency range with little power loss.
  • the radio frequency amplifier can be chosen from any type of multistage amplifier.
  • the radio frequency amplifier can be a power amplifier or a low noise amplifier.
  • the second line has dimensions making it possible to compensate for an input capacitive component (Cp psin) of the second amplifier stage.
  • the first line has dimensions making it possible to obtain the required load (Rp load ds) at the output of the first amplifier stage.
  • the coupled lines are arranged so as to maximize a coupling factor between these lines.
  • the first coupled line has a first terminal connected to the first amplifier stage and a second terminal connected to a capacitive decoupling element.
  • the first terminal of the first line is connected to the first amplifier stage via an inductive element.
  • the first amplifier stage and the second amplifier stage are configured so as to obtain a ratio between a resistance (Rp psin) seen at the input of the second stage and a resistance (Rp load ds) of the desired load at the output of the first lower stage to 5.
  • the ratio between the real part of the admittance desired at the outlet of the first stage and the real part of the admittance seen at the inlet of the second stage is less than 5.
  • the first line and the second line of the impedance matching device are wrapped around each other.
  • the first line and the second line are wound around the capacitive decoupling element connected to the first line or a capacitive decoupling element connected to the second line. This is possible when the coupled lines are long enough to be able to be wound around one of these capacitive decoupling elements.
  • the first amplifier stage and the second amplifier stage are CMOS radiofrequency amplifiers (acronym for "Complementary metal oxide semiconductor”).
  • CMOS radiofrequency amplifiers analog for "Complementary metal oxide semiconductor”
  • the amplifier stages can be made from bipolar transistors.
  • the first amplifier stage is a driver stage
  • the second amplifier stage is a power stage
  • the first amplifier stage can also be a pre-driver stage and the second amplifier stage can be a driver stage.
  • an object comprising:
  • the radio frequency amplifier being connected to the radio antenna so as to be able to deliver to the radio antenna a radio frequency signal amplified from a radio frequency signal received at the input of this radio frequency amplifier.
  • the radio amplifier can be connected indirectly to the radio antenna, in particular through switching circuits and filters.
  • FIG 10 schematically illustrate embodiments and implementation of the invention.
  • FIG. 7 represents an integrated circuit IC according to one embodiment of the invention.
  • the integrated circuit includes an AMP radio frequency amplifier.
  • the AMP radio frequency amplifier is configured to amplify the power of an RFIN radio frequency signal.
  • the radio frequency amplifier AMP is configured to be able to be connected to a radio antenna (not shown) so as to be able to deliver an amplified radio frequency signal RFOUT to this radio antenna.
  • Such a radiofrequency amplifier can in particular be integrated into an object comprising a radio antenna, in particular so as to be able to be used within the framework of the Internet of Things.
  • the radio frequency amplifier has two amplifier stages DS, PS. Nevertheless, it is possible to provide a radiofrequency amplifier comprising more than two amplifier stages.
  • the radiofrequency amplifier can for example comprise three amplifier stages.
  • the DS amplifier stage located most upstream is a driver stage and the following PS amplifier stage is a power stage (in English "Power stage").
  • the most upstream amplifier stage may be a pre-driver stage and the next amplifier stage is a driver stage.
  • Each DS, PS amplifier stage is a CMOS amplifier.
  • the first amplifier stage DS (the driver stage) has an output impedance close to an input impedance of the second amplifier stage PS (the power stage).
  • the first amplifier stage DS and the second amplifier stage PS are configured so as to obtain a ratio between a resistance (Rp psin in FIG. 1) seen at the input of the second stage and a load resistance (Rp load ds on Figure 3) desired at the exit of the first stage below 5.
  • the AMP radio frequency amplifier includes a DAI impedance matching device between the two amplifier stages DS, PS.
  • the DAI impedance matching device is configured to provide a desired load at the output of the first amplifier stage DS (the driver stage) from the input impedance of the second amplifier stage PS (the power stage ).
  • the first DS amplifier stage that is, the driver stage, has a DSIN input configured to receive the RFIN radio frequency signal.
  • This first DS amplifier stage also has a DSOUT output connected to a main input II of the DAI impedance matching device.
  • the second amplifier stage PS that is to say the power stage, has a PSIN input connected to a main output 01 of the DAI impedance matching device.
  • This second amplifier stage PS also has a PSOUT output connected to the radio antenna, in particular via switching circuits and filters (not shown).
  • the DAI impedance matching device comprises two lines L1, L2 coupled by electromagnetic induction.
  • a first line L1 has a first terminal connected to the main input II of the DAI impedance matching device. As seen previously, this main input II of the impedance matching device is connected to the DSOUT output of the first DS amplifier stage.
  • the first line L1 also has a second terminal connected to an output 02 of the impedance matching device. This output 02 is connected to a capacitive decoupling element CD4.
  • the capacitive decoupling element CD4 therefore has a first terminal connected to the second terminal of the first line L1 and a second terminal connected to a GND ground.
  • a second line L2 has a first terminal connected to the main output 01 of the impedance matching device.
  • this main output 01 of the impedance matching device DAI is connected to the PSIN input of the second amplifier stage PS. More particularly, the main output 01 of the impedance matching device DAI is connected to the input PSIN of the second amplifier stage PS via a capacitive element CAP4.
  • the capacitive element CAP4 prevents a VGPS bias of the first stage from leaking through the second coupled line L2.
  • the second line L2 also has a second terminal connected to an output 03 of the DAI impedance matching device. This output 03 is connected to GND ground.
  • the first line L1 and the second line L2 are arranged so as to be as close together as possible so as to maximize a coupling factor between these two lines L1, L2.
  • the second line L2 which is connected to the second amplifier stage, is configured to compensate the capacitance Cp psin of the input impedance of the second stage DS (see figure 1).
  • the width of the second line is chosen so as to be large enough to comply with a current constraint (electromigration).
  • the first line L1 which is connected to the first amplifier stage DS, is configured to comply with the resistance Rp load ds of the load required by the first amplifier stage DS.
  • the coupled lines L1, L2 are made with the thickest metal layer.
  • the lines L1, L2 have a thickness of between 2 ⁇ m and 4 ⁇ m.
  • Coupled lines may be made from two metal layers arranged at different heights in order to obtain two lines coupled one above the other. This makes it possible to increase the coupling factor between the two lines.
  • the first line L1 connected to the first amplifier stage DS can also be configured to be used as a bias line for this first amplifier stage DS.
  • a bias voltage VBAT DS can be applied to the second terminal of the first line L1.
  • the second terminal of the second line L2 is connected to ground through a capacitive decoupling element CD5.
  • a VGPS bias voltage is then applied to the second terminal of the second line L2.
  • the first terminal of the second line L2 is directly connected to the second amplifier stage PS.
  • the integrated circuit therefore does not include a capacitive element between the first terminal of the second line and the second stage.
  • the second line L2 is wrapped around the first line L1 so that the two coupled lines are as close as possible to each other.
  • the capacitive CD4 decoupling element then occupies a space in the center of the two wound lines L1, L2. This space is needed and is left unoccupied when the CD4 decoupling capacitor is placed next to the coupled lines. Alternatively, it is possible to wrap the coupled lines around the capacitive decoupling element CD5.
  • the fact of placing the capacitive decoupling element CD4 at the center of the two wound lines L1, L2 makes it possible to reduce the power losses.
  • the capacitive CD4 decoupling element in the center by placing the capacitive CD4 decoupling element in the center, the second terminal of the first line L1 can be directly connected to the capacitive CD4 decoupling element in the center.
  • the capacitive CD4 decoupling element when the capacitive CD4 decoupling element is not placed in the center but next to the wound lines L1, L2, the first line passes again under the wound lines in order to be able to connect its second terminal to the capacitive decoupling element. This can lead to loss of power.
  • FIG. 10 illustrates a variant of the integrated circuit of FIG. 8.
  • the integrated circuit differs from that of FIG. 8 in that it comprises an impedance matching device having a main input II connected to the output of the first DS amplifier stage via an inductive element Lmatch.
  • the Lmatch inductive element is used to make the DAI adapter resonate with the capacitance of the first stage output impedance.
  • Such an inductive element Lmatch can be used when the capacitance Cp dsout seen at the output of the first stage can have a not insignificant impact on the performances, in particular on the gain of the amplifier and on the output in added power (in English "power added efficiency ”).
  • the greater the capacitance Cp dsout or the greater the pulsation w the greater the leakage of the signal at the output of the first stage towards ground.
  • the value of the inductance of the inductive element Lmatch can be determined according to the formula: where Rp load ds is the desired load of the first amplifier stage DS, Cp dsout is the capacitance of the output impedance of the first amplifier stage DS, and w is the pulse relative to the operating frequency.
  • PSIN R being the resistance of the second stage input impedance Rmatch being ég s al to Rmatch
  • Rp load - ds is the desired load of the first amplifier stage DS
  • Cp dsout is the capacitance of the output impedance of the first stage
  • w is the pulse relative to the operating frequency
  • a bias voltage VBAT DS can be applied to the second terminal of the first line L1 then acts as a choke coil.
  • the impedance matching devices described can be used between two amplifier stages of the single ended or differential type, or between an amplifier stage of the asymmetric type and an amplifier stage. differential type.

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Abstract

Selon un aspect, il est proposé un circuit intégré comprenant un amplificateur radiofréquence comportant: - au moins deux étages amplificateurs (DS, PS), - un dispositif d'adaptation d'impédance (DAI) entre deux étages amplificateurs (DS, PS) de l'amplificateur radiofréquence, le dispositif d'adaptation comprenant deux lignes (L1, L2) couplées par induction électromagnétique, une première ligne (L1) étant reliée à une sortie du premier étage amplificateur (DS) et une deuxième ligne (L2) étant reliée à une entrée du deuxième étage amplificateur (PS).

Description

DESCRIPTION
Titre : AMPLIFICATEUR RADIOFRÉQUENCE
Des modes de réalisation et de mise en œuvre concernent des amplificateurs radiofréquence, par exemple des amplificateurs radiofréquence CMOS. Plus particulièrement, des modes de réalisation concernent les amplificateurs radiofréquence à plusieurs étages.
Un amplificateur radiofréquence permet d’amplifier un signal radiofréquence.
Les amplificateurs radiofréquence à plusieurs étages (en anglais « multi-stage amplifiers ») sont généralement utilisés pour obtenir un gain élevé entre un signal arrivant en entrée de l’amplificateur radiofréquence et un signal en sortie de l’amplificateur radiofréquence. En particulier, un amplificateur radiofréquence à plusieurs étages peut comprendre un étage d’attaque (en anglais « driver stage ») et un étage de puissance (en anglais « power stage »).
Par exemple, les amplificateurs à plusieurs étages peuvent être utilisés dans des dispositifs destinés à l’Internet des Obj ets (connu également par l’acronyme IOT de l’anglais « Internet of Things »).
Chaque étage amplificateur peut être un amplificateur CMOS par exemple. Il est également possible d’utiliser d’autres technologies pour réaliser les étages amplificateurs. Par exemple, les étages amplificateurs peuvent être réalisés à partir de transistors bipolaires.
Les amplificateurs radiofréquence à plusieurs étages comprennent généralement un dispositif d’adaptation d’impédance entre chaque étage de l’amplificateur radiofréquence (en anglais « interstage matching network »).
Le dispositif d’adaptation d’impédance entre deux étages présente une entrée reliée à une sortie d’un premier étage qui est le plus en amont parmi ces deux étages, et une sortie reliée à une entrée du deuxième étage, qui est le plus en aval parmi ces deux étages. Le dispositif d’adaptation d’impédance permet d’adapter l’impédance de sortie du premier étage par rapport à l’impédance d’entrée du deuxième étage.
En particulier, comme représenté à la figure 1, l’étage de puissance PSO et son circuit de polarisation associé (non représenté) présentent une impédance d’entrée qui peut être représentée à une fréquence donnée par une résistance Rp psin et une capacité Cp psin parallèles l’une à l’autre et par rapport à l’étage de puissance. Ainsi, la résistance 1/Rp_psin est la partie réelle de l’admittance d’entrée et la capacité Cp psin est la partie imaginaire de l’admittance d’entrée de l’étage de puissance. Par exemple, l’impédance d’entrée de l’étage de puissance peut être représentée par une résistance de l’ordre de 50W en parallèle d’une capacité lOpF.
En outre, comme représenté à la figure 2, l’étage d’attaque DSO et son circuit de polarisation associé (non représenté) présentent une impédance de sortie qui peut être représentée à une fréquence donnée comme une résistance Rp dsout et une capacité Cp dsout parallèles l’une à l’autre et par rapport à l’étage d’attaque DSO. Par exemple, la capacité Cp dsout a une valeur entre 0 et 5pF.
Par ailleurs, comme représenté à la figure 3, il est souhaitable de présenter à l’étage d’attaque DSO une charge optimale pouvant être représentée par une résistance Rp load ds et une inductance Lp load ds en parallèles l’une à l’autre et par rapport à l’étage d’attaque DSO.
Il est souhaitable que l’inductance Lp load ds de la charge souhaitée de l’étage d’attaque résonne avec la capacité Cp dsout de l’impédance de sortie de l’étage d’attaque à ladite fréquence donnée pour minimiser les pertes de puissance. Pour la même raison, il est important que le dispositif d’adaptation présente à l’étage de puissance une impédance ayant une partie imaginaire égale à une inductance résonnante avec la capacité Cp psin de l’impédance d’entrée de l’étage de puissance.
Il est préférable que le dispositif d’adaptation d’impédance soit le plus petit possible, qu’il minimise les pertes entre les deux étages et qu’il fonctionne pour une largeur de bande la plus grande possible. Par exemple, il est avantageux que le dispositif d’ adaptation d’impédance puisse fonctionner sur une largeur de bande s’étendant entre 663MHz et 915MHz, notamment pour la téléphonie cellulaire.
Par ailleurs, le dispositif d’adaptation d’impédance comprend principalement des composants passifs.
Généralement, le dispositif d’adaptation d’impédance entre les deux étages d’amplification est un circuit comprenant des éléments inductifs et des éléments capacitifs. Un tel dispositif d’adaptation d’impédance permet d’alimenter l’étage d’attaque et d’effectuer un blocage du courant continu entre l’étage d’attaque et l’étage de puissance.
Par exemple, la figure 4 illustre un dispositif d’adaptation d’impédance entre un premier étage amplificateur DS I et un deuxième étage amplificateur PS I . Le dispositif d’adaptation d’impédance DAI1 comprend un élément inductif IND1 et un élément capacitif CAP1 en série.
Le dispositif d’adaptation d’impédance DAI1 présente une entrée entre une première borne de l’élément inductif IND 1 et une première borne de l’élément capacitif CAP1. Cette entrée du dispositif d’adaptation d’impédance DAI1 est reliée à la sortie de l’étage d’attaque DS I .
Le dispositif d’adaptation d’impédance DAI1 présente également une sortie reliée à une deuxième borne de l’élément capacitif CAP 1 du dispositif d’adaptation et à une entrée de l’étage de puissance PS I .
La capacité CAP1 permet d’isoler en courant continu l’étage d’attaque et l’étage de puissance, et rend possible l’application d’une tension de polarisation VGPS pour l’étage de puissance.
Le dispositif d’adaptation d’impédance DAI1 comprend également une entrée reliée à une deuxième borne de l’élément inductif IND1 du dispositif d’adaptation d’impédance DAI1 et à un élément capacitif de découplage CD1 .
Une tension de polarisation VBAT DS de l’étage d’attaque peut être appliquée sur la deuxième borne de l’élément inductif IND 1.
Les valeurs de l’élément inductif IND1 et de l’élément capacitif CAP1 du dispositif d’adaptation d’impédance DAI1 sont choisies pour présenter la charge désirée à l’étage DS I .
Cependant la flexibilité du dispositif d’adaptation d’impédance DAI1 est limitée, et il n’est pas toujours possible de réaliser la charge désirée avec des éléments intégrés.
En variante, le dispositif d’adaptation d’impédance peut être un circuit LCL, comme représenté à la figure 5. En particulier, la figure 5 illustre un dispositif d’adaptation d’impédance DAI2 entre un étage d’attaque DS2 et un étage de puissance PS2.
Le dispositif d’adaptation d’impédance DAI2 comprend deux éléments inductifs IND2, IND3 et un élément capacitif en série CAP2. En particulier, un premier élément inductif IND2 présente une première borne reliée à une première borne de l’élément capacitif CAP2, et un deuxième élément inductif IND3 présente une première borne reliée à une deuxième borne de l’élément capacitif CAP2.
Le dispositif d’adaptation d’impédance DAI2 présente une entrée entre la première borne du premier élément inductif IND2 et la première borne de l’élément capacitif CAP2. Cette entrée est reliée à la sortie de l’étage d’attaque DS2.
Le dispositif d’adaptation d’impédance DAI2 présente une sortie entre la première borne du deuxième élément inductif IND3 et la deuxième borne de l’élément capacitif CAP2. Cette sortie est reliée à l’entrée de l’étage de puissance PS2.
Par ailleurs, le dispositif d’adaptation d’impédance DAI2 comprend une deuxième entrée au niveau d’une deuxième borne du premier élément inductif IND2.
Cette deuxième sortie est reliée à un premier élément capacitif de découplage CD2.
Le dispositif d’adaptation d’impédance DAI2 comprend en outre une troisième sortie au niveau d’une deuxième borne du deuxième élément inductif IND3. Cette troisième sortie est reliée à un deuxième élément capacitif de découplage CD3.
Un tel dispositif d’adaptation d’impédance DAI2 facilite la réalisation de la charge désirée en sortie de l’étage d’attaque DS. La valeur de l’inductance du premier élément inductif IND2, la valeur de l’inductance du deuxième élément inductif IND3 et la valeur de la capacité de l’élément capacitif CAP2 sont choisies pour obtenir la partie réelle et la partie imaginaire de l’impédance souhaitée en sortie de l’étage d’attaque DS.
Un tel dispositif d’adaptation DAI2 présente néanmoins l’inconvénient d’obtenir une charge souhaitée seulement sur une courte plage de fréquences.
Afin d’augmenter la plage des fréquences pour lesquelles le dispositif d’adaptation d’impédance permet d’obtenir la charge souhaitée, comme illustré à la figure 6, le dispositif d’adaptation d’impédance peut comprendre un élément capacitif commuté CAP3 en parallèle du premier élément inductif IND2 du côté de l’étage d’attaque ou en parallèle du deuxième élément inductif du côté de l’étage de puissance. Cet élément capacitif commuté CAP3 permet de moduler la valeur de l’inductance de l’élément inductif IND2 de façon à compenser son impact en fréquence.
Néanmoins, un tel dispositif d’adaptation d’impédance DAI présente plusieurs inconvénients. En particulier, la résistance du commutateur COM lorsqu’il est activé augmente la perte de puissance du dispositif d’adaptation d’impédance. Une telle perte de puissance peut être critique lorsque le gain de l’étage de puissance est faible et ne permet pas de compenser cette perte de puissance.
Il existe donc un besoin de proposer un amplificateur radiofréquence présentant un dispositif d’adaptation d’impédance permettant d’obtenir de bonnes performances radiofréquences. Il existe également un besoin de présenter un tel amplificateur radiofréquence présentant des dimensions réduites.
Selon un aspect, il est proposé un circuit intégré comprenant un amplificateur radiofréquence comportant :
- au moins deux étages amplificateurs,
- un dispositif d’adaptation d’impédance entre deux étages amplificateurs de l’amplificateur radiofréquence, le dispositif d’adaptation comprenant deux lignes couplées par induction électromagnétique, une première ligne étant reliée à une sortie du premier étage amplificateur et une deuxième ligne étant reliée à une entrée du deuxième étage amplificateur.
Un tel dispositif d’adaptation d’impédance permet de remplacer un circuit LCL avec ou sans élément capacitif commuté par des lignes couplées.
Un tel dispositif d’adaptation présente l’avantage de ne pas utiliser un élément capacitif de découplage.
En outre, un tel dispositif d’adaptation d’impédance peut permettre d’éviter d’utiliser un élément capacitif commuté. Un élément capacitif commuté peut néanmoins être utilisé afin de couvrir une grande bande de fréquences, par exemple entre 1695 MHz et 2020 MHz.
Un tel dispositif d’adaptation d’impédance présente une taille réduite car les deux lignes couplées occupent un espace de l’ordre de celui pouvant être occupé par un élément inductif. En outre, un tel dispositif d’adaptation est configuré pour obtenir une charge souhaitée sur une grande plage de fréquences avec peu de pertes de puissance.
L’amplificateur radiofréquence peut être choisi parmi tout type d’amplificateur à plusieurs étages. Par exemple, l’amplificateur radiofréquence peut être un amplificateur de puissance ou bien un amplificateur faible bruit.
Dans un mode de réalisation avantageux, la deuxième ligne présente des dimensions permettant de compenser une composante capacitive d’entrée (Cp psin) du deuxième étage amplificateur.
De préférence, la première ligne présente des dimensions permettant d’obtenir la charge (Rp load ds) requise en sortie du premier étage amplificateur.
Avantageusement, les lignes couplées sont disposées de façon à maximiser un facteur de couplage entre ces lignes.
Dans un mode de réalisation avantageux, la première ligne couplée présente une première borne reliée au premier étage amplificateur et une deuxième borne reliée à un élément capacitif de découplage.
Dans un mode de réalisation avantageux, la première borne de la première ligne est reliée au premier étage amplificateur par l’intermédiaire d’un élément inductif.
Avantageusement, le premier étage amplificateur et le deuxième étage amplificateur sont configurés de façon à obtenir un ratio entre une résistance (Rp psin) vue en entrée du deuxième étage et une résistance (Rp load ds) de la charge souhaitée en sortie du premier étage inférieur à 5. En d’autres termes le ratio entre la partie réelle de l’admittance souhaitée en sortie du premier étage et la partie réelle de l’admittance vue en entrée du deuxième étage est inférieur à 5.
De préférence, la première ligne et la deuxième ligne du dispositif d’adaptation d’impédance sont enroulées l’une autour de l’autre.
Dans un mode de réalisation avantageux, la première ligne et la deuxième ligne sont enroulées autour de l’élément capacitif de découplage relié à la première ligne ou d’un élément capacitif de découplage relié à la deuxième ligne. Cela est possible lorsque les lignes couplées sont suffisamment longues pour pouvoir être enroulées autour d’un de ces éléments capacitifs de découplage.
Cela permet de réduire un espace d’occupation du dispositif d’adaptation d’impédance et de l’élément capacitif de découplage dans le circuit intégré.
Avantageusement, le premier étage amplificateur et le deuxième étage amplificateur sont des amplificateurs radiofréquence CMOS (acronyme de l’anglais « Complementary métal oxide semi-conductor »). Néanmoins, il est également possible d’utiliser d’autres technologies pour réaliser les étages amplificateurs. Par exemple, les étages amplificateurs peuvent être réalisés à partir de transistors bipolaires.
De préférence, le premier étage amplificateur est un étage d’attaque, et le deuxième étage amplificateur est un étage de puissance. Le premier étage amplificateur peut aussi être un étage de pré-attaque (en anglais « pre- driver stage ») et le deuxième étage amplificateur peut être un étage d’attaque.
Selon un autre aspect, il est proposé un objet comprenant :
- une antenne radioélectrique,
- un circuit intégré tel que défini précédemment, l’amplificateur radiofréquence étant relié à l’antenne radioélectrique de façon à pouvoir délivrer à l’antenne radioélectrique un signal radiofréquence amplifié à partir d’un signal radiofréquence reçu en entrée de cet amplificateur radiofréquence.
L’amplificateur radioélectrique peut être relié indirectement à l’antenne radioélectrique, notamment par l’intermédiaire de circuits de commutation et de filtres.
D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
[Fig 1]
[Fig 2]
[Fig 3]
[Fig 4]
[Fig 5] [Fig 6] déjà décrites, illustrent schématiquement des amplificateurs radiofréquence de l’art antérieur,
[Fig 7]
[Fig 8]
[Fig 9]
[Fig 10] illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention.
La figure 7 représente un circuit intégré CI selon un mode de réalisation de l’invention.
Le circuit intégré comprend un amplificateur radiofréquence AMP. L’amplificateur radiofréquence AMP est configuré pour amplifier la puissance d’un signal radiofréquence RFIN.
L’amplificateur radiofréquence AMP est configuré pour pouvoir être relié à une antenne radioélectrique (non représentée) de façon à pouvoir délivrer un signal radiofréquence amplifié RFOUT à cette antenne radioélectrique.
Un tel amplificateur radiofréquence peut notamment être intégré dans un objet comprenant une antenne radioélectrique, notamment de façon à pouvoir être utilisé dans le cadre de l’Internet des objets.
L’amplificateur radiofréquence comprend deux étages amplificateurs DS, PS. Néanmoins, il est possible de prévoir un amplificateur radiofréquence comprenant plus de deux étages amplificateurs. L’amplificateur radiofréquence peut par exemple comprendre trois étages amplificateurs.
Dans le mode de réalisation représenté à la figure 1, l’étage amplificateur DS situé le plus en amont est un étage d’attaque (en anglais « driver stage ») et l’étage amplificateur PS suivant est un étage de puissance (en anglais « power stage »). En variante, l’étage amplificateur le plus en amont peut-être un étage de pré-attaque (en anglais « pre-driver stage ») et l’étage amplificateur suivant est un étage d’attaque.
Chaque étage amplificateur DS, PS est un amplificateur CMOS.
Avantageusement, le premier étage amplificateur DS (l’étage d’attaque) présente une impédance de sortie proche d’une impédance d’entrée du deuxième étage amplificateur PS (l’étage de puissance). En particulier, le premier étage amplificateur DS et le deuxième étage amplificateur PS sont configurés de façon à obtenir un ratio entre une résistance (Rp psin sur la figure 1) vue en entrée du deuxième étage et une résistance de la charge (Rp load ds sur la figure 3) souhaitée en sortie du premier étage inférieur à 5.
L’amplificateur radiofréquence AMP comprend un dispositif d’adaptation d’impédance DAI entre les deux étages amplificateurs DS, PS.
Le dispositif d’adaptation d’impédance DAI est configuré pour fournir une charge souhaitée en sortie du premier étage amplificateur DS (l’étage d’attaque) à partir de l’impédance en entrée du deuxième étage amplificateur PS (l’étage de puissance).
Plus particulièrement, le premier étage amplificateur DS, c’est-à-dire l’étage d’attaque, présente une entrée DSIN configurée pour recevoir le signal radiofréquence RFIN. Ce premier étage amplificateur DS présente également une sortie DSOUT reliée à une entrée principale II du dispositif d’adaptation d’impédance DAI.
Le deuxième étage amplificateur PS, c’est-à-dire l’étage de puissance, présente une entrée PSIN reliée à une sortie principale 01 du dispositif d’adaptation d’impédance DAI. Ce deuxième étage amplificateur PS présente également une sortie PSOUT reliée à l’antenne radioélectrique, notamment par l’intermédiaire de circuits de commutation et de filtres (non représentés).
Le dispositif d’adaptation d’impédance DAI comprend deux lignes Ll, L2 couplées par induction électromagnétique.
Une première ligne Ll présente une première borne reliée à l’entrée principale II du dispositif d’adaptation d’impédance DAI. Comme vu précédemment, cette entrée principale II du dispositif d’adaptation d’impédance est reliée à la sortie DSOUT du premier étage amplificateur DS.
La première ligne Ll présente également une deuxième borne reliée à une sortie 02 du dispositif d’adaptation d’impédance. Cette sortie 02 est reliée à un élément capacitif de découplage CD4. L’élément capacitif de découplage CD4 présente donc une première borne reliée à la deuxième borne de la première ligne Ll et une deuxième borne reliée à une masse GND.
Une deuxième ligne L2 présente une première borne reliée à la sortie principale 01 du dispositif d’adaptation d’impédance. Comme vu précédemment, cette sortie principale 01 du dispositif d’adaptation d’impédance DAI est reliée à l’entrée PSIN du deuxième étage amplificateur PS. Plus particulièrement, la sortie principale 01 du dispositif d’adaptation d’impédance DAI est reliée à l’entrée PSIN du deuxième étage amplificateur PS par l’intermédiaire d’un élément capacitif CAP4.
L’élément capacitif CAP4 empêche une polarisation VGPS du premier étage de fuir à travers la deuxième ligne couplée L2.
La deuxième ligne L2 présente également une deuxième borne reliée à une sortie 03 du dispositif d’adaptation d’impédance DAI. Cette sortie 03 est reliée à la masse GND.
La première ligne L1 et la deuxième ligne L2 sont disposées de façon à être les plus rapprochées possible de façon à maximiser un facteur de couplage entre ces deux lignes Ll, L2.
La deuxième ligne L2, qui est reliée au deuxième étage amplificateur, est configurée pour compenser la capacité Cp psin de l’impédance d’entrée du deuxième étage DS (voir figure 1). La largeur de la deuxième ligne est choisie de façon à être suffisamment grande pour respecter une contrainte de courant (électromigration).
En particulier, l’inductance de la deuxième ligne L2 est choisie de sorte qu’elle soit égale à L2 = l/(Cp_psin x w2), où Cp psin est la capacité parallèle vue en entrée du deuxième étage PS et w est la pulsation relative à une fréquence centrale de fonctionnement.
La première ligne Ll, qui est reliée au premier étage amplificateur DS, est configurée pour respecter la résistance Rp load ds de la charge requise par le premier étage amplificateur DS.
En particulier, lorsque le facteur de couplage entre la première ligne Ll et la deuxième ligne L2 est proche de 1 , l’inductance de la première ligne Ll est choisie de sorte qu’elle soit égale à Ll = (L2 x Rp_load_ds)/Rp_psin.
Lorsque le circuit intégré comprend plusieurs couches de métal, les lignes couplées Ll, L2 sont réalisées avec la couche de métal la plus épaisse. Généralement, les lignes Ll, L2 présentent une épaisseur comprise entre 2pm et 4pm.
Il peut être préférable de réaliser les lignes couplées à partir de deux couches métalliques disposées à des hauteurs différentes afin d’obtenir deux lignes couplées l’une au-dessus de l’autre. Cela permet d’augmenter le facteur de couplage entre les deux lignes.
La première ligne L1 reliée au premier étage amplificateur DS peut également être configurée pour être utilisée comme ligne de polarisation pour ce premier étage amplificateur DS. En particulier, une tension de polarisation VBAT DS peut être appliquée sur la deuxième borne de la première ligne Ll .
Il est possible de faire de même pour le deuxième étage amplificateur PS. Dans ce cas, comme représenté à la figure 8, la deuxième borne de la deuxième ligne L2 est reliée à la masse par l’intermédiaire d’un élément capacitif de découplage CD5.
Une tension de polarisation VGPS est alors appliquée sur la deuxième borne de la deuxième ligne L2. En outre, la première borne de la deuxième ligne L2 est directement reliée au deuxième étage amplificateur PS. Le circuit intégré ne comprend donc pas d’élément capacitif entre la première borne de la deuxième ligne et le deuxième étage.
Comme représenté à la figure 9, la deuxième ligne L2 est enroulée autour de la première ligne Ll de sorte que les deux lignes couplées soient le plus proches possible l’une de l’ autre.
En outre, afin d’optimiser l’espace occupé par les lignes couplés Ll, L2, il est avantageux d’enrouler les lignes couplées autour de l’élément capacitif de découplage CD4.
L’élément capacitif de découplage CD4 occupe alors un espace au centre des deux lignes enroulées Ll , L2. Cet espace est nécessaire et est laissé non occupé lorsque la capacité de découplage CD4 est placé à côté des lignes couplés. En variante, il est possible d’enrouler les lignes couplées autour de l’élément capacitif de découplage CD5.
Par ailleurs, le fait de placer l’élément capacitif de découplage CD4 au centre des deux lignes enroulées Ll, L2 permet de diminuer les pertes de puissance. En particulier, en plaçant l’élément capacitif de découplage CD4 au centre, la deuxième borne de la première ligne Ll peut être directement reliée à l’élément capacitif de découplage CD4 au centre.
Plus particulièrement, lorsque l’élément capacitif de découplage CD4 n’est pas placé au centre mais à côté des lignes enroulées Ll, L2, la première ligne repasse sous les lignes enroulées pour pouvoir connecter sa deuxième borne à l’élément capacitif de découplage. Cela peut entraîner des pertes de puissance.
La figure 10 illustre une variante du circuit intégré de la figure 8. Ici, le circuit intégré diffère de celui de la figure 8 en ce qu’il comprend un dispositif d’adaptation d’impédance présentant une entrée principale II reliée à la sortie du premier étage amplificateur DS par l’intermédiaire d’un élément inductif Lmatch.
L’élément inductif Lmatch est utilisé pour que le dispositif d’adaptation DAI résonne avec la capacité de l’impédance de sortie du premier étage.
Un tel élément inductif Lmatch peut être utilisé lorsque la capacité Cp dsout vue en sortie du premier étage peut avoir un impact non négligeable sur les performances, notamment sur le gain de l’amplificateur et sur le rendement en puissance ajoutée (en anglais « power added efficiency »). En particulier, plus la capacité Cp dsout ou plus la pulsation w est grande, plus une fuite du signal en sortie du premier étage vers la masse est importante.
En particulier, la valeur de l’inductance de l’élément inductif Lmatch peut être déterminée selon la formule : où Rp load ds est la charge souhaitée du premier étage amplificateur DS, Cp dsout est la capacité de l’impédance de sortie du premier étage amplificateur DS, et w est la pulsation relative à la fréquence de fonctionnement.
En outre, dans ce cas la valeur de l’inductance de la première ligne L1 est choisie comme étant égale à L1 = (L2 x Rmatch) /Rpjpsin,
R psin étant la résistance de l’impédance d’entrée du deuxième étage, Rmatch étant ég sal à Rmatch = où Rp load — ds est la charge souhaitée du premier étage amplificateur DS, Cp dsout est la capacité de l’impédance de sortie du premier étage, et w est la pulsation relative à la fréquence de fonctionnement.
Une tension de polarisation VBAT DS peut être appliquée sur la deuxième borne de la première ligne L1 fait alors office de bobine d’arrêt (en anglais « choke »). Les dispositifs d’adaptation d’impédance décrits peuvent être utilisés entre deux étages amplificateurs de type asymétriques (en anglais « single ended ») ou différentiels (en anglais « differential »), ou entre un étage amplificateur de type asymétrique et un étage amplificateur de type différentiel.

Claims

REVENDICATIONS
1. Circuit intégré comprenant un amplificateur radiofréquence comportant :
- au moins deux étages amplificateurs (DS, PS),
- un dispositif d’adaptation d’impédance (DAI) entre deux étages amplificateurs (DS, PS) de l’amplificateur radiofréquence, le dispositif d’adaptation comprenant deux lignes (Ll, L2) couplées par induction électromagnétique, une première ligne (Ll) étant reliée à une sortie du premier étage amplificateur (DS) et une deuxième ligne (L2) étant reliée à une entrée du deuxième étage amplificateur (PS).
2. Circuit intégré selon la revendication 1, dans lequel la deuxième ligne (L2) présente des dimensions permettant de compenser une composante capacitive d’entrée (Cp psin) du deuxième étage amplificateur (PS).
3. Circuit intégré selon l’une quelconque des revendications 1 ou 2, dans lequel la première ligne (Ll) présente des dimensions permettant de respecter une partie réelle d’une charge requise en sortie du premier étage amplificateur (DS).
4. Circuit intégré selon l’une des revendications 1 à 3, dans lequel les lignes couplées (Ll, L2) sont disposées de façon à maximiser un facteur de couplage entre ces lignes.
5. Circuit intégré selon l’une des revendications 1 à 4, dans lequel la première ligne couplée (Ll) présente une première borne reliée au premier étage amplificateur (DS) et une deuxième borne reliée à un élément capacitif de découplage (CD4).
6. Circuit intégré selon la revendication 5, dans lequel la première borne de la première ligne (Ll) est reliée au premier étage amplificateur (DS) par l’intermédiaire d’un élément inductif (Lmatch).
7. Circuit intégré selon l’une des revendications 1 à 6, dans lequel le premier étage amplificateur (DS) et le deuxième étage amplificateur (PS) sont configurés de façon à obtenir un ratio entre une résistance (Rp psin) vue en entrée du deuxième étage et une résistance (Rp load ds) de la charge souhaitée en sortie du premier étage inférieur à 5.
8. Circuit intégré selon l’une des revendications 1 à 7, dans lequel la première ligne (Ll) et la deuxième ligne (L2) du dispositif d’adaptation d’impédance sont enroulées l’une autour de l’autre.
9. Circuit intégré selon la revendication 8, dans lequel la première ligne (Ll) et la deuxième ligne (L2) sont enroulées autour de l’élément capacitif de découplage (CD4) relié à la première ligne (Ll) ou d’un élément capacitif de découplage (CD5) relié à la deuxième ligne (L2).
10. Circuit intégré selon l’une des revendications 1 à 9, dans lequel le premier étage amplificateur (DS) et le deuxième étage amplificateur (PS) sont des amplificateurs radiofréquence CMOS.
11. Circuit intégré selon l’une des revendications 1 à 10, dans lequel le premier étage amplificateur (DS) est un étage d’attaque, et le deuxième étage amplificateur (PS) est un étage de puissance.
12. Objet comprenant :
- une antenne radioélectrique,
- un circuit intégré selon l’une des revendications 1 à 11, l’amplificateur radiofréquence étant relié à l’antenne radioélectrique de façon à pouvoir délivrer à l’antenne radioélectrique un signal radiofréquence amplifié à partir d’un signal radiofréquence reçu en entrée de cet amplificateur radiofréquence.
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