EP3900038A1 - Dispositif optoelectronique - Google Patents

Dispositif optoelectronique

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EP3900038A1
EP3900038A1 EP19848783.7A EP19848783A EP3900038A1 EP 3900038 A1 EP3900038 A1 EP 3900038A1 EP 19848783 A EP19848783 A EP 19848783A EP 3900038 A1 EP3900038 A1 EP 3900038A1
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EP
European Patent Office
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transistors
light
emitting diodes
stage
conductive
Prior art date
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Pending
Application number
EP19848783.7A
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German (de)
English (en)
Inventor
Frédéric Mayer
Frédéric MERCIER
Ivan-Christophe Robin
Xavier Hugon
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Aledia
Original Assignee
Aledia
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Publication date
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    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
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    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present description relates generally to optoelectronic devices and more particularly to light-emitting diode devices.
  • optoelectronic devices with light emitting diodes devices adapted to effect the conversion of an electrical signal into electromagnetic radiation, and in particular devices dedicated to the emission of electromagnetic radiation, in particular light.
  • control circuits for light-emitting diodes of such a device include insulated gate field effect transistors, or MOS transistors, produced according to CMOS technology, for example formed on a plate different from the plate on which light emitting diodes are formed. These two plates are then joined and electrically connected.
  • An embodiment overcomes all or part of the disadvantages of known optoelectronic devices.
  • One embodiment provides an optoelectronic device comprising an integrated circuit comprising light emitting diodes, thin film transistors, and a stack of electrically insulating layers, said stack being located between light emitting diodes and transistors, said stack further comprising conductive elements, between and through said insulating layers, said conductive elements connecting at least some of the light emitting diode transistors.
  • the light-emitting diodes comprise wired, conical or frustoconical semiconductor elements.
  • each transistor comprises an electrically conductive block forming the gate of the transistor, the electrically conductive blocks being separated from each other by electrically insulating regions.
  • each transistor comprises a semiconductor block forming the drain, source and channel regions of the transistor, the semiconductor blocks being separated from each other by electrically insulating regions.
  • the transistors are distributed according to at least two stages of thin film transistors.
  • each stage comprises an insulating layer forming the gate insulator of all the transistors of this stage.
  • a first end of the light-emitting diode is connected to one of the conductive elements.
  • the source and drain regions and the gate of the transistor are located in the same insulating layer.
  • Another embodiment provides a method of manufacturing an optoelectronic device comprising the formation of an integrated circuit comprising the following steps: a) forming light-emitting diodes; b) forming a stack of electrically insulating layers, said stack further comprising conductive elements between and through said insulating layers; and c) forming thin film transistors, said stack being located between the light-emitting diodes and the transistors, said conductive elements connecting at least some of the transistors to light-emitting diodes.
  • step a) comprises the formation of wired, conical or frustoconical semiconductor elements.
  • step a) comprises the growth of semiconductor elements of light-emitting diodes on conductive or semiconductor germination pads.
  • the method comprises a step of removing the germination pads.
  • step c) comprises the formation of thin film transistors distributed over at least two stages.
  • steps b) and c) are carried out at temperatures below 150 ° C.
  • Figure 1 is a sectional view, partial and schematic, of an embodiment of an optoelectronic device
  • Figure 2 is a sectional view, partial and schematic, illustrating the result of a step of manufacturing the optoelectronic device of Figure 1;
  • Figure 3 is a sectional view, partial and schematic, illustrating the result of another step of manufacturing the optoelectronic device of Figure 1;
  • Figure 4 is a sectional view, partial and schematic, illustrating the result of another step of manufacturing the optoelectronic device of Figure 1;
  • Figure 5 is a sectional view, partial and schematic, of another embodiment of an optoelectronic device
  • Figure 6 is a sectional view, partial and schematic, of another embodiment of an optoelectronic device
  • Figure 7 is a sectional view, partial and schematic, of another embodiment of an optoelectronic device.
  • Figure 8 schematically shows part of another embodiment of an optoelectronic device.
  • the expressions “approximately”, “approximately”, “substantially”, and “of the order of” mean to within 10%, preferably to within 5%.
  • each light-emitting diode comprises a wired, conical or frustoconical semiconductor element, for example a microfilament or a nanowire.
  • planar light-emitting diodes that is to say light-emitting diodes formed from a stack of planar semiconductor layers.
  • microfil designates a three-dimensional structure of elongated shape in a preferred direction of which at least two dimensions, called minor dimensions, are between 5 nm and 5 pm, preferably between 50 nm and 2, 5 pm, the third dimension, called the major dimension, being at least equal to 1 time, preferably at least 5 times and even more preferably at least 10 times, the largest of the minor dimensions.
  • the minor dimensions may be less than or equal to approximately 1 ⁇ m, preferably between 100 nm and 1 ⁇ m, more preferably between 100 nm and 300 nm.
  • the height of each microfil or nanowire can be greater than or equal to 500 nm, preferably between 1 ⁇ m and 50 ⁇ m.
  • the base of the wire has, for example, an oval, circular or polygonal shape, in particular triangular, rectangular, square or hexagonal.
  • FIG. 1 schematically represents an embodiment of an optoelectronic device 100 and more particularly an integrated circuit of the device 100.
  • the device 100 comprises a first part 100a comprising the optical components of the device 100 and a second part 100b comprising electronic components adapted to control the optical components.
  • the first part 100a includes:
  • Each light-emitting diode 104 rests on a conductive pad 114, each pad 114 being in contact with one end of the associated light-emitting diode 104.
  • the conductive pads 114 are made of a material promoting the growth of conductive elements of the light-emitting diodes 104;
  • a conductive layer 118 transparent to the radiations emitted by the light-emitting diodes 104, covering the upper parts of the light-emitting diodes 104 and the insulating layer 116.
  • the conductive layer 118 is in contact with a second end of each light-emitting diode 104 and with the pads conductors 120.
  • the layer 118 thus forms an electrode common to all the light-emitting diodes 104;
  • blocks 122 covering the conductive layer 118 and each surrounding at least one light-emitting diode 104, four blocks 122 each covering a diode electroluminescent being shown in Figure 1.
  • the blocks 122 are separated from each other by walls 123.
  • the walls 123 prevent the radiation of each diode from reaching the neighboring blocks 122.
  • Certain blocks 122 corresponding for example to the diodes intended to supply blue radiation outside the blocks 122, can be transparent to the radiation emitted by the light-emitting diodes 104.
  • the blocks 122 can have a monolayer or multilayer structure. According to one embodiment, the blocks 122 comprise at least one layer deposited by a conformal deposition process.
  • the blocks 122 comprise at least a first layer deposited by a conformal deposition process and in contact with the conductive layer 118, and at least a second layer for filling the spaces between the light-emitting diodes so as to obtain a substantially flat front face.
  • Each block 122, or at least one of the layers which composes it when the block 122 has a multilayer structure, may further comprise a suitable photoluminescent material, when it is excited by the light emitted by the light-emitting diode (s) covered by the block, to emit light at a wavelength different from the wavelength of the light emitted by the light-emitting diode (s).
  • Certain conductive pads 120a among the conductive pads 120 may be at least partially uncovered, a single conductive pad 120a being shown in FIG. 1.
  • the pads 120a can be connected for example by conductive wires 124 to elements external to the integrated circuit, in particular a source of a high reference potential and a source of a low reference potential, for example the ground or a source of a data signal.
  • Each light emitting diode 104 can thus be controlled by a voltage supplied between the electrode 118, connected to the second end of the diode and the pad 114 connected to the first end of the diode.
  • the germination layer 112 and / or the germination pads 114 may have been removed.
  • the second part 100b of the device 100 comprises:
  • a stack 126 of insulating layers represented in FIG. 1 by a single block 126.
  • the stack 126 is located in contact with the face of the layer 112 opposite the studs 114.
  • the stack 126 further comprises conductive elements 128, for example conductive tracks and conductive vias, located between and through the insulating layers of the stack 126.
  • the conductive elements 128 form an interconnection network.
  • conductive vias 132 of the interconnection network pass through the layer 112 so as to be connected to the pads 114, and therefore to be connected to the first ends of the light-emitting diodes 104.
  • each pad 114 is in contact with a via conductor 132.
  • conductive vias 133 of the interconnection network pass through the layer 112 so as to be connected to the conductive pads 120.
  • the pads 120 are interconnected and connected to the pads 120a of so as to provide in several places the same voltage to the conductive layer 118;
  • each transistor 110 located on the side of the stack 126 opposite to the light-emitting diodes 104, three transistors being represented in FIG. 1.
  • the transistors 110 are thin film transistors (TFT, acronym for Thin Film Transistor). More specifically, each transistor 110 comprises: a block 134, semiconductor or conductor, forming the gate of transistor 110. The gate of each transistor 110 is connected, by a first face, to the interconnection network by connections not shown. The blocks 134 are separated from each other by insulating regions 135;
  • an insulating layer 136 covering a second face, opposite to the first face, of the block 134, the insulating layer 136 possibly being common to all the transistors 110;
  • a semiconductor block 138 located opposite block 134, on the other side of the insulating layer 136.
  • the block 138 comprises the source and drain zones of the transistor 110.
  • the portion of the insulating layer 136 located between the block 134 and block 136 forms the gate insulator of transistor 110;
  • Conductive tracks 140 partially extending over the semiconductor blocks 138, as well as over the insulating layer 136, so as to connect the source and drain zones of the transistors 110 to each other.
  • the conductive tracks 140 connect the three transistors 110 in series.
  • other arrangements are possible;
  • an insulating layer 142 covering the conductive tracks 140, the insulating layer 136 and the semiconductor blocks 138;
  • the support is for example a handle fixed to the layer 142, an electronic chip or another type of support.
  • Each light emitting diode 104 comprises two semiconductor elements, one of which is for example a three-dimensional element as defined above, for example a wire, and an active layer interposed between the two semiconductor elements.
  • the germination pads 114 are made of a material promoting the growth of the son of light-emitting diodes 104.
  • the material making up the germination pads 114 may be a nitride, a carbide or a boride of a transition metal from column IV, V or VI of the periodic table of the elements or a combination of these compounds.
  • the germination pads 114 can be made of aluminum nitride (AIN), boron (B), boron nitride (BN), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), hafnium (Hf), hafnium nitride (HfN), niobium (Nb), niobium nitride (NbN), zirconium (Zr), zirconium borate (ZrB2), zirconium nitride (ZrN), silicon carbide (SiC), nitride and tantalum carbide (TaCN), magnesium nitride in the form MgxNy, where x is approximately equal to 3 and y is approximately equal to 2, for example magnesium nitride in the form Mg3N2 or gallium and magnesium nitride (MgGaN), tungsten (W), tungsten nitrid
  • the insulating materials can be chosen from the group comprising silicon oxide (Si02), oxynitride silicon (SiON), silicon nitride (SiN), aluminum nitride (AIN), titanium oxide (Ti02), aluminum oxide (A1203), electrically insulating organic materials, for example parylene or ALX resin and mixtures of at least two of these compounds.
  • the semiconductor elements of light emitting diodes 104 are, at least in part, formed from at least one semiconductor material.
  • the semiconductor material can be silicon, germanium, silicon carbide, a III-V compound, a II-VI compound or a combination of these compounds.
  • the semiconductor elements can be, at least in part, formed from semiconductor materials mainly comprising a III-V compound, for example III-N compounds.
  • III-V compounds include gallium (Ga), indium (In) or aluminum (Al).
  • III-N compounds are GaN, AIN, InN, InGaN, AlGaN or AlInGaN.
  • Other elements of group V can also be used, for example, phosphorus or arsenic.
  • the elements in compound III-V can be combined with different molar fractions.
  • the semiconductor elements can be, at least in part, formed from semiconductor materials mainly comprising a compound II-VI.
  • elements of group II include elements of group I IA, in particular beryllium (Be) and magnesium (Mg) and elements of group IIB, in particular zinc (Zn) and cadmium (Cd).
  • elements from group VI include elements from group VIA, including oxygen (O) and tellurium (Te).
  • compounds II-VI are ZnO, ZnMgO, CdZnO or CdZnMgO.
  • the elements in the compound I I-VI can be combined with different molar fractions.
  • the semiconductor elements may include a dopant.
  • the dopant can be chosen from the group comprising a P-type dopant from group II, for example, magnesium (Mg), zinc (Zn), cadmium (Cd ) or mercury (Hg), a group IV type P dopant, for example carbon (C) or a group IV type N dopant, for example silicon (Si), germanium (Ge), selenium (Se), sulfur (S), terbium (Tb) or tin (Sn).
  • group II for example, magnesium (Mg), zinc (Zn), cadmium (Cd ) or mercury (Hg)
  • a group IV type P dopant for example carbon (C) or a group IV type N dopant, for example silicon (Si), germanium (Ge), selenium (Se), sulfur (S), terbium (Tb) or tin (Sn).
  • the active layer is the layer from which the majority of the radiation supplied by the light-emitting diode is emitted.
  • the active layer can include confinement means, such as multiple quantum wells. It is, for example, formed by alternating layers of GaN and InGaN having respective thicknesses of 5 to 20 nm (for example 8 nm) and from 1 to 10 nm (for example 2.5 nm).
  • the GaN layers can be doped, for example of the N or P type.
  • the active layer can comprise a single layer of InGaN, for example of thickness greater than 10 nm.
  • Figures 2 to 4 are sectional views, partial and schematic, showing the results of successive steps of an embodiment of a method of manufacturing the optoelectronic device 100 of Figure
  • FIG. 2 schematically represents the structure obtained after the steps comprising:
  • a step of removing the germination layer 112 and / or the germination pads 114 can be added.
  • the layer 112 can be removed at the same time as the substrate, not shown.
  • FIG. 3 schematically represents the structure obtained after the steps comprising:
  • the thickness of the regions 135 is substantially equal to the thickness of the blocks 134 and allows the face of each block 134 opposite the face in contact with the conductive elements 128 to be uncovered;
  • FIG. 4 schematically represents the structure obtained after the steps comprising:
  • some photoluminescent blocks 122 can be etched so as to discover the conductive pads 120a.
  • the manufacturing steps of the transistors 110 are the manufacturing steps of thin film transistors, by example of IGZO transistors. More specifically, these steps are carried out at a maximum temperature below 150 ° C. These steps are, in the present embodiment, carried out in reverse order relative to the usual order of the steps for manufacturing a thin film transistor, that is to say that the gate is formed before the zones of source and drain.
  • FIG. 5 schematically shows another embodiment of an optoelectronic device 500.
  • the device 500 includes all of the elements of the device 100 and further comprises an additional stage of thin film transistors 504, three transistors being represented, located on the stage comprising the transistors 110
  • the device 500 therefore comprises:
  • the blocks 502 located on the insulating layer 142.
  • the blocks 502 include the source and drain zones of the thin film transistors 504.
  • the blocks 502 are similar to the semiconductor blocks 138;
  • the three transistors are connected in series;
  • an insulating layer 508 covering the layer 142, the conductive tracks 506, and the blocks 502;
  • the blocks 510 form the gates of the transistors 504, and the portions of the layer 508 located between the blocks 504 and 502 form the gate insulators;
  • a stack 512 of insulating layers represented in FIG. 5 by a single block 512, covering the transistors 504.
  • This stack 512 further comprises conductive elements 514, for example conductive tracks and conductive vias, located between and through the insulating layers of the stack 512.
  • the conductive elements 514 form an interconnection network. Conductive elements 514 connect for example some of the blocks 510 and some of the conductive layers 506 to conductive tracks 140. The conductive elements 514 therefore partially pass through the insulating layer 512, the insulating layer 508, and the insulating layer 142 so as to reach the conductive tracks 140.
  • the device 500 therefore comprises two stages of thin film transistors.
  • the optoelectronic device may include more than two stages of thin film transistors.
  • the presence of several stages of transistors has the advantage of increasing the density of transistors.
  • some of the conductive elements 514 can connect the conductive tracks 506 to the conductive tracks 140.
  • each transistor 504 is opposite a transistor 110, the transistors of the different stages can be offset with respect to each other and the density of transistors can be different depending on the floor considered.
  • FIG. 6 diagrammatically represents another embodiment of an optoelectronic device 600.
  • the device 600 comprises all of the elements of the device 500 with the difference that the device 600 does not include conductive pads 120a, that is that is to say conductive pads which are not entirely covered by a photoluminescent block 122 and that the electrical connections with elements external to the integrated circuit are made by conductive pads 602 located at the free face of the stack 512.
  • the pads 602 are connected with the interconnection network of the stack 512. It is therefore possible to connect these pads 602 to an external device, for example at an external chip.
  • FIG. 7 schematically represents another embodiment of an optoelectronic device 700.
  • the optoelectronic device 700 comprises light-emitting diodes 104, resting on germination pads 702 and surrounded by an insulating layer 703.
  • Germination pads 702 are similar to the germination pads 114 described above.
  • Each pad 702 is at least partially transparent to the radiation emitted by the light-emitting diode formed on this pad 702.
  • the germination pads 702 rest on a conductive layer 704.
  • the layer 704 is preferably at least partially transparent to the radiation emitted by the light-emitting diode formed on this pad 702.
  • the pads 702 are in contact with the layer 704 so to form an electrical connection.
  • the layer 704 therefore forms an electrode common to all the light-emitting diodes 104.
  • the layer 704 is covered with several photoluminescent blocks 705, the photoluminescent blocks 705 being similar to the photoluminescent blocks 122 described above. More specifically, each block 705 is located opposite a photoluminescent diode 104. In addition, the blocks 705 are separated from each other by walls 707 similar to the walls 123 described above.
  • each light-emitting diode 104 is in contact, by the side opposite to the seed pad 702, to a conductive element 132 of the interconnection network.
  • each light-emitting diode 104 can be controlled by a voltage applied between a first end, via a stud 702, and a second end, via a conductive element 132.
  • the conductive blocks 134 are formed on the stack of insulating layers 126. Each block 134 is in contact with a conductive element, not shown. The blocks 134 are surrounded by an insulating layer 135. The thickness of the layer 135 is equal to the thickness of the blocks 134. Each block 134 therefore has one side not covered by the layer 135. Each block 134 forms the grid d 'a transistor 720.
  • the blocks 134 and the insulating layer 135 are covered with an insulating layer 136.
  • Semiconductor blocks 138 are located on the layer 136, each block 138 being located opposite a block 134.
  • the blocks 138 include the source and drain zones of the transistors 720.
  • the blocks 138 are, moreover, surrounded and covered with an insulating layer 142.
  • Conductive elements 140 located partially on the blocks 138, form connections between the source zones and drain of the various transistors 720. In the example of FIG. 7, the three transistors shown are connected in series.
  • Transistors 720 are thin film transistors, similar to transistors 110 and 504.
  • FIG. 8 schematically shows part of another embodiment of an optoelectronic device. More specifically, FIG. 8 represents a horizontal transistor 800.
  • the transistor 800 is, like the transistors 110, a thin film transistor (TFT, acronym for Thin Film Transistor).
  • TFT Thin Film Transistor
  • horizontal transistor is meant a transistor whose different parts, for example the source and drain zones, the gate and the channel, are at the same level, in the same layer, and are preferably formed at the same time.
  • the transistor 800 is formed in an insulating layer 802, for example made of silicon oxide.
  • the transistor 800 comprises, in the layer 802:
  • Block 806 forms the channel of transistor 800
  • Blocks 808 are separated from channel 806 by a region of layer 802.
  • the layer 802, comprising transistors 800, can replace the layers, for example the layers 135, 136 and
  • An advantage of the embodiments described above is that the manufacture of the interconnection levels of the stack 126 and of the thin-film transistors 110 has a thermal budget compatible with the light-emitting diodes 104, that is to say that the manufacture of the transistors 110 can be carried out on a structure already comprising the light-emitting diodes 104 without negatively impacting the performance of the light-emitting diodes 104.
  • the embodiment of Figure 7 may include, as was described in relation to FIGS. 5 and 6, several stages of thin film transistors.
  • the embodiment of Figure 7 may include, as described in connection with Figure 6, conductive pads for connecting the optoelectronic device with external elements on the side of the transistors opposite to the light emitting diodes.
  • the electrical connections can be arranged differently.
  • at least some of the first ends of the light-emitting diodes can be connected to source or drain zones and not to transistor gates.
  • the blocks 122 (respectively 705) and the walls 123 (respectively 707) can be formed after the formation of the transistors.

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Abstract

La présente description concerne un dispositif optoélectronique (100) comprenant un circuit intégré comprenant des diodes électroluminescentes (104), des transistors en couches minces (110), et un empilement (126) de couches isolantes électriquement, ledit empilement (126) étant situé entre les diodes électroluminescentes (104) et les transistors (110, 504), ledit empilement (126) comprenant en outre des éléments conducteurs (128, 132), entre et à travers lesdites couches isolantes, lesdits éléments conducteurs (128, 132) connectant au moins certains des transistors aux diodes électroluminescentes (104).

Description

DESCRIPTION
Dispositif optoélectronique
La présente demande de brevet revendique la priorité de la demande de brevet français FR18/73944 qui sera considérée comme faisant partie intégrante de la présente description.
Domaine technique
[0001] La présente description concerne de façon générale les dispositifs optoélectroniques et plus particulièrement les dispositifs à diodes électroluminescentes.
Technique antérieure
[0002] Par dispositifs optoélectroniques à diodes électroluminescentes, on entend des dispositifs adaptés à effectuer la conversion d'un signal électrique en un rayonnement électromagnétique, et notamment des dispositifs dédiés à l'émission d'un rayonnement électromagnétique, notamment de la lumière.
[0003] Généralement, les circuits de commande des diodes électroluminescentes d'un tel dispositif comprennent des transistors à effet de champ à grille isolée, ou transistors MOS, réalisés selon la technologie CMOS, par exemple formés sur une plaque différente de la plaque sur laquelle sont formées les diodes électroluminescentes. Ces deux plaques sont par la suite accolées et connectées électriquement.
[0004] La formation d'une telle structure présente un coût élevé. Cela est partiellement dû aux connections entre les différentes plaques qui peuvent ne pas être optimisées.
Résumé de l'invention
[0005] Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs optoélectroniques connus.
[0006] Un mode de réalisation prévoit un dispositif optoélectronique comprenant un circuit intégré comprenant des diodes électroluminescentes, des transistors en couches minces, et un empilement de couches isolantes électriquement, ledit empilement étant situé entre les diodes électroluminescentes et les transistors, ledit empilement comprenant en outre des éléments conducteurs, entre et à travers lesdites couches isolantes, lesdits éléments conducteurs connectant au moins certains des transistors aux diodes électroluminescentes.
[0007] Selon un mode de réalisation, les diodes électroluminescentes comprennent des éléments semiconducteurs filaires, coniques ou tronconiques .
[0008] Selon un mode de réalisation, chaque transistor comprend un bloc conducteur électriquement formant la grille du transistor, les blocs conducteurs électriquement étant séparés les uns des autres par des régions isolantes électriquement .
[0009] Selon un mode de réalisation, chaque transistor comprend un bloc semiconducteur formant les zones de drain, de source et de canal du transistor, les blocs semiconducteurs étant séparés les uns des autres par des régions isolantes électriquement .
[0010] Selon un mode de réalisation, les transistors sont répartis selon au moins deux étages de transistors en couches minces .
[0011] Selon un mode de réalisation, chaque étage comprend une couche isolante formant l'isolant de grille de tous les transistors de cet étage.
[0012] Selon un mode de réalisation, pour chaque diode électroluminescente, une première extrémité de la diode électroluminescente est connectée à l'un des éléments conducteurs . [0013] Selon un mode de réalisation, pour au moins l'un des transistors, les régions de source et de drain et la grille du transistor sont situées dans une même couche isolante.
Un autre mode de réalisation prévoit un procédé de fabrication d'un dispositif optoélectronique comprenant la formation d'un circuit intégré comprenant les étapes suivantes : a) former des diodes électroluminescentes ; b) former un empilement de couches isolantes électriquement, ledit empilement comprenant en outre des éléments conducteurs entre et à travers lesdites couches isolantes ; et c) former des transistors en couches minces, ledit empilement étant situé entre les diodes électroluminescentes et les transistors, lesdits éléments conducteurs connectant au moins certains des transistors aux diodes électroluminescentes.
[0014] Selon un mode de réalisation, l'étape a) comprend la formation d'éléments semiconducteurs filaires, coniques ou tronconiques .
[0015] Selon un mode de réalisation, l'étape a) comprend la croissance d'éléments semiconducteurs des diodes électroluminescentes sur des plots de germination conducteurs ou semiconducteurs.
[0016] Selon un mode de réalisation, le procédé comprend une étape de retrait des plots de germination.
[0017] Selon un mode de réalisation, l'étape c) comprend la formation de transistors en couches minces répartis sur au moins deux étages.
[0018] Selon un mode de réalisation, les étapes b) et c) sont effectuées à des températures inférieures à 150°C.
Brève description des dessins
[0019] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
[0020] la figure 1 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'un dispositif optoélectronique ;
[0021] la figure 2 est une vue en coupe, partielle et schématique, illustrant le résultat d'une étape de fabrication du dispositif optoélectronique de la figure 1 ;
[0022] la figure 3 est une vue en coupe, partielle et schématique, illustrant le résultat d'une autre étape de fabrication du dispositif optoélectronique de la figure 1 ;
[0023] la figure 4 est une vue en coupe, partielle et schématique, illustrant le résultat d'une autre étape de fabrication du dispositif optoélectronique de la figure 1 ;
[0024] la figure 5 est une vue en coupe, partielle et schématique, d'un autre mode de réalisation d'un dispositif optoélectronique ;
[0025] la figure 6 est une vue en coupe, partielle et schématique, d'un autre mode de réalisation d'un dispositif optoélectronique ;
[0026] la figure 7 est une vue en coupe, partielle et schématique, d'un autre mode de réalisation d'un dispositif optoélectronique ; et
[0027] la figure 8 représente schématiquement une partie d'un autre mode de réalisation d'un dispositif optoélectronique.
Description des modes de réalisation
[0028] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
[0029] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des connexions électriques entre divers parties conductrices peuvent être présentes, sans être représentées, dans les plans de coupe des figures ou dans des plans parallèles aux plans de coupe des figures.
[0030] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
[0031] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
[0032] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
[0033] Les concepts d'isolation et de conduction sont à comprendre respectivement comme l'isolation électrique et la conduction électrique. Les matériaux et éléments isolants sont donc isolants électriquement, et les matériaux et éléments conducteurs sont donc conducteurs électriquement. [0034] Dans la suite de la description, des modes de réalisation sont décrits pour des dispositifs optoélectroniques à diodes électroluminescentes tridimensionnelles, c'est-à-dire que chaque diode électroluminescente comprend un élément semiconducteur filaire, conique ou tronconique, par exemple un microfil ou un nanofil. Toutefois, ces modes de réalisation peuvent aussi être mis en oeuvre pour des diodes électroluminescente planaires, c'est-à-dire des diodes électroluminescentes formées à partir d'un empilement de couches semiconductrices planes .
[0035] Le terme "microfil" ou "nanofil" désigne une structure tridimensionnelle de forme allongée selon une direction privilégiée dont au moins deux dimensions, appelées dimensions mineures, sont comprises entre 5 nm et 5 pm, de préférence entre 50 nm et 2,5 pm, la troisième dimension, appelée dimension majeure, étant au moins égale à 1 fois, de préférence au moins 5 fois et encore plus préférentiellement au moins 10 fois, la plus grande des dimensions mineures. Dans certains modes de réalisation, les dimensions mineures peuvent être inférieures ou égales à environ 1 pm, de préférence comprises entre 100 nm et 1 pm, plus préférentiellement entre 100 nm et 300 nm. Dans certains modes de réalisation, la hauteur de chaque microfil ou nanofil peut être supérieure ou égale à 500 nm, de préférence comprise entre 1 pm et 50 pm. La base du fil a, par exemple, une forme ovale, circulaire ou polygonale, notamment triangulaire, rectangulaire, carrée ou hexagonale.
[0036] La figure 1 représente schématiquement un mode de réalisation d'un dispositif optoélectronique 100 et plus particulièrement un circuit intégré du dispositif 100.
[0037] Le dispositif 100 comprend une première partie 100a comprenant les composants optiques du dispositif 100 et une deuxième partie 100b comprenant des composants électroniques adaptés à commander les composants optiques.
[0038] La première partie 100a comprend :
- une couche de germination 112 isolante ;
- des plots de germination 114, conducteurs ou semiconducteurs, reposant au moins partiellement sur la couche 112, la couche 112 étant en un matériau favorisant la croissance des plots 114 ;
- des diodes électroluminescentes 104, quatre diodes électroluminescentes étant représentées en figure 1. Chaque diode électroluminescente 104 repose sur un plot conducteur 114, chaque plot 114 étant en contact avec une extrémité de la diode électroluminescente 104 associée. Les plots conducteurs 114 sont en un matériau favorisant la croissance d'éléments conducteurs des diodes électroluminescentes 104 ;
- une couche isolante 116, recouvrant la couche isolante 112, et une partie de chaque plot 114 et une partie inférieure de chaque diode électroluminescente 104 ;
- des plots conducteurs 120 situés entre certaines diodes électroluminescentes 104 dans la couche 116 ;
- une couche conductrice 118, transparente aux rayonnements émis par les diodes électroluminescentes 104, recouvrant les parties supérieures des diodes électroluminescentes 104 et la couche isolante 116. La couche conductrice 118 est en contact avec une deuxième extrémité de chaque diode électroluminescentes 104 et avec les plots conducteurs 120. La couche 118 forme ainsi une électrode commune à toutes les diodes électroluminescentes 104 ; et
- des blocs 122 recouvrant la couche conductrice 118 et entourant chacun au moins une diode électroluminescente 104, quatre blocs 122 recouvrant chacun une diode électroluminescente étant représentée en figure 1. Les blocs 122 sont séparés les uns des autres par des murs 123. Les murs 123 empêchent le rayonnement de chaque diode d'atteindre les blocs 122 voisins. Certains blocs 122, correspondant par exemple aux diodes destinées à fournir des rayonnements bleus hors des blocs 122, peuvent être transparents aux rayonnements émis par les diodes électroluminescentes 104. Les blocs 122 peuvent avoir une structure monocouche ou multicouche. Selon un mode de réalisation, les blocs 122 comprennent au moins une couche déposée par un procédé de dépôt conforme. Selon un mode de réalisation, les blocs 122 comprennent au moins une première couche déposée par un procédé de dépôt conforme et au contact de la couche conductrice 118, et au moins une deuxième couche de remplissage des espaces entre les diodes électroluminescentes de façon à obtenir une face avant sensiblement plane. Chaque bloc 122, ou au moins l'une des couches qui le compose lorsque le bloc 122 a une structure multicouche, peut en outre comprendre un matériau photoluminescent adapté, lorsqu'il est excité par la lumière émise par la ou les diodes électroluminescentes recouvertes par le bloc, à émettre de la lumière à une longueur d'onde différente de la longueur d'onde de la lumière émise par la ou les diodes électroluminescentes. Certains plots conducteurs 120a, parmi les plots conducteurs 120 peuvent être au moins partiellement découverts, un seul plot conducteur 120a étant représenté en figure 1. Les plots 120a peuvent être connectés par exemple par des fils conducteurs 124 à des éléments externes au circuit intégré, notamment une source d'un potentiel de référence haut et une source d'un potentiel de référence bas, par exemple la masse ou une source d'un signal de données. [0039] Chaque diode électroluminescente 104 peut ainsi être commandée par une tension fournie entre l'électrode 118, connectée à la deuxième extrémité de la diode et le plot 114 connecté à la première extrémité de la diode.
[0040] A titre de variante, la couche de germination 112 et/ou les plots de germination 114 peuvent avoir été retirés.
[0041] La deuxième partie 100b du dispositif 100 comprend :
- un empilement 126 de couches isolantes, représenté en figure 1 par un bloc unique 126. L'empilement 126 est situé en contact avec la face de la couche 112 opposée aux plots 114. L'empilement 126 comprend de plus des éléments conducteurs 128, par exemple des pistes conductrices et des vias conducteurs, situés entre et à travers les couches isolantes de l'empilement 126. Les éléments conducteurs 128 forment un réseau d'interconnexion. En particulier, des vias conducteurs 132 du réseau d'interconnexion traversent la couche 112 de manière à être connectés aux plots 114, et donc à être reliés aux premières extrémités des diodes électroluminescentes 104. De préférence, chaque plot 114 est en contact avec un via conducteur 132. De plus, des vias conducteurs 133 du réseau d'interconnexion, un seul via 133 étant représenté, traversent la couche 112 de manière à être connectés aux plots conducteurs 120. Ainsi, les plots 120 sont interconnectés et connectés aux plots 120a de manière à fournir en plusieurs endroits une même tension à la couche conductrice 118 ;
- des transistors 110 situés du côté de l'empilement 126 opposé aux diodes électroluminescentes 104, trois transistors étant représentés en figure 1. Les transistors 110 sont des transistors en couches minces (TFT, sigle anglais pour Thin Film Transistor) . Plus précisément, chaque transistor 110 comprend : o un bloc 134, semiconducteur ou conducteur, formant la grille du transistor 110. La grille de chaque transistor 110 est connectée, par une première face, au réseau d'interconnexion par des connexions non représentées. Les blocs 134 sont séparés les uns des autres par des régions isolantes 135 ;
o une couche isolante 136 recouvrant une seconde face, opposée à la première face, du bloc 134, la couche isolante 136 pouvant être commune à tous les transistors 110 ; et
o un bloc 138 semiconducteur situé en regard du bloc 134, de l'autre côté de la couche isolante 136. Le bloc 138 comprend les zones de source et de drain du transistor 110. La portion de la couche isolante 136 située entre le bloc 134 et le bloc 136 forme l'isolant de grille du transistor 110 ;
- des pistes conductrices 140 s'étendant partiellement sur les blocs semiconducteurs 138, ainsi que sur la couche isolante 136, de manière à connecter les zones de source et de drain des transistors 110 les unes aux autres. Dans l'exemple de la figure 1, les pistes conductrices 140 connectent les trois transistors 110 en série. Cependant d'autres agencements sont possibles ;
- une couche isolante 142 recouvrant les pistes conductrices 140, la couche isolante 136 et les blocs semiconducteurs 138 ;
- des vias conducteurs 144, un seul via conducteur 144 étant représenté en figure 1, pouvant traverser la couche isolante 112, les couches isolantes de l'empilement 126, et les couches isolantes 135 et 136 de manière à connecter électriquement des pistes conductrices 140 à des plots conducteurs 120 ou 120a, d'autres vias 145 traversant les couches isolantes 126, 135 et 136 de manière à connecter électriquement des pistes conductrices 140 au réseau d'interconnexion ; et
- un support non représenté. Le support est par exemple une poignée fixée à la couche 142, une puce électronique ou un autre type de support .
[0042] Chaque diode électroluminescente 104 comprend deux éléments semiconducteurs, dont l'un est par exemple un élément tridimensionnel tel que cela a été défini précédemment, par exemple un fil, et une couche active interposée entre les deux éléments semiconducteurs.
[0043] Les plots de germination 114, appelés également îlots de germination, sont en un matériau favorisant la croissance des fils des diodes électroluminescentes 104. A titre d'exemple, le matériau composant les plots de germination 114 peut être un nitrure, un carbure ou un borure d'un métal de transition de la colonne IV, V ou VI du tableau périodique des éléments ou une combinaison de ces composés. A titre d'exemple, les plots de germination 114 peuvent être en nitrure d'aluminium (AIN), en bore (B), en nitrure de bore (BN) , en titane (Ti), en nitrure de titane (TiN) , en tantale (Ta) , en nitrure de tantale (TaN) , en hafnium (Hf ) , en nitrure d'hafnium (HfN) , en niobium (Nb) , en nitrure de niobium (NbN) , en zirconium (Zr), en borate de zirconium (ZrB2), en nitrure de zirconium (ZrN), en carbure de silicium (SiC), en nitrure et carbure de tantale (TaCN) , en nitrure de magnésium sous la forme MgxNy, où x est environ égal à 3 et y est environ égal à 2, par exemple du nitrure de magnésium selon la forme Mg3N2 ou du nitrure de gallium et de magnésium (MgGaN) , en tungstène (W) , en nitrure de tungstène (WN) ou en une combinaison de ceux-ci .
[0044] Les matériaux isolants peuvent être choisis parmi le groupe comprenant l'oxyde de silicium (Si02), 1 ' oxynitrure de silicium (SiON), le nitrure de silicium (SiN), le nitrure d'aluminium (AIN), l'oxyde de titane (Ti02), l'oxyde d'aluminium (A1203), les matériaux organiques isolants électriquement, par exemple le parylène ou la résine ALX et les mélanges d'au moins deux de ces composés.
[0045] Les éléments semiconducteurs des diodes électroluminescentes 104 sont, au moins en partie, formés à partir d'au moins un matériau semiconducteur. Le matériau semiconducteur peut être du silicium, du germanium, du carbure de silicium, un composé III-V, un composé II-VI ou une combinaison de ces composés.
[0046] Les éléments semiconducteurs peuvent être, au moins en partie, formés à partir de matériaux semiconducteurs comportant majoritairement un composé III-V, par exemple des composés III-N. Des exemples d'éléments du groupe III comprennent le gallium (Ga) , l'indium (In) ou l'aluminium (Al) . Des exemples de composés III-N sont GaN, AIN, InN, InGaN, AlGaN ou AlInGaN. D'autres éléments du groupe V peuvent également être utilisés, par exemple, le phosphore ou l'arsenic. De façon générale, les éléments dans le composé III-V peuvent être combinés avec différentes fractions molaires .
[0047] Les éléments semiconducteurs peuvent être, au moins en partie, formés à partir de matériaux semiconducteurs comportant majoritairement un composé II-VI. Des exemples d'éléments du groupe II comprennent des éléments du groupe I IA, notamment le béryllium (Be) et le magnésium (Mg) et des éléments du groupe IIB, notamment le zinc (Zn) et le cadmium (Cd) . Des exemples d'éléments du groupe VI comprennent des éléments du groupe VIA, notamment l'oxygène (O) et le tellure (Te) . Des exemples de composés II-VI sont ZnO, ZnMgO, CdZnO ou CdZnMgO. De façon générale, les éléments dans le composé I I-VI peuvent être combinés avec différentes fractions molaires .
[0048] Les éléments semiconducteurs peuvent comprendre un dopant. A titre d'exemple, pour des composés III-V, le dopant peut être choisi parmi le groupe comprenant un dopant de type P du groupe II, par exemple, du magnésium (Mg) , du zinc (Zn), du cadmium (Cd) ou du mercure (Hg) , un dopant du type P du groupe IV, par exemple du carbone (C) ou un dopant de type N du groupe IV, par exemple du silicium (Si), du germanium (Ge) , du sélénium (Se), du soufre (S), du terbium (Tb) ou de l'étain (Sn) .
[0049] La couche active est la couche depuis laquelle est émise la majorité du rayonnement fourni par la diode électroluminescente. Selon un exemple, la couche active peut comporter des moyens de confinement, tels que des puits quantiques multiples. Elle est, par exemple, formée d'une alternance de couches de GaN et de InGaN ayant des épaisseurs respectives de 5 à 20 nm (par exemple 8 nm) et de 1 à 10 nm (par exemple 2,5 nm) . Les couches de GaN peuvent être dopées, par exemple de type N ou P . Selon un autre exemple, la couche active peut comprendre une seule couche d' InGaN, par exemple d'épaisseur supérieure à 10 nm.
[0050] Les figures 2 à 4 sont des vues en coupe, partielles et schématiques, représentant les résultats d'étapes successives d'un mode de réalisation d'un procédé de fabrication du dispositif optoélectronique 100 de la figure
1.
[0051] La figure 2 représente schématiquement la structure obtenue après les étapes comprenant :
- la formation de la couche de germination 112 sur un substrat semiconducteur non représenté ; - la formation des plots de germination 114 sur la couche de germination 112 aux emplacements où l'on souhaite former les diodes électroluminescentes 104 ;
- la formation d'une première partie de la couche isolante
116 recouvrant partiellement les plots 114 et laissant découverts les emplacements des diodes électroluminescentes 104 ;
- la formation des diodes électroluminescentes 104 sur les plots 114 aux emplacements laissés découverts par la première partie de la couche isolante 116 ;
- la formation de la deuxième partie de la couche isolante 116 sur la partie inférieure des diodes électroluminescentes 104 ;
- la formation des plots 120 s'étendant à travers la couche 116 depuis la couche 112 ;
- la formation de la couche conductrice 118 sur les diodes électroluminescentes 104 et sur la couche isolante 116 ;
- la formation des blocs photoluminescents 122 sur la couche conductrice 118 ;
- la formation d'une poignée 200, fixée aux blocs 122, par exemple par une couche de fixation 202 ; et
- le retrait du substrat non représenté.
[0052] A titre de variante, une étape de retrait de la couche de germination 112 et/ou des plots de germination 114 peut être ajoutée. Par exemple, la couche 112 peut être retirée en même temps que le substrat non représenté.
[0053] La figure 3 représente schématiquement la structure obtenue après les étapes comprenant :
- la formation sur la couche isolante 112 de l'empilement 126, notamment les éléments conducteurs 128, dont les vias conducteurs 132 qui traversent la couche isolante 112 ; - la formation des blocs 134, en matériau semiconducteur ou conducteur, par exemple en silicium polycristallin, au contact d'éléments conducteurs 128 ;
- la formation des régions isolantes 135 entre les blocs 134.
L'épaisseur des régions 135 est sensiblement égale à l'épaisseur des blocs 134 et permet de laisser découverte la face de chaque bloc 134 opposée à la face en contact avec les éléments conducteurs 128 ;
- la formation de la couche isolante 136 sur les faces découvertes des blocs 134 et sur les régions 135 ;
- la formation des vias conducteurs 144 à travers les couches isolantes 136, 135, les couches isolantes de l'empilement
126 et la couche isolante 112, de manière à atteindre les plots conducteurs 120 ou 120a, un seul via 144 étant représenté ; et
- la formation des vias 145 à travers les couches isolantes 136, 135, et les couches isolantes de l'empilement 126.
[0054] La figure 4 représente schématiquement la structure obtenue après les étapes comprenant :
- la formation des blocs semiconducteurs 138 en regard des blocs 134 sur la couche 136 ;
- la formation des pistes conductrices 140 en contact avec les zones de drain et de source des différents blocs 138 ; et
- la formation de la couche isolante 142 sur les blocs 138, les pistes conductrices 140 et la couche 136.
[0055] Au cours d'une étape suivante, certains blocs photoluminescents 122 peuvent être gravés de manière à découvrir les plots conducteurs 120a.
[0056] Les étapes de fabrication des transistors 110 sont des étapes de fabrication de transistors en couches minces, par exemple de transistors IGZO. Plus précisément, ces étapes sont effectuées à une température maximum inférieure à 150°C. Ces étapes sont, dans le présent mode de réalisation, effectuées en ordre inverse par rapport à l'ordre habituel des étapes de fabrication d'un transistor en couches minces, c'est-à-dire que la grille est formée avant les zones de source et de drain.
[0057] La figure 5 représente schématiquement un autre mode de réalisation d'un dispositif optoélectronique 500. Le dispositif 500 comprend l'ensemble des éléments du dispositif 100 et comprend, de plus, un étage supplémentaire de transistors en couches minces 504, trois transistors étant représentés, situé sur l'étage comprenant les transistors 110 Le dispositif 500 comprend donc :
- des blocs semiconducteurs 502 situés sur la couche isolante 142. Les blocs 502 comprennent les zones de source et de drain des transistors en couches minces 504. Les blocs 502 sont similaires aux blocs semiconducteurs 138 ;
- des pistes conductrices 506, similaires aux pistes conductrices 140, connectant électriquement entre elles les zones de source et de drain des blocs 502. Dans le mode de réalisation de la figure 5, les trois transistors sont connectés en série ;
- une couche isolante 508 recouvrant la couche 142, les pistes conductrices 506, et les blocs 502 ;
- des blocs conducteurs 510 formés sur la couche 508, en regard des blocs conducteurs 502. Les blocs 510 forment les grilles des transistors 504, et les portions de la couche 508 situées entre les blocs 504 et 502 forment les isolants de grille ; et
- un empilement 512 de couches isolantes, représenté en figure 5 par un bloc unique 512, recouvrant les transistors 504. Cet empilement 512 comprend en outre des éléments conducteurs 514, par exemple des pistes conductrices et des vias conducteurs, situés entre et à travers les couches isolantes de l'empilement 512. Les éléments conducteurs 514 forment un réseau d'interconnexion. Des éléments conducteurs 514 connectent par exemple certains des blocs 510 et certaines des couches conductrices 506 à des pistes conductrices 140. Les éléments conducteurs 514 traversent donc partiellement la couche isolante 512, la couche isolante 508, et la couche isolante 142 de manière à atteindre les pistes conductrices 140.
[0058] Le dispositif 500 comprend donc deux étages de transistors en couches minces. À titre de variante, le dispositif optoélectronique peut comprendre plus de deux étages de transistors en couches minces. La présence de plusieurs étages de transistors a pour avantage d'augmenter la densité de transistors.
[0059] A titre de variante, certains des éléments conducteurs 514 peuvent connecter les pistes conductrices 506 aux pistes conductrices 140.
[0060] Bien que, dans le mode de réalisation de la figure 5, chaque transistor 504 soit en regard d'un transistor 110, les transistors des différents étages peuvent être décalés les uns par rapport aux autres et la densité de transistors peut être différente selon l'étage considéré.
[0061] La figure 6 représente schématiquement un autre mode de réalisation d'un dispositif optoélectronique 600. Le dispositif 600 comprend l'ensemble des éléments du dispositif 500 à la différence que le dispositif 600 ne comprend pas de plots conducteurs 120a, c'est-à-dire de plots conducteurs qui ne sont pas entièrement recouverts par un bloc photoluminescent 122 et que les connexions électriques avec des éléments externes au circuit intégré sont faites par des plots conducteurs 602 situés au niveau de la face libre de l'empilement 512. Les plots 602 sont connectés avec le réseau d'interconnexion de l'empilement 512. Il est donc possible de connecter ces plots 602 à un dispositif extérieur, par exemple à une puce extérieure.
[0062] La figure 7 représente schématiquement un autre mode de réalisation d'un dispositif optoélectronique 700. Le dispositif optoélectronique 700 comprend les diodes électroluminescentes 104, reposant sur des plots de germination 702 et entourées d'une couche isolante 703. Les plots de germination 702 sont similaires aux plots de germination 114 décrits précédemment. Chaque plot 702 est au moins partiellement transparent aux rayonnements émis par la diode électroluminescente formée sur ce plot 702.
[0063] Les plots de germination 702 reposent sur une couche conductrice 704. La couche 704 est de préférence au moins partiellement transparente aux rayonnements émis par la diode électroluminescente formée sur ce plot 702. Les plots 702 sont en contact avec la couche 704 de manière à former une connexion électrique. La couche 704 forme donc une électrode commune à toutes les diodes électroluminescentes 104.
[0064] La couche 704 est recouverte de plusieurs blocs photoluminescents 705, les blocs photoluminescents 705 étant similaires aux blocs photoluminescents 122 décrits précédemment. Plus précisément, chaque bloc 705 est situé en regard d'une diode photoluminescente 104. De plus, les blocs 705 sont séparés les uns des autres par des murs 707 similaires aux murs 123 décrits précédemment.
[0065] Le reste du dispositif 700 est identique au dispositif 100 à la différence que chaque diode électroluminescente 104 est en contact, par le côté opposé au plot de germination 702, à un élément conducteur 132 du réseau d'interconnexion. [0066] Ainsi, chaque diode électroluminescente 104 peut être commandée par une tension appliquée entre une première extrémité, par l'intermédiaire d'un plot 702, et une deuxième extrémité, par l'intermédiaire d'un élément conducteur 132.
[0067] Les blocs conducteurs 134 sont formés sur l'empilement de couches isolantes 126. Chaque bloc 134 est en contact avec un élément conducteur non représenté. Les blocs 134 sont entourés d'une couche isolante 135. L'épaisseur de la couche 135 est égale à l'épaisseur des blocs 134. Chaque bloc 134 a donc un côté non recouvert par la couche 135. Chaque bloc 134 forme la grille d'un transistor 720.
[0068] Les blocs 134 et la couche isolante 135 sont recouverts d'une couche isolante 136. Des blocs semi- conducteurs 138 sont situés sur la couche 136, chaque bloc 138 étant situé en regard d'un bloc 134. Les blocs 138 comprennent les zones de source et de drain des transistors 720. Les blocs 138 sont, de plus, entourés et recouverts d'une couche isolante 142. Des éléments conducteurs 140, situés partiellement sur les blocs 138, forment des connexions entre les zones de source et de drain des différents transistors 720. Dans l'exemple de la figure 7, les trois transistors représentés sont connectés en série. Les transistors 720 sont des transistors en couches minces, similaires aux transistors 110 et 504.
[0069] La figure 8 représente schématiquement une partie d'un autre mode de réalisation d'un dispositif optoélectronique. Plus précisément, la figure 8 représente un transistor horizontal 800. Le transistor 800 est, comme les transistors 110, un transistor en couches minces (TFT, sigle anglais pour Thin Film Transistor) . Par transistor horizontal, on entend un transistor dont les différentes parties, par exemple les zones de source et drain, la grille et le canal, sont au même niveau, dans une même couche, et sont, de préférence, formée en même temps .
[0070] Ainsi, le transistor 800 est formé dans une couche isolante 802, par exemple en oxyde de silicium. Le transistor 800 comprend, dans la couche 802 :
- deux blocs semiconducteurs 804, formant les zones de drain et de source ;
- un bloc semiconducteur 806 s'étendant entre, et étant en contact avec, les blocs 804. Le bloc 806 forme le canal du transistor 800 ; et
- des blocs 808, en matériau semiconducteur ou conducteur, situés de part et d'autre du bloc 806 et formant la grille du transistor 800. Les blocs 808 sont séparés du canal 806 par une région de la couche 802.
[0071] La couche 802, comprenant des transistors 800, peut remplacer les couches, par exemple les couches 135, 136 et
142, comprenant les transistors 110.
[0072] Un avantage des modes de réalisation décrits précédemment est que la fabrication des niveaux d'interconnexion de l'empilement 126 et des transistors en couches minces 110 a un budget thermique compatible avec les diodes électroluminescentes 104, c'est-à-dire que la fabrication des transistors 110 peut être effectuée sur une structure comprenant déjà les diodes électroluminescentes 104 sans impacter négativement les performances des diodes électroluminescentes 104.
[0073] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. En particulier, le mode de réalisation de la figure 7 peut comprendre, comme cela été décrit en relation avec les figures 5 et 6, plusieurs étages de transistors en couches minces. De plus, le mode de réalisation de la figure 7 peut comprendre, comme cela été décrit en relation avec la figure 6, des plots conducteurs permettant de connecter le dispositif optoélectronique avec des éléments extérieurs du côté des transistors opposé aux diodes électroluminescentes.
[0074] De plus, les connexions électriques peuvent être agencées différemment. Ainsi, à titre d'exemple, au moins certaines des premières extrémités des diodes électroluminescentes peuvent être connectées à des zones de source ou de drain et non à des grilles de transistors.
[0075] En outre, les blocs 122 (respectivement 705) et les murs 123 (respectivement 707) peuvent être formés après la formation des transistors.
[0076] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci- dessus .

Claims

REVENDICATIONS
1. Dispositif optoélectronique (100, 500, 600, 700) comprenant un circuit intégré comprenant des diodes électroluminescentes (104), des transistors en couches minces (110, 504), et un empilement (126) de couches isolantes électriquement, ledit empilement (126) étant situé entre les diodes électroluminescentes (104) et les transistors (110, 504), ledit empilement (126) comprenant en outre des éléments conducteurs (128, 132, 514), entre et à travers lesdites couches isolantes, lesdits éléments conducteurs (128, 132, 514) connectant au moins certains des transistors aux diodes électroluminescentes (104).
2. Dispositif selon la revendication 1, dans lequel les diodes électroluminescentes (104) comprennent des éléments semiconducteurs filaires, coniques ou tronconiques .
3. Dispositif selon la revendication 1 ou 2, dans lequel chaque transistor (110, 504) comprend un bloc (134, 510) conducteur électriquement formant la grille du transistor (110, 504), les blocs conducteurs électriquement étant séparés les uns des autres par des régions (135, 512) isolantes électriquement.
4. Dispositif selon l'une quelconque des revendications 1 à
3, dans lequel chaque transistor (110, 504) comprend un bloc semiconducteur (138, 502) formant les zones de drain, de source et de canal du transistor (110, 504), les blocs semiconducteurs étant séparés les uns des autres par des régions (142, 512) isolantes électriquement.
5. Dispositif selon l'une quelconque des revendications 1 à
4, dans lequel les transistors (110, 504) sont répartis selon au moins deux étages de transistors en couches minces (110, 504) .
6. Dispositif selon la revendication 5, dans lequel chaque étage comprend une couche isolante formant l'isolant de grille de tous les transistors (110, 504) de cet étage.
7. Dispositif selon la revendication 5 ou 6, dans lequel chaque transistor comprend une grille (134, 510) et un bloc semiconducteur (138, 502) formant les zones de source et de drain du transistor, dans lequel, pour les transistors d'un premier étage parmi lesdits au moins deux étages, les grilles (134) des transistors du premier étage sont plus proches des diodes électroluminescentes (104) que les blocs semiconducteurs (138) des transistors du premier étage, et dans lequel, pour les transistors d'un deuxième étage parmi lesdits au moins deux étages, les grilles (510) des transistors du deuxième étage sont plus éloignées des diodes électroluminescentes que les blocs semiconducteurs (502) des transistors du deuxième étage.
8. Dispositif selon la revendication 7, dans lequel les transistors du premier étage sont plus proches des diodes électroluminescentes (104) que les transistors du deuxième étage .
9. Dispositif selon l'une quelconque des revendications 1 à
8, dans lequel, pour chaque diode électroluminescente (104), une première extrémité de la diode électroluminescente (104) est connectée à l'un des éléments conducteurs (128, 132, 514).
10. Dispositif selon l'une quelconque des revendications 1 à
9, dans lequel, pour au moins l'un des transistors, les régions de source et de drain et la grille du transistor sont situées dans une même couche isolante.
11. Procédé de fabrication d'un dispositif optoélectronique (100, 500, 600, 700) comprenant la formation d'un circuit intégré comprenant les étapes suivantes :
a) former des diodes électroluminescentes (104) ;
b) former un empilement (126) de couches isolantes électriquement, ledit empilement (126) comprenant en outre des éléments conducteurs (128, 132, 514) entre et à travers lesdites couches isolantes ; et
c) former des transistors en couches minces (110, 504), ledit empilement (126) étant situé entre les diodes électroluminescentes (104) et les transistors (110, 504), lesdits éléments conducteurs (128, 132, 514) connectant au moins certains des transistors (110, 504) aux diodes électroluminescentes (104).
12. Procédé selon la revendication 11, dans lequel les étapes a), b) et c) sont successives, dans lequel, à l'étape b), l'empilement (126) est formé sur les diodes électroluminescentes (104), et dans lequel, à l'étape c) , les transistors (110, 504) sont formés sur l'empilement.
13. Procédé selon la revendication 11 ou 12, dans lequel l'étape a) comprend la formation d'éléments semiconducteurs filaires, coniques ou tronconiques .
14. Procédé selon la revendication 13, dans lequel l'étape a) comprend la croissance d'éléments semiconducteurs des diodes électroluminescentes (104) sur des plots de germination conducteurs ou semiconducteurs.
15. Procédé selon la revendication 14, comprenant une étape de retrait des plots de germination.
16. Procédé selon l'une quelconque des revendications 11 à 15, dans lequel l'étape c) comprend la formation de transistors en couches minces (110, 504) répartis sur au moins deux étages.
17. Procédé selon la revendication 16, dans lequel chaque transistor comprend une grille (134, 510) et un bloc semiconducteur (138, 502) formant les zones de source et de drain du transistor, dans lequel, pour les transistors d'un premier étage parmi lesdits au moins deux étages, les grilles (134) des transistors du premier étage sont formées avant les blocs semiconducteurs (138) des transistors du premier étage, et dans lequel, pour les transistors d'un deuxième étage parmi lesdits au moins deux étages, les grilles (510) des transistors du deuxième étage sont formées après les blocs semiconducteurs (502) des transistors du deuxième étage.
18. Procédé selon l'une quelconque des revendications 11 à 16, dans lequel les étapes b) et c) sont effectuées à des températures inférieures à 150°C.
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