EP3042321A1 - Procédé d'analyse du comportement d'un circuit intégré mis en oeuvre par ordinateur et comprenant la sélection de chemins sur la base de plusieurs critères appartenant à des types différents - Google Patents

Procédé d'analyse du comportement d'un circuit intégré mis en oeuvre par ordinateur et comprenant la sélection de chemins sur la base de plusieurs critères appartenant à des types différents

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Publication number
EP3042321A1
EP3042321A1 EP14758928.7A EP14758928A EP3042321A1 EP 3042321 A1 EP3042321 A1 EP 3042321A1 EP 14758928 A EP14758928 A EP 14758928A EP 3042321 A1 EP3042321 A1 EP 3042321A1
Authority
EP
European Patent Office
Prior art keywords
paths
criteria
value
integrated circuit
criterion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP14758928.7A
Other languages
German (de)
English (en)
Inventor
Chiara SANDIONIGI
Olivier Heron
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of EP3042321A1 publication Critical patent/EP3042321A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Definitions

  • the field of the invention is that of the design of integrated circuits comprising, in particular, the development of the netlist of an integrated circuit, this netlist corresponding to a list of sets of logic gates and their interconnections which constitute a circuit, and which is commonly referred to as the path term.
  • the netlist is more and more complex. As a result, there is a growing number of paths to consider during circuit development. The complexity of the netlist leads to long development times.
  • circuit analysis is often not possible at the abstraction level of the netlist. For example, exploring the circuit design based on multiple constraints is always done from the Register Transfer Level, which is a higher level of abstraction where the circuit is simplified.
  • the identification of a subset of paths representing the behavior of the circuit is necessary when one wants to monitor the operation of the circuit, given the impossibility of monitoring all the paths.
  • the technical problem addressed by the present invention relates to the reduction of the number of paths of the netlist to be considered for the online analysis or monitoring of the circuit, ie the selection of a subset of paths representative of the behavior. of the circuit on the basis of several criteria defined by the circuit designer.
  • a solution to the problem of selecting the paths of a netlist that has nevertheless already been proposed describes the identification of a path that maximizes or minimizes a criterion.
  • the most common and well-known example concerns the identification of the critical path of an integrated circuit, where the path having the longest propagation time is identified.
  • the problem with this type of solution is that the path list is reduced to a single path. Also only one metric is taken into account for the selection of the path.
  • the goal is to evaluate the temporal degradation of each path of the netlist to identify the path most sensitive.
  • the criteria taken into account to characterize the netlist are the initial delay and the activity along the way.
  • the method does not make it possible to define a strategy for selecting paths representative of the behavior of the circuit, which is the object of the present invention. As a result, the goal of accelerating specific analyzes or online monitoring of the circuit can not be achieved.
  • the subject of the present invention is a method comprising the selection of the paths representative of the behavior of the circuit, performing in particular the following main tasks:
  • the subject of the invention is a computer-implemented method for selecting representative paths for analyzing the behavior of an integrated circuit according to an analysis strategy.
  • the selection of a subset of paths is based on a threshold value, indicating the paths to be extracted. with an associated value less than or greater than a specified threshold value.
  • the selection of a subset of paths is based on a maximum deviation value, indicating the paths to be extracted characterized by an aggregation value with a deviation lower than a predefined threshold value relative to to other paths.
  • the selection of a subset of paths is based on a mean value, indicating the paths to be extracted characterized by an aggregation value close to the average of the values of all the paths.
  • the determination of each criterion value for each of said path is performed by simulation of said integrated circuit.
  • the designer chooses the input data of the circuit.
  • the input values are propagated on each path of the circuit and the values of the selected criteria are determined by applying a formula for calculating the criterion.
  • the determination of each criterion value for each of said path is performed by the analysis of said circuit.
  • the propagation of the input values is carried out on the basis of an analytical study of the circuit.
  • the functionality of the circuit is described analytically, for example by equations, which are applied to propagate the input values on each path and the values of the selected criteria are determined by applying a criterion calculation formula.
  • the criteria of the topology type can be chosen from: the delay of the circuit, corresponding to the propagation time of the input data or the performances.
  • the criteria of the usage type can be chosen from: the activity in terms of the fraction of time during which a signal is at 1 (or 0) or in terms of the number of switches of the signal, or the power.
  • the sensitivity type criteria may be chosen from: the probability of failure of the logic gates or the technological parameters related to the degradation of the gates.
  • the environment-type criteria may be chosen from the temperature of the environment or exposure to radiation.
  • the criteria of criticality type can be chosen from the severity of the path failure on the operation of the circuit.
  • the method comprises the application of a correlation function between the predefined criteria, for determining said value of the aggregation criterion, said correlation function possibly being a function of calculating the delay of the submitted paths. to mechanisms of thermal degradation.
  • the method comprises a preliminary step of selecting false paths, said false paths corresponding to paths that can not propagate a signal.
  • the invention also relates to a computer program comprising instructions for performing the method of analyzing the behavior of a computer implemented integrated circuit according to the invention.
  • the invention also relates to an integrated circuit design system comprising a calculation unit implementing the method of analyzing the behavior of a computer implemented integrated circuit according to the invention.
  • FIG. 1 illustrates the main steps of the selection process of the invention
  • FIG. 2 illustrates a first example of implementation of the method of the invention in its stage of aggregation of the criteria values
  • FIG. 3 illustrates a second exemplary implementation of the method of the invention in its step of aggregating the criteria values.
  • the novel and inventive character of the method proposed in the present invention is based on the selection mode of the paths of the netlist of the integrated circuit.
  • the subset of paths obtained is the list of paths to consider to then perform specific analyzes or monitor the operation of the circuit, in particular according to the type of criteria selected.
  • the method of the invention comprises previously and in known manner the description of the integrated circuit so as to establish the netlist paths.
  • a number of criteria belonging to at least two different types are defined, these criteria being more precisely: the delay of the circuit or the performances for the topology; circuit activity for use; the probability of failure or the technological parameters related to the degradation of logic gates for sensitivity; temperature or radiation exposure to the environment; the severity of the path failure on circuit operation for criticality.
  • the invention consists of a method making it possible to select the paths of an integrated circuit making it possible to represent the overall behavior of the circuit. From the netlist of the circuit and considering several criteria, to which one applies a cost function, one selects a subset of paths representative of the behavior of the circuit.
  • the process takes as input some first tables that associate a value for each path and each criterion.
  • a second table is defined listing for each path the value of the aggregation criterion determined. . We can then proceed to the selection of a subset of paths, from a selection made on said values of the aggregation criterion, which may have been previously classified.
  • the main technical advantage is the reduction of time for specific analyzes of the netlist. This advantage can be exploited during the development of the circuit and after its production.
  • Another advantage is the possibility of performing online monitoring of the circuit, which is not feasible for a list of numerous paths.
  • the fields of potential industrial applications of the present method of the invention are all those related to the development and management of complex circuits.
  • the proposed method may be of interest for the development of complex circuits with different constraints, such as reliability, performance and power.
  • This type of complex circuit often requires an exploration phase to identify the best solution in terms of trade-off corresponding to the compromise between the metrics considered.
  • an objective function which is a function of the selected criteria.
  • the best solution is the solution that best meets the objective function. Exploration is always performed at a high level of abstraction, usually from the Register Transfer Level. The invention makes it possible to reduce the list of the paths to be analyzed during the exploration, thus making it possible to carry out the exploration at netlist level.
  • the method of the invention can also advantageously be applied during the monitoring of the circuit, for example to verify the reliability or measure the performance, using the reduction of the list of paths to monitor.
  • the schematic diagram of the process is illustrated in FIG. 1 and comprises the following 4 main steps:
  • Step 1 extracting the roads and evaluating the criteria
  • Step 2 aggregation of criteria
  • Step 3 the classification of the paths
  • Step 4 reducing the number of paths.
  • the tasks of extracting paths and classifying paths are recommended but optional, as explained below.
  • Step 1 Extraction of paths and evaluation of criteria
  • the first step of the method includes a description of the circuit in terms of netlist paths and criteria values.
  • a false path is a circuit path that will never propagate a signal value and will never be used in the actual circuit. Eliminating these fake paths is important for accurate analysis and to avoid wasting time optimizing paths that are never used. However, the process works even considering all the paths of the netlist, so the path extraction task is optional.
  • an evaluation of the selected criteria is performed.
  • the goal is to associate a value to each path for each criterion considered.
  • the estimation of the values is done by simulation or analysis of the netlist of the circuit and depends on the high-level analysis strategy of the circuit or the online monitoring strategy. For example, considering the activity criterion, we characterize a mean value or the maximum value of the paths.
  • Tables are obtained which represent the information necessary to apply the process. For each criterion selected, we have a table that associates the value of the criterion with each path of the netlist. For example, as illustrated in FIG. 1, concerning the first criterion c1, a first array associates each path1 path, path2, with a first criterion value V1c1, V2c1, ....
  • Step 2 Aggregation of criteria
  • the second step takes as input the tables which associate the values of the criteria ci, c 2 , to the paths defined in step 1.
  • c a f ( .c l> c 2> -)
  • An aggregation criterion c a is identified by using a function that correlates the selected criteria c v c 2 , ....
  • the chosen aggregation criterion thus defines the behavior of the circuit for which it is desired to select a subset of representative paths.
  • This step produces a single table that associates the value of the aggregation criterion with each path.
  • the method performs an operation of aggregating several criteria belonging to different types of criteria, to assign a unique value for each path of the netlist.
  • Aggregation is done using a cost function that correlates the criteria and calculates an aggregation value for each path.
  • a single table is obtained in which each path marked path is associated with an aggregation criterion value Vi.
  • the third step takes as input the produced table of the aggregation of the criteria.
  • the table contains all the paths of the netlist (except the false paths, which were deleted in the first step), each of them having a value of the associated aggregation criterion.
  • the path classification step sorts the paths of the netlist.
  • the paths are sorted according to the value of the associated aggregation criterion, for example in ascending or descending order.
  • This step produces a sorted array containing the paths and associated values.
  • the goal is to accelerate the next step of reducing roads.
  • next step also works by considering an unsorted array, so the path classification task is optional.
  • Step 4 Reducing the number of paths
  • the last step takes as input the sorted array (or not) containing the associated paths and aggregation criterion values.
  • a subset of paths is selected based on a strategy predefined by the circuit designer.
  • a threshold value is defined which indicates the extraction of the paths with an associated value lower or higher than the specified threshold
  • the selection based on a maximum deviation value the paths characterized by a value of the aggregation criterion are extracted with a deviation lower than a predefined threshold with respect to the other paths;
  • one extracts the paths characterized by a value of the criterion of aggregation close to the average of the values of all the paths.
  • the method produces the list of a subset of the selected paths: path k, path k + 1.
  • the first criterion is the activity and is of type use. More specifically, it may be for example the activity expressed in terms of Static Probability (SP), which is the fraction of time during which a signal is at 1 or 0. The activity is derived by considering typical cases or bad executions;
  • SP Static Probability
  • the second criterion is the delay of the circuit, that is to say the propagation time of the input data, and is of the topology type.
  • each first table listing the criterion considered for each of the paths, as illustrated in FIG. 2.
  • a first table T1 1 associates the paths marked path, with the criterion marked SP
  • a second table T12 associates the paths marked path. , the criterion identified by O.
  • BTI Bias Temperature Instability
  • the aggregation step applies a formula to obtain the delay of paths after degradation:
  • FIG. 2 thus schematizes the aggregation step starting from the first tables T1 1 and T 12, and making it possible to list in the second table T2 the values of the aggregation criterion, calculated from the two types of pre-established criteria.
  • Table T2 thus associates each path marked path with an aggregation criterion marked d1.
  • An example of an aggregation formula for calculating the delay of a path subjected to BTI is the following (C. Sandionigi, O. Heron, C. Bertolini, R. David, "When processors get old: Evaluation of BTI and HCI effects on performance and reliability, "IEEE On-Line Testing Symposium, 2013, pp.
  • POT is the execution time of the circuit.
  • SPgate is the static probability (Static Probability) of the logical gate.
  • d 0 is the initial delay of the path.
  • dpath is the delay of the path after degradation.
  • each path of the netlist is characterized by a delay which is the sum of the initial delay and the delay caused by the degradation mechanism.
  • the paths are sorted based on the d-i values.
  • a subset is extracted based on the strategy chosen by the circuit designer.
  • the paths can be characterized in terms of "Toggle Rate” TR, which is the rate of change of value of a signal and which therefore constitutes a criterion of interest.
  • the data provided are used to estimate the delay caused by the "Hot Carrier Injection” (HCI) degradation mechanism corresponding to the hot carrier injection, which is related to the TR criterion.
  • HCI Hot Carrier Injection
  • the value di associated with each path is calculated according to this criterion TR.
  • This example of a method introduces a third criterion: sensitivity.
  • This criterion is related to the technology used for the implementation of the circuit. As illustrated in FIG. 3, a third table T13 is created in the first step listing the sensitivity criterion for each of the paths.
  • each path is characterized by the sensitivity of the technology on which it is implemented.
  • the aggregation step applies a more precise formula for calculating the delay caused by the degradation mechanisms.
  • d 2 a delay after degradation d 2 which takes into account the implementation technology.
  • SP is considered as an activity metric. However other metrics can be considered.
  • An example of an aggregation formula for calculating the delay of a path submitted to BTI is as follows.
  • ⁇ ⁇ ⁇ is a parameter dependent on the technology; it is the exponent of time for the BTI mechanism.
  • d 2 value is more accurate than the di value since we take into account the sensitivity of the technology to the degradation mechanism considered.
  • the sensitivity parameter of the technology is considered as a constant for all paths.
  • This example of the process is the most complete since it considers all types of criteria.
  • the objective is to compare the impact of several applications on the path delay of a processor subjected to the BTI phenomenon.
  • a criterion t for the topology for example the initial delay of the path using a static temporal analysis
  • a criterion a for the activity for example the average SP of the logical gates of the path obtained by executing several applications representative of the targeted domain
  • a criterion s for the sensitivity for example the probability of path failure from the simulation of the temporal degradation of the netlist
  • a criterion e for the environment for example the mean temperature of the logic gates of the path using a temperature simulation tool
  • a criterion c for criticality for example a value within a range that indicates the severity of the failure of the path obtained by executing a fault injection and analyzing the functionality of the circuit.

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Abstract

L'invention a pour objet un procédé mis en œuvre par ordinateur, pour sélectionner des chemins répresentatifs pour l'analyse du comportement d'un circuit intégré selon une stratégie d'analyse prédéfinie, comprenant l'identification de l'ensemble des chemins dudit circuit intégré ayant des portes logiques et la constitution d'une liste de l'ensemble desdits chemins, le procédé comprenant en outre les étapes suivantes : la sélection de plusieurs critères liés au comportement dudit circuit intégré, lesdits plusieurs critères étant choisis parmi les types suivants : topologie, usage, sensibilité, environnement, criticité; - la détermination de valeurs des critères sélectionnés pour chacun desdits chemins identifiés; - l'application d'une fonction de corrélation pour agréger l'ensemble desdites valeurs de critères de manière à définir pour chacun desdits chemins, une valeur de critère d'agrégation; et - la sélection d'un sous-ensemble de chemins répresentatifs parmi la liste de l'ensemble desdits chemins, en fonction de la valeur du critère d'agrégation de chacun desdits chemins et de la stratégie d'analyse prédéfinie.

Description

Procédé d'analyse du comportement d'un circuit intégré mis en œuvre par ordinateur et comprenant la sélection de chemins sur la base de plusieurs critères appartenant à des types différents Le domaine de l'invention est celui de la conception de circuits intégrés comprenant notamment l'élaboration de la netlist d'un circuit intégré, cette netlist correspondant à une liste d'ensembles de portes logiques et de leurs interconnexions qui constituent un circuit, et que l'on désigne couramment par le terme de chemin.
Dans les circuits intégrés courants, la netlist est de plus en plus complexe. En conséquence, on a un nombre de chemins de plus en plus grand à considérer pendant le développement du circuit. La complexité de la netlist conduit à de longs délais de développement.
Par ailleurs, l'analyse du circuit n'est souvent pas possible au niveau d'abstraction de la netlist. Par exemple, l'exploration de la conception du circuit sur la base de plusieurs contraintes est toujours effectuée à partir de niveau Register Transfer Level, qui est un niveau d'abstraction plus haut où le circuit est simplifié.
Or lorsque l'on effectue des analyses spécifiques du circuit (par exemple, pendant l'exploration pour identifier la meilleure solution sur la base d'une ou plusieurs métriques, encore dénommées critères), il peut ne pas être nécessaire d'examiner tous les chemins de la netlist, un sous-ensemble de chemins peut être suffisant pour représenter le comportement analysé.
Egalement, l'identification d'un sous-ensemble de chemins répresentatifs du comportement du circuit est nécessaire lorsque l'on veut monitorer le fonctionnement du circuit, étant donné l'impossibilité de monitorer tous les chemins.
Dans ce cadre, le problème technique adressé par la présente invention concerne la réduction du nombre de chemins de la netlist à considérer pour l'analyse ou le monitoring en ligne du circuit, soit la sélection d'un sous-ensemble de chemins représentatif du comportement du circuit sur la base de plusieurs critères définis par le concepteur du circuit.
Il existe peu de littérature concernant la sélection des chemins d'une netlist. La plupart des travaux ne considère pas la netlist d'un circuit intégré, par exemple, plusieurs ouvrages traitent de la sélection des chemins dans un réseau. On peut notamment citer l'article de N. G. Senarath, D. Yu, H. Zhang, I. Bahceci, P. Zhu, W. Tong, "Path sélection for a wireless System with relays", Patent n. US 2013/0010601 A.
Lorsque la netlist est considérée, il est souvent effectué sa simplification en termes de réduction de portes logiques et pas de chemins : M. L. Case, J. R. Baumgartner, R. L. Kanzelman, H. Mony, "Logical circuit netlist réduction and model simplification using simulation results containing symbolic values", Patent n. US 8,418,1 19 B2.
Une solution au problème de la sélection des chemins d'une netlist qui a néanmoins déjà été proposée décrit l'identification d'un chemin qui maximise ou minimise un critère. L'exemple le plus courant et bien connu concerne l'identification du chemin critique d'un circuit intégré, où le chemin ayant le plus long temps de propagation est identifié. Le problème posé par ce type de solutions est que la liste des chemins est réduite à un seul chemin. Egalement une seule métrique est prise en compte pour la sélection du chemin.
Certains des travaux précédents du Demandeur, notamment décrits dans les références ci-après : C. Bertolini, O. Héron, N. Ventroux, F. Marc, "Relation between HCI-induced performance dégradation and applications in a RISC processor", IEEE Int. On-Line Testing Symposium, 2012, pp. 67-72, O. Héron, C. Bertolini, C. Sandionigi, N. Ventroux, F. Marc, "On the simulation of HCI-induced variations of IC timings at high level", Journal of Electronic Testing, 2013, Vol. 29, N. 2, pp. 127-141 , et C. Sandionigi, O. Héron, C. Bertolini, R. David, "When processors get old: Evaluation of BTI and HCI effects on performance and reliability", IEEE Int. On-Line Testing Symposium, pages 185-186, juillet 2013, identifient un chemin de la netlist sur la base de plusieurs critères, tout en ayant un but différent de la sélection des chemins. Le but de ces travaux est analyser la dégradation temporelle d'un circuit intégré. En considérant l'activité du circuit et le délai de chaque chemin de la netlist (qui peuvent être considérés comme les deux critères initiaux), les travaux identifient le chemin le plus sensible aux mécanismes de dégradation. Ce type de solutions ne permet pas de sélectionner un sous- ensemble de chemins représentatif du comportement du circuit pour effectuer des analyses spécifiques.
Dans ces articles, le but recherché est l'évaluation de la dégradation temporelle de chaque chemin de la netlist pour identifier le chemin le plus sensible. Les critères pris en compte pour caractériser la netlist sont le délai initial et l'activité le long du chemin. Le procédé ne permet pas de définir une stratégie de sélection de chemins représentatifs du comportement du circuit, qui est l'objet de la présente invention. En conséquence, le but d'accélérer les analyses spécifiques ou le monitoring en ligne du circuit ne peut pas être atteint.
Dans ce contexte, la présente invention a pour objet un procédé comprenant la sélection des chemins représentatifs du comportement du circuit, effectuant notamment les tâches principales suivantes :
- l'agrégation de différents types de critères ;
- l'extraction d'un sous-ensemble de chemins.
Plus précisément, l'invention a pour objet un procédé mis en œuvre par ordinateur, pour sélectionner des chemins répresentatifs pour l'analyse du comportement d'un circuit intégré selon une stratégie d'analyse
prédéfinie, comprenant l'identification de l'ensemble des chemins dudit circuit intégré ayant des portes logiques et la constitution d'une liste de l'ensemble desdits chemins, le procédé comprenant en outre les étapes suivantes :
- la sélection de plusieurs critères liés au comportement dudit circuit intégré, lesdits plusieurs critères étant choisis parmi les types suivants : topologie, usage, sensibilité, environnement, criticité ;
- la détermination de valeurs des critères sélectionnés pour chacun desdits chemins identifiés ;
- l'application d'une fonction de corrélation pour agréger l'ensemble desdites valeurs de critères de manière à définir pour chacun desdits chemins, une valeur de critère d'agrégation; et
- la sélection d'un sous-ensemble de chemins répresentatifs parmi la liste de l'ensemble desdits chemins, en fonction de la valeur du critère d'agrégation de chacun desdits chemins et de la stratégie d'analyse prédéfinie.
Selon une variante de l'invention, la sélection d'un sous-ensemble de chemins est basée sur une valeur de seuil, indiquant les chemins à extraire avec une valeur associée inférieure ou supérieure à une valeur seuil spécifiée.
Selon une variante de l'invention, la sélection d'un sous-ensemble de chemins est basée sur une valeur de déviation maximale, indiquant les chemins à extraire caractérisés par une valeur d'agrégation avec un écart inférieur à une valeur seuil prédéfinie par rapport aux autres chemins.
Selon une variante de l'invention, la sélection d'un sous-ensemble de chemins est basée sur une valeur moyenne, indiquant les chemins à extraire caractérisés par une valeur d'agrégation proche de la moyenne des valeurs de tous les chemins.
Selon une variante de l'invention, la détermination de chaque valeur de critère pour chacun desdits chemin est réalisée par simulation dudit circuit intégré. Le concepteur choisit les données d'entrée du circuit. A l'aide d'outils de simulation, on propage les valeurs d'entrée sur chaque chemin du circuit et on détermine les valeurs des critères sélectionnés par application d'une formule de calcul du critère.
Selon une variante de l'invention, la détermination de chaque valeur de critère pour chacun desdits chemin est réalisée par l'analyse dudit circuit. Dans ce cas, la propagation des valeurs d'entrée est effectuée sur la base d'une étude analytique du circuit. La fonctionnalité du circuit est décrite de manière analytique, par exemple par des équations, qui sont appliquées pour propager les valeurs d'entrée sur chaque chemin et on détermine les valeurs des critères sélectionnés par application d'une formule de calcul du critère.
Selon une variante de l'invention, les critères de type topologie peuvent être choisis parmi : le délai du circuit, correspondant au temps de propagation des données d'entrée ou les performances.
Selon une variante de l'invention, les critères de type usage peuvent être choisis parmi : l'activité en termes de fraction de temps pendant laquelle un signal est à 1 (ou 0) ou en termes de nombre de commutations du signal, ou la puissance.
Selon une variante de l'invention, les critères de type sensibilité peuvent être choisis parmi : la probabilité de défaillance des portes logiques ou les paramètres technologiques liés à la dégradation des portes. Selon une variante de l'invention, les critères de type environnement peuvent être choisis parmi la température de l'environnement ou l'exposition à des rayonnements.
Selon une variante de l'invention, les critères de type criticité peuvent être choisis parmi la gravité de la défaillance du chemin sur le fonctionnement du circuit.
Selon une variante de l'invention, le procédé comprend l'application d'une fonction de corrélation entre les critères prédéfinis, pour déterminer ladite valeur du critère d'agrégation, ladite fonction de corrélation pouvant être une fonction de calcul du délai des chemins soumis à des mécanismes de dégradation thermique.
Selon une variante de l'invention, le procédé comprend une étape préalable de sélection de faux chemins, lesdits faux chemins correspondant à des chemins ne pouvant propager un signal.
L'invention a aussi pour objet un programme d'ordinateur comportant des instructions pour l'exécution du procédé d'analyse du comportement d'un circuit intégré mis en œuvre par ordinateur selon l'invention.
L'invention a encore pour objet un système de conception d'un circuit intégré comportant une unité de calcul mettant en œuvre le procédé d'analyse du comportement d'un circuit intégré mis en œuvre par ordinateur selon l'invention.
L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles :
- la figure 1 illustre les principales étapes du procédé de sélection de l'invention ;
- la figure 2 illustre un premier exemple de mise en œuvre du procédé de l'invention dans son étape d'agrégation des valeurs de critères ;
- la figure 3 illustre un second exemple de mise en œuvre du procédé de l'invention dans son étape d'agrégation des valeurs de critères. Le caractère nouveau et inventif du procédé proposé dans la présente invention repose sur le mode de sélection des chemins de la netlist du circuit intégré.
La sélection en tenant compte de plusieurs critères et sur la base d'une stratégie prédéfinie rend la solution proposée plus satisfaisante que les solutions de l'art connu puisqu'elle permet d'identifier les chemins représentatifs du comportement du circuit.
En fait, le sous-ensemble de chemins obtenu est la liste des chemins à considérer pour effectuer ensuite des analyses spécifiques ou monitorer le fonctionnement du circuit, selon notamment le type de critère sélectionné.
De manière générale, le procédé de l'invention comprend préalablement et de manière connue la description du circuit intégré de manière à en établir la netlist des chemins.
Pour chacun des chemins, on définit un certain nombre de critères appartenants à au moins deux types différents (topologie, usage, sensibilité, environnement, criticité), ces critères pouvant être plus précisément : le délai du circuit ou les performances pour la topologie ; l'activité du circuit pour l'usage ; la probabilité de défaillance ou les paramètres technologiques liés à la dégradation des portes logiques pour la sensibilité ; la température ou l'exposition à rayonnements pour l'environnement ; la gravité de la défaillance du chemin sur le fonctionnement du circuit pour la criticité.
Ainsi, l'invention consiste en un procédé permettant d'effectuer une sélection des chemins d'un circuit intégré permettant de représenter le comportement global du circuit. A partir de la netlist du circuit et en considérant plusieurs critères, auxquels on applique une fonction de coût, on sélectionne un sous-ensemble de chemins représentatif du comportement du circuit.
Le procédé prend en entrée des premières tables qui associent une valeur pour chaque chemin et chaque critère.
A partir de l'ensemble de ces premières tables, et application d'une fonction de coût, conduisant à la détermination de valeurs du critère d'agrégation, on définit une seconde table répertoriant pour chaque chemin, la valeur du critère d'agrégation déterminée. On peut alors procéder à la sélection d'un sous-ensemble de chemins, à partir d'une sélection faite sur lesdites valeurs du critère d'agrégation, pouvant avoir été préalablement, classées.
En utilisant ainsi la réduction de la liste des chemins de la netlist, le principal avantage technique est la réduction du temps pour des analyses spécifiques de la netlist. Cet avantage peut être exploité pendant le développement du circuit et après sa production.
Un autre avantage est la possibilité d'effectuer le monitoring en ligne du circuit, qui n'est pas faisable pour une liste de chemins nombreux.
Les domaines d'applications industrielles potentiels du présent procédé de l'invention, sont tous ceux liés au développement et gestion de circuits complexes.
En effet, le procédé proposé peut être d'intérêt pour le développement des circuits complexes avec différentes contraintes, comme fiabilité, performance et puissance. Ce type de circuits complexe nécessite souvent une phase d'exploration pour identifier la meilleure solution en termes de « trade-off » correspondant au compromis entre les métriques considérées. Pour trouver la meilleure solution, on définit une fonction objectif, qui est une fonction des critères sélectionnés. La meilleure solution est la solution qui répond le mieux à la fonction objectif. L'exploration est toujours exécutée à haut niveau d'abstraction, en général à partir de niveau Register Transfer Level. L'invention permet de réduire la liste des chemins à analyser pendant l'exploration, permettant ainsi d'effectuer l'exploration au niveau netlist.
Le procédé de l'invention peut aussi avantageusement être appliqué durant le monitoring du circuit, par exemple pour en vérifier la fiabilité ou en mesurer les performances, en utilisant la réduction de la liste des chemins à surveiller. Le schéma de principe du procédé est illustré en figure 1 et comprend les 4 principales étapes suivantes :
Etape 1 : l'extraction des chemins et l'évaluation des critères;
Etape 2 : l'agrégation des critères;
Etape 3 : la classification des chemins;
Etape 4 : la réduction du nombre des chemins. Les tâches d'extraction des chemins et classification des chemins sont recommandées mais en option, comme expliqué ci-dessous. Etape 1 : Extraction des chemins et évaluation des critères
La première étape du procédé comprend une description du circuit en termes de chemins de la netlist et valeurs des critères.
A partir de la liste de chemins de la netlist, on supprime les faux chemins. Un faux chemin est un chemin du circuit qui ne propagera jamais une valeur de signal et ne sera jamais utilisé dans le circuit réel. L'élimination de ces faux chemins est importante pour effectuer des analyses précises et éviter de perdre du temps dans l'optimisation des chemins qui ne sont jamais utilisés. Cependant, le procédé fonctionne même en considérant tous les chemins de la netlist, donc la tâche d'extraction des chemins est optionnelle.
Pour chaque chemin extrait de la netlist, on effectue une évaluation des critères sélectionnés. Le but est associer une valeur à chaque chemin pour chaque critère considéré. L'estimation des valeurs est effectuée par simulation ou analyse de la netlist du circuit et dépend de la stratégie d'analyse à haut niveau du circuit ou la stratégie de monitoring en ligne. Par exemple, en considérant le critère d'activité, on caractérise une valeur moyenne ou la valeur maximale des chemins.
On obtient des tableaux qui représentent les informations nécessaires pour appliquer le procédé. Pour chaque critère sélectionné, on a un tableau qui associe la valeur du critère à chaque chemin de la netlist. Par exemple comme illustré sur la figure 1 , concernant le premier critère c1 , un premier tableau associe chaque chemin pathl , path2, à une valeur de premier critère V1 c1 , V2c1 , ....
Etape 2 : Agrégation des critères
La deuxième étape prend en entrée les tableaux qui associent les valeurs des critères c-i , c2, , aux chemins, définis à l'étape 1 .
A partir de plusieurs critères, on applique une formule pour obtenir une valeur unique pour chaque chemin.
ca = f(.cl> c2> - ) On identifie un critère d'agrégation ca en utilisant une fonction qui effectue une corrélation entre les critères sélectionnés cvc2, ....
Des exemples de fonctions d'agrégation sont donnés ci-après. Le critère d'agrégation choisi définit ainsi le comportement du circuit pour lequel on veut sélectionner un sous-ensemble de chemins représentatifs.
Cette étape produit un seul tableau qui associe la valeur du critère d'agrégation à chaque chemin.
Le procédé effectue une opération d'agrégation de plusieurs critères appartenant à des types de critères différents, pour attribuer une valeur unique pour chaque chemin de la netlist.
L'agrégation se fait en utilisant une fonction de coût qui effectue une corrélation des critères et calcule une valeur d'agrégation pour chaque chemin. On obtient, un tableau unique, dans lequel chaque chemin repéré path est associé à une valeur de critère d'agrégation Vi.
Etape 3 : Classification des chemins
La troisième étape prend en entrée le tableau produit de l'agrégation des critères. Le tableau contient tous les chemins de la netlist (sauf les faux chemins, qui ont été supprimés dans la première étape), chacun d'eux ayant une valeur du critère d'agrégation associée.
L'étape de classification des chemins effectue un tri des chemins de la netlist. Les chemins sont triés en fonction de la valeur du critère d'agrégation associée, par exemple en ordre croissant ou décroissant.
Cette étape produit un tableau trié contenant les chemins et les valeurs associées. L'objectif est d'accélérer l'étape suivante de réduction des chemins. On obtient un tableau dans lequel les valeurs Vi ont été classées.
Cependant, l'étape suivante fonctionne également en considérant un tableau non trié, donc la tâche de classification des chemins est optionnelle.
Etape 4 : Réduction du nombre des chemins
La dernière étape prend en entrée le tableau trié (ou non) contenant les chemins et les valeurs du critère d'agrégation associées. Un sous-ensemble de chemins est sélectionné sur la base d'une stratégie prédéfinie par le concepteur du circuit. Quelques exemples de stratégies possibles sont donnés ci-après :
- la sélection basée sur une valeur de seuil : on définit une valeur de seuil qui indique l'extraction des chemins avec une valeur associée inférieure ou supérieure au seuil spécifié ;
- la sélection basée sur une valeur de déviation maximale : on extrait les chemins caractérisés par une valeur du critère d'agrégation avec un écart inférieur à un seuil prédéfini par rapport aux autres chemins ;
- la sélection basée sur une valeur moyenne : on extrait les chemins caractérisés par une valeur du critère d'agrégation proche de la moyenne des valeurs de tous les chemins.
Le procédé produit la liste d'un sous-ensemble des chemins sélectionnés : path k, path k+1 .
Premier exemple de mise en œuyre du procédé de l'invention :
Le cas les plus simple de mise en œuvre du procédé de l'invention considère deux critères de deux types différents.
Les critères suivants sont retenus :
- le premier critère est l'activité et est de type usage. Plus précisément il peut s'agir par exemple de l'activité exprimée en termes de Static Probability (SP), qui est la fraction de temps pendant laquelle un signal est à 1 ou 0. L'activité est dérivée en considérant des cas typiques ou mauvaises exécutions ;
- le second critère est le délai du circuit, c'est-à-dire le temps de propagation des données d'entrée, et est de type topologie.
On constitue ainsi deux premiers tableaux : chaque premier tableau répertoriant le critère considéré pour chacun des chemins, comme illustré en figure 2. Un premier tableau T1 1 associe les chemins repérés path, au critère repéré SP, un second tableau T12 associe les chemins repérés path, au critère repéré dO. Ces deux critères sont utilisés dans l'étape d'agrégation pour analyser la dégradation temporelle du circuit. On utilise les données fournies pour étudier le délai causé par les mécanismes de dégradation, en particulier par le mécanisme d'instabilité de température : «Bias Température Instability » (BTI), qui est lié à l'activité SP.
L'étape d'agrégation applique une formule pour obtenir le délai d1 des chemins après dégradation :
d1 = f(d0,SP)
La figure 2 schématise ainsi l'étape d'agrégation partant des premiers tableaux T1 1 et T12, et permettant de répertorier dans le second tableau T2, les valeurs du critère d'agrégation, calculé à partir des deux types de critères pré-établis. Le tableau T2 associe ainsi chaque chemin repéré path à un critère d'agrégation repéré d1 .
Un exemple de formule d'agrégation pour calculer le délai d'un chemin soumis à BTI est la suivante (C. Sandionigi, O. Héron, C. Bertolini, R. David, "When processors get old: Evaluation of BTI and HCI effects on performance and reliability", IEEE On-Line Testing Symposium, 2013, pp.
185-186) :
path = do +∑gafe (SPgate ' POT)
avec :
POT est le temps d'exécution du circuit.
SPgate est la probabilité statique (Static Probability) de la porte logique.
d0 est le délai initial du chemin.
dpath est le délai du chemin après dégradation.
On obtient un tableau où chaque chemin de la netlist est caractérisé par un délai qui est la somme du délai initial et du retard provoqué par le mécanisme de dégradation.
Ensuite, les chemins sont triés sur la base des valeurs d-i.
Un sous-ensemble est extrait sur la base de la stratégie choisie par le concepteur du circuit.
D'autres métriques peuvent être choisies pour estimer l'activité du circuit. Par exemple, les chemins peuvent être caractérisés en termes de « Toggle Rate » TR, qui est le taux de changement de valeur d'un signal et qui constitue donc un critère d'intérêt. Dans ce cas, on utilise les données fournies pour estimer le délai causé par le mécanisme de dégradation « Hot Carrier Injection » (HCI) correspondant à l'injection de porteurs chauds, qui est lié au critère TR. La valeur di associée à chaque chemin est calculée en fonction de ce critère TR.
d1 = f(d0, TR)
Un exemple de formule d'agrégation est obtenu en simplifiant la formule proposée dans l'article de C. Bertolini, O. Héron, N. Ventraux, F. Marc, "Relation between HCI-induced performance dégradation and applications in a RISC processor", IEEE Int. On-Line Testing Symposium, 2012, pp. 67-72, (Formule 7) et ce pour calculer le délai d'un chemin soumis au mécanisme de dégradation HCI.
dpath = do +∑gafe (TRgate ' POT)
Second exemple de mise en œuyre du procédé de l'invention :
Cet exemple de procédé introduit un troisième critère : la sensibilité.
Ce critère est lié à la technologie utilisée pour l'implémentation du circuit. Comme illustré en figure 3, on constitue dans la première étape un troisième tableau T13 répertoriant le critère de sensibilité pour chacun des chemins.
Dans ce troisième tableau, chaque chemin est caractérisé par la sensibilité de la technologie sur laquelle il est implémenté.
Grâce à ce critère supplémentaire, l'étape d'agrégation applique une formule plus précise pour le calcul du délai causé par les mécanismes de dégradation. On obtient un délai après dégradation d2 qui tient compte de la technologie d'implémentation.
d2 = f(d0, SP, s)
Dans la formule de l'exemple précédent, SP est considéré comme métrique d'activité. Cependant d'autres métriques peuvent être envisagées.
Un exemple de formule d'agrégation pour calculer le délai d'un chemin soumis à BTI est la suivante.
dpath = do +∑gafe (Sgate ' (SPgate ' POT))"BTI
ηΒτι est un paramètre dépendant de la technologie ; c'est l'exposant de temps pour le mécanisme BTI. On obtient un tableau où chaque chemin de la netlist est caractérisé par un délai après dégradation. Cette valeur d2 est plus précise que la valeur di puisque on tient compte de la sensibilité de la technologie au mécanisme de dégradation considéré. En fait, dans les formules de calcul de d-ι , le paramètre de sensibilité de la technologie est envisagé comme une constante pour tous les chemins.
Enfin, les étapes de classification et réduction des chemins sont effectuées comme décrit précédemment. Troisième exemple de mise en œuyre du procédé de l'invention :
Cet exemple du procédé est le plus complet puisqu'il considère tous les types de critères. L'objectif est comparer l'impact de plusieurs applications sur le temps de propagation des chemins d'un processeur soumis au phénomène BTI.
On a au moins un critère pour chaque type :
- un critère t pour la topologie, par exemple le délai initial du chemin à l'aide d'une analyse statique temporelle ;
- un critère a pour l'activité, par exemple la SP moyenne des portes logiques du chemin obtenue en exécutant plusieurs applications représentatives du domaine ciblé ;
- un critère s pour la sensibilité, par example la probabilité de défaillance du chemin à partir de la simulation de la dégradation temporelle de la netlist ;
- un critère e pour l'environnement, par exemple la température moyenne des portes logiques du chemin à l'aide d'un outil de simulation de température ;
- un critère c pour la criticité, par exemple une valeur comprise dans une plage qui indique la gravité de la défaillance du chemin obtenue en exécutant une injection de fautes et en analysant la fonctionnalité du circuit.
L'étape d'agrégation applique une formule pour obtenir une valeur qui caractérise le chemin :
v = f(t,a,s,e,c)
Un exemple de formule d'agrégation effectue la multiplication de toutes les valeurs : v = t * a * s * e * c
Dans ce cas, on ne calcule pas un paramètre physique, comme le délai d'un chemin soumis à un phénomène des exemples précédents, mais on trouve une valeur caractéristique du chemin. Enfin, les étapes de classification et réduction des chemins sont effectuées comme décrit précédemment.
Les tableaux ci-dessous illustrent les étapes décrites dans un exemple sur 5 chemins (pathl à path5).
Etape 1
Etape 2 Etape 3
Etape 4 path V
path 1 9.7
path 2 6.9
pa t h 5 6.2

Claims

REVENDICATIONS
1 . Procédé mis en œuvre par ordinateur, pour sélectionner des chemins répresentatifs pour l'analyse du comportement d'un circuit intégré selon une stratégie d'analyse prédéfinie, comprenant l'identification de l'ensemble des chemins dudit circuit intégré ayant des portes logiques et la constitution d'une liste de l'ensemble desdits chemins, le procédé
comprenant en outre les étapes suivantes :
- la sélection de plusieurs critères liés au comportement dudit circuit intégré, lesdits plusieurs critères étant choisis parmi les types suivants : topologie, usage, sensibilité, environnement, criticité ;
- la détermination de valeurs des critères sélectionnés pour chacun desdits chemins identifiés ;
- l'application d'une fonction de corrélation pour agréger l'ensemble desdites valeurs de critères de manière à définir pour chacun desdits chemins, une valeur de critère d'agrégation; et
- la sélection d'un sous-ensemble de chemins répresentatifs parmi la liste de l'ensemble desdits chemins, en fonction de la valeur du critère d'agrégation de chacun desdits chemins et de la stratégie d'analyse prédéfinie.
2. Procédé selon la revendication 1 , caractérisé en ce que la sélection d'un sous-ensemble de chemins répresentatifs est basée sur une valeur de seuil, indiquant les chemins à extraire avec une valeur associée inférieure ou supérieure à une valeur seuil spécifiée.
3. Procédé selon la revendication 1 , caractérisé en ce que la sélection d'un sous-ensemble de chemins répresentatifs est basée sur une valeur de déviation maximale, indiquant les chemins à extraire caractérisés par une valeur d'agrégation avec un écart inférieur à une valeur seuil prédéfinie par rapport aux autres chemins.
4. Procédé selon la revendication 1 , caractérisé en ce que la sélection d'un sous-ensemble de chemins représentatifs est basée sur une valeur moyenne, indiquant les chemins à extraire caractérisés par une valeur d'agrégation proche de la moyenne des valeurs de tous les chemins.
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que la détermination des valeurs de critère pour chacun desdits chemins est réalisée par simulation dudit circuit intégré.
6. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que la détermination des valeurs de critère pour chacun desdits chemins est réalisée par analyse dudit circuit.
7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que les critères de type topologie peuvent être choisis parmi : le délai du circuit correspondant au temps de propagation des données d'entrée, ou les performances.
8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que les critères de type usage peuvent être choisis parmi : l'activité en termes de fraction de temps pendant laquelle un signal est à 1 (ou 0) ou en termes de nombre de commutations du signal, ou la puissance.
9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce que les critères de type sensibilité peuvent être choisis parmi : la probabilité de défaillance des portes logiques ou les paramètres technologiques liés à la dégradation des portes.
10. Procédé selon l'une des revendications 1 à 9, caractérisé en ce que les critères de type environnement peuvent être choisis parmi : la température de l'environnement ou l'exposition à des rayonnements.
1 1 . Procédé selon l'une des revendications 7 et 10, caractérisé en ce qu'il comprend l'application d'une fonction de corrélation entre les critères prédéfinis, pour déterminer ladite valeur du critère d'agrégation, ladite fonction de corrélation pouvant être une fonction de calcul du délai des chemins soumis à des mécanismes de dégradation thermique (BTI ou HCI).
12. Procédé selon l'une des revendications 1 à 1 1 , caractérisé en ce qu'il comprend une étape préalable de sélection de faux chemins, lesdits faux chemins correspondant à des chemins ne pouvant propager un signal.
13. Le procédé selon l'une quelconque des revendications 1 à 12 utilisé pour le monitoring du comportement d'un circuit intégré.
14. Programme d'ordinateur comportant des instructions pour l'exécution du procédé mis en œuvre par ordinateur selon l'une quelconque des revendications 1 à 13.
15. Système de conception d'un circuit intégré comportant une unité de calcul mettant en œuvre les étapes du procédé selon l'une quelconque des revendications 1 à 13.
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