EP1932159A1 - Method of block-writing to a memory element - Google Patents

Method of block-writing to a memory element

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Publication number
EP1932159A1
EP1932159A1 EP06808159A EP06808159A EP1932159A1 EP 1932159 A1 EP1932159 A1 EP 1932159A1 EP 06808159 A EP06808159 A EP 06808159A EP 06808159 A EP06808159 A EP 06808159A EP 1932159 A1 EP1932159 A1 EP 1932159A1
Authority
EP
European Patent Office
Prior art keywords
memory
word
writing
write
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP06808159A
Other languages
German (de)
French (fr)
Inventor
Ahmed Kari
Christophe Moreaux
David Naura
Pierre Rizzo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1932159A1 publication Critical patent/EP1932159A1/en
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to block writing in a non-volatile memory, for example of the Flash or EEPROM type (Electrically Erasable and Programmable Read OnYy Memory). .
  • the present invention more particularly relates to the writing of data in a memory of a passive type non-contact integrated circuit, electrically powered by a voltage produced from an antenna signal.
  • Passive non-contact ICs are generally intended for RFID (Radio Frequency IDentification) applications and may be of the inductively coupled or "electrically coupled" type.
  • Passive integrated circuits of the first type comprise an antenna coil, transmit data by charge modulation and are powered by inductive coupling in the presence of a magnetic field whose frequency is generally of the order of ten MHz.
  • Such integrated circuits are for example described by ISO / IEC 14443A / B, ISO / IEC 15693 standards which provide for a working frequency of 13.56 MHz.
  • Passive integrated circuits of the second type are electrically powered by a UHF electric field oscillating at several hundred MHz, and transmit data by modulating the reflection rate of their antenna circuit (technique called “backscattering").
  • Such integrated circuits are for example described by the industrial specification EPCTM-GEN2 ("Radio-Frequency Identity Protocols Class-1 Genera.tion-2 - UHF RFID Protocol for Communications at 860 MHz - 960 MHz") being standardized. They are generally used in so-called long range applications, in which the distance between the integrated circuit and a data transmission / reception station putting the electric field, commonly called drive, can reach several meters.
  • Block writing of one or more words in an EEPROM type memory can be performed either simultaneously or sequentially.
  • the memory cells of the memory are divided into word lines and bit lines transverse to the word lines.
  • each word line groups the memory cells corresponding to the number of bits forming a word, multiplied by the maximum number of words that can be programmed simultaneously.
  • the set of words in a word line forms a page.
  • Memory cell programming is performed using a programming lock connected to each bit line. Therefore, the number of words that can be programmed simultaneously is directly related to the number of programming locks.
  • the programming of the memory cells requires, in particular, the application of a high voltage to the programming locks connected to the bit lines of the memory cells to be programmed.
  • This high voltage is produced by a high voltage generator from the energy received by the integrated circuit.
  • the energy received by the integrated circuit must therefore be sufficient to generate a high voltage that can supply all the programming locks.
  • the locks of Programming includes high voltage transistors that contribute to increasing the active area of the memory, this active area having a direct influence on the power consumption. When they are not active, these high-voltage transistors also have a significant leakage rate which contributes to increasing the power consumption of the memory. Therefore, the number of programming locks in a memory directly influences the power consumption of the memory.
  • the programmable memories per page of several words are poorly suited to non-contact passive integrated circuits, particularly if it is desired to increase their range.
  • the words of the block to be written are stored in a buffer memory and then written sequentially in the memory.
  • the programming of a memory cell requires the application of a high voltage to the programming locks for a certain time which can be reduced only at the cost of a reduction in the reliability of the programming.
  • an object of the present invention is to provide a block programming method of a nonvolatile memory, wherein the words of the block are written sequentially, without reducing the duration of a normal cycle of writing a word.
  • This objective is achieved by the provision of a block write method in an electrically programmable non-volatile memory, a block to be written in the memory comprising at least one word, the method comprising steps of sequential writing of each word of the write block in the memory.
  • the method comprises steps of:
  • the writing of each word in the memory comprises a step of applying to the memory of a high voltage necessary for writing the word in the memory.
  • the writing of each word in the memory comprises a step of applying a writing voltage increasing gradually until reaching a high voltage necessary for the writing of the word in the memory. memory .
  • the duration of the gradual increase in the write voltage applied to the memory until reaching the high voltage is proportional to the writing time of each word.
  • the. execution time of a write command of a word in the memory is less than the execution time of a writing command of a block.
  • the memory is an EEPROM memory of an integrated circuit without passive contact.
  • the invention also relates to a non-contact passive integrated circuit comprising an electrically programmable non-volatile data memory, and a processing unit designed to execute block write commands, a write block comprising at least one binary word, each word a write block being written sequentially in the memory.
  • the integrated circuit comprises:
  • - Memory control means for controlling the writing of each word of a block to be written in the memory during the writing time.
  • the integrated circuit comprises a booster circuit for providing a high voltage necessary for the writing of each word in the memory.
  • the integrated circuit comprises an activated circuit each time a word is written in the memory, in order to progressively increase a write voltage applied to the memory until a necessary high voltage is reached. writing a word in memory.
  • the duration of the gradual increase in the write voltage applied to the memory until reaching the high voltage is proportional to the writing time of each word.
  • the duration of execution of a write command of a word in the memory is less than the execution time of a write command of a block.
  • the memory is an EEPROM memory.
  • FIG. 1 shows schematically the architecture of a contactless integrated circuit according to the invention
  • FIG. 2 illustrates an exemplary embodiment of a non-volatile memory represented in block form in FIG. 1;
  • FIG. 3 represents, in block form, a logic circuit of the integrated circuit illustrated in FIG. 1;
  • FIG. 4 is a flowchart describing operations performed by the logic circuit of FIG. 3 on receipt of a block write command;
  • FIG. 5 is an electrical diagram of a ramp generation circuit represented in the form of a block in FIG. 1;
  • FIGS. 6A to 6F are timing diagrams of electrical signals illustrating the operation of the integrated circuit according to the invention.
  • the integrated circuit TG shown in FIG. 1 conventionally comprises an antenna circuit 1, an RFST power supply circuit, a DEM demodulation circuit, a DEC decoder circuit, a MOD modulation circuit, a CPU control unit, a memory
  • EEPROM type MEM erasable and electrically programmable
  • HVCT booster circuit an HVCT booster circuit
  • OSC oscillator providing a clock signal CK to the CPU.
  • the RFST circuit supplies a voltage Vcc ensuring the power supply of the integrated circuit.
  • the voltage Vcc is produced from the antenna signals.
  • the RFST circuit is for example a primary charge pump which uses the alternative antenna signals as pump signals.
  • the voltage Vcc is typically of the order of Volt at a few volts.
  • the voltage Vcc produced is compatible with the latest technologies in the field of microelectronics, which make it possible to produce compact integrated circuits implanted on a silicon chip with a surface area of less than mm 2 and operating with a supply voltage. of the order of 1.8 V.
  • the modulation circuit MOD receives from the control unit CPU data DTx to be transmitted, generally in coded form, and modulates the impedance of the antenna circuit 1 according to these data, here by applying to the RFST circuit a signal of impedance modulation S (DTx) having the effect of short-circuiting stages of the primary charge pump.
  • DTx impedance modulation S
  • the DEM circuit demodulates the antenna signals and provides a demodulated signal RS.
  • the decoder circuit DEC decodes the data received from the demodulated signal RS and supplies the CPU with data DTr conveyed by these signals.
  • Such data is sent by the RD reader by modulating the electric field emitted by the reader, for example by a modulation of the amplitude of the electric field.
  • the booster circuit HVCT comprises for example a charge pump and a circuit for energizing the charge pump.
  • the excitation circuit supplies the charge pump with two low frequency and antiphase pump signals generated from the clock signal CK.
  • the charge pump supplies a high voltage Vhv, typically 10 to 15 V, from the voltage Vcc (or directly from the antenna signals).
  • the voltage Vhv is applied to the memory MEM via an RGEN ramp generator and a SCT switch.
  • the ramp generator RGEN makes it possible to progressively apply the voltage Vhv to the memory MEM during write phases, so as not to damage the memory cells.
  • the high voltage supplied as a ramp at the output of the ramp generator RGEN is referred to herein as Vpp.
  • the switch SCT applies to the memory MEM either the voltage Vcc or the voltage Vpp when the memory MEM is accessed in read and write respectively.
  • the control unit CPU thus receives from the reader RD, via the antenna circuit 1 and the RFST, DEM and DEC circuits, commands for reading or writing the memory MEM, including a write address. or AD read, the write commands further comprising data to write D. It returns messages that may contain data read in the memory, in particular in response to a read command.
  • the writing of a data item generally comprises the deletion of memory cells designated by the received address, corresponding to the writing of a "0" in the memory cells, then the programming of the memory cells to receive a "1" .
  • the CPU unit When a write command is received, the CPU unit activates the HVCT circuit to generate the voltage Vhv. Then, the CPU unit applies to the memory the write address AD and the data to be written D, then activates the switch circuit SCT so that a voltage pulse Vpp having the duration of a write cycle is applied. MEM memory.
  • the CPU unit activates the HVCT circuit by applying to a control input of this circuit an "ON" signal equal to 1, and activates the switch circuit SCT by applying a "WR" signal to a control input of this circuit. equal to 1.
  • FIG. 2 represents an exemplary embodiment of the memory MEM adapted to a non-contact integrated circuit of low power consumption.
  • the memory MEM comprises a memory plane MA, a line decoder RDEC, a column decoder CDEC, erase and programming locks LT, LTG, selection transistors ST and a sense amplifier SA.
  • the memory plane MA comprises electrically erasable and electrically programmable memory cells arranged along horizontal and vertical lines and connected to word lines Ri (i being an integer between 0 and n) and to bit lines BLj (j being an integer between 0 and p).
  • the erase and programming locks LT and the transistors ST are connected to the bit lines of the memory plane, and selected by a signal SCj provided by the decoder CDEC.
  • the locks LT receive the bits D (j) of the data D (p: 0) to be written in the memory plane.
  • the read circuit SA comprises a sense amplifier connected to the bit lines of the memory plane MA through the selection transistors ST and supplying the bits b read in the memory plane.
  • Each word line Ri comprises a selection line SELi connected to the line decoder RDEC and to the memory cells of the word line.
  • Each word line further comprises a CGT gate control transistor whose gate is controlled by the selection line SELi.
  • a gate control line CG connects the drain of the gate control transistors CGT to the output of a lock LTG controlled by the column decoder CDEC-
  • Each memory cell MC comprises an access transistor AT connected in series with a floating gate transistor FGT.
  • the source of the FGT transistor is connected to ground.
  • the gate of the transistor AT is connected to the selection line SELi of the word line Ri to which the memory cell belongs.
  • the transistors grid FGT of a word line Ri is connected to the source of the CGT transistor common to the memory cells of the word line.
  • the drain of the transistor AT is connected to the bit line BLk of the bit column Ck.
  • the operation of such a memory cell is based on the tunnel effect (or Fowler-Nordheim effect) and consists of inducing displacements of the threshold voltage of the floating gate transistor FGT by injecting or withdrawing charges from its gate floating through a thin oxide layer separating the floating gate from the doped silicon region forming the transistor.
  • An erase or programming operation of a memory cell consists in injecting or extracting electric charges by Fowler-Nordheim effect in the floating gate of the transistor FGT.
  • the transistor FGT has a threshold voltage VT1 (for example equal to about -2 V) in the programmed state, and a threshold voltage VT2 (for example equal to about 4 V) in the erased state greater than the voltage VT1 .
  • FIG. 3 represents an LC circuit of the processing unit CPU, designed to receive and process the received data DTr.
  • the circuit LG comprises three registers CMDC, DTDC, PDEC in which different fields of the received data are distributed.
  • the CMDC register receives a CMD command word.
  • the DTDC register receives one or more words to write to the memory.
  • the PDEC register receives a number N of data to be written in the case where the received CMD command is a block write command.
  • the LC circuit comprises a FSM finite state machine and an LDDR logic circuit for processing block write commands.
  • the state machine FSM is clocked by the clock signal CK and supplies the LDDR logic signal LD loading order, DIV division and decrementation of the number of data to write N.
  • the state machine FSM receives from the LDDR logic circuit a signal indicating when the number N is 0.
  • the FSM machine is triggered by a BW signal transmitted by the CMDC register and indicating whether the CMD command is a block write command.
  • the logic circuit LDDR also clocked by the clock signal CK, loads the number N of the register PDEC following a loading command indicated by the signal LD.
  • the operation of the FSM state machine coupled to the LDDR logic circuit is illustrated by the flowchart of FIG. 4.
  • the processing executed by the state machine is triggered by the BW signal for detecting a write command by block.
  • This treatment consists in particular in calculating the duration of the reading cycle by dividing a maximum duration Tprg of the reading cycle by the number N of words of the block to be written, and then controlling the writing of each word of the block.
  • the state machine seeks to detect a change of state of the BW signal. If such a change of state is detected, the state machine transmits the signal LD so that the LDDR circuit loads the value N of the number of words to be written stored in the register PDEC (step S2). In the next step S3, the state machine sends the signal DIV to order the circuit LDDR to divide the duration of the read cycle Tprg by the number N. In the next step S4, the number N is decremented by the LDDR on the DECN command of the state machine. In the next step S5, the state machine sends the signal WR for triggering the writing of a word, this signal being applied to the switch SCT.
  • FIG. 5 represents an example of an RGEN ramp generator circuit when the maximum number of words of a block to be written is equal to 4.
  • This circuit comprises three NMOS transistors TN1, TN2, TN3, each of these transistors having their source. connected to the ground and their gate connected to their drain. The drain of each of transistors TN2 and TN3 is further connected to the source of an NMOS transistor TN4, TN5.
  • the gates of the two transistors TN4 and TN5 are controlled by the value of a bit N (O), N (I) of the number N of words of a block to be written in the memory MEM.
  • the drains of the transistors TN1, TN4, TN5 are connected to the drain of a PMOS transistor TP2 whose source receives the supply voltage Vcc and the gate receives a reference current Irefp.
  • the drains of the transistors TN1, TN4, TN5 are also connected to the gate of a TN6 NMOS transistor whose source is connected to ground and the drain is connected to a capacitor C and to the gate of an NMOS transistor TN8.
  • the source of transistor TN8 is connected to the drain and to the gate of a TN9 NMOS transistor whose source is connected to ground.
  • the drain of the transistor TN8 is connected to the gates of NMOS transistors TN7 and TN10, and to the drain of a PMOS transistor TP1.
  • the gate of the transistor TP1 is controlled by a bias voltage Bhv and the source of this transistor receives the high voltage Vhv.
  • the drain of transistor TN7 receives the high voltage Vhv and the source of this transistor is connected to the drain of the transistor TISI6 via the capacitor C.
  • the drain of the transistor TN10 receives the high voltage Vhv and the source of this transistor supplies the voltage Vpp.
  • the current Iref flowing in the transistor TN6 is equal to the current II flowing in the transistor TN1, possibly plus current 12 flowing in the transistors TN2, TN4, and / or current flowing in the transistors TN3.
  • TN5 The following table 1 summarizes the values of the current Iref as a function of the value of N:
  • the assembly formed by the transistors TN6, TN7, TN8 and TN9 forms a current mirror in which the capacitor C is charged at constant current by the current Iref.
  • the load slope of the capacitor C is therefore constant and the duration of the charge of the capacitor is inversely proportional to the value of the current Iref.
  • the transistors TN2 and TN3 are dimensioned so that the current 12 passing through the transistor
  • TN2 is lower than the current 13 crossing the transistor
  • transistors TN2 and TN3 are dimensioned so that:
  • the duration of the charge of the capacitor C is equal to 1, 1/2, 1/3 and 1/4 times a predefined duration when N is respectively equal to 1, 2, 3 and 4.
  • the voltage of the RAMP signal on the drain of transistor TPl increases with a constant slope from 0 while capacitor C is charging.
  • the voltage Vpp at the source of the transistor T10 increases by 0 V to reach the high voltage Vhv at the end of the capacitor charge.
  • FIG. 6A-6F show the appearance of ON, WR, Vhv and Vpp signals.
  • the signals ON and WR are represented in FIG. 6A
  • the voltage Vhv is represented in FIG. 6B.
  • the signals ON and WR are at 0 and the voltage Vhv is zero.
  • the CPU unit sets the ON signal to 1 and the Vhv voltage begins to rise.
  • the CPU unit sets the signal WR to 1, but the switch circuit. SCT remains blocked because the application of the signal WR on the control input of the circuit SCT is inhibited.
  • the voltage Vhv reaches a threshold value Vc.
  • the RGEN circuit is triggered and a voltage ramp Vpp is applied to the memory MEM.
  • the voltage Vpp reaches a plateau equal to Vc and remains stable near the plateau until a time t5 which marks the end of the writing cycle of a word.
  • the CPU unit sets the WR signal to 0 while leaving the ON signal at 1.
  • the CPU unit sets the ON signal to 0.
  • FIGS. 6C to 6F show the appearance of the signal Vpp when the number N of words to be written is equal to 1, 2, 3 and 4, respectively.
  • the duration of the write cycle of a word Dc being equal to the duration Db (FIG. 6C), divided by 2 (FIG. 6D), divided by 3 (FIG. 6E) and divided by 4 (FIG. 6F) if the number N of words of the writing block is equal to 1, 2, 3 and 4 respectively.
  • Table 2 gathers the values of the duration Dc of a word write cycle as a function of the number of words of the block to be written, when the duration of a write cycle of a block is set to 20 ms:
  • the time interval between two consecutive cycles of writing a word of a block is of the order of 50 ⁇ s.
  • the normal duration of a write cycle of a word is generally chosen so as to ensure sufficient write reliability.
  • the duration of the ramp Dr is chosen so as to avoid damaging the floating gate transistors, and in particular to limit the stress applied to the insulating layer of the floating gate.
  • the duration of the write cycle of a word applied during the execution of a writing command of a word is set to a value less than the duration of the writing cycle of a block.
  • the execution time of a command for writing a word is set at half the duration of the writing cycle. of a block.
  • Single word writing can be done using the block write command instead of the word write command. This choice makes it possible to obtain an improved writing reliability.
  • the invention is susceptible of various embodiments.
  • the memory needs to be powered by a high voltage during a write operation, it is not essential for this high voltage to follow a ramp to be applied progressively to the memory.
  • the usefulness of such a ramp depends in fact on the characteristics of the memory. It is also not necessary that the duration of this ramp is inversely proportional to the number of words of the block to be written.
  • the duration of this ramp may for example be chosen constant regardless of the number of words of the block to write.
  • the present invention is also susceptible of various applications and is not only intended for UHF contactless circuits operating by electrical coupling.
  • the invention applies in particular to inductive-coupled integrated circuits and generally applies to any integrated circuit or transponder comprising a non-volatile memory and whose power consumption must be as low as possible.
  • the invention also does not apply only to integrated circuits having an EEPROM memory. It applies more generally to any integrated circuit having a non-volatile memory, for which it is desirable to reduce the power consumption while making block write operations more reliable.

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Abstract

The invention relates to a method of block-writing to an electrically-programmable non-volatile memory element, in which a block to be written to the memory comprises at least one word. According to the invention, the method comprises the following steps consisting in: determining the write time of a word by dividing a fixed write time for a block by the number of words from the block to be written, and controlling the memory in order to write each word (D) successively to the memory element during the write time.

Description

PROCEDE D'ECRITURE PAR BLOC DANS UNE MEMOIRE BLOCK WRITE METHOD IN MEMORY
La présente invention concerne l'écriture par bloc dans une mémoire non volatile, par exemple du type Flash ou EEPROM (Electrically Erasable and Programmable Read OnIy Memory) . . La présente invention concerne plus particulièrement l'écriture de données dans une mémoire d'un circuit intégré sans contact de type passif, alimenté électriquement par une tension produite à partir d'un signal d'antenne. Les circuits intégrés sans contact passifs sont généralement destinés aux applications RFID (Radio Frequency IDentification) et peuvent être du type à couplage inductif ou "à couplage électrique".The present invention relates to block writing in a non-volatile memory, for example of the Flash or EEPROM type (Electrically Erasable and Programmable Read OnYy Memory). . The present invention more particularly relates to the writing of data in a memory of a passive type non-contact integrated circuit, electrically powered by a voltage produced from an antenna signal. Passive non-contact ICs are generally intended for RFID (Radio Frequency IDentification) applications and may be of the inductively coupled or "electrically coupled" type.
Les circuits intégrés passifs du premier type comprennent une bobine d'antenne, émettent des données par modulation de charge et sont alimentés par couplage inductif en présence d'un champ magnétique dont la fréquence est généralement de 1 ' ordre de la dizaine de MHz . De tels circuits intégrés sont par exemple décrits par les normes ISO/IEC 14443A/B, ISO/IEC 15693 qui prévoient une fréquence de travail de 13,56 MHz.Passive integrated circuits of the first type comprise an antenna coil, transmit data by charge modulation and are powered by inductive coupling in the presence of a magnetic field whose frequency is generally of the order of ten MHz. Such integrated circuits are for example described by ISO / IEC 14443A / B, ISO / IEC 15693 standards which provide for a working frequency of 13.56 MHz.
Les circuits intégrés passifs du second type sont alimentés électriquement par un champ électrique UHF oscillant à plusieurs centaines de MHz, et émettent des données par modulation du taux de réflexion de leur circuit d'antenne (technique appelée "backscattering") . De tels circuits intégrés sont par exemple décrits par la spécification industrielle EPCTM-GEN2 ( "Radio-Frequency Identity Protocols Class-1 Genera.tion-2 - UHF RFID Protocol for Communications at 860 MHz - 960 MHz") en cours de normalisation. Ils sont généralement utilisés dans les applications dites à longue portée ("long range"), dans lesquelles la distance entre le circuit intégré et une station d'émission/réception de données mettant le champ électrique, appelée communément lecteur, peut atteindre plusieurs mètres.Passive integrated circuits of the second type are electrically powered by a UHF electric field oscillating at several hundred MHz, and transmit data by modulating the reflection rate of their antenna circuit (technique called "backscattering"). Such integrated circuits are for example described by the industrial specification EPCTM-GEN2 ("Radio-Frequency Identity Protocols Class-1 Genera.tion-2 - UHF RFID Protocol for Communications at 860 MHz - 960 MHz") being standardized. They are generally used in so-called long range applications, in which the distance between the integrated circuit and a data transmission / reception station putting the electric field, commonly called drive, can reach several meters.
Comme ces circuits intégrés sont passifs, c'est-à- dire alimentés électriquement à distance, leur portée dépend directement de leur consommation électrique . En d'autres termes, moins ils consomment d'énergie, plus leur portée est grande. Il est donc essentiel de réduire leur consommation électrique autant que possible. Dans cette optique, la mémoire du circuit intégré constitue un poste important de consommation d'énergie électrique.As these integrated circuits are passive, that is to say electrically powered remotely, their range depends directly on their power consumption. In other words, the less energy they consume, the greater their reach. It is therefore essential to reduce their electricity consumption as much as possible. In this respect, the memory of the integrated circuit constitutes a major item of electrical energy consumption.
L'écriture par bloc d'un ou plusieurs mots dans une mémoire de type EEPROM par exemple, peut être effectuée soit de manière simultanée, soit de manière séquentielle. Les cellules mémoire de la mémoire sont réparties suivant des lignes de mot et des lignes de bit transversales aux lignes de mot. Pour permettre l'écriture simultanée de plusieurs mots, chaque ligne de mot regroupe les cellules mémoire correspondant au nombre de bits formant un mot, multiplié par le nombre de mots maximum susceptibles d'être programmés simultanément. L'ensemble des mots d'une ligne de mot forme une page. La programmation des cellules mémoire est effectuée à l'aide d'un verrou de programmation connecté à chaque ligne de bit. Par conséquent, le nombre de mots susceptibles d'être programmés simultanément est directement lié au nombre de verrous de programmation.Block writing of one or more words in an EEPROM type memory, for example, can be performed either simultaneously or sequentially. The memory cells of the memory are divided into word lines and bit lines transverse to the word lines. To allow simultaneous writing of several words, each word line groups the memory cells corresponding to the number of bits forming a word, multiplied by the maximum number of words that can be programmed simultaneously. The set of words in a word line forms a page. Memory cell programming is performed using a programming lock connected to each bit line. Therefore, the number of words that can be programmed simultaneously is directly related to the number of programming locks.
Or, la programmation des cellules mémoire nécessite notamment l'application d'une haute tension aux verrous de programmation connectés aux lignes de bit des cellules mémoire à programmer. Cette haute tension est produite par un générateur de haute tension à partir de l'énergie reçue par le circuit intégré. L'énergie reçue par le circuit intégré doit donc être suffisante pour générer une haute tension susceptible d'alimenter tous les verrous de programmation. En outre, les verrous de programmation comprennent des transistors haute tension qui contribuent à augmenter la surface active de la mémoire, cette surface active ayant une influence directe sur la consommation électrique. Lorsqu'ils ne sont pas actifs, ces transistors haute tension présentent également un taux de fuite non négligeable qui contribue à augmenter la consommation électrique de la mémoire . Par conséquent, le nombre de verrous de programmation dans une mémoire influence directement la consommation électrique de la mémoire.However, the programming of the memory cells requires, in particular, the application of a high voltage to the programming locks connected to the bit lines of the memory cells to be programmed. This high voltage is produced by a high voltage generator from the energy received by the integrated circuit. The energy received by the integrated circuit must therefore be sufficient to generate a high voltage that can supply all the programming locks. In addition, the locks of Programming includes high voltage transistors that contribute to increasing the active area of the memory, this active area having a direct influence on the power consumption. When they are not active, these high-voltage transistors also have a significant leakage rate which contributes to increasing the power consumption of the memory. Therefore, the number of programming locks in a memory directly influences the power consumption of the memory.
Il en résulte que les mémoires programmables par page de plusieurs mots conviennent mal aux circuits intégrés sans contact passifs, en particulier si l'on souhaite augmenter leur portée. Par ailleurs, il a déjà été envisagé de simuler un mode de programmation par page dans une mémoire programmable uniquement par mot. A cet effet, les mots du bloc à écrire sont mémorisés dans une mémoire tampon, puis inscrits séquentiellement dans la mémoire. Pour qu'un bloc de plusieurs mots puisse être inscrit dans la mémoire dans un délai déterminé, il est généralement nécessaire de réduire la durée du cycle d'écriture de la mémoire. Or la programmation d'une cellule mémoire nécessite l'application d'une haute tension aux verrous de programmation pendant un certain temps qui ne peut être réduit qu'au prix d'une réduction de la fiabilité de la programmation. Par ailleurs, il est préférable d'appliquer cette haute tension progressivement pour ne pas risquer d'endommager les transistors à grille flottante des cellules mémoire.As a result, the programmable memories per page of several words are poorly suited to non-contact passive integrated circuits, particularly if it is desired to increase their range. Moreover, it has already been envisaged to simulate a page programming mode in a programmable memory only by word. For this purpose, the words of the block to be written are stored in a buffer memory and then written sequentially in the memory. In order for a block of several words to be written into the memory within a specified time, it is generally necessary to reduce the duration of the write cycle of the memory. Now the programming of a memory cell requires the application of a high voltage to the programming locks for a certain time which can be reduced only at the cost of a reduction in the reliability of the programming. Furthermore, it is preferable to apply this high voltage gradually so as not to risk damaging the floating gate transistors of the memory cells.
Ainsi, un objectif de la présente invention est de prévoir un procédé programmation par bloc d'une mémoire non volatile, dans lequel les mots du bloc sont écrits séquentiellement, sans réduire la durée d'un cycle normal d'écriture d'un mot. Cet objectif est atteint par la prévision d'un procédé d'écriture par bloc dans une mémoire non volatile programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot, le procédé comprenant des étapes d' écriture séquentielle de chaque mot du bloc à écrire dans la mémoire.Thus, an object of the present invention is to provide a block programming method of a nonvolatile memory, wherein the words of the block are written sequentially, without reducing the duration of a normal cycle of writing a word. This objective is achieved by the provision of a block write method in an electrically programmable non-volatile memory, a block to be written in the memory comprising at least one word, the method comprising steps of sequential writing of each word of the write block in the memory.
Selon l'invention, le procédé comprend des étapes consistant à :According to the invention, the method comprises steps of:
- déterminer une durée d'écriture d'un mot en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, etdetermining a duration of writing a word by dividing a fixed duration of writing of a block by the number of words of the block to be written, and
- commander la mémoire pour écrire successivement chaque mot dans la mémoire pendant la durée d'écriture.- Control the memory to write successively each word in the memory during the writing time.
Selon un mode de réalisation de l'invention, l'écriture de chaque mot dans la mémoire comprend une étape d'application à la mémoire d'une haute tension nécessaire à l ' écriture du mot dans la mémoire .According to one embodiment of the invention, the writing of each word in the memory comprises a step of applying to the memory of a high voltage necessary for writing the word in the memory.
Selon un mode de réalisation de l'invention, 1' écriture de chaque mot dans la mémoire comprend une étape d'application d'une tension d'écriture augmentant progressivement jusqu'à atteindre une haute tension nécessaire à l ' écriture du mot dans la mémoire .According to one embodiment of the invention, the writing of each word in the memory comprises a step of applying a writing voltage increasing gradually until reaching a high voltage necessary for the writing of the word in the memory. memory .
Selon un mode de réalisation de l'invention, la durée de l'augmentation progressive de la tension d'écriture appliquée à la mémoire jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture de chaque mot .According to one embodiment of the invention, the duration of the gradual increase in the write voltage applied to the memory until reaching the high voltage is proportional to the writing time of each word.
Selon un mode de réalisation de l'invention, la. durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée d'exécution d'une commande d'écriture d'un bloc.According to one embodiment of the invention, the. execution time of a write command of a word in the memory is less than the execution time of a writing command of a block.
Selon un mode de réalisation de l'invention, la mémoire est une mémoire EEPROM d'un circuit intégré sans contact passif. L'invention concerne également un circuit intégré sans contact passif comprenant une mémoire de données non volatile programmable électriquement, et une unité de traitement conçue pour exécuter des commandes d'écriture par bloc, un bloc à écrire comprenant au moins un mot binaire, chaque mot d'un bloc à écrire étant écrit séquentiellement dans la mémoire.According to one embodiment of the invention, the memory is an EEPROM memory of an integrated circuit without passive contact. The invention also relates to a non-contact passive integrated circuit comprising an electrically programmable non-volatile data memory, and a processing unit designed to execute block write commands, a write block comprising at least one binary word, each word a write block being written sequentially in the memory.
Selon l'invention, le circuit intégré comprend :According to the invention, the integrated circuit comprises:
- des moyens pour déterminer une durée d'écriture de chaque mot d'un bloc à écrire, en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, etmeans for determining a writing time of each word of a block to be written, by dividing a fixed duration of writing of a block by the number of words of the block to be written, and
— des moyens de commande de la mémoire pour commander l'écriture de chaque mot d'un bloc à écrire dans la mémoire pendant la durée d'écriture.- Memory control means for controlling the writing of each word of a block to be written in the memory during the writing time.
Selon un mode de réalisation de l'invention, le circuit intégré comprend un circuit survolteur pour fournir une haute tension nécessaire à l'écriture de chaque mot dans la mémoire. Selon un mode de réalisation de l'invention, le circuit intégré comprend un circuit activé à chaque écriture d'un mot dans la mémoire, pour augmenter progressivement une tension d'écriture appliquée à la mémoire jusqu'à que soit atteinte une haute tension nécessaire à l'écriture d'un mot dans la mémoire.According to one embodiment of the invention, the integrated circuit comprises a booster circuit for providing a high voltage necessary for the writing of each word in the memory. According to one embodiment of the invention, the integrated circuit comprises an activated circuit each time a word is written in the memory, in order to progressively increase a write voltage applied to the memory until a necessary high voltage is reached. writing a word in memory.
Selon un mode de réalisation de l'invention, la durée de l'augmentation progressive de la tension d'écriture appliquée à la mémoire jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture de chaque mot.According to one embodiment of the invention, the duration of the gradual increase in the write voltage applied to the memory until reaching the high voltage is proportional to the writing time of each word.
Selon un mode de réalisation de l'invention, la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée d'exécution d'une commande d'écriture d'un bloc. Selon un mode de réalisation de l'invention, la mémoire est une mémoire EEPROM.According to one embodiment of the invention, the duration of execution of a write command of a word in the memory is less than the execution time of a write command of a block. According to one embodiment of the invention, the memory is an EEPROM memory.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation de l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :These and other objects, features and advantages of the present invention will be set forth in greater detail in the following description of an embodiment of the invention, given in a non-limiting manner in relation to the appended figures among which:
- la figure 1 représente schématiquement l'architecture d'un circuit intégré sans contact selon l'invention ; - la figure 2 illustre un exemple de réalisation d'une mémoire non volatile représentée sous forme de bloc en figure 1 ;- Figure 1 shows schematically the architecture of a contactless integrated circuit according to the invention; FIG. 2 illustrates an exemplary embodiment of a non-volatile memory represented in block form in FIG. 1;
- la figure 3 représente sous forme de blocs un circuit logique du circuit intégré illustré sur la figure 1 ; - la figure 4 est un organigramme décrivant des opérations effectuées par le circuit logique de la figure 3 sur réception d'une commande d'écriture par bloc ;FIG. 3 represents, in block form, a logic circuit of the integrated circuit illustrated in FIG. 1; FIG. 4 is a flowchart describing operations performed by the logic circuit of FIG. 3 on receipt of a block write command;
- la figure 5 est un schéma électrique d'un circuit de génération de rampe représenté sous forme de bloc en figure 1 ;FIG. 5 is an electrical diagram of a ramp generation circuit represented in the form of a block in FIG. 1;
- les figures 6A à 6F sont des chronogrammes de signaux électriques illustrant le fonctionnement du circuit intégré selon l'invention.FIGS. 6A to 6F are timing diagrams of electrical signals illustrating the operation of the integrated circuit according to the invention.
Le circuit intégré TG représenté en figure 1 comprend de façon classique un circuit d'antenne 1, un circuit d'alimentation électrique RFST, un circuit de démodulation DEM, un circuit décodeur DEC, un circuit de modulation MOD, une unité de contrôle CPU, une mémoireThe integrated circuit TG shown in FIG. 1 conventionally comprises an antenna circuit 1, an RFST power supply circuit, a DEM demodulation circuit, a DEC decoder circuit, a MOD modulation circuit, a CPU control unit, a memory
MEM de type EEPROM (effaçable et programmable électriquement) , un circuit survolteur HVCT et un oscillateur OSC fournissant un signal d'horloge CK à l'unité CPU.EEPROM type MEM (erasable and electrically programmable), an HVCT booster circuit and an OSC oscillator providing a clock signal CK to the CPU.
En présence d'un champ électrique émis par un lecteur RD représenté schématiquement, des signaux d'antenne alternatifs de faible amplitude (quelques dixièmes de Volt) apparaissent sur les brins conducteurs du circuit d'antenne 1.In the presence of an electric field emitted by a RD reader shown schematically, alternative antenna signals of low amplitude (some tenths of Volt) appear on the conductive strands of the antenna circuit 1.
Le circuit RFST fournit une tension Vcc assurant l'alimentation électrique du circuit intégré. La tension Vcc est produite à partir des signaux d'antenne. Le circuit RFST est par exemple une pompe de charges primaire qui utilise les signaux d'antenne alternatifs comme signaux de pompage. La tension Vcc est typiquement de l'ordre du Volt à quelques Volt. La tension Vcc produite est compatible avec les technologies les plus récentes du domaine de la microélectronique, qui permettent de réaliser des circuits intégrés de faible encombrement, implantés sur une microplaquette de silicium d'une surface inférieure au mm2 et fonctionnant avec une tension d'alimentation de l'ordre de 1,8 V.The RFST circuit supplies a voltage Vcc ensuring the power supply of the integrated circuit. The voltage Vcc is produced from the antenna signals. The RFST circuit is for example a primary charge pump which uses the alternative antenna signals as pump signals. The voltage Vcc is typically of the order of Volt at a few volts. The voltage Vcc produced is compatible with the latest technologies in the field of microelectronics, which make it possible to produce compact integrated circuits implanted on a silicon chip with a surface area of less than mm 2 and operating with a supply voltage. of the order of 1.8 V.
Le circuit de modulation MOD reçoit de l'unité de contrôle CPU des données DTx à émettre, généralement sous forme codée, et module l'impédance du circuit d'antenne 1 en fonction de ces données, ici en appliquant au circuit RFST un signal de modulation d'impédance S(DTx) ayant pour effet de court-circuiter des étages de la pompe de charges primaire.The modulation circuit MOD receives from the control unit CPU data DTx to be transmitted, generally in coded form, and modulates the impedance of the antenna circuit 1 according to these data, here by applying to the RFST circuit a signal of impedance modulation S (DTx) having the effect of short-circuiting stages of the primary charge pump.
Le circuit DEM démodule les signaux d'antenne et fournit un signal démodulé RS. Le circuit décodeur DEC décode les données reçues à partir du signal démodulé RS et fournit à l'unité CPU des données DTr véhiculées par ces signaux. De telles données sont envoyées par le lecteur RD en modulant le champ électrique émis par le lecteur, par exemple par une modulation de l'amplitude du champ électrique.The DEM circuit demodulates the antenna signals and provides a demodulated signal RS. The decoder circuit DEC decodes the data received from the demodulated signal RS and supplies the CPU with data DTr conveyed by these signals. Such data is sent by the RD reader by modulating the electric field emitted by the reader, for example by a modulation of the amplitude of the electric field.
Le circuit survolteur HVCT comprend par exemple une pompe de charges et un circuit assurant l ' excitation de la pompe de charges. Le circuit d'excitation fournit à la pompe de charges deux signaux de pompage basse fréquence et en opposition de phase, générés à partir du signal d'horloge CK. La pompe de charges fournit une haute tension Vhv, typiquement de 10 à 15 V, à partir de la tension Vcc (ou directement à partir des signaux d'antenne) . La tension Vhv est appliquée à la mémoire MEM par l'intermédiaire d'un générateur de rampe RGEN et d'un commutateur SCT. Le générateur de rampe RGEN permet d'appliquer progressivement la tension Vhv à la mémoire MEM pendant des phases d'écriture, afin de ne pas endommager les cellules mémoire. La haute tension fournie sous forme de rampe à la sortie du générateur de rampe RGEN est désignée ici Vpp. Le commutateur SCT applique à la mémoire MEM soit la tension Vcc, soit la tension Vpp lorsque la mémoire MEM est accédée en lecture et respectivement en écriture.The booster circuit HVCT comprises for example a charge pump and a circuit for energizing the charge pump. The excitation circuit supplies the charge pump with two low frequency and antiphase pump signals generated from the clock signal CK. The charge pump supplies a high voltage Vhv, typically 10 to 15 V, from the voltage Vcc (or directly from the antenna signals). The voltage Vhv is applied to the memory MEM via an RGEN ramp generator and a SCT switch. The ramp generator RGEN makes it possible to progressively apply the voltage Vhv to the memory MEM during write phases, so as not to damage the memory cells. The high voltage supplied as a ramp at the output of the ramp generator RGEN is referred to herein as Vpp. The switch SCT applies to the memory MEM either the voltage Vcc or the voltage Vpp when the memory MEM is accessed in read and write respectively.
L'unité de contrôle CPU reçoit ainsi du lecteur RD, par l'intermédiaire du circuit d'antenne 1 et des circuits RFST, DEM et DEC, des commandes de lecture ou d'écriture de la mémoire MEM, incluant une adresse d'écriture ou de lecture AD, les commandes d'écriture comprenant en outre des données à écrire D. Elle renvoie des messages pouvant contenir des données lues dans la mémoire, notamment en réponse à une commande de lecture.The control unit CPU thus receives from the reader RD, via the antenna circuit 1 and the RFST, DEM and DEC circuits, commands for reading or writing the memory MEM, including a write address. or AD read, the write commands further comprising data to write D. It returns messages that may contain data read in the memory, in particular in response to a read command.
L'écriture d'une donnée comprend généralement l'effacement de cellules mémoire désignées par l'adresse reçue, correspondant à l'écriture d'un "0" dans les cellules mémoire, puis la programmation des cellules mémoire devant recevoir un "1".The writing of a data item generally comprises the deletion of memory cells designated by the received address, corresponding to the writing of a "0" in the memory cells, then the programming of the memory cells to receive a "1" .
Lorsqu'une commande d'écriture est reçue, l'unité CPU active le circuit HVCT pour générer la tension Vhv. Ensuite, l'unité CPU applique à la mémoire l'adresse d'écriture AD et les données à écrire D, puis active le circuit interrupteur SCT pour qu'une impulsion de tension Vpp ayant la durée d'un cycle d'écriture soit appliquée à la mémoire MEM. Ici, l'unité CPU active le circuit HVCT en appliquant sur une entrée de contrôle de ce circuit un signal "ON" égal à 1, et active le circuit interrupteur SCT en appliquant sur une entrée de contrôle de ce circuit un signal "WR" égal à 1. La figure 2 représente un exemple de réalisation de la mémoire MEM adaptée à un circuit intégré sans contact de faible consommation électrique. La mémoire MEM comprend un plan mémoire MA, un décodeur de ligne RDEC, un décodeur de colonne CDEC, des verrous d'effacement et de programmation LT, LTG, des transistors de sélection ST et un amplificateur de lecture SA. Le plan mémoire MA comprend des cellules mémoire MC effaçables et programmables électriquement agencées selon des lignes horizontales et verticales et reliées à des lignes de mot Ri (i étant un nombre entier compris entre 0 et n) et à des lignes de bit BLj (j étant un nombre entier compris entre 0 et p) . Les verrous d'effacement et de programmation LT et les transistors ST sont reliés aux lignes de bit du plan mémoire, et sélectionnés par un signal SCj fourni par le décodeur CDEC. Les verrous LT reçoivent les bits D(j) des données D(p:0) à écrire dans le plan mémoire. Le circuit de lecture SA comprend un amplificateur de lecture relié aux lignes de bits du plan mémoire MA par l ' intermédiaire des transistors de sélection ST et fournissant les bits b lus dans le plan mémoire .When a write command is received, the CPU unit activates the HVCT circuit to generate the voltage Vhv. Then, the CPU unit applies to the memory the write address AD and the data to be written D, then activates the switch circuit SCT so that a voltage pulse Vpp having the duration of a write cycle is applied. MEM memory. Here, the CPU unit activates the HVCT circuit by applying to a control input of this circuit an "ON" signal equal to 1, and activates the switch circuit SCT by applying a "WR" signal to a control input of this circuit. equal to 1. FIG. 2 represents an exemplary embodiment of the memory MEM adapted to a non-contact integrated circuit of low power consumption. The memory MEM comprises a memory plane MA, a line decoder RDEC, a column decoder CDEC, erase and programming locks LT, LTG, selection transistors ST and a sense amplifier SA. The memory plane MA comprises electrically erasable and electrically programmable memory cells arranged along horizontal and vertical lines and connected to word lines Ri (i being an integer between 0 and n) and to bit lines BLj (j being an integer between 0 and p). The erase and programming locks LT and the transistors ST are connected to the bit lines of the memory plane, and selected by a signal SCj provided by the decoder CDEC. The locks LT receive the bits D (j) of the data D (p: 0) to be written in the memory plane. The read circuit SA comprises a sense amplifier connected to the bit lines of the memory plane MA through the selection transistors ST and supplying the bits b read in the memory plane.
Chaque ligne de mot Ri comprend une ligne de sélection SELi connectée au décodeur de ligne RDEC et aux cellules mémoire de la ligne de mot. Chaque ligne de mot comprend en outre un transistor de contrôle de grille CGT dont la grille est commandée par la ligne de sélection SELi. Une ligne de contrôle de grille CG relie le drain des transistors de contrôle de grille CGT à la sortie d'un verrou LTG commandé par le décodeur de colonne CDEC-Each word line Ri comprises a selection line SELi connected to the line decoder RDEC and to the memory cells of the word line. Each word line further comprises a CGT gate control transistor whose gate is controlled by the selection line SELi. A gate control line CG connects the drain of the gate control transistors CGT to the output of a lock LTG controlled by the column decoder CDEC-
Chaque cellule mémoire MC comprend un transistor d'accès AT monté en série avec un transistor à grille flottante FGT. La source du transistor FGT est connectée à la masse. La grille du transistor AT est connectée à la ligne de sélection SELi de la ligne de mot Ri à laquelle la cellule mémoire appartient. La grille des transistors FGT d'une ligne de mot Ri est connectée à la source du transistor CGT commun aux cellules mémoire de la ligne de mot. Le drain du transistor AT est connecté à la ligne de bit BLk de la colonne de bit Ck. Le fonctionnement d'une telle cellule-mémoire est basé sur l'effet tunnel (ou effet Fowler-Nordheim) et consiste à induire des déplacements de la tension de seuil du transistor à grille flottante FGT en injectant ou en retirant des charges de sa grille flottante au travers d'une fine couche d'oxyde séparant la grille flottante de la zone en silicium dopé formant le transistor. Une opération d'effacement ou de programmation d'une cellule mémoire consiste à injecter ou extraire des charges électriques par effet Fowler- Nordheim dans la grille flottante du transistor FGT. Le transistor FGT présente une tension de seuil VTl (par exemple égale à environ -2 V) à l'état programmé, et une tension de seuil VT2 (par exemple égale à environ 4 V) à l'état effacé supérieure à la tension VTl. Lorsqu'une tension de lecture Vread comprise entre VTl et VT2 est appliquée par l'intermédiaire du transistor CGT, sur la grille de contrôle du . transistor FGT, celui-ci reste bloqué s'il est effacé, ce qui correspond par convention à un "0" logique, et est passant s'il est programmé, ce qui correspond à un "1" logique. Bien entendu, une convention inverse peut être retenue.Each memory cell MC comprises an access transistor AT connected in series with a floating gate transistor FGT. The source of the FGT transistor is connected to ground. The gate of the transistor AT is connected to the selection line SELi of the word line Ri to which the memory cell belongs. The transistors grid FGT of a word line Ri is connected to the source of the CGT transistor common to the memory cells of the word line. The drain of the transistor AT is connected to the bit line BLk of the bit column Ck. The operation of such a memory cell is based on the tunnel effect (or Fowler-Nordheim effect) and consists of inducing displacements of the threshold voltage of the floating gate transistor FGT by injecting or withdrawing charges from its gate floating through a thin oxide layer separating the floating gate from the doped silicon region forming the transistor. An erase or programming operation of a memory cell consists in injecting or extracting electric charges by Fowler-Nordheim effect in the floating gate of the transistor FGT. The transistor FGT has a threshold voltage VT1 (for example equal to about -2 V) in the programmed state, and a threshold voltage VT2 (for example equal to about 4 V) in the erased state greater than the voltage VT1 . When a read voltage Vread between VT1 and VT2 is applied via the transistor CGT, on the control gate of the. transistor FGT, it remains blocked if it is erased, which corresponds by convention to a "0" logic, and is passing if it is programmed, which corresponds to a "1" logic. Of course, an inverse convention can be retained.
La figure 3 représente un circuit LC de l'unité de traitement CPU, conçu pour recevoir et traiter les données reçues DTr. Le circuit LG comprend trois registres CMDC, DTDC, PDEC dans lesquels sont répartis différents champs des données reçues . Le registre CMDC reçoit un mot de commande CMD. Le registre DTDC reçoit un ou plusieurs mots à écrire dans la mémoire. Le registre PDEC reçoit un nombre N de données à écrire dans le cas où la commande CMD reçue est une commande d'écriture par bloc.FIG. 3 represents an LC circuit of the processing unit CPU, designed to receive and process the received data DTr. The circuit LG comprises three registers CMDC, DTDC, PDEC in which different fields of the received data are distributed. The CMDC register receives a CMD command word. The DTDC register receives one or more words to write to the memory. The PDEC register receives a number N of data to be written in the case where the received CMD command is a block write command.
Selon l'invention, le circuit LC comprend une machine d'état à états finis FSM et un circuit logique LDDR pour traiter des commandes d'écriture par bloc. La machine d'état FSM est cadencée par le signal d'horloge CK et fournit au circuit logique LDDR des signaux d'ordre de chargement LD, de division DIV et de décrémentation du nombre de données à écrire N. La machine d'état FSM reçoit du circuit logique LDDR un signal indiquant lorsque le nombre N est à 0. La machine FSM est déclenchée par un signal BW transmis par le registre CMDC et indiquant si la commande CMD est une commande d'écriture par bloc. Le circuit logique LDDR, également cadencé par le signal d'horloge CK, charge le nombre N du registre PDEC à la suite d'un ordre de chargement indiqué par le signal LD.According to the invention, the LC circuit comprises a FSM finite state machine and an LDDR logic circuit for processing block write commands. The state machine FSM is clocked by the clock signal CK and supplies the LDDR logic signal LD loading order, DIV division and decrementation of the number of data to write N. The state machine FSM receives from the LDDR logic circuit a signal indicating when the number N is 0. The FSM machine is triggered by a BW signal transmitted by the CMDC register and indicating whether the CMD command is a block write command. The logic circuit LDDR, also clocked by the clock signal CK, loads the number N of the register PDEC following a loading command indicated by the signal LD.
Le fonctionnement de la machine d'état FSM couplée au circuit logique LDDR est illustré par l'organigramme de la figure 4. Le traitement exécuté par la machine d'état est déclenché par le signal BW de détection d'une commande d'écriture par bloc. Ce traitement consiste notamment à calculer la durée du cycle de lecture en divisant une durée maximale Tprg du cycle de lecture par le nombre N de mots du bloc à écrire, puis à commander l'écriture de chaque mot du bloc.The operation of the FSM state machine coupled to the LDDR logic circuit is illustrated by the flowchart of FIG. 4. The processing executed by the state machine is triggered by the BW signal for detecting a write command by block. This treatment consists in particular in calculating the duration of the reading cycle by dividing a maximum duration Tprg of the reading cycle by the number N of words of the block to be written, and then controlling the writing of each word of the block.
Lors de la première étape Sl de ce traitement, la machine d'état cherche à détecter un changement d'état du signal BW. Si un tel changement d'état est détecté, la machine d'état émet le signal LD pour que le circuit LDDR charge la valeur N du nombre de mots à écrire stockée dans le registre PDEC (étape S2) . A l'étape suivante S3, la machine d'état émet le signal DIV pour ordonner au circuit LDDR de diviser la durée du cycle de lecture Tprg par le nombre N. A l'étape suivante S4, le nombre N est décrémenté par le circuit LDDR sur ordre DECN de la machine d'état. A l'étape suivante S5, la machine d'état émet le signal WR de déclenchement de l'écriture d'un mot, ce signal étant appliqué au commutateur SCT. A l'étape suivante S6, la machine d'état teste si la valeur décrémentée de N a atteint la valeur 0. Si la valeur décrémentée de N n'est pas nulle, le traitement se poursuit à l'étape S4 de décrémentation de N. La figure 5 représente un exemple de circuit de générateur de rampe RGEN lorsque le nombre maximum de mots d'un bloc à écrire est égal à 4. Ce circuit comprend trois transistors NMOS TNl, TN2 , TN3 , chacun de ces transistors ayant leur source connectée à la masse et leur grille connectée à leur drain. Le drain de chacun des transistors TN2 et TN3 est en outre connecté à la source d'un transistor NMOS TN4, TN5. Les grilles des deux transistors TN4 et TN5 sont commandées par la valeur d'un bit N(O), N(I) du nombre N de mots d'un bloc à écrire dans la mémoire MEM. Les drains des transistors TNl, TN4, TN5 sont connectés au drain d'un transistor PMOS TP2 dont la source reçoit la tension d'alimentation Vcc et la grille reçoit un courant de référence Irefp.In the first step S1 of this process, the state machine seeks to detect a change of state of the BW signal. If such a change of state is detected, the state machine transmits the signal LD so that the LDDR circuit loads the value N of the number of words to be written stored in the register PDEC (step S2). In the next step S3, the state machine sends the signal DIV to order the circuit LDDR to divide the duration of the read cycle Tprg by the number N. In the next step S4, the number N is decremented by the LDDR on the DECN command of the state machine. In the next step S5, the state machine sends the signal WR for triggering the writing of a word, this signal being applied to the switch SCT. In the next step S6, the state machine tests whether the decremented value of N has reached the value 0. If the decremented value of N is not zero, the processing continues at step S4 of decrementation of N FIG. 5 represents an example of an RGEN ramp generator circuit when the maximum number of words of a block to be written is equal to 4. This circuit comprises three NMOS transistors TN1, TN2, TN3, each of these transistors having their source. connected to the ground and their gate connected to their drain. The drain of each of transistors TN2 and TN3 is further connected to the source of an NMOS transistor TN4, TN5. The gates of the two transistors TN4 and TN5 are controlled by the value of a bit N (O), N (I) of the number N of words of a block to be written in the memory MEM. The drains of the transistors TN1, TN4, TN5 are connected to the drain of a PMOS transistor TP2 whose source receives the supply voltage Vcc and the gate receives a reference current Irefp.
Les drains des transistors TNl, TN4, TN5 sont également connectés à la grille d'un transistor NMOS TN6 dont la source est connectée à la masse et le drain est connecté à un condensateur C et à la grille d'un transistor NMOS TN8. La source du transistor TN8 est connectée au drain et à la grille d'un transistor NMOS TN9 dont la source est connectée à la masse. Le drain du transistor TN8 est connecté aux grilles de transistors NMOS TN7 et TNlO, et au drain d'un transistor PMOS TPl. La grille du transistor TPl est commandée par une tension de polarisation Bhv et la source de ce transistor reçoit la haute tension Vhv. Le drain du transistor TN7 reçoit la haute tension Vhv et la source de ce transistor est reliée au drain du transistor TISI6 par l'intermédiaire du condensateur C. Le drain du transistor TNlO reçoit la haute tension Vhv et la source de ce transistor fournit la tension Vpp.The drains of the transistors TN1, TN4, TN5 are also connected to the gate of a TN6 NMOS transistor whose source is connected to ground and the drain is connected to a capacitor C and to the gate of an NMOS transistor TN8. The source of transistor TN8 is connected to the drain and to the gate of a TN9 NMOS transistor whose source is connected to ground. The drain of the transistor TN8 is connected to the gates of NMOS transistors TN7 and TN10, and to the drain of a PMOS transistor TP1. The gate of the transistor TP1 is controlled by a bias voltage Bhv and the source of this transistor receives the high voltage Vhv. The drain of transistor TN7 receives the high voltage Vhv and the source of this transistor is connected to the drain of the transistor TISI6 via the capacitor C. The drain of the transistor TN10 receives the high voltage Vhv and the source of this transistor supplies the voltage Vpp.
Suivant la valeur de N, l'un, l'autre ou les deux transistors TN4 et TN5 sont passants. Il en résulte que le courant Iref qui circule dans le transistor TN6 est égal au courant II qui circule dans le transistor TNl, éventuellement additionné du courant 12 circulant dans les transistors TN2, TN4, et/ou du courant 13 circulant dans les transistors TN3, TN5. Le tableau 1 suivant résume les valeurs du courant Iref en fonction de la valeur de N :Depending on the value of N, one or the other or both transistors TN4 and TN5 are on. As a result, the current Iref flowing in the transistor TN6 is equal to the current II flowing in the transistor TN1, possibly plus current 12 flowing in the transistors TN2, TN4, and / or current flowing in the transistors TN3. TN5. The following table 1 summarizes the values of the current Iref as a function of the value of N:
Tableau 1Table 1
L'ensemble formé par les transistors TN6, TN7, TN8 et TN9 forme un miroir de courant dans lequel le condensateur C est chargé à courant constant par le courant Iref . La pente de charge du condensateur C est donc constante et la durée de la charge du condensateur est inversement proportionnelle à la valeur du courant Iref.The assembly formed by the transistors TN6, TN7, TN8 and TN9 forms a current mirror in which the capacitor C is charged at constant current by the current Iref. The load slope of the capacitor C is therefore constant and the duration of the charge of the capacitor is inversely proportional to the value of the current Iref.
Les transistors TN2 et TN3 sont dimensionnés de manière à ce que le courant 12 traversant le transistorThe transistors TN2 and TN3 are dimensioned so that the current 12 passing through the transistor
TN2 soit inférieur au courant 13 traversant le transistorTN2 is lower than the current 13 crossing the transistor
TN3. Avantageusement, les transistors TN2 et TN3 sont dimensionnés de manière à ce que :TN3. Advantageously, transistors TN2 and TN3 are dimensioned so that:
12 ≈ II, et 13 = 2-11. De cette manière, la durée de la charge du condensateur C est égale à 1, 1/2, 1/3 et 1/4 de fois une durée prédéfinie lorsque N est respectivement égal à 1, 2, 3 et 4. La tension du signal RAMP sur le drain du transistor TPl augmente avec une pente constante à partir de 0 pendant que le condensateur C se charge. Il en résulte que la tension Vpp sur la source du transistor TlO augmente de 0 V pour atteindre la haute tension Vhv à la fin de la charge du condensateur.12 ≈ II, and 13 = 2-11. In this way, the duration of the charge of the capacitor C is equal to 1, 1/2, 1/3 and 1/4 times a predefined duration when N is respectively equal to 1, 2, 3 and 4. The voltage of the RAMP signal on the drain of transistor TPl increases with a constant slope from 0 while capacitor C is charging. As a result, the voltage Vpp at the source of the transistor T10 increases by 0 V to reach the high voltage Vhv at the end of the capacitor charge.
Si le nombre maximum de mots d'un bloc est supérieur à 4 , il suffit de prévoir des étages supplémentaires en parallèle avec les étages comportant les transistors TN2, TN4 d'une part et d'autre part TN3 , TN5.If the maximum number of words in a block is greater than 4, it is sufficient to provide additional stages in parallel with the stages comprising the transistors TN2, TN4 on the one hand and on the other hand TN3, TN5.
Les figures 6A à 6F représentent l ' aspect des signaux ON, WR, Vhv et Vpp. Les signaux ON et WR sont représentés en figure 6A, la tension Vhv est représentée en figure 6B. A un instant tO précédant un premier cycle d'écriture, les signaux ON et WR sont à 0 et la tension Vhv est nulle. A un instant tl, l'unité CPU met le signal ON à 1 et la tension Vhv commence à monter. A un instant t2, l'unité CPU met le signal WR à 1, mais le circuit commutateur. SCT reste bloqué car l'application du signal WR sur l'entrée de contrôle du circuit SCT est inhibée. A un instant t3 , la tension Vhv atteint une valeur de seuil Vc. Le circuit RGEN se déclenche et une rampe de tension Vpp est appliquée à la mémoire MEM. A un instant t4, la tension Vpp atteint un plateau égal à Vc et reste stable au voisinage du plateau jusqu'à un instant t5 qui marque la fin du cycle d'écriture d'un mot. A la fin de ce cycle, l'unité CPU met le signal WR à 0 tout en laissant le signal ON à 1. A la fin du cycle d'écriture d'un bloc, l'unité CPU met le signal ON à 0. Les figures 6C à 6F représentent l'aspect du signal Vpp lorsque le nombre N de mots à écrire est égal respectivement à 1, 2, 3 et 4. Les figures 6C à 6F montrent que la durée d'écriture d'un bloc Db = t5-t3 est constante quel que soit le nombre N de mots du bloc à écrire. La durée du cycle d'écriture d'un mot Dc étant égale à la durée Db (figure 6C) , divisée par 2 (figure 6D) , divisée par 3 (figure 6E) et divisée par 4 (figure 6F) si le nombre N de mots du bloc à écrire est égal respectivement à 1, 2, 3 et 4. Les figures 6C à 6F montrent également que le rapport de la durée de la rampe Dr = t4-t3 sur la durée du cycle d'écriture d'un mot Dc est sensiblement constant lorsque N varie.Figures 6A-6F show the appearance of ON, WR, Vhv and Vpp signals. The signals ON and WR are represented in FIG. 6A, the voltage Vhv is represented in FIG. 6B. At a time t0 preceding a first write cycle, the signals ON and WR are at 0 and the voltage Vhv is zero. At a time t1, the CPU unit sets the ON signal to 1 and the Vhv voltage begins to rise. At a time t2, the CPU unit sets the signal WR to 1, but the switch circuit. SCT remains blocked because the application of the signal WR on the control input of the circuit SCT is inhibited. At a time t3, the voltage Vhv reaches a threshold value Vc. The RGEN circuit is triggered and a voltage ramp Vpp is applied to the memory MEM. At a time t4, the voltage Vpp reaches a plateau equal to Vc and remains stable near the plateau until a time t5 which marks the end of the writing cycle of a word. At the end of this cycle, the CPU unit sets the WR signal to 0 while leaving the ON signal at 1. At the end of the write cycle of a block, the CPU unit sets the ON signal to 0. FIGS. 6C to 6F show the appearance of the signal Vpp when the number N of words to be written is equal to 1, 2, 3 and 4, respectively. FIGS. 6C to 6F show that the writing duration of a block Db = t5-t3 is constant whatever the number N of words of the block to write. The duration of the write cycle of a word Dc being equal to the duration Db (FIG. 6C), divided by 2 (FIG. 6D), divided by 3 (FIG. 6E) and divided by 4 (FIG. 6F) if the number N of words of the writing block is equal to 1, 2, 3 and 4 respectively. FIGS. 6C to 6F also show that the ratio of the duration of the ramp Dr = t4-t3 over the duration of the write cycle of a Dc word is substantially constant when N varies.
Le tableau 2 suivant rassemble les valeurs de la durée Dc d'un cycle d'écriture d'un mot en fonction du nombre de mots du bloc à écrire, lorsque la durée d'un cycle d'écriture d'un bloc est fixée à 20 ms :Table 2 below gathers the values of the duration Dc of a word write cycle as a function of the number of words of the block to be written, when the duration of a write cycle of a block is set to 20 ms:
Tableau 2Table 2
Dans cet exemple, l'intervalle de temps entre deux cycles consécutifs d'écriture d'un mot d'un bloc est de l'ordre de 50 μs.In this example, the time interval between two consecutive cycles of writing a word of a block is of the order of 50 μs.
La durée normale d'un cycle d'écriture d'un mot est généralement choisie de manière à assurer une fiabilité d'écriture suffisante. La durée de la rampe Dr est choisie de manière à éviter d'endommager les transistors à grille flottante, et en particulier à limiter le stress appliqué à la couche isolante de la grille flottante.The normal duration of a write cycle of a word is generally chosen so as to ensure sufficient write reliability. The duration of the ramp Dr is chosen so as to avoid damaging the floating gate transistors, and in particular to limit the stress applied to the insulating layer of the floating gate.
Avantageusement, la durée du cycle d'écriture d'un mot appliquée lors de l'exécution d'une commande d'écriture d'un mot est fixée à une valeur inférieure à la durée du cycle d'écriture d'un bloc. Ainsi, la durée d'exécution d'une commande d'écriture d'un mot est par exemple fixée à la moitié de la durée du cycle d'écriture d'un bloc. L'écriture d'un seul mot peut être effectuée à l'aide de la commande d'écriture par bloc au lieu de la commande d'écriture d'un mot. Ce choix permet d'obtenir une fiabilité d'écriture améliorée. II apparaîtra clairement à l'homme de l'art que l'invention est susceptible de diverses variantes de réalisation. Ainsi, lorsque la mémoire nécessite d'être alimentée par une haute tension durant une opération d'écriture, il n'est pas indispensable que cette haute tension suive une rampe pour être appliquée progressivement à la mémoire. L'utilité d'une telle rampe dépend en fait des caractéristiques de la mémoire. Il n'est pas non plus indispensable que la durée de cette rampe soit inversement proportionnelle au nombre de mots du bloc à écrire. La durée de cette rampe peut par exemple être choisie constante quel que soit le nombre de mots du bloc à écrire.Advantageously, the duration of the write cycle of a word applied during the execution of a writing command of a word is set to a value less than the duration of the writing cycle of a block. Thus, for example, the execution time of a command for writing a word is set at half the duration of the writing cycle. of a block. Single word writing can be done using the block write command instead of the word write command. This choice makes it possible to obtain an improved writing reliability. It will be apparent to those skilled in the art that the invention is susceptible of various embodiments. Thus, when the memory needs to be powered by a high voltage during a write operation, it is not essential for this high voltage to follow a ramp to be applied progressively to the memory. The usefulness of such a ramp depends in fact on the characteristics of the memory. It is also not necessary that the duration of this ramp is inversely proportional to the number of words of the block to be written. The duration of this ramp may for example be chosen constant regardless of the number of words of the block to write.
La présente invention est également susceptible de diverses applications et n'est pas uniquement destinée aux circuits sans contact UHF fonctionnant par couplage électrique. L'invention s'applique notamment aux circuits intégrés à couplage inductif et s'applique de façon générale à tout circuit intégré ou transpondeur comportant une mémoire non volatile et dont la consommation électrique doit être aussi faible que possible. L'invention ne s'applique pas non plus uniquement aux circuits intégrés comportant une mémoire EEPROM. Elle s'applique plus généralement à tout circuit intégré comportant une mémoire non volatile, pour lequel il est souhaitable de réduire la consommation électrique tout en fiabilisant les opérations d'écriture par bloc. The present invention is also susceptible of various applications and is not only intended for UHF contactless circuits operating by electrical coupling. The invention applies in particular to inductive-coupled integrated circuits and generally applies to any integrated circuit or transponder comprising a non-volatile memory and whose power consumption must be as low as possible. The invention also does not apply only to integrated circuits having an EEPROM memory. It applies more generally to any integrated circuit having a non-volatile memory, for which it is desirable to reduce the power consumption while making block write operations more reliable.

Claims

REVENDICATIONS
1. Procédé d'écriture par bloc dans une mémoire non volatile (MEM) programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot (D) , le procédé comprenant des étapes d'écriture séquentielle de chaque mot du bloc à écrire dans la mémoire, caractérisé en ce qu' il comprend des étapes consistant à :A block write method in an electrically programmable non-volatile memory (MEM), a write block in the memory comprising at least one word (D), the method comprising steps for sequentially writing each word of the block to write in the memory, characterized in that it comprises steps of:
— déterminer une durée d'écriture (Dc) d'un mot en divisant une durée fixée d'écriture d'un bloc (Db) par le nombre de mots (N) du bloc à écrire, etDetermining a writing duration (Dc) of a word by dividing a fixed duration of writing of a block (Db) by the number of words (N) of the block to be written, and
— commander la mémoire (MEM) pour écrire successivement chaque mot (D) dans la mémoire pendant la durée d' écriture.- Control the memory (MEM) to successively write each word (D) in the memory during the write time.
2. Procédé selon la revendication 1, dans lequel l'écriture de chaque mot (D) dans la mémoire (MEM) comprend une étape d'application à la mémoire d'une haute tension (Vhv) nécessaire à l'écriture du mot dans la mémoire .2. Method according to claim 1, wherein the writing of each word (D) in the memory (MEM) comprises a step of applying to the memory of a high voltage (Vhv) necessary for writing the word in Memory .
3. Procédé selon la revendication 1 ou 2, dans lequel l'écriture de chaque mot (D) dans la mémoire (MEM) comprend une étape d'application d'une tension d'écriture (Vpp) augmentant progressivement jusqu'à atteindre une haute tension (Vhv) nécessaire à l'écriture du mot dans la mémoire .3. Method according to claim 1 or 2, wherein the writing of each word (D) in the memory (MEM) comprises a step of applying a write voltage (Vpp) increasing gradually until reaching a high voltage (Vhv) needed to write the word in memory.
4. Procédé selon la revendication 3 , dans lequel la durée (Dr) de l'augmentation progressive de la tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à atteindre la haute tension (Vhv) , est proportionnelle à la durée d'écriture (Dc) de chaque mot (D) . 4. Method according to claim 3, wherein the duration (Dr) of the progressive increase of the write voltage (Vpp) applied to the memory (MEM) until reaching the high voltage (Vhv), is proportional to the writing time (Dc) of each word (D).
5. Procédé selon l'une des revendications 1 à 4, dans lequel la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée (Db) d'exécution d'une commande d'écriture d'un bloc.5. Method according to one of claims 1 to 4, wherein the execution time of a write command of a word in the memory is less than the duration (Db) of execution of a command d writing a block.
6. Procédé selon l'une des revendications 1 à 5, dans lequel la mémoire (MEM) est une mémoire EEPROM d'un circuit intégré sans contact passif (TG) .6. Method according to one of claims 1 to 5, wherein the memory (MEM) is an EEPROM memory of a passive contactless integrated circuit (TG).
7. Circuit intégré sans contact passif (TG) comprenant une mémoire de données non volatile (MEM) programmable électriquement, et une unité de traitement7. Non-contact passive integrated circuit (TG) comprising an electrically programmable non-volatile data memory (MEM) and a processing unit
(CPU) conçue pour exécuter des commandes d'écriture par bloc, un bloc à écrire comprenant au moins un mot binaire, chaque mot (D) d'un bloc à écrire étant écrit séquentiellement dans la mémoire, caractérisé en ce qu'il comprend :(CPU) designed to execute block write commands, a write block comprising at least one binary word, each word (D) of a write block being written sequentially in the memory, characterized in that it comprises :
- des moyens (LC) pour déterminer une durée (Dc) d'écriture de chaque mot (D) d'un bloc à écrire, en divisant une durée fixée d'écriture d'un bloc (Db) par le nombre de mots (N) du bloc à écrire, etmeans (LC) for determining a writing duration (Dc) of each word (D) of a block to be written, by dividing a fixed duration of writing of a block (Db) by the number of words ( N) of the writing block, and
— des moyens de commande (LC) de la mémoire (MEM) pour commander l'écriture de chaque mot d'un bloc à écrire dans la mémoire (MEM) pendant la durée d'écriture (Dc) .Control means (LC) of the memory (MEM) for controlling the writing of each word of a block to be written in the memory (MEM) during the write duration (Dc).
8. Circuit intégré selon la revendication 7, comprenant un circuit survolteur (HVCT) pour fournir une haute tension (Vhv) nécessaire à l'écriture de chaque mot (D) dans la mémoire (MEM) .8. The integrated circuit of claim 7, including a booster circuit (HVCT) for providing a high voltage (Vhv) required to write each word (D) in the memory (MEM).
9. Circuit intégré selon la revendication 7 ou 8, comprenant un circuit (RGEN) activé à chaque écriture d'un mot dans la mémoire (MEM), pour augmenter progressivement une tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à que soit atteinte une haute tension (Vhv) nécessaire à l'écriture d'un mot dans la mémoire .An integrated circuit according to claim 7 or 8, comprising a circuit (RGEN) activated at each write of a word in the memory (MEM), to progressively increase a write voltage (Vpp) applied to the memory (MEM) until a high voltage (Vhv) is reached for writing a word in the memory.
10. Circuit intégré selon la revendication 9, dans lequel la durée (Dr) de l'augmentation progressive de la tension d'écriture (Vpp) appliquée à la mémoire (MEM) jusqu'à atteindre la haute tension, est proportionnelle à la durée d'écriture (Dc) de chaque mot.An integrated circuit according to claim 9, wherein the duration (Dr) of the progressive increase of the write voltage (Vpp) applied to the memory (MEM) until reaching the high voltage is proportional to the duration writing (Dc) of each word.
11. Circuit intégré selon l'une des revendications 7 à 10, dans lequel la durée d'exécution d'une commande d'écriture d'un mot dans la mémoire est inférieure à la durée (Db) d'exécution d'une commande d'écriture d'un bloc .11. Integrated circuit according to one of claims 7 to 10, wherein the execution time of a writing command of a word in the memory is less than the duration (Db) of execution of a command. writing a block.
12. Circuit intégré selon l'une des revendications 7 à 11, dans lequel la mémoire (MEM) est une mémoire EEPROM. 12. Integrated circuit according to one of claims 7 to 11, wherein the memory (MEM) is an EEPROM memory.
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