EP1606877A1 - Générateur d'horloge - Google Patents

Générateur d'horloge

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Publication number
EP1606877A1
EP1606877A1 EP04716530A EP04716530A EP1606877A1 EP 1606877 A1 EP1606877 A1 EP 1606877A1 EP 04716530 A EP04716530 A EP 04716530A EP 04716530 A EP04716530 A EP 04716530A EP 1606877 A1 EP1606877 A1 EP 1606877A1
Authority
EP
European Patent Office
Prior art keywords
inverters
inverter
output
clock generator
supply
Prior art date
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Withdrawn
Application number
EP04716530A
Other languages
German (de)
English (en)
Inventor
David Ruffieux
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSEM Centre Suisse dElectronique et de Microtechnique SA Recherche et Développement
Original Assignee
CSEM Centre Suisse dElectronique et de Microtechnique SA Recherche et Développement
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSEM Centre Suisse dElectronique et de Microtechnique SA Recherche et Développement filed Critical CSEM Centre Suisse dElectronique et de Microtechnique SA Recherche et Développement
Publication of EP1606877A1 publication Critical patent/EP1606877A1/fr
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L5/00—Automatic control of voltage, current, or power
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—DC control of switching transistors

Definitions

  • the present invention relates to a very low consumption clock generator delivering, from an analog signal supplied by a quartz oscillator, a pulse signal with maximum excursion and whose utilization factor is fixed as close as possible. 50%.
  • two time references are conventionally used, namely a low-energy reference most often based on a quartz resonator of the watchmaker type at 32 kHz. to ensure synchronization with the current time and another very precise time reference whose time base produces, at the cost of greater consumption, a high frequency, greater than 10 MHz for example for the establishment of a channel narrow-band communication system for exchanging information with one or more other devices fitted with compatible transmission / reception equipment.
  • a low-energy reference most often based on a quartz resonator of the watchmaker type at 32 kHz.
  • the object of the invention is to provide a clock generator combining low consumption with reduced bulk and complexity, while allowing to ensure good symmetry of the impulse signal with a large excursion thereof.
  • the subject of the invention is therefore a clock generator comprising an oscillator for generating an alternating pilot signal and a pulse forming circuit which is intended to transform the pilot signal of said oscillator into a pulse clock signal having a factor of use of approximately 50%, characterized in that it comprises: a series of at least first and second inverters, the input of the first inverter being controlled by said alternating pilot signal and the output of the second inverter providing said signal clock, and supply means for supplying said inverters with a regulated supply voltage as a function of the signals appearing at the outputs of said inverters.
  • the clock signal obtained has a utilization factor very close to 50% with an excursion of the pulses going from one supply rail to another, and this by means of a simple circuit having a very low consumption. scaled down.
  • said supply means comprise a negative feedback adjustment loop connected between the outputs of said inverters and a supply line thereof on which said voltage is established.
  • regulated food said negative feedback loop comprises a regulation transistor whose source-drain path is connected to said supply line and whose gate is driven by a differential amplifier of the output signals of said inverters; said differential amplifier comprises: a differential pair of input transistors driven respectively by the output signals of said inverters;
  • a first current mirror for biasing said input transistors
  • a second output current mirror connected to the gate of said regulation transistor and connected in series with said first current mirror
  • a third inverter is provided, connected between the output of said oscillator and said first inverter, said third inverter also being supplied by said supply means; a current source is provided for supplying a starting current to one of said input transistors so that when the generator is energized, said regulated voltage has a non-zero value.
  • FIG. 1 is a functional diagram of the clock generator according to the invention
  • Figure 2 is a detailed diagram of this clock generator.
  • the exemplary embodiment according to the invention represented functionally in FIG. 1 comprises a series of three inverters il, i2 and i3 connected in cascade.
  • the input 1 of the inverter it is connected to a quartz oscillator 2 providing an alternating pilot signal in_ana having the frequency of the clock signal that one wishes to obtain at output 3 of the generator (signal out_r2r).
  • the frequency of oscillator 2 can be of the order of 10 MHz.
  • the node 4 located between the inverters i2 and i3 is connected to the inverting input of a differential amplifier G and the node 5 between the output of the inverter i3 and the output of the generator is connected to the non-inverting input of this differential amplifier G.
  • the output of the latter is connected to the gate of a p-type regulating transistor M and to a capacitor C1 connected to a supply rail 6 to which a supply voltage V DD is applied.
  • the drain-source path of the transistor M is connected between this supply rail 6 and a regulated supply line 7 which serves the three inverters il, i2 and i3, the supply of the latter being further provided by a rail d supply 8 to which is applied a supply voltage V S s which may be ground.
  • the regulated supply line 7 is also connected to a capacitor C2 which is also connected to this ground.
  • the alternating pilot signal in_ana supplied by the crystal oscillator 2, or alternatively by any other oscillator known per se, is amplified by the inverters il, i2 and i3, to a level such that the excursion of the voltage s extension between the potential of the supply rail 6 and the ground potential (hereinafter called "rail to rail" excursion).
  • the signal utilization factor obtained out_r2r is approximately 50%. This result is obtained thanks to the fact that the transistor M and the differential amplifier G form an adjustment loop ensuring a negative feedback on the outputs of the inverters i2 and i3 thereby adjusting the voltage V_reg present on the regulated supply line. 7. This supply voltage is adjusted so that the averaged voltages at outputs 4 and 5 of the inverters i2 and i3 are at least very close to equality. More precisely, the feedback loop formed by the amplifier G and the transistor M, whose bandwidth is very low compared to the frequency of the pilot signal, forces the regulated voltage V_reg to converge towards the switching threshold of the three inverters il, i2 and i3. According to a variant of the invention, it is possible to dispense with the inverter it, only the inverters i2 and i3 being essential.
  • Figure 2 shows a detailed diagram of a preferred embodiment of the invention.
  • Each of the inverters il, i2 and i3 is formed by an n-type transistor whose source-drain path is connected in series with that of a p-type transistor Mb, the whole being connected between the regulated supply line 7 and ground 8.
  • the input of each inverter is formed by the gates of these transistors Ma and Mb and the output is taken from the common node between their source-drain paths.
  • the amplifier G comprises a first current mirror formed by n-type transistors M1 and M2.
  • Two transistors M3 and M4, also of type n, constitute a differential pair of input transistors whose gates are respectively connected to nodes 4 and 5 forming the outputs of the inverters i2 and i3.
  • a second current mirror is formed of p-type transistors M5 and M6. Their source-drain path is connected respectively in series with that of the transistors M1 and M2 between the supply rail 6 and the ground. Furthermore, the source-drain path of the transistor M3 is connected in the branch of these current mirrors comprising the transistors M2 and M6 This branch is also connected between the supply rail 6 and the ground 8, while the source path- drain of transistor M4 is directly connected between supply rail 6 and the node located between transistors M2 and M3.
  • the operation is as follows.
  • the differential amplifier G is polarized adaptively by the current mirror formed by the transistors M, M5 and M6.
  • a fraction of the current consumed by the load of the amplifier (that is to say the load imposed on the supply line 7 of the inverters il, i2 and i3 on the transistors M) thus polarizes the amplifier.
  • the current flowing in the transistor M5, identical to that flowing through the transistor M6 is doubled by the current mirror formed by the transistors M1 and M2.
  • the transistor M2 polarizes the differential pair of input transistors M3 and M4.
  • the positive feedback on this polarization increases or reduces the current flowing in the transistor M2, and consequently in the transistor M, until the same current flows in the transistors M3 and M4.
  • This operating regime is obtained on the condition that the transistors M1 and M2 form a current mirror of ratio 1: 2 so that the average voltages at inputs 4 and 5 become equal, that is to say that the factor of use of the output signal out_r2r becomes 50% or at least as close as possible to this percentage.
  • the capacitor C2 smoothes the current peaks which may possibly occur on the regulated supply line 7.
  • This current source 9 is automatically disconnected from the circuit as soon as an appropriate logic (not shown) finds that the voltage V_reg becomes different from 0 V.
  • the circuit according to the invention provides a negative feedback loop whose bandwidth is significantly lower than the frequency of the AC pilot signal that the inverters M, i2 and i3 are responsible for amplifying.
  • This feedback loop forces the regulated voltage V_reg to converge towards the switching threshold of the three inverters independently of the different offsets of the threshold voltages of the transistors. Consequently, the alternating voltage on input 1 can be low, while causing the production by inverters of an impulse "rail-to-rail" voltage whose utilization factor is 50% when the control loop finds its stable operating point.
  • the out_r2r output thus obtained can therefore be used directly as a symmetrical clock signal, without the need for a divider by two which would be responsible for ensuring the symmetry of the output signal of a conventional clock generator .
  • Another advantage of the invention is the very low consumption which can be ensured by a minimal dimensioning of the transistors Ma and Mb of the inverters il, i2 and i3 and of the transistors M1 and M2.
  • an offset of their threshold voltage (value inversely proportional to the square root of the surface occupied by the transistor) has no consequence on the symmetry of the output signal out_r2r.
  • the offsets of the transistors forming the inverters, even if they are high, are compensated by the negative feedback of the adjustment loop.
  • the consumption of the circuit is on the one hand dynamic (the switching of the three inverters) and on the other hand static depending on the DC voltage component of the input signal in_ana and the amplitude of its AC component. More precisely, the higher this amplitude, the more the static part of the consumption of the first inverter is reduced.
  • the dynamic consumption at a frequency of the output signal out_r2r of 12.8 Mhz, is approximately 40 nA, while the static consumption is less than 100 nA.
  • the low consumption of the circuit according to the invention can be significant in particular in applications in which a function must be executed only during periods of use spaced over time and prefixed, outside of which the corresponding device is in standby. Under these conditions, this device must have a permanent time base to ensure wake-up.
  • This time base can be formed by the circuit of the invention, the output signal of which can easily be divided by a conventional division chain making it possible to obtain the clock in real time.
  • the circuit of the invention can then also be used outside of standby periods to produce a stable frequency reference with a precise use factor, for example to clock at the quartz frequency of oscillator 2, a microprocessor or to establish a radio communication channel.
  • the clock generator of the invention has good rejection of variations in the supply voltage applied between the rail 6 and the ground 8, which can be important especially if an apparatus comprising the generator is powered by an autonomous energy source such as a battery.

Landscapes

  • Physics & Mathematics (AREA)
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  • Electric Clocks (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Ce générateur d'horloge comprend un oscillateur (2) pour engendrer un signal pilote alternatif (in_ana) et un circuit formateur d'impulsions qui est destiné à transformer le signal pilote de l'oscillateur (2) en un signal d'horloge impulsionnel (out_2r2) ayant un facteur d'utilisation d'au moins approximativement 50%. Selon l'invention, il est prévu une suite d'au moins deux inverseurs (i2, i3), l'entrée du premier inverseur étant commandée par le signal pilote alternatif (in_ana) et la sortie du deuxième inverseur (i3) fournissant le signal d'horloge (out_r2r). Des moyens d'alimentation (6 à 8, G, M) fournissent aux inverseurs (i2, i3) une tension d'alimentation régulée (V_reg) en fonction des signaux apparaissant aux sorties (4, 5) des inverseurs (i2, i3).

Description

Générateur d'horloge
La présente invention est relative à un générateur d'horloge à très faible consommation délivrant, à partir d'un signal analogique fourni par un oscillateur à quartz, un signal impulsionnel à excursion maximale et dont le facteur d'utilisation est fixé aussi près que possible de 50%.
Dans certaines applications horlogères et dans le cas d'appareils électroniques dont le fonctionnement n'est pas permanent, mais doit être réveillé de temps en temps en fonction de l'heure courante, il est souhaitable de disposer d'une référence temporelle dont la consommation en énergie soit aussi faible que possible. Ceci est particulièrement le cas pour des appareils portables alimentés par une source d'énergie autonome telle qu'une pile.
Dans les références temporelles classiques, on dispose rarement à la sortie de la base de temps d'un signal ayant un facteur d'utilisation (ou "duty cycle") correspondant à la symétrie exacte du signal impulsionnel (duty cycle de 50%) et dont l'excursion de tension s'étend d'un potentiel à l'autre des lignes d'alimentation du circuit (on parle alors d'excursion "rail to rail"). Il est alors nécessaire de monter un diviseur par deux à la suite de la base de temps afin d'ajuster précisément le facteur d'utilisation du signal impulsionnel.
Dans des applications dédiées plus spécifiquement à la communication radio et présentant la fonction de veille évoquée ci-dessus, on utilise classiquement deux références temporelles, à savoir une référence à faible énergie basée le plus souvent sur un résonateur à quartz de type horloger à 32 kHz pour assurer une synchronisation sur l'heure courante et une autre référence temporelle très précise dont la base de temps produit, au prix d'une consommation plus importante, une fréquence élevée, supérieure à 10 MHz par exemple pour l'établissement d'un canal de communication à bande étroite permettant d'échanger de l'information avec un ou plusieurs autres appareillages équipés du matériel d'émission/réception compatible. Un tel agencement à deux références temporelles conduit à une complexité plus importante (gestion du démarrage de l'oscillateur à haute fréquence) et nécessite l'utilisation de deux résonateurs à quartz encombrants.
L'invention a pour but de fournir un générateur d'horloge alliant une faible consommation à un encombrement et une complexité réduits, tout en permettant d'assurer une bonne symétrie du signal impulsionnel avec une excursion importante de celui-ci.
L'invention a donc pour objet un générateur d'horloge comprenant un oscillateur pour engendrer un signal pilote alternatif et un circuit formateur d'impulsions qui est destiné à transformer le signal pilote dudit oscillateur en un signal d'horloge impulsionnel ayant un facteur d'utilisation d'approximativement 50%, caractérisé en ce qu'il comprend: une suite d'au moins un premier et un deuxième inverseurs, l'entrée du premier inverseur étant commandé par ledit signal pilote alternatif et la sortie du deuxième inverseur fournissant ledit signal d'horloge, et des moyens d'alimentation pour fournir auxdits inverseurs une tension d'alimentation régulée en fonction des signaux apparaissant aux sorties desdits inverseurs.
Grâce à ces caractéristiques, le signal d'horloge obtenu présente un facteur d'utilisation très proche de 50% avec une excursion des impulsions allant d'un rail d'alimentation à l'autre, et ce moyennant un circuit simple présentant une consommation très réduite.
Suivant d'autres caractéristiques avantageuses de l'invention, lesdits moyens d'alimentation comprennent une boucle de réglage à contre- réaction négative connectée entre les sorties desdits inverseurs et une ligne d'alimentation de ceux-ci sur laquelle est établie ladite tension d'alimentation régulée; ladite boucle de contre-réaction négative comprend un transistor de régulation dont le trajet source-drain est relié à ladite ligne d'alimentation et dont la grille est attaquée par un amplificateur différentiel des signaux de sortie desdits inverseurs; ledit amplificateur différentiel comprend: une paire différentielle de transistors d'entrée attaqués respectivement par les signaux de sortie desdits inverseurs;
- un premier miroir de courant pour polariser lesdits transistors d'entrée, - un second miroir de courant de sortie connecté à la grille dudit transistor de régulation et connecté en série avec ledit premier miroir de courant,
- un premier desdits transistors d'entrée étant inséré entre des premières branches desdits miroirs de courant en ayant sa grille connectée à la sortie de l'un desdits inverseurs, le second desdits transistors d'entrée étant relié entre la sortie de l'autre desdits inverseurs et un rail porté à la tension d'alimentation du générateur, et
- le rapport de transformation dudit premier miroir de courant étant de 1 :2 vers la branche dépourvue dudit transistor d'entrée correspondant; il est prévu un troisième inverseur, connecté entre la sortie dudit oscillateur et ledit premier inverseur, ledit troisième inverseur étant également alimenté par lesdits moyens d'alimentation; il est prévu une source de courant destinée à fournir un courant de démarrage à l'un desdits transistors d'entrée de sorte qu'à la mise sous tension dudit générateur, ladite tension régulée présente une valeur non nulle.
D'autres caractéristiques et avantages de la présente invention apparaîtront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés sur lesquels: la figure 1 est un schéma fonctionnel du générateur d'horloge suivant l'invention; et la figure 2 est un schéma détaillé de ce générateur d'horloge. L'exemple de réalisation selon l'invention représenté fonctionnellement sur la figure 1 comprend une suite de trois inverseurs il , i2 et i3 connectés en cascade. L'entrée 1 de l'inverseur il est reliée à un oscillateur à quartz 2 fournissant un signal pilote alternatif in_ana ayant la fréquence du signal d'horloge que l'on souhaite obtenir à la sortie 3 du générateur (signal out_r2r). Pour fixer les idées, la fréquence de l'oscillateur 2 peut être de l'ordre de 10 MHz.
Le nœud 4 situé entre les inverseurs i2 et i3 est connecté à l'entrée inverseuse d'un amplificateur différentiel G et le nœud 5 entre la sortie de l'inverseur i3 et la sortie du générateur est connecté à l'entrée non inverseuse de cet amplificateur différentiel G. La sortie de ce dernier est reliée à la grille d'un transistor M de régulation de type p et à une capacité C1 connectée à un rail d'alimentation 6 auquel est appliquée une tension d'alimentation VDD.
Le trajet drain-source du transistor M est relié entre ce rail d'alimentation 6 et une ligne d'alimentation régulée 7 qui dessert les trois inverseurs il , i2 et i3, l'alimentation de ces derniers étant en outre assurée par un rail d'alimentation 8 auquel est appliquée une tension d'alimentation VSs qui peut être la masse. La ligne d'alimentation régulée 7 est connectée en outre à une capacité C2 reliée par ailleurs à cette masse. Le signal pilote alternatif in_ana fourni par l'oscillateur à quartz 2, ou en alternative par tout autre oscillateur connu en soi, est amplifié par les inverseurs il , i2 et i3, jusqu'à un niveau tel que l'excursion de la tension s'étende entre le potentiel du rail d'alimentation 6 et le potentiel de la masse (appelé ci-après excursion "rail à rail"). Le facteur d'utilisation du signal obtenu out_r2r est d'approximativement 50%. Ce résultat est obtenu grâce au fait que le transistor M et l'amplificateur différentiel G forment une boucle de réglage assurant une contre-réaction négative sur les sorties des inverseurs i2 et i3 en réglant ainsi la tension V_reg présente sur la ligne d'alimentation régulée 7. Cette tension d'alimentation est réglée de telle façon que les tensions moyennées aux sorties 4 et 5 des inverseurs i2 et i3 soient au moins très proches de l'égalité. Plus précisément, la boucle de contre-réaction formée par l'amplificateur G et le transistor M, dont la bande passante est très faible par rapport à la fréquence du signal pilote, force la tension régulée V_reg à converger vers le seuil de basculement des trois inverseurs il , i2 et i3. Selon une variante de l'invention, il est possible de se dispenser de l'inverseur il , seuls les inverseurs i2 et i3 étant indispensables.
La figure 2 montre un schéma détaillé d'un mode de réalisation préféré de l'invention.
Chacun des inverseurs il , i2 et i3 est formé par un transistor Ma de type n dont le trajet source-drain est connecté en série avec celui d'un transistor Mb de type p, le tout étant connecté entre la ligne d'alimentation régulée 7 et la masse 8. L'entrée de chaque inverseur est formée par les grilles de ces transistors Ma et Mb et la sortie est prélevée sur le nœud commun entre leurs trajets source-drain. L'amplificateur G comprend un premier miroir de courant formé par des transistors M1 et M2 de type n. Deux transistors M3 et M4, également de type n, constituent une paire différentielle de transistors d'entrée dont les grilles sont respectivement reliées aux nœuds 4 et 5 formant les sorties des inverseurs i2 et i3. Un second miroir de courant est formé de transistors M5 et M6 de type p. Leur trajet source-drain est relié respectivement en série avec celui des transistors M1 et M2 entre le rail d'alimentation 6 et la masse. Par ailleurs, le trajet source-drain du transistor M3 est connecté dans la branche de ces miroirs de courant comprenant les transistors M2 et M6 Cette branche est également connectée entre le rail d'alimentation 6 et la masse 8, tandis que le trajet source-drain du transistor M4 est directement relié entre le rail d'alimentation 6 et le nœud situé entre les transistors M2 et M3. Le fonctionnement est le suivant. L'amplificateur différentiel G est polarisé de façon adaptative par le miroir de courant formé par les transistors M, M5 et M6. Une fraction du courant consommée par la charge de l'amplificateur (c'est à dire la charge imposée sur la ligne d'alimentation 7 des inverseurs il , i2 et i3 sur le transistors M) polarise ainsi l'amplificateur. Le courant circulant dans le transistor M5, identique à celui parcourant le transistor M6 est doublé par le miroir de courant formé des transistors M1 et M2. Le transistor M2 polarise la paire différentielle de transistors d'entrée M3 et M4.
La contre-réaction positive sur cette polarisation augmente ou réduit le courant circulant dans le transistor M2, et par conséquent dans le transistor M, jusqu'à ce que le même courant circule dans les transistors M3 et M4. Ce régime de fonctionnement est obtenu à la condition que les transistors M1 et M2 forment un miroir de courant de rapport 1 :2 faisant en sorte que les tensions moyennes aux entrées 4 et 5 deviennent égales, c'est à dire que le facteur d'utilisation du signal de sortie out_r2r devienne égal à 50% ou du moins aussi proche que possible de ce pourcentage. La capacité C2 lisse les pics de courant pouvant éventuellement se présenter sur la ligne d'alimentation régulée 7.
Pour le démarrage du montage lors de la mise sous tension, il est prévu une source de courant 9 fournissant un courant Is qui est alors injecté dans la grille du transistor M3 afin d'éviter que le circuit ne se polarise sur un point de fonctionnement stable avec la tension V_reg = 0V. Cette source de courant 9 est automatiquement débranchée du circuit dès qu'une logique appropriée (non représentée) constate que la tension V_reg devient différente de 0 V.
Le circuit selon l'invention fournit une boucle de contre-réaction négative dont la bande passante est nettement inférieure à la fréquence du signal pilote alternatif que les inverseurs M , i2 et i3 sont chargés d'amplifier. Cette boucle de contre- réaction force la tension régulée V_reg à converger vers le seuil de basculement des trois inverseurs indépendamment des différents offsets des tensions de seuil des transistors. Dès lors, la tension alternative sur l'entrée 1 peut être faible, tout en provoquant la production par la suite d'inverseurs d'une tension "rail-to-rail" impulsionnelle dont le facteur d'utilisation est de 50% lorsque la boucle de régulation trouve son point de fonctionnement stable.
La sortie out_r2r ainsi obtenue peut donc être utilisée directement comme signal d'horloge symétrique, sans que l'on ait besoin d'un diviseur par deux qui serait chargé d'assurer la symétrie du signal de sortie d'un générateur d'horloge classique. Un autre avantage de l'invention est la très faible consommation que l'on peut assurer par un dimensionnement minimal des transistors Ma et Mb des inverseurs il , i2 et i3 et des transistors M1 et M2. Par ailleurs, comme les transistors M1 et M2 agissent comme interrupteurs, un offset de leur tension de seuil (valeur inversement proportionnelle à la racine carrée de la surface occupée par le transistor) n'a aucune conséquence sur la symétrie du signal de sortie out_r2r. Les offsets des transistors formant les inverseurs, même s'ils sont élevés, sont compensés par la contre- réaction négative de la boucle de réglage.
La consommation du circuit est d'une part dynamique (la commutation des trois inverseurs) et d'autre part statique dépendant de la composante de tension continue du signal d'entrée in_ana et de l'amplitude de sa composante alternative. Plus précisément, plus cette amplitude est élevée, plus la part statique de la consommation du premier inverseur il est réduite.
Dans un exemple concret de réalisation en technologique CMOS à 0,18μm, la consommation dynamique, à une fréquence du signal de sortie out_r2r de 12,8 Mhz, est d'environ 40 nA, tandis que la consommation statique est inférieure à 100 nA.
La faible consommation du circuit selon l'invention peut être importante notamment dans des applications dans lesquelles une fonction doit être exécutée seulement pendant des périodes d'utilisation espacées dans le temps et préfixées, en dehors desquelles l'appareil correspondant est en veille. Dans ces conditions, cet appareil doit disposer d'une base de temps permanente pour assurer le réveil. Cette base de temps peut être constituée par le circuit de l'invention dont le signal de sortie peut facilement être divisé par une chaîne de division classique permettant d'obtenir l'horloge en temps réel. Cependant, le circuit de l'invention peut alors également être utilisé en dehors des périodes de veille pour produire une référence de fréquence stable avec un facteur d'utilisation précis, par exemple pour cadencer à la fréquence du quartz de l'oscillateur 2, un microprocesseur ou pour établir un canal de communication radio.
On notera également que le générateur d'horloge de l'invention dispose d'une bonne rejection des variations de la tension d'alimentation appliquée entre le rail 6 et la masse 8, ce qui peut avoir son importance surtout si un appareillage comprenant le générateur est alimenté par une source d'énergie autonome telle qu'une pile.

Claims

REVENDICATIONS
1. Générateur d'horloge comprenant un oscillateur (2) pour engendrer un signal pilote alternatif (in_ana) et un circuit formateur d'impulsions qui est destiné à transformer le signal pilote dudit oscillateur (2) en un signal d'horloge impulsionnel (out_2r2) ayant un facteur d'utilisation d'approximativement 50%, caractérisé en ce qu'il comprend: une suite d'au moins un premier (i2) et un deuxième (i3) inverseurs, l'entrée du premier inverseur étant commandé par ledit signal pilote alternatif (in_ana) et la sortie du deuxième inverseur (i3) fournissant ledit signal d'horloge (out_r2r), et des moyens d'alimentation (6 à 8, G, M) pour fournir auxdits inverseurs (i2, i3) une tension d'alimentation régulée (V_reg) en fonction des signaux apparaissant aux sorties (4, 5) desdits inverseurs (i2, i3).
2. Générateur d'horloge selon la revendication 1 , caractérisé en ce que lesdits moyens d'alimentation comprennent une boucle de réglage à contre-réaction négative (G, M) connectée entre les sorties (A, 5) desdits inverseurs (i2, i3) et une ligne d'alimentation (7) de ceux-ci sur laquelle est établie ladite tension d'alimentation régulée (V_reg).
3. Générateur d'horloge selon la revendication 2, caractérisé en ce que ladite boucle de contre-réaction négative comprend un transistor de régulation (M) dont le trajet source-drain est relié à ladite ligne d'alimentation (7) et dont la grille est attaquée par un amplificateur différentiel (G) des signaux de sortie desdits inverseurs (i2, i3).
4. Générateur d'horloge selon la revendication 3, caractérisé en ce que ledit amplificateur différentiel (G) comprend:
- une paire différentielle de transistors d'entrée (M3, M4) attaqués respectivement par les signaux de sortie desdits inverseurs (i2, i3);
- un premier miroir de courant (M1 , M2) pour polariser lesdits transistors d'entrée (M3, M4), - un second miroir de courant de sortie (M5, M6) connecté à la grille dudit transistor de régulation (M) et connecté en série avec ledit premier miroir de courant (M1 , M2),
- en ce que
- un premier desdits transistors d'entrée (M3) est inséré entre des premières branches (M2, M6) desdits miroirs de courant en ayant sa grille connectée à la sortie (4) de l'un (i2) desdits inverseurs, le second desdits transistors d'entrée (M4) étant relié entre la sortie (5) de l'autre desdits inverseurs (i3) et un rail (6) porté à la tension d'alimentation (VDD) du générateur, - et en ce que - le rapport de transformation dudit premier miroir de courant (M1 , M2) est de 1 :2 vers sa branche (M1 , M5) dépourvue dudit transistor d'entrée correspondant.
5. Générateur d'horloge selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est prévu un troisième inverseur (il), connecté entre la sortie (1) dudit oscillateur (2) et ledit premier inverseur (i2), ledit troisième inverseur (il) étant également alimenté par lesdits moyens d'alimentation (6à8, G, M).
6. Générateur d'horloge selon l'une quelconque des revendications 4 et 5, caractérisé en ce qu'il est prévu une source de courant (9) destinée à fournir un courant de démarrage à l'un desdits transistors d'entrée (M3) de sorte qu'à la mise sous tension dudit générateur, ladite tension régulée (V_reg) présente une valeur non nulle.
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