EP1212794A2 - Method for producing an integrated circuit having at least one metalicized surface - Google Patents

Method for producing an integrated circuit having at least one metalicized surface

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EP1212794A2
EP1212794A2 EP00965776A EP00965776A EP1212794A2 EP 1212794 A2 EP1212794 A2 EP 1212794A2 EP 00965776 A EP00965776 A EP 00965776A EP 00965776 A EP00965776 A EP 00965776A EP 1212794 A2 EP1212794 A2 EP 1212794A2
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EP
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dielectric layer
thickness
etching
layer
etched
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Withdrawn
Application number
EP00965776A
Other languages
German (de)
French (fr)
Inventor
Siegfried Schwarzl
Manfred Engelhardt
Franz Kreupl
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Withdrawn legal-status Critical Current

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    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Definitions

  • V out for the manufacture of an integrated circuit with at least one metallization.
  • Metallization levels are used in m integrated circuits for connecting active components.
  • a metallization level comprises lines and contacts via which the lines are connected to conductive structures. These contacts are often referred to as vias in the professional world.
  • These conductive structures can be diffusion regions, connection electrodes, metal contacts or lines from metallization levels arranged below the respective metallization level. If a plurality of metallization levels arranged one above the other are provided in an integrated circuit, this is referred to as multilayer metallization.
  • a dielectric is first deposited, which surrounds the lines and contacts to be manufactured later. Holes and trenches are formed in the intermetallic dielectric and then filled with metal. This creates contacts in the holes, which are also called vias, and the cables are created in the trench. Filling with metal is carried out by PVD, CVD or electroplating and subsequent chemical mechanical polishing. This method is used in particular when the metallization level is formed from a metal that is difficult to etch
  • dual da ascene is understood to mean that the contact holes and trench are first structured and these are filled together by deposition of metal and chemical mechanical polishing.
  • the contact hole etching be carried out first and then the trench etching for the lines.
  • the contact hole etching there is a risk of exposing the surface of the conductive structure, which can in particular be a copper conductor track, and of applying impurities to the walls of the contact hole.
  • an etch stop layer made of silicon nitride is usually used, on the surface of which a silicon oxide layer is arranged, with which the contact hole and the trench are etched.
  • the selectivity of the etching is limited in many etching processes, for example by the oxygen released during the Si 2 etching, so that the surface underneath is nevertheless exposed.
  • a layer sequence of a first silicon nitride layer be used as intermetallic dielectric, a SiO 2 layer and a second silicon nitride layer.
  • the upper second silicon nitride layer is first structured with a contact hole mask. After removing the contact hole mask, a second layer of SiO 2 is applied.
  • the trenches are then first etched with a line mask and then the contact holes are selectively selected for silicon nitride, except for the lower first silicon nitride layer. With this etching, the structured upper silicon nitride layer acts as an additional mask.
  • the problem of reduced selectivity due to the oxygen released during the Si2 etching also occurs here.
  • the invention is based on the problem of specifying a method for producing an integrated circuit with at least one metallization level, which is suitable for the production of metallization levels with metals which are difficult to etch and in which contamination is avoided. This problem is solved by a method according to claim 1. Further developments of the invention result from the remaining claims.
  • a first dielectric layer, a second dielectric layer, a third dielectric layer and a fourth dielectric layer are applied to a surface of a substrate.
  • the Dik ke of the second dielectric layer differs from the thickness of the fourth dielectric layer.
  • the second dielectric layer is etched through the fourth dielectric layer and the third dielectric layer using a first etching mask which defines the arrangement of contact holes.
  • the second dielectric layer is etched so deep m that the remaining thickness of the second dielectric layer is substantially equal to the thickness of the fourth dielectric layer.
  • etching is ended before the surface of the underlying layer is exposed. Then, parts of the fourth dielectric layer and the second dielectric layer that are exposed to the third dielectric layer and to the first dielectric layer are etched until the surface underneath is exposed. In the case of the fourth dielectric layer, the surface of the third dielectric layer is exposed; in the case of the second dielectric layer, the surface of the first dielectric layer is exposed.
  • the second etching mask After formation of the second etching mask, it is preferred to first etch m exposed parts of the fourth dielectric layer and the second dielectric layer using a non-selective etching method, which is optimized with a high etching rate. The etching is ended before the surfaces under the surface are exposed. In this Weis 0, the layer thickness must be etched with a selective etching process, which is usually very low etching rates is having vernn- siege. This shortens the duration of the manufacturing process.
  • the third dielectric layer and the first dielectric layer are then etched until the surface underneath is exposed.
  • the surface of the second dielectric layer is uncovered under the third dielectric layer, and the surface of the substrate is uncovered under the first dielectric layer. After this etching, the contact holes and the cable trench are completed.
  • the first etching mask which defines the arrangement of contact holes, is etched into the fourth dielectric layer.
  • the fourth dielectric layer is etched so deep m that the remaining thickness of the fourth dielectric layer is substantially equal to the thickness of the second dielectric layer.
  • a non-selective etching process is then carried out using the second etching mask, which defines the arrangement of line trenches. Due to the preceding etching with the first etching mask, the fourth dielectric layer has depressions at the locations of the contact holes.
  • the non-selective etching process which etches the fourth dielectric layer, the third dielectric layer and the second dielectric layer with essentially the same etching rate, at the locations of the contact holes through the fourth dielectric layer and the third dielectric layer m the second dielectric Layer etched.
  • the fourth layer is etched at the locations of the line trenches outside the contact holes m. Subsequently, parts of the fourth dielectric layer and the second dielectric layer that are exposed to the third dielectric layer and to the first dielectric layer are etched until the underlying surface of the third dielectric layer or the first dielectric layer is exposed.
  • the third dielectric layer and the first dielectric layer are etched, until the underlying surface of the second dielectric layer and the sub ⁇ strats exposed. After this etching the Maislo ⁇ cher and the line trench are completed.
  • the metallization level is completed by forming contacts and lines in the contact holes and the line trench.
  • the first dielectric layer and the third dielectric layer can be made of silicon nitride and the second dielectric layer and the fourth dielectric layer S1O2 are formed without the impairment of the selectivity of the etching of S1O2 with reference to ⁇ 13N4 known from the literature. Therefore, the widths and heights of the trenches and the contact holes can be checked safely. Since the third dielectric layer is not exposed prematurely, widening and beveling of the contact holes is avoided. The bottom of the trench is smooth.
  • Another advantage is that a non-selective etching process can be used for the etching with the first etching mask, which can be optimized with regard to the speed of the etching removal. This means that a fast, inexpensive etching process with a high etching rate can be used for the etching with the first etching mask, since no selectivity of the etching is required here.
  • line trenches and contact holes are first produced, which are subsequently used to form contacts and lines at the metallization level. It is therefore for Preparation of metallization of difficult atzbaren Me ⁇ metals suitable for a damascene technique or dual damascene technology.
  • first dielectric layer and the third dielectric layer are formed from a material containing S13N4 and the second dielectric layer and the fourth dielectric layer are formed from a material containing S1O2.
  • first dielectric layer and the third dielectric layer which act as an etch stop: SiON, amorphous silicon, polysilicon, SiC, Al2O3.
  • the following materials are also suitable for the second dielectric layer and the fourth dielectric layer, in which the majority of the contact holes and the line trench are arranged: S1O2, BPSG, SOG, Flare, BCB, Silk, HSQ, FSG, nanoglass, parylme , PTFE, xerogels, aerogels.
  • the first dielectric layer and the third dielectric layer are preferably of substantially the same thickness. In this case, the first dielectric is etched
  • Layer and the third dielectric layer prevents premature exposure of the surface of the substrate. This avoids contamination of the side walls of the contact holes and / or line trench by material which is present in the surface of the substrate and which is removed by premature exposure in the sense of overstressing.
  • the method is therefore particularly suitable for producing a metallization level which extends to contacts or lines containing copper.
  • any substrate that is suitable as a carrier for a metallization eye is suitable as a substrate.
  • a substrate a semiconductor wafer containing an inte grated circuit ⁇ .
  • the contacts can be manufactured both to one above the integrated circuit that are already metallization and on the Surface Terminal of active components of the integrated circuit rich.
  • the contacts can be on lines, contacts, diffusion areas such as source / dram areas, base areas, emitter areas, collector areas as well as on doped areas of a solar cell or a diode, or connections such as gate electrodes, source / drain areas.
  • An integrated circuit realized in thin-film technology or an insulating carrier is also suitable as a substrate.
  • the integrated circuit can be generated both before and after the production of the metallization level.
  • FIG. 1 shows a section through a substrate on which a first dielectric layer, a second dielectric layer, a third dielectric layer and a fourth dielectric layer are arranged.
  • FIG. 2 shows the section through the substrate after formation of a first etching mask and etching up to m d e second dielectric layer.
  • FIG. 3 shows a section through the substrate after the formation of a second etching mask after a partial etching.
  • FIG. 4 shows a section through the substrate after selective etching of the fourth dielectric layer and second dielectric layer.
  • FIG. 5 shows a section through the substrate after etching the third dielectric layer and the first dielectric layer and formation of contacts and lines.
  • a first dielectric layer 3, a second dielectric layer 4, a third dielectric layer 5 and a fourth dielectric layer 6 are applied to a substrate 1, which has a conductive structure 2 (see FIG. 1).
  • the substrate 1 is a monocrystalline silicon wafer in which an integrated circuit (not shown in detail) is implemented.
  • the surface of the substrate 1 is formed by a dielectric passivation layer, on which the conductive structure 2 is arranged.
  • the conductive structure 2 is a copper line.
  • the first dielectric layer 3 is formed by deposition in a Plas a CVD process from S13N4 in a layer thickness of 50 nm.
  • the second dielectric layer 4 is formed by deposition in a Plas a CVD process of S1O2 m with a layer thickness of 850 nm.
  • the third dielectric layer 5 is formed by deposition in a plasma CVD method of S13N4 in a layer thickness of 50 nm.
  • the fourth dielectric layer 6 is formed by deposition in a plasma CVD process from S1O2 in a layer thickness of 600 nm.
  • a first etching mask of photoresist 7 is formed (s ⁇ ere Figure 2).
  • the first etching mask 7 defines the arrangement of contact holes.
  • the second dielectric layer 4 is etched through the fourth dielectric layer 6 and the third dielectric layer 5 m.
  • the etching process used has essentially the same etching rates for S ⁇ 0 2 and S13N4.
  • the etching is controlled over time. The etching stops as soon as the remaining plane thickness of the third dielectric layer is substantially equal to the thickness of the fourth dielectric layer 6, that is to say 600 nm.
  • the first etching mask 7 is then removed by ashing and / or wet-chemically with EKC 525 (this is wet-chemical polymer removal).
  • a second etching mask 8 is subsequently produced, which defines the arrangement of line trenches (see FIG. 3).
  • a RIE process with a high etching rate, the exposed parts of the fourth dielectric layer 6 and the second dielectric layer 4 are subsequently etched.
  • the etching is controlled via the etching time. It is ended before the surface of the third dielectric layer 5 or the first dielectric layer 3 is exposed.
  • the etching is also carried out with CHF 3 and CF4.
  • the remaining thickness of the second dielectric layer 4 and the fourth dielectric layer is 50 to 100 nm.
  • the etching takes place in a RIE process with CF4 and Ar with a low RF power of 250 W and a diameter of the substrate disk of 6.
  • the contact holes and the cable trench are completed.
  • a conformal diffusion barrier layer is subsequently applied by sputtering, which is composed of a 10 nm thick TaN layer and a 40 nm thick Ta layer.
  • a copper seed layer is then sputtered on.
  • the contact holes and cable trenches are filled by electroplating with copper.
  • CMP chemical mechanical polishing

Abstract

The invention relates to the production of a metalicized surface having conductors and contacts wherein dielectric layers are applied to a substrate (4). Contact holes are etched through the two upper-most dielectric layers extending as far as the dielectric layers which lie below. The remaining layer thickness is approximately the same as the thickness of the upper-most layer. Thereafter, trenches for the conductors are selectively etched into the first dielectric layer and the third dielectric layer whose surface is practically laid bare at the same time. After structuring of the first dielectric layer and the third dielectric layer has taken place, contacts and conductors are arranged in the contact holes and conductor trenches.

Description

Beschreibungdescription
Verfahren zur Herstellung einer integrierten Schaltung mit mindestens einer Metallisierungsebene . V out for the manufacture of an integrated circuit with at least one metallization.
Metallisierungsebenen werden m integrierten Schaltungen zum Anschluß aktiver Komponenten verwendet. Eine Metallisierungsebene umfaßt dabei Leitungen und Kontakte, über die die Leitungen mit leitfahigen Strukturen verbunden sind. Diese Kontakte werden m der Fachwelt häufig als Vias bezeichnet. Diese leitfahigen Strukturen können Diffusionsgebiete, An- schlußelektroden, Metallkontakte oder Leitungen von unterhalb der jeweiligen Metallisierungsebene angeordneten Metallisie- rungsebenen sein. Sind m einer integrierten Schaltung mehrere übereinander angeordnete Metallisierungsebenen vorgesehen, so wird dieses als Mehrlagenmetallisierung bezeichnet.Metallization levels are used in m integrated circuits for connecting active components. A metallization level comprises lines and contacts via which the lines are connected to conductive structures. These contacts are often referred to as vias in the professional world. These conductive structures can be diffusion regions, connection electrodes, metal contacts or lines from metallization levels arranged below the respective metallization level. If a plurality of metallization levels arranged one above the other are provided in an integrated circuit, this is referred to as multilayer metallization.
Die Herstellung von Metallisierungsebenen erfolgt zunehmend nach der sogenannten Damascene-Techmk.The production of metallization levels is increasingly carried out according to the so-called Damascene technology.
In der Damascene-Technik wird zunächst ein Dielektrikum abgeschieden, das die spater herzustellenden Leitungen und Kontakte umgibt. In dem Intermetalldielektπkum werden Locher und Graben gebildet und anschließend mit Metall aufgef llt. In den Lochern entstehen dabei Kontakte, die auch Vias genannt werden, m den Graben entstehen die Leitungen. Das Auffüllen mit Metall erfolgt durch PVD, CVD oder Elektroplatmg und anschließendes chemisch mechanisches Polieren. Dieses Verfahren wird insbesondere angewendet, wenn dj.e Metallisierungsebene aus einem Metall gebildet wird, das schwer atzbarIn Damascene technology, a dielectric is first deposited, which surrounds the lines and contacts to be manufactured later. Holes and trenches are formed in the intermetallic dielectric and then filled with metal. This creates contacts in the holes, which are also called vias, and the cables are created in the trench. Filling with metal is carried out by PVD, CVD or electroplating and subsequent chemical mechanical polishing. This method is used in particular when the metallization level is formed from a metal that is difficult to etch
Unter dem Begriff Dual-Da ascene wird die Tatsache verstan- den, daß zunächst die Kontaktlocher und Graben strukturiert werden und diese gemeinsam durch Abscheidung von Metall und chemisch mechanisches Polieren aufgefüllt werden. Aus P. Singer, Semiconductor International, August 1997, Sei¬ te 79, K. Derbyshire, Solid State Technology, Februar 1998, Seite 26, R. L. Jackson et al . , Solid State Technology, March 1998, Seite 49 und Y. Morand et al., 1997 Syp. On VLSIThe term dual da ascene is understood to mean that the contact holes and trench are first structured and these are filled together by deposition of metal and chemical mechanical polishing. P. Singer, Semiconductor International, August 1997 Be ¬, te 79 K. Derbyshire, Solid State Technology, February 1998 P age 26, RL Jackson et al. , Solid State Technology, March 1998, page 49 and Y. Morand et al., 1997 Syp. On VLSI
Techn. Digest of Technical Papers, 31, sind verschiedene Prozeßvarianten für einen Dual-Damascene-Prozeß bekannt.Techn. Digest of Technical Papers, 31, various process variants for a dual damascene process are known.
Es ist vorgeschlagen worden (siehe P. Singer, Semiconductor International, August 1997, Seite 79) zunächst die Graben für die Leitungen zu atzen und anschließend die tieferen Kontaktlocher zu erzeugen. Dabei muß eine bei der Kontaktlochatzung verwendete Photolackmaske auf dem durch die Grabenatzung unebenen Untergrund photolithographisch strukturiert werden. Dabei kommt es insbesondere bei tiefen Kontaktlochern durch nicht durchbelichteten Lack, nicht aufgelöste Lochstrukturen oder Lochaufweitungen bei Uberbelichtung zu Problemen.It has been proposed (see P. Singer, Semiconductor International, August 1997, page 79) to first etch the trenches for the lines and then to produce the deeper contact holes. In this case, a photoresist mask used in the contact hole etching must be photolithographically structured on the substrate which is uneven due to the trench etching. Problems arise in particular in the case of deep contact holes as a result of lacquer which has not been exposed to light, unresolved hole structures or hole widening in the event of overexposure.
Alternativ ist vorgeschlagen worden (siehe P. Singer, Semi- conductor International, August 1997, Seite 79) zunächst die Kontaktlochatzung und anschließend die Grabenatzung für die Leitungen durchzufuhren. Bei der Kontaktlochatzung besteht die Gefahr, die Oberflache der leitfahigen Struktur, die insbesondere eine Kupfer-Leiterbahn sein kann, freizulegen und Verunreinigungen auf die Wände des Kontaktlochs aufzubringen. Um dieses zu vermeiden, wird meist eine Atzstopschicht aus Siliziu nitrid verwendet, an deren Oberflache eine Siliziu- moxidschicht angeordnet ist, m der die Atzung des Kontaktlochs und der Graben erfolgt. Die Selektivität der Atzung ist jedoch m vielen Atzprozessen zum Beispiel durch den freiwerdenden Sauerstoff bei der Sιθ2~Atzung begrenzt, so daß dennoch die darunterliegende Oberflache freigelegt wird.Alternatively, it has been suggested (see P. Singer, Semiconductor International, August 1997, page 79) that the contact hole etching be carried out first and then the trench etching for the lines. In the case of contact hole etching, there is a risk of exposing the surface of the conductive structure, which can in particular be a copper conductor track, and of applying impurities to the walls of the contact hole. In order to avoid this, an etch stop layer made of silicon nitride is usually used, on the surface of which a silicon oxide layer is arranged, with which the contact hole and the trench are etched. However, the selectivity of the etching is limited in many etching processes, for example by the oxygen released during the Si 2 etching, so that the surface underneath is nevertheless exposed.
Um dieses Problem zu beheoen, ist vorgeschlagen worden, das Kontaktloch wahrend der Grabenatzung durch einen Photolack- stopsel zu schützen. Es hat sich jedoch herausgestellt, daß die hohlraumfreie Füllung des Kontaktlochs mit Photolack nicht reproduzierbar möglich ist und daß darüber hinaus die restefreie Photolackentfernung aus den Kontaktlochern zu weiteren Problemen fuhrt.To solve this problem, it has been proposed to protect the contact hole during the trench etching with a photoresist stopper. However, it has been found that the void-free filling of the contact hole with photoresist is not reproducibly possible and that, moreover, the residue-free removal of photoresist from the contact holes leads to further problems.
Alternativ ist vorgeschlagen worden (siehe P. Singer, Semiconductor International, August 1997, Seite 79 und Y. Morand et al . , 1997 Synαp. On VLSI Techn. Digest of Technical Papers, 31), als Intermetalldielektriku eine Schichtenfolge aus einer ersten Siliziumnitridschicht, einer Sιθ2~Schιcht und ei- ner zweiten Siliziumnitridschicht zu erzeugen. Mit einer Kontaktlochmaske wird zunächst die obere zweite Siliziumnitridschicht strukturiert. Nach Entfernung der Kontaktlochmaske wird eine zweite Sιθ2-Schιcht aufgebracht. Mit einer Leitungsmaske werden dann zuerst die Graben geatzt und anschlie- ßend selektiv zu Ξiliziumnitrid die Kontaktlocher bis auf die untere erste Siliziumnitridschicht. Bei dieser Atzung wirkt die strukturierte obere Siliziumnitridschicht als zusätzliche Maske. Das Problem der reduzierten Selektivität infolge des bei der Sιθ2~Atzung freigesetzten Sauerstoffs tritt auch hier auf.Alternatively, it has been proposed (see P. Singer, Semiconductor International, August 1997, page 79 and Y. Morand et al., 1997 Synαp. On VLSI Techn. Digest of Technical Papers, 31) that a layer sequence of a first silicon nitride layer be used as intermetallic dielectric, a SiO 2 layer and a second silicon nitride layer. The upper second silicon nitride layer is first structured with a contact hole mask. After removing the contact hole mask, a second layer of SiO 2 is applied. The trenches are then first etched with a line mask and then the contact holes are selectively selected for silicon nitride, except for the lower first silicon nitride layer. With this etching, the structured upper silicon nitride layer acts as an additional mask. The problem of reduced selectivity due to the oxygen released during the Si2 etching also occurs here.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Herstellung einer integrierten Schaltung mit mindestens einer Metallisierungsebene anzugeben, das für die Herstellung von Metallisierungsebenen mir schwer atzbaren Metallen geeignet ist und bei dem Verunreinigungen vermieden werden. Dieses Problem wird gelost durch ein Verfahren gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung ergeben sich aus den übrigen Ansprüchen.The invention is based on the problem of specifying a method for producing an integrated circuit with at least one metallization level, which is suitable for the production of metallization levels with metals which are difficult to etch and in which contamination is avoided. This problem is solved by a method according to claim 1. Further developments of the invention result from the remaining claims.
Bei dem Verfahren wird auf einer Oberflache eines Substrats eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine dritte dielektrische Schicht und eine vierte dielektrische Schicht aufgebracht. Die erste dielektrische Schicht und die dritte dielektrische Schicht sowie die zweite dielektrische Schicht und die vierte dielektrische Schicht weisen dabei jeweils dieselben Atzeigenscha ten auf. Die Dik- ke der zweiten dielektrischen Schicht unterscheidet sich von der Dicke der vierten dielektrischen Schicht.In the method, a first dielectric layer, a second dielectric layer, a third dielectric layer and a fourth dielectric layer are applied to a surface of a substrate. The first dielectric layer and the third dielectric layer, as well as the second dielectric layer and the fourth dielectric layer, each have the same etching layers. The Dik ke of the second dielectric layer differs from the thickness of the fourth dielectric layer.
Ist die Dicke der zweiten dielektrischen Schicht großer als die Dicke der vierten dielektrischen Schicht, so wird unter Verwendung einer ersten Atzmaske, die die Anordnung von Kontaktlochern definiert, durch die vierte dielektrische Schicht und die dritte dielektrische Schicht m die zweite dielektrische Schicht geatzt. Dabei wird so tief m die zweite dielek- trische Schicht geatzt, daß die verbleibende Dicke der zweiten dielektrischen Schicht im wesentlichen gleich der Dicke der vierten dielektrischen Schicht ist.If the thickness of the second dielectric layer is greater than the thickness of the fourth dielectric layer, the second dielectric layer is etched through the fourth dielectric layer and the third dielectric layer using a first etching mask which defines the arrangement of contact holes. The second dielectric layer is etched so deep m that the remaining thickness of the second dielectric layer is substantially equal to the thickness of the fourth dielectric layer.
Unter Verwendung einer zweiten Atzmaske, die die Anordnung von Leitungsgraben definiert, wird zuerst die vierte dielektrische Schicht und zugleich die zweite dielektrische Schicht mit einem nicht-selektiven Prozeß nicht ganz geatzt, d.h. die Atzung wird beendet, ehe die Oberflache der darunterliegenden Schicht freigelegt wird. Dann werden selektiv zur dritten dielektrischen Schicht und zur ersten dielektrischen Schicht freiliegende Teile der vierten dielektrischen Schicht und der zweiten dielektrischen Schicht geatzt, bis jeweils die darunterliegende Oberflache freigelegt ist. Im Fall der vierten dielektrischen Schicht wird die Oberfläche der dritten die- lektrischen Schicht freigelegt, im Fall der zweiten dielektrischen Schicht wird die Oberflache der ersten dielektrischen Schicht freigelegt.Using a second etch mask, which defines the arrangement of line trenches, first the fourth dielectric layer and at the same time the second dielectric layer are not completely etched with a non-selective process, i.e. the etching is ended before the surface of the underlying layer is exposed. Then, parts of the fourth dielectric layer and the second dielectric layer that are exposed to the third dielectric layer and to the first dielectric layer are etched until the surface underneath is exposed. In the case of the fourth dielectric layer, the surface of the third dielectric layer is exposed; in the case of the second dielectric layer, the surface of the first dielectric layer is exposed.
Vorzugsweise wird nach Bildung der zweiten Atzmaske zunächst mit einem nichtselektiven Atzverfahren, das ezüglich hoher Atzrate optimiert wird, m freiliegende Teile der vierten dielektrischen Schicht und der zweiten dielektrischen Schicht geatzt. Die Atzung wird beendet, ehe die αarunterliegenden Oberflachen freigelegt werden. Auf diese Weis0 wird die Schichtdicke, die mit einem selektiven Atzprozeß geatzt werden muß, der meist sehr geringe Atzraten aufweist, vernn- gert. Damit wird die Dauer des Herstellungsprozesses verkürzt .After formation of the second etching mask, it is preferred to first etch m exposed parts of the fourth dielectric layer and the second dielectric layer using a non-selective etching method, which is optimized with a high etching rate. The etching is ended before the surfaces under the surface are exposed. In this Weis 0, the layer thickness must be etched with a selective etching process, which is usually very low etching rates is having vernn- siege. This shortens the duration of the manufacturing process.
Nachfolgend werden die dritte dielektrische Schicht und die erste dielektrische Schicht geatzt, bis jeweils die darunterliegende Oberflache freigelegt ist. Unter der dritten dielektrischen Schicht wird die Oberflache der zweiten dielektrischen Schicht, unter der ersten dielektrischen Schicht die Oberflache des Substrats freigelegt. Nach dieser Atzung sind die Kontaktlocher und die Leitungsgraben fertiggestellt.The third dielectric layer and the first dielectric layer are then etched until the surface underneath is exposed. The surface of the second dielectric layer is uncovered under the third dielectric layer, and the surface of the substrate is uncovered under the first dielectric layer. After this etching, the contact holes and the cable trench are completed.
Ist die Dicke der vierten dielektrischen Schicht großer als die Dicke der zweiten dielektrischen Schicht, so wird unter Verwendung der ersten Atzmaske, die die Anordnung von Kon- taktlochern definiert, in die vierte dielektrische Schicht geatzt. Dabei wird so tief m die vierte dielektrische Schicht geatzt, daß die verbleibende Dicke der vierten dielektrischen Schicht im wesentlichen gleich der Dicke der zweiten dielektrischen Schicht ist.If the thickness of the fourth dielectric layer is greater than the thickness of the second dielectric layer, then the first etching mask, which defines the arrangement of contact holes, is etched into the fourth dielectric layer. The fourth dielectric layer is etched so deep m that the remaining thickness of the fourth dielectric layer is substantially equal to the thickness of the second dielectric layer.
Unter Verwendung der zweiten Atzmaske, die die Anordnung von Leitungsgraben definiert, wird dann ein nichtselektiver Atzprozeß durchgeführt. Durch die vorangegangene Atzung mit der ersten Atzmaske weist die vierte dielektrische Schicht an den Orten der Kontaktlocher Vertiefungen auf. Durch Anwendung der nichtselektiven Atzprozesses, der die vierte dielektrische Schicht, die dritte dielektrische Schicht und die zweite dielektrische Schicht mit im wesentlichen gleicher Atzrate atzt, wird an den Orten der Kontaktlocher durch die vierte dielek- trische Schicht und die dritte dielektrische Schicht m die zweite dielektrische Schicht geatzt. Gleichzeitig wird an den Orten der Leitungsgraben außerhalb der Kontaktlocher m die vierte Schicht geatzt. Nachfolgend werden selektiv zur dritten dielektrischen Schicht und zur ersten dielektrischen Schicht freiliegende Teil der vierten dielektrischen Schicht und der zweiten dιeleκtrιschen Schicht geatzt, bis die darun- terliegende Oberflache der dritten dielektrischen Schicht bzw. der ersten dielektrischen Schicht freigelegt wird.A non-selective etching process is then carried out using the second etching mask, which defines the arrangement of line trenches. Due to the preceding etching with the first etching mask, the fourth dielectric layer has depressions at the locations of the contact holes. By using the non-selective etching process, which etches the fourth dielectric layer, the third dielectric layer and the second dielectric layer with essentially the same etching rate, at the locations of the contact holes through the fourth dielectric layer and the third dielectric layer m the second dielectric Layer etched. At the same time, the fourth layer is etched at the locations of the line trenches outside the contact holes m. Subsequently, parts of the fourth dielectric layer and the second dielectric layer that are exposed to the third dielectric layer and to the first dielectric layer are etched until the underlying surface of the third dielectric layer or the first dielectric layer is exposed.
Nachfolgend werden die dritte dielektrische Schicht und die erste dielektrische Schicht geatzt, bis die darunterliegende Oberflache der zweiten dielektrischen Schicht bzw. des Sub¬ strats freigelegt ist. Nach dieser Atzung sind die Kontaktlo¬ cher und die Leitungsgraben fertiggestellt.Subsequently, the third dielectric layer and the first dielectric layer are etched, until the underlying surface of the second dielectric layer and the sub ¬ strats exposed. After this etching the Kontaktlo ¬ cher and the line trench are completed.
Die Metallisierungsebene wird durch Bildung von Kontakten und Leitungen m den Kontaktlochern und den Leitungsgraben fertiggestellt .The metallization level is completed by forming contacts and lines in the contact holes and the line trench.
Da m dem Verfahren die Oberflache der ersten dielektrischen Schicht und dritten dielektrischen Schicht bei der Atzung mit der zweiten Atzmaske im wesentlichen gleichzeitig freigelegt werden, können die erste dielektrische Schicht und die dritte dielektrische Schicht aus Siliziumnitrid und die zweite dielektrische Schicht und die vierte dielektriscne Schicht aus S1O2 gebildet werden, ohne daß es zu der aus der Literatur bekannten Beeinträchtigung der Selektivität der Atzung von S1O2 m Bezug auf Ξ13N4 kommt. Daher können die Breiten und Hohen der Leitungsgraben und der Kontaktlocher sicher kontrolliert werden. Da die dritte dielektrische Schicht nicht vorzeitig freigelegt wird, wird ein Aufweiten und Abschrägen der Kontaktlocher vermieden. Die Boden der Leitungsgraben sind glatt. Ein weiterer Vorteil besteht darin, daß bei der Atzung mit der ersten Atzmaske ein nicht selektives Atzverfahren angewandt werden kann, das bezüglich der Geschwmdig- keit des Atzabtrags optimiert werden kann. Das heißt, bei der A-tzung mit der ersten Atzmaske kann ein schnelles billiges Atzverfahren mit hoher Atzrate angewandt werden, oa hier keine Selektivität der Atzung erforderlich ist.Since the surface of the first dielectric layer and third dielectric layer are exposed substantially simultaneously during the etching with the second etching mask, the first dielectric layer and the third dielectric layer can be made of silicon nitride and the second dielectric layer and the fourth dielectric layer S1O2 are formed without the impairment of the selectivity of the etching of S1O2 with reference to Ξ13N4 known from the literature. Therefore, the widths and heights of the trenches and the contact holes can be checked safely. Since the third dielectric layer is not exposed prematurely, widening and beveling of the contact holes is avoided. The bottom of the trench is smooth. Another advantage is that a non-selective etching process can be used for the etching with the first etching mask, which can be optimized with regard to the speed of the etching removal. This means that a fast, inexpensive etching process with a high etching rate can be used for the etching with the first etching mask, since no selectivity of the etching is required here.
In dem Verfahren werden zunächst Leitungsgraben und Kontaktlocher erzeugt, m denen nacnfolgend Kontakte und Leitungen oer Metallisierungsebene gebildet werden. Es ist somit zur Herstellung von Metallisierungsebenen aus schwer atzbaren Me¬ tallen nach einer Damascene-Technik oder Dual-Damascene- Technik geeignet.In the method, line trenches and contact holes are first produced, which are subsequently used to form contacts and lines at the metallization level. It is therefore for Preparation of metallization of difficult atzbaren Me ¬ metals suitable for a damascene technique or dual damascene technology.
Es liegt im Rahmen der Erfindung, die erste dielektrischeIt is within the scope of the invention the first dielectric
Schicht und die dritte dielektrische Schicht sowie die zweite dielektrische Schicht und die vierte dielektrische Schicht jeweils mit im wesentlichen derselben Materialzusammensetzung vorzusehen. Insbesondere werden die erste dielektrische Schicht und die dritte dielektrische Schicht aus einem S13N4 enthaltendem Material und die zweite dielektrische Schicht und die vierte dielektrische Schicht aus einem S1O2 enthaltenden Material gebildet. Darüber hinaus sind für die erste dielektrische Schicht und die dritte dielektrische Schicht, die als Atzstop wirken, auch folgende Materialien geeignet: SiON, amorphes Silizium, Polysilizium, SiC, AI2O3. Für die zweite dielektrische Schicht und die vierte dielektrische Schicht, m denen der größte Teil der Kontaktlocher und der Leitungsgraben angeordnet sind, sind darüber hinaus folgende Materialien geeignet: S1O2, BPSG, SOG, Flare, BCB, Silk, HSQ, FSG, Nanoglas, Parylme, PTFE, Xerogels, Aerogels .Layer and the third dielectric layer and the second dielectric layer and the fourth dielectric layer j in each case with the same material composition to provide substantially. In particular, the first dielectric layer and the third dielectric layer are formed from a material containing S13N4 and the second dielectric layer and the fourth dielectric layer are formed from a material containing S1O2. In addition, the following materials are also suitable for the first dielectric layer and the third dielectric layer, which act as an etch stop: SiON, amorphous silicon, polysilicon, SiC, Al2O3. The following materials are also suitable for the second dielectric layer and the fourth dielectric layer, in which the majority of the contact holes and the line trench are arranged: S1O2, BPSG, SOG, Flare, BCB, Silk, HSQ, FSG, nanoglass, parylme , PTFE, xerogels, aerogels.
Vorzugsweise sind die erste dielektrische Schicht und die dritte dielektrische Schicht im wesentlichen gleich dick. In diesem Fall wird bei der Atzung der ersten dielektrischenThe first dielectric layer and the third dielectric layer are preferably of substantially the same thickness. In this case, the first dielectric is etched
Schicht und der dritten dielektrischen Schicht ein vorzeitiges Freilegen der Oberflache des Substrats verhindert. Dadurch wird eine Kontamination der Seitenwande er Kontaktlocher und/oder Leitungsgraben durch Material, das in der Ober- flache des Substrats vorhanden ist und das durch vorzeitiges Freilegen im Sinne eines Uberatzens abgetragen wird, vermieden. Daher ist das Verfahren insbesondere zur Herstellung einer Metallisierungsebene geeignet, die auf kupferhaltige Kontakte oder Leitungen reicht.Layer and the third dielectric layer prevents premature exposure of the surface of the substrate. This avoids contamination of the side walls of the contact holes and / or line trench by material which is present in the surface of the substrate and which is removed by premature exposure in the sense of overstressing. The method is therefore particularly suitable for producing a metallization level which extends to contacts or lines containing copper.
Als Substrat ist jedes Substrat geeignet, das als Trager für eine Metallisierungseoene m Frage kommt. Insbesondere ist als Substrat eine Halbleiterscheibe geeignet, die eine inte¬ grierte Schaltung enthält. Die herzustellenden Kontakte können dabei sowohl auf eine oberhalb der integrierten Schaltung bereits befindliche Metallisierungsebene als auch auf die Oberfläche von aktiven Komponenten der integrierten Schaltung reichen. Die Kontakte können sowohl auf Leitungen, Kontakte, Diffusionsgebiete wie zum Beispiele Source-/Dram-Gebiete, Basisgebiete, Emittergebiete, Kollektorgebiete als auch auf dotierte Gebiete einer Solarzelle oder einer Diode, oder An- Schlüsse wie zum Beispiel Gateelektroden, Source-/Drain-Any substrate that is suitable as a carrier for a metallization eye is suitable as a substrate. In particular is suitable as a substrate, a semiconductor wafer containing an inte grated circuit ¬. The contacts can be manufactured both to one above the integrated circuit that are already metallization and on the Surface Terminal of active components of the integrated circuit rich. The contacts can be on lines, contacts, diffusion areas such as source / dram areas, base areas, emitter areas, collector areas as well as on doped areas of a solar cell or a diode, or connections such as gate electrodes, source / drain areas.
Anschlusse oder dergleichen reichen. Als Substrat ist auch eine in Dünnschichttechnik realisierte integrierte Schaltung oder ein isolierender Trager geeignet. Dabei kann die integrierte Schaltung sowohl vor als auch nach der Herstellung der Metallisierungsebene erzeugt werden.Connections or the like are sufficient. An integrated circuit realized in thin-film technology or an insulating carrier is also suitable as a substrate. The integrated circuit can be generated both before and after the production of the metallization level.
Im folgenden wird ein Ausfuhrungsbeispiel der Erfindung anhand von Figuren naher erläutert.An exemplary embodiment of the invention is explained in more detail below with reference to figures.
Figur 1 zeigt einen Schnitt durch ein Substrat, auf dem eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine dritte dielektrische Schicht und eine vierte dielektrische Schicht angeordnet sind.FIG. 1 shows a section through a substrate on which a first dielectric layer, a second dielectric layer, a third dielectric layer and a fourth dielectric layer are arranged.
Figur 2 zeigt den Schnitt durch das Substrat nach Bildung einer ersten Atzmaske und Atzung bis m d e zweite dielektrische Schicht.FIG. 2 shows the section through the substrate after formation of a first etching mask and etching up to m d e second dielectric layer.
Figur 3 zeigt einen Schnitt durch das Substrat nach Bildung einer zweiten Atzmaske nach einer teilweisen Atzung.FIG. 3 shows a section through the substrate after the formation of a second etching mask after a partial etching.
Figur 4 zeigt einen Schnitt durch das Substrat nach selektiver Atzung der vierten dielektrischen Schicht und zweiten dielektrischen Schicht.FIG. 4 shows a section through the substrate after selective etching of the fourth dielectric layer and second dielectric layer.
Figur 5 zeigt einen Schnitt durch das Substrat nach Atzung der dritten dielektrischen Schicht und der ersten dielektrischen Schicht und Bildung von Kontakten und Leitungen.FIG. 5 shows a section through the substrate after etching the third dielectric layer and the first dielectric layer and formation of contacts and lines.
Auf ein Substrat 1, das eine leitfahige Struktur 2 aufweist, werden eine erste dielektrische Schicht 3, eine zweite dielektrische Schicht 4, eine dritte dielektrische Schicht 5 und eine vierte dielektrische Schicht 6 aufgebracht (siehe Figur 1) . Das Substrat 1 ist eine monokristallme Siliziumscheibe, in der eine integrierte Schaltung (nicht im einzelnen darge- stellt) realisiert ist. Die Oberflache des Substrats 1 wird durch eine dielektrische Passivierungsschicht gebildet, m der die leitfahige Struktur 2 angeordnet ist. Die leitfahige Struktur 2 ist eine Kupferleitung .A first dielectric layer 3, a second dielectric layer 4, a third dielectric layer 5 and a fourth dielectric layer 6 are applied to a substrate 1, which has a conductive structure 2 (see FIG. 1). The substrate 1 is a monocrystalline silicon wafer in which an integrated circuit (not shown in detail) is implemented. The surface of the substrate 1 is formed by a dielectric passivation layer, on which the conductive structure 2 is arranged. The conductive structure 2 is a copper line.
Die erste dielektrische Schicht 3 wird durch Abscheidung m einem Plas a-CVD-Prozeß aus S13N4 m einer Schichtdicke von 50 nm gebildet. Die zweite dielektrische Schicht 4 wird durch Abscheidung in einem Plas a-CVD-Verfahren von S1O2 m einer Schichtdicke von 850 nm gebildet. Die dritte dielektrische Schicht 5 wird durch Abscheidung m einem Plasma-CVD- Verfahren von S13N4 m einer Schichtdicke von 50 nm gebildet. Die vierte dielektrische Schicht 6 wird durch Abscheidung m einem Plasma-CVD-Verfanren aus S1O2 m einer Schichtdicke von 600 nm gebildet.The first dielectric layer 3 is formed by deposition in a Plas a CVD process from S13N4 in a layer thickness of 50 nm. The second dielectric layer 4 is formed by deposition in a Plas a CVD process of S1O2 m with a layer thickness of 850 nm. The third dielectric layer 5 is formed by deposition in a plasma CVD method of S13N4 in a layer thickness of 50 nm. The fourth dielectric layer 6 is formed by deposition in a plasma CVD process from S1O2 in a layer thickness of 600 nm.
Auf der Oberflache der vierten dielektrischen Schicht 6 wird eine erste Atzmaske 7 aus Photolack gebildet (s^ehe Figur 2). Die erste Atzmaske 7 definiert die Anordnung von Kontaktlochern. In einem nicht selektiven, das heißt mit nicht sehr unterschiedliche Atzraten f r die dielektrischen Filme; am besten Selektivität Sι02/SιN = 1:1, RIE-Prozeß mit hoher Atzrate unter Verwendung von CHF3 und CF4 als Prozeßgas wird durch die vierte dielektrische Schicht 6 und die dritte dielektrische Schicht 5 m die zweite dielektrische Schicht 4 geatzt. Der verwendete Atzprozeß weist im wesentlichen gleiche Atzraten für Sι02 und S13N4 auf. Die Atzung wird über die Zeit gesteuert. Die Atzung wird beendet, sobald die verblie- bene Dicke der dritten dielektrischen Schicht im wesentlichen gleich der Dicke der vierten dielektrischen Schicht 6, das heißt 600 nm, betragt.On the surface of the fourth dielectric layer 6, a first etching mask of photoresist 7 is formed (s ^ ere Figure 2). The first etching mask 7 defines the arrangement of contact holes. In a non-selective, that is, with not very different etch rates for the dielectric films; best selectivity Sι0 2 / SιN = 1: 1, RIE process with high etching rate using CHF3 and CF4 as process gas, the second dielectric layer 4 is etched through the fourth dielectric layer 6 and the third dielectric layer 5 m. The etching process used has essentially the same etching rates for Sι0 2 and S13N4. The etching is controlled over time. The etching stops as soon as the remaining plane thickness of the third dielectric layer is substantially equal to the thickness of the fourth dielectric layer 6, that is to say 600 nm.
Anschließend wird die erste Atzmaske 7 durch Veraschen αnd/oder naßchemisch mit EKC 525 (das ist naßchemische Polymerentfernung) entfernt.The first etching mask 7 is then removed by ashing and / or wet-chemically with EKC 525 (this is wet-chemical polymer removal).
Nachfolgend wird eine zweite Atzmaske 8 erzeugt, die die An- Ordnung von Leitungsgraben definiert (siehe Figur 3). In einem RIE-Prozeß mit hoher Atzrate wird nachfolgend m die freigelegten Teile der vierten dielektrischen Schicht 6 und der zweiten dielektrischen Schicht 4 geatzt. Die Atzung wird über die Atzzeit gesteuert. Sie wird beendet, bevor die Ober- flache der dritten dielektrischen Schicht 5 bzw. der ersten dielektrischen Schicht 3 freigelegt ist. Die Atzung erfolgt ebenfalls mit CHF3 und CF4. Die Restdicke der zweiten dielektrischen Schicht 4 und der vierten dielektrischen Schicht betragt 50 bis 100 nm.A second etching mask 8 is subsequently produced, which defines the arrangement of line trenches (see FIG. 3). In a RIE process with a high etching rate, the exposed parts of the fourth dielectric layer 6 and the second dielectric layer 4 are subsequently etched. The etching is controlled via the etching time. It is ended before the surface of the third dielectric layer 5 or the first dielectric layer 3 is exposed. The etching is also carried out with CHF 3 and CF4. The remaining thickness of the second dielectric layer 4 and the fourth dielectric layer is 50 to 100 nm.
Anschließend erfolgt eine selektive Atzung m einem RIE- Prozeß mit C F8 und CO, mit oder ohne O2 (beides ist möglich) als Prozeßgas. Dabei wird eine hohe Selektivität bei der Atzung von S1O2 zu S13N4 erzielt. Die Atzung wird fortge- setzt, bis die Oberflache der ersten dielektrischen Schicht 3 und der dritten dielektrischen Schicht 5 freigelegt ist. Ein Uberatzen ist nicht erforderlich, da die Oberflache der ersten dielektrischen Schicht 3 und der dritten dielektrischen Schicht 5 im wesentlichen gleichzeitig freigelegt werden (siehe Figur 4). Nach Entfernen der zweiten Atzmaske durchThis is followed by selective etching in a RIE process with C F8 and CO, with or without O2 (both are possible) as process gas. A high selectivity is achieved in the etching of S1O2 to S13N4. The etching is continued until the surface of the first dielectric layer 3 and the third dielectric layer 5 is exposed. Over-etching is not necessary since the surface of the first dielectric layer 3 and the third dielectric layer 5 are exposed essentially simultaneously (see FIG. 4). After removing the second etching mask
Veraschen und naßchemische Polymerentfernung mit EKC 525 werden die freiliegenden Teile der ersten dielektrischen Schicht 3 und der dritten dielektrischen Schicht 5 entfernt. Die Atzung erfolgt m einem RIE-Prozeß mit CF4 und Ar bei einer ge- ringen HF-Leistung von 250 W bei einem Durchmesser der Sub- stratscheibe von 6 . Nach dieser Atzung sind die Kontaktlocher und die Leitungsgraben fertiggestellt. Zur Fertigstellung von Kontakten 9 und Leitungen 10 wird nachfolgend eine konforme Diffusionsbarriereschicht durch Sputtern aufgebracht, die aus einer 10 nm dicken TaN-Schicht und einer 40 nm dicken Ta-Schicht zusammengesetzt ist. Nachfolgend wird eine Kupferkeimschicht aufgesputtert . Das Auffüllen der Kontaktlöcher und Leitungsgräben erfolgt durch Elektroplating mit Kupfer. Über die Leitungsgräben hinausragende Teile des Kupfers und der Diffusionsbarriereschicht werden durch chemisch mechanisches Polieren (CMP) entfernt. Das Verfahren wird durch eine beidseitige Reinigung des Substrats mit einem Bürstenreiniger beendet. Es ergibt sich die in Figur 5 dargestellte Struktur mit einer Metallisierungsebene, die die Kontakte 9 und die Leitungen 10 umfaßt. Ashing and wet chemical polymer removal with EKC 525 remove the exposed parts of the first dielectric layer 3 and the third dielectric layer 5. The etching takes place in a RIE process with CF4 and Ar with a low RF power of 250 W and a diameter of the substrate disk of 6. After this etching, the contact holes and the cable trench are completed. To complete contacts 9 and lines 10, a conformal diffusion barrier layer is subsequently applied by sputtering, which is composed of a 10 nm thick TaN layer and a 40 nm thick Ta layer. A copper seed layer is then sputtered on. The contact holes and cable trenches are filled by electroplating with copper. Parts of the copper and the diffusion barrier layer protruding beyond the line trenches are removed by chemical mechanical polishing (CMP). The process is ended by cleaning the substrate on both sides with a brush cleaner. The structure shown in FIG. 5 results with a metallization level which comprises the contacts 9 and the lines 10.

Claims

Patentansprüche claims
1. Verfahren zur Herstellung einer integrierten Schaltung mit mindestens einer Metallisierungsebene,1. Method for producing an integrated circuit with at least one metallization level,
- bei dem auf eine Oberflache eines Substrates eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine dritte dielektrische Schicht und eine vierte dielektrische Schicht aufgebracht werden, wobei jeweils die erste dielektrische Schicht und die dritte dielektrische Schicht sowie die zweite dielektrische Schicht und die vierte dielektrische Schicht dieselben Atzeigenschaften aufweisen und wobei sich die Dicke der zweiten dielektrischen Schicht und die Dicke der vierten dielektrischen Schicht unterscheiden,- In which a first dielectric layer, a second dielectric layer, a third dielectric layer and a fourth dielectric layer are applied to a surface of a substrate, the first dielectric layer and the third dielectric layer and the second dielectric layer and the fourth dielectric layer in each case Layer have the same etching properties and the thickness of the second dielectric layer and the thickness of the fourth dielectric layer differ,
- bei dem unter Verwendung einer ersten Atzmaske, die die Anordnung von Kontaktlochern definiert, falls die Dicke der zweiten dielektrischen Schicht großer als die Dicke der vierten dielektrischen Schicht ist, durch die vierte die- lektrische Schicht und die dritte dielektrische Schicht so tief m die zweite dielektrische Schicht geatzt wird, daß die verbleibende Dicke der zweiten dielektrischen Schicht im wesentlichen gleich der Dicke der vierten dielektrischen Schicht ist, und falls die Dicke der vierten dielektrischen Schicht großer als die Dicke der zweiten dielektrischen Schicht ist, so tief m die vierte dielektrische Schicht geatzt wird, daß die verbleibende Dicke der vierten dielektrischen Schicht im wesentlichen gleich der Dicke der zweiten dielektrischen Schicht ist,in which, using a first etching mask, which defines the arrangement of contact holes, if the thickness of the second dielectric layer is greater than the thickness of the fourth dielectric layer, through the fourth dielectric layer and the third dielectric layer as deep as the second dielectric layer is etched such that the remaining thickness of the second dielectric layer is substantially equal to the thickness of the fourth dielectric layer, and if the thickness of the fourth dielectric layer is greater than the thickness of the second dielectric layer, the fourth dielectric layer is etched deep the remaining thickness of the fourth dielectric layer is substantially equal to the thickness of the second dielectric layer,
- bei dem unter Verwendung einer zweiten Atzmaske, die die Anordnung von Leitungsgraben definiert, zunächst ein nicht selektiver Atzprozeß durchgeführt wird, mit dem m die vierte dielektrische Schicht und die zweite dielektrische Schicht geatzt wird, ohne die Oberflache der darunterlieg- genden dritten dielektrischen Schicht und ersten dielektrischen Schicht freizulegen, und dann selektiv zur dritten dielektrischen Schicht und selektiv zur ersten dielektri¬ schen Schicht die vierte dielektrische Schicht und die zweite dielektrische Schicht geatzt werden, bis jeweils die darunterliegenden Oberflachen der ersten und der dritten ι dielektrischen Schicht freigelegt sind,- In which, using a second etching mask, which defines the arrangement of line trenches, a non-selective etching process is first carried out, with which the fourth dielectric layer and the second dielectric layer are etched without the surface of the third dielectric layer underneath and to expose the first dielectric layer, and then selectively to the third dielectric layer and selectively to the first rule dielektri ¬ layer are etched the fourth dielectric layer and the second dielectric layer are in each case to the underlying surfaces of the first and third ι dielectric layer exposed,
- bei dem die dritte dielektrische Schicht und die erste dielektrische Schicht geatzt werden, bis jeweils die darunterliegende Oberflache freigelegt ist,in which the third dielectric layer and the first dielectric layer are etched until the surface underneath is exposed,
- bei dem m den Kontaktlochern und m den Leitungsgraben Metall enthaltende Kontakte und Leitungen der Metallisierungsebene erzeugt werden.- In which m the contact holes and m the line trench containing metal contacts and lines of the metallization level are generated.
2. Verfahren nach Anspruch 1, bei dem die Atzung der vierten dielektrischen Schicht, der dritten dielektrischen Schicht und der zweiten dielektrischen Schicht unter Verwendung der ersten Atzmaske mithilfe eines nicht selektiven Atzprozesses durchgeführt wird.2. The method of claim 1, wherein the etching of the fourth dielectric layer, the third dielectric layer and the second dielectric layer is carried out using the first etching mask using a non-selective etching process.
3. Verfahren nach Anspruch 1 oder 2, bei dem jeweils die erste dielektrische Schicht und die dritte dielektrische Schicht sowie die zweite dielektrische Schicht und die vierte dielektriscne Schicht im wesentlichen dieselbe Materialzusammensetzung aufweisen.3. The method of claim 1 or 2, wherein each of the first dielectric layer and the third dielectric layer and the second dielectric layer and the fourth dielectric layer have essentially the same material composition.
4. Verfahren nach Anspruch 3, bei dem die erste dielektrische Schicht und die dritte dielektrische Schicht S13N4 und die zweite dielektrische Schicht und die vierte dielektrische Schicht S1O2 enthalten.4. The method of claim 3, wherein the first dielectric layer and the third dielectric layer include S13N4 and the second dielectric layer and the fourth dielectric layer S1O2.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die erste dielektrische Schicht und die dritte dielektrische Schicht im wesentlichen gleich dick sind.5. The method according to any one of claims 1 to 4, wherein the first dielectric layer and the third dielectric layer are substantially the same thickness.
6. Verfahren nach einem der Ansprache 1 bis 5, bei dem die Kontakte und Leiterbahnen durch Abscheidung und Planarisieren von Metall gebildet werden.6. The method according to one of claims 1 to 5, in which the contacts and conductor tracks are formed by deposition and planarization of metal.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Kontakte und/oder die Leiterbahnen Kupfer enthalten. 7. The method according to any one of claims 1 to 6, wherein the contacts and / or the conductor tracks contain copper.
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