EP1208605A1 - Method for packaging a semiconductor chip containing sensors and resulting package - Google Patents

Method for packaging a semiconductor chip containing sensors and resulting package

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EP1208605A1
EP1208605A1 EP00958732A EP00958732A EP1208605A1 EP 1208605 A1 EP1208605 A1 EP 1208605A1 EP 00958732 A EP00958732 A EP 00958732A EP 00958732 A EP00958732 A EP 00958732A EP 1208605 A1 EP1208605 A1 EP 1208605A1
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EP
European Patent Office
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semiconductor chip
chip
sealing ring
coating material
holder
Prior art date
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Withdrawn
Application number
EP00958732A
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German (de)
French (fr)
Inventor
Antonio Chez M. et Mme Lemoine DO BENTO VIEIRA
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STMicroelectronics SA
Original Assignee
STMicroelectronics SA
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Definitions

  • the present invention relates generally to the packaging of semiconductor chips and, more particularly, a method of packaging a semiconductor chip containing one or more sensors and a package in particular resulting from this process .
  • the background of the present invention is described in connection with the packaging of semiconductor chips containing one or more optical sensors, which can be any sensors designed to detect any spectrum of light, including infrared. Consequently, the present invention can be applied to the packaging of any semiconductor chip containing one or more sensors, such as fingerprint sensors, where the traditional packaging techniques and materials reduce the efficiency. sensors.
  • optical sensors Unlike most semiconductor chips, semiconductor chips or integrated circuits containing optical sensors must be packaged in such a way as to allow light to come into contact with optical sensors and optical sensors. movement, while nevertheless protecting these sensors from ambient contamination. The same goes for infrared sensors, such as those used on integrated circuit fingerprint sensors. As a result, the performance and sensitivity of optical and other sensors can be significantly reduced by contaminants and moisture introduced during the packaging process, or by contaminants, air bubbles, irregularities and deformities in the coating material itself.
  • some semiconductor chip packages containing sensors use a plastic resin or a transparent epoxy resin.
  • the present invention firstly relates to a method of packaging a semiconductor chip, which comprises the steps of fixing a surface of a semiconductor chip on a surface of a door -chip having external output terminals or connections, so that this chip holder does not extend in front of one or more sensors provided in the upper surface of the semiconductor chip and that one or more connection pads on the upper surface of the semiconductor chip are coupled to one or more connection pads of said chip carrier, in an annular interface zone formed between the upper surface of the semiconductor chip and a surface of said carrier chip; encapsulating said interface zone using a sealing ring; and encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material.
  • the method comprises the steps of: fixing an upper surface of a semiconductor chip on a lower surface of a chip holder so that one or more sensors in the upper surface of the semiconductor chip are arranged under a first opening in the chip carrier larger than the sensor (s), but smaller than the semiconductor chip, and an interface area is formed between said chip and said chip holder, in which the upper surface of the semiconductor chip extends beyond the first opening in the chip holder and that one or more connection pads on the upper surface of the chip semiconductor are coupled to one or more outer terminals of the lower surface of the chip holder; hardening of the semiconductor chip attached to the chip holder; encapsulation of the interface area using a sealing ring; hardening of the sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material; and hardening of the coating material.
  • the method can advantageously comprise the steps of: encapsulation of the external portion of the interface zone using a first sealing ring; hardening of the first sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material; hardening of the coating material; encapsulation of an inner portion of the interface zone using a second sealing ring; and hardening the second sealing ring.
  • the method comprises the steps of: fixing a lower surface of a semiconductor chip on an upper surface of an area set back from a preprinted frame, the area recessed being larger than the semiconductor chip, the semiconductor chip having one or more connection pads on an upper surface to provide terminals for one or more sensors in the upper surface, and the preprinted frame having one or more outputs per wire; hardening of the semiconductor chip attached to the preprinted frame; forming a dam to surround the recessed area to prevent coating material from entering the recessed area; hardening of the dam; forming wire connections in order to couple each connection pad to a portion of one of the wire outputs close to the recessed area; encapsulation of wire connections using a sealing ring; hardening of the sealing material; encapsulation of the lower surface of the pre-printed frame and substantial encapsulation of the cover using the coating material; and hardening of the coating material.
  • the method can advantageously further comprise a step of applying a protective layer on the one or more semiconductor chip sensors.
  • the method can advantageously further comprise the fixing of a cover having a second opening larger than the sensors of the semiconductor chip, the cover being attached to the upper surface of the chip holder and the substantial encapsulation of the cover using the coating material.
  • the present invention also relates to a housing for a semiconductor chip, which comprises a semiconductor chip having one or more connection pads on an upper surface in order to provide terminals for one or more sensors, in particular optical , provided in this upper surface; a chip holder which does not extend in front of said sensors and which is provided with one or more connection pads comprising connection terminals and provided and provided with external output connections, the connection pads of said chip holder and the connection pads of said chip determining between them an annular interface zone and being coupled in this zone; a sealing ring encapsulating said interface zone; and a coating material encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip.
  • the housing can advantageously include a chip holder having a first opening which is larger than the sensor or sensors, but smaller than the semiconductor chip, and one or more external terminals; the upper surface of the semiconductor chip being fixed to the lower surface of the chip holder so that the sensor (s) are arranged under the first opening and an interface zone is formed, in which the upper surface of the the semiconductor chip extends beyond the first opening in the chip holder and that each connection pad is coupled to a portion of one of the external terminals exposed on the lower surface of the chip holder; a sealing ring encapsulating the interface zone; and a coating material encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip.
  • the sealing ring can advantageously comprise a first external sealing ring and a second internal sealing ring.
  • each connection pad can advantageously be coupled to one of the outer pads of the lower surface of the chip holder, using a solder bead.
  • the chip holder can advantageously comprise a substrate and each external terminal comprises a connection pad formed on an upper surface of the substrate.
  • the chip holder can advantageously include a pre-printed frame and each external terminal includes a wire outlet.
  • the package can advantageously include a pre-printed frame having a recessed area which is larger than the semiconductor chip and one or more outputs per wire; a lower surface of the semiconductor chip being attached to an upper surface of the recessed area of the preprinted frame; a wire connection coupling each connection pad to a portion of one of the external terminals close to the recessed area; a dam surrounding the recessed area to prevent coating material from entering the recessed area; a sealing material encapsulating each wire connection; and a coating material encapsulating the bottom surface of the preprinted frame.
  • the box can advantageously further comprise a cover having a second opening of size similar to the first opening, the cover being fixed to the upper surface of the pre-printed frame with threads and the coating material substantially encapsulating this cover.
  • said sealing ring and / or said coating material can advantageously comprise a material based on thixotropic epoxy.
  • the senor or sensors are preferably covered with a protective layer.
  • the package can advantageously further comprise a transparent encapsulation material in the first opening and on the upper surface of the semiconductor chip.
  • the housing can advantageously further comprise a lens disposed above the sensor (s).
  • FIGS. 1A-1C illustrate a top view of a semiconductor chip with one or more sensors in accordance with the present invention
  • FIG. 2 illustrates a top view of a housing for a semiconductor chip having one or more sensors in accordance with a first embodiment of the present invention
  • FIG. 3 illustrates a cross-sectional view of the housing illustrated in Figure 2 in accordance with the first embodiment of the present invention
  • FIG. 4A-4D illustrate, in cross-sectional views, the method of manufacturing the housing illustrated in Figures 2 and 3 in accordance with the first embodiment of the present invention
  • FIG. 5A-5F illustrate, in cross-sectional views, the method of manufacturing a package for a semiconductor chip provided with one or more sensors in accordance with a second embodiment of the present invention
  • FIG. 6A-6F illustrate, in cross-sectional views, the method of manufacturing a package for a semiconductor chip provided with one or more sensors in accordance with a third embodiment of the present invention.
  • FIG. 1A a top view of a semiconductor chip 20 having an arrangement in four rows of connection pads is illustrated and will now be described.
  • the semiconductor chip 20 has a sensor area 22 which contains one or more sensors (not shown), and one or more connection pads 24.
  • the sensor (s) (not shown) are typically optical sensors or sensors designed to detect any spectrum of light, including infrared.
  • the sensor (s) (not shown) may also be fingerprint sensors or some other type of non-optical sensor.
  • the sensor zone 22 may however also contain additional circuitry (not shown), such as control, memory, processing circuits or other non-sensor circuits.
  • the connection pads 24 are located between the sensor zone 22 and the perimeter of the semiconductor chip 20, and provide terminals for the sensor (s) (not shown) contained in the sensor zone 22.
  • the connection pads 24 can be arranged in an arrangement in four rows of connection pads (FIG. 1A), an arrangement in two rows of connection pads 26 (FIG. 1B) or an arrangement in a single row of connection pads 28 ( Figure 1C). In all cases, the number and configuration of the connection pads 24 on the semiconductor chip 20 can vary and are not limited by FIGS. 1A, 1B
  • the package 30 includes a semiconductor chip 20 attached to a chip holder or substrate 32.
  • the semiconductor chip 20 has one or more connection pads 24 on the upper surface in an arrangement in four rows of connection pads. As mentioned previously with reference to FIGS. 1A, 1B and 1C, the number and the configuration of the connection pads 24 can vary.
  • the substrate 32 has an opening 34 which is larger than the area 22 of sensors, but smaller than the semiconductor chip 20 and the connection pad (s) 24.
  • the opening 34 extends entirely through the substrate 32
  • the upper surface of the semiconductor chip 20 is fixed to the lower surface of the substrate 32 so that the zone 22 of sensors is disposed under the opening 34 and that an interface zone 40 (FIG. 3) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate 32 and that each connection pad 24 is coupled to one of the external terminals 36 at the using a solder bead 42 ( Figure 3).
  • the housing 30 comprises a semiconductor chip 20 fixed to a substrate 32.
  • the semiconductor chip 20 has an area 22 of sensors which is preferably covered with a protective layer 38.
  • the substrate 32 has an opening 34 which is larger than the zone 22 of sensors, but smaller than the semiconductor chip 20 and the connection pad (s) 24 (FIG. 2).
  • the opening 34 extends entirely through the substrate 32.
  • the upper surface of the semiconductor chip 20 is fixed to the lower surface of the substrate 32 so that the zone 22 of sensors is disposed under the opening 34 and that an annular interface zone 40 is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate
  • connection pad 24 is coupled to one of the external terminals 36 using a solder bead 42.
  • the external terminals 36 are strategically placed over the upper surface of the substrate 32 in order to provide a physical connection with the connection pads 24 once the solder beads 42 have been re-melted.
  • the interface area 40 is encapsulated using a sealing ring, which can be applied in a two-step process, to form a first sealing ring 44 and a second sealing ring 46
  • the configuration with a single sealing ring can be used when the solder beads 42 can be encapsulated without giving rise to a degradation of the performances required with respect to thermal cycles / shocks, as in situations with reduced cost in which reduced reliability is acceptable.
  • the two-ring configuration improves reliability.
  • the first sealing ring 44 provides a good mechanical definition of the zone 22 of exposed sensors which gives rise to mechanical precision, repeatability and reproducibility.
  • the second sealing ring 46 provides better reliability in terms of performance with respect to thermal cycles / shocks and prevents the failure mechanisms caused by cracked solder beads 42 due to excessive stresses induced by coefficient differences. of thermal expansion of the first sealing ring 44, of the coating material 48 and of the substrate 32. In all cases, the sealing rings 44 and 46 prevent the penetration of coating material 48 on the zone 22 of sensors .
  • the first sealing ring 44 encapsulates the outside portion of the interface zone 40, while the second sealing ring 46 encapsulates the inside portion of the interface zone 40.
  • the first sealing ring 44 preferably comprises a high purity non-flowing retaining barrier material based on thixotropic epoxy characterized by a high glass transition temperature with a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles.
  • the second sealing ring 46 preferably comprises a filling material which is very runny and of high purity, characterized by a low coefficient of thermal expansion and excellent performance with respect to thermal shocks / cycles. If only one sealing ring is used, it should include a high purity thixotropic epoxy based non-flowing retaining barrier material characterized by a high glass transition temperature with a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles.
  • the lower surface of the substrate 32 and the lower surface of the semiconductor chip 20 are encapsulated using a coating material 48.
  • the coating material 48 preferably comprises a high purity encapsulation material based on thixotropic epoxy characterized by a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles.
  • Step one the upper surface of the semiconductor chip 20 is fixed to the lower surface of the chip holder or of the substrate 32 so that the sensor area 22 containing the sensor (s) in the upper surface of the semiconductor chip 20 is placed under the opening 34 in the substrate 32.
  • the opening 34 is larger than the zone 22 of sensors, but smaller than the semiconductor chip 20.
  • An annular interface area 40 ( Figure 3) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate 32.
  • Each connection pad 24 ( Figure 2 ) is coupled to one of the external terminals 36 (FIG. 2) which are exposed on the lower surface of the substrate 32, using a solder bead 42.
  • the assembly (substrate 32 and semiconductor chip 20) is then hardened.
  • Step two (Figure 4B): the outer portion 50 of the interface zone 40 ( Figure 3) is encapsulated using the first sealing ring 44. The first sealing ring is then hardened.
  • Step three the lower surface of the substrate 32 and the lower surface of the semiconductor chip 20 are encapsulated using a coating material 48.
  • the coating material 48 is then hardened.
  • Step four ffigure 4P ") the inner portion 52 of the zone interface 40 ( Figure 3) is encapsulated using a second sealing ring 46.
  • the second sealing ring is then hardened. Note that the first and second sealing rings 44 and 46 can be combined into a single sealing ring which encapsulates the interface area 40 ( Figure 3), thereby eliminating step four.
  • Step five f Figure 3 the protective layer 38 is formed on top of the zone 22 of sensors and the external terminals 36 are formed.
  • a lens or filter can also be installed in or above the opening 34 ( Figures 2 and 4A). The housing is then preferably cleaned.
  • a preprinted frame 60 is used as a chip holder, instead of the substrate 32 in Figures 2-4D.
  • Preprinted frames 60 are well known to those skilled in the art and typically contain one or more wire outputs obtained by photoengraving and stamped (not shown) and frame alignment holes (not shown).
  • Step one the upper surface of the semiconductor chip 20 is fixed to the lower surface of the chip holder or of the pre-printed frame 60 so that the sensor area 22 containing the sensor (s) in the surface upper part of the semiconductor chip 20 is placed under the first opening 34 in the preprinted frame 60.
  • the first opening 34 is larger than the area 22 of sensors, but smaller than the semiconductor chip 20.
  • An area anular interface 66 (FIG. 5D) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the pre-printed frame 60.
  • Each connection pad 24 (FIGS. 1A, 1B or 1C) is coupled to one of the external terminals or outputs by wires 74 (FIG. 5F) exposed on the lower surface of the preprinted frame 60, using a solder bead 42.
  • the assembly preprinted frame 60 and semiconductor chip 20) is then hardened.
  • Step two (FIG. 5B): the external portion 62 of the interface zone 66 (FIG. 5D) is encapsulated using the first sealing ring 44. The first sealing ring is then hardened.
  • Step three (FIG. 5C): the interior portion 64 of the interface zone 66 (FIG. 5D) is encapsulated using a second sealing ring 46. The second sealing ring is then hardened. It will be noted that the first and second sealing rings 44 and 46 can be combined into a single sealing ring which encapsulates the interface zone 66 (FIG. 5D), to thus eliminate step three.
  • Step four ( Figure 5D): a cover 68 is attached to the upper surface of the preprinted frame 60 using an adhesive 70, such as a polymeric adhesive.
  • the cover 68 has a second opening 72 of similar size to the first opening 34 in the preprinted frame 60.
  • the cover 68 strengthens the mechanical strength and stability of the housing. The whole is then hardened.
  • Step five (Figure 5E): the bottom surface of the preprinted frame 60 and the bottom surface of the semiconductor chip 20 are encapsulated and the cover 68 is substantially encapsulated using a coating material 48. The material coating 48 is then cured.
  • Step six the protective layer 38 is formed on the zone 22 of sensors and the external terminals or outputs by wires 74 are cut and shaped.
  • a lens or filter can also be installed in or above the first opening 34 or the second opening 72 ( Figure 5D).
  • the housing is then preferably hardened.
  • a preprinted frame 80 is used as a chip holder.
  • This preprinted frame 80 does not, however, have a first opening 34 (FIG. 5D). Instead, the preprinted frame 80 has a recessed area 82 larger than the semiconductor chip 20. This configuration provides an extra-flat package.
  • Step one the bottom surface of the semiconductor chip 20 is attached to the top surface of the recessed area 82 of the preprinted frame 80 using an adhesive 84, such as a polymeric adhesive.
  • the assembly preprinted frame 80 and semiconductor chip 20
  • Steps two and three Figure 6B: a barrier 86 is formed so as to surround the setback area 82 and prevent the coating material 48 (Figure 6E) from entering the setback area 82 and the semiconductor chip 20
  • the dam is then hardened.
  • Wire connections 88 are formed to couple each connection pad 24 ( Figures 1A, IB and IC) to a portion of one of the wire outputs 98 ( Figure 6F) near the recessed area 82.
  • the wire connection is well known to those skilled in the art.
  • Step four ( Figure 6C): a cover 90 is attached to the upper surface of the preprinted frame 80 using an adhesive 84, such as a polymeric adhesive.
  • the cover 90 has an opening 92 above the portion of each of the external terminals 94 close to the recessed area 82, the barrier 86 surrounding the recessed area 82 and the recessed area 82.
  • the cover 68 strengthens the resistance and the mechanical stability of the housing. The whole is then hardened.
  • Step five the wire connections 88 are encapsulated using a sealing material 96.
  • the sealing material 96 is then hardened.
  • Step six the lower surface of the preprinted frame 80, of the barrier 86 and of the recessed area 82 is encapsulated and the cover
  • Step seven the protective layer 38 is formed on the zone 22 of sensors and the external terminals or outputs by wires 98 are cut and shaped.
  • a lens or filter can also be installed in or above the opening 92 ( Figure 6C). The housing is then preferably cleaned.

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Abstract

The invention concerns a method for producing a package (30) for a semiconductor chip comprising a semiconductor chip (20) comprising one or several bond pads on the top surface for providing terminals for one or several sensors (22) in the upper surface and a chip carrier (32) comprising an opening (34) and one or several external terminals. The semiconductor chip (20) upper surface is fixed to the chip carrier (32) lower surface such that the sensor(s) (22) are arranged beneath the first opening (34) and an interface zone (40) is formed, wherein the semiconductor chip (20) upper surface extends beyond the first opening (34) in the chip carrier (32) and each bond pad is coupled to a portion of the external terminals exposed at the chip carrier (32) lower surface for example with weld points (42). A sealing ring (44, 46) encapsulates the interface zone (40) and a coating material (48) encapsulates the chip carrier (32) lower surface and a lower surface of the semiconductor chip (20).

Description

Procédé de mise en boîtier d'une puce de semi-conducteur contenant des capteurs et boîtier obtenu Method for packaging a semiconductor chip containing sensors and package obtained
La présente invention concerne de façon générale la mise en boîtier de puces de semi-conducteur et, plus particulièrement, un procédé de mise en boîtier d'une puce de semi-conducteur contenant un ou plusieurs capteurs et un boîtier en particulier issu de ce procédé.The present invention relates generally to the packaging of semiconductor chips and, more particularly, a method of packaging a semiconductor chip containing one or more sensors and a package in particular resulting from this process .
Sans limiter le cadre de la présente invention, l'arrière-plan de la présente invention est décrit en connexion avec la mise en boîtier de puces de semi-conducteur contenant un ou plusieurs capteurs optiques, lesquels peuvent être des capteurs quelconques conçus pour détecter tout spectre de lumière, y compris l'infrarouge. Par conséquent, la présente invention peut s'appliquer à la mise en boîtier de toute puce de semi-conducteur contenant un ou plusieurs capteurs, comme des capteurs d'empreintes digitales, où les techniques et matériaux traditionnels de mise en boîtier réduisent l'efficacité des capteurs.Without limiting the scope of the present invention, the background of the present invention is described in connection with the packaging of semiconductor chips containing one or more optical sensors, which can be any sensors designed to detect any spectrum of light, including infrared. Consequently, the present invention can be applied to the packaging of any semiconductor chip containing one or more sensors, such as fingerprint sensors, where the traditional packaging techniques and materials reduce the efficiency. sensors.
Les puces de semi-conducteur ou les circuits intégrés contenant des capteurs optiques doivent, contrairement à la plupart des puces de semi-conducteur, être mis en boîtier de manière à permettre à la lumière d'entrer au contact des capteurs optiques et des capteurs de mouvement, tout en protégeant néanmoins ces capteurs de la contamination ambiante. Il en va de même pour les capteurs infrarouges, comme ceux utilisés sur des capteurs d'empreintes digitales à circuits intégrés. De ce fait, les performances et la sensibilité des capteurs optiques et autres peuvent être considérablement réduites par les contaminants et l'humidité introduits au cours du processus de mise en boîtier, ou par des contaminants, bulles d'air, irrégularités et difformités dans le matériau d'enrobage proprement dit.Unlike most semiconductor chips, semiconductor chips or integrated circuits containing optical sensors must be packaged in such a way as to allow light to come into contact with optical sensors and optical sensors. movement, while nevertheless protecting these sensors from ambient contamination. The same goes for infrared sensors, such as those used on integrated circuit fingerprint sensors. As a result, the performance and sensitivity of optical and other sensors can be significantly reduced by contaminants and moisture introduced during the packaging process, or by contaminants, air bubbles, irregularities and deformities in the coating material itself.
Par ailleurs, certains boîtiers pour puces de semi-conducteur contenant des capteurs utilisent une résine plastique ou une résine époxy transparente.In addition, some semiconductor chip packages containing sensors use a plastic resin or a transparent epoxy resin.
L'utilisation d'une résine plastique ou d'une résine époxy transparente introduit toutefois des problèmes supplémentaires. En premier lieu, il n'est pas possible d'utiliser les agents les plus couramment utilisés pour faciliter le moulage du boîtier et renforcer la fiabilité du boîtier. En second lieu, ces matériaux transparents sont plus difficiles à manipuler et à nettoyer hors des moules. En troisième lieu, ces matériaux sont plus coûteux et nécessitent des temps de durcissement prolongés (de deux à trois fois celui d'un boîtier normal). II existe par conséquent un besoin vis-à-vis d'un procédé de mise en boîtier de puces de semi-conducteur contenant un ou plusieurs capteurs qui soit durable, économique, rentable et efficace. De façon plus spécifique, le boîtier ne devrait pas gêner de manière significative les performances des capteurs, tout en protégeant les capteurs des corps étrangers et des contaminants.The use of a plastic resin or a transparent epoxy resin however introduces additional problems. First, it is not possible to use the most commonly used agents to facilitate the molding of the case and reinforce the reliability of the housing. Second, these transparent materials are more difficult to handle and clean out of the molds. Third, these materials are more expensive and require extended curing times (two to three times that of a normal package). There is therefore a need for a method of packaging semiconductor chips containing one or more sensors which is durable, economical, profitable and efficient. More specifically, the housing should not significantly impede the performance of the sensors, while protecting the sensors from foreign bodies and contaminants.
La présente invention a tout d'abord pour objet un procédé de mise en boîtier d'une puce de semi-conducteur, qui comprend les étapes de fixation d'une surface d'une puce de semi-conducteur sur une surface d'un porte-puce présentant des bornes ou connexions externes de sortie, de telle sorte que ce porte-puce ne s'étende pas devant un ou plusieurs capteurs prévus dans la surface supérieure de la puce de semi-conducteur et qu'une ou plusieurs plages de connexion sur la surface supérieure de la puce de semi-conducteur soient couplées à une ou plusieurs plages de connexion dudit porte-puce, dans une zone d'interface annulaire formée entre la surface supérieure de la puce de semi-conducteur et une surface dudit porte-puce ; d'encapsulation de ladite zone d'interface à l'aide d'un anneau d'étanchéité ; et d'encapsulation de la surface inférieure du porte- puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage. Selon une variante d'exécution de l'invention, le procédé comprend les étapes de : fixation d'une surface supérieure d'une puce de semi-conducteur sur une surface inférieure d'un porte-puce de telle sorte qu'un ou plusieurs capteurs dans la surface supérieure de la puce de semiconducteur soient disposés sous une première ouverture dans le porte- puce plus grande que le ou les capteurs, mais plus petite que la puce de semi-conducteur, et qu'une zone d'interface soit formée entre ladite puce et ledit porte-puce, dans laquelle la surface supérieure de la puce de semiconducteur se prolonge au-delà de la première ouverture dans le porte- puce et qu'une ou plusieurs plages de connexion sur la surface supérieure de la puce de semi-conducteur soient couplées à une ou de plusieurs bornes extérieures de la surface inférieure du porte-puce ; durcissement de la puce de semi-conducteur fixée au porte-puce ; encapsulation de la zone d'interface à l'aide d'un anneau d'étanchéité ; durcissement de l'anneau d'étanchéité ; encapsulation de la surface inférieure du porte- puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage ; et durcissement du matériau d'enrobage.The present invention firstly relates to a method of packaging a semiconductor chip, which comprises the steps of fixing a surface of a semiconductor chip on a surface of a door -chip having external output terminals or connections, so that this chip holder does not extend in front of one or more sensors provided in the upper surface of the semiconductor chip and that one or more connection pads on the upper surface of the semiconductor chip are coupled to one or more connection pads of said chip carrier, in an annular interface zone formed between the upper surface of the semiconductor chip and a surface of said carrier chip; encapsulating said interface zone using a sealing ring; and encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material. According to an alternative embodiment of the invention, the method comprises the steps of: fixing an upper surface of a semiconductor chip on a lower surface of a chip holder so that one or more sensors in the upper surface of the semiconductor chip are arranged under a first opening in the chip carrier larger than the sensor (s), but smaller than the semiconductor chip, and an interface area is formed between said chip and said chip holder, in which the upper surface of the semiconductor chip extends beyond the first opening in the chip holder and that one or more connection pads on the upper surface of the chip semiconductor are coupled to one or more outer terminals of the lower surface of the chip holder; hardening of the semiconductor chip attached to the chip holder; encapsulation of the interface area using a sealing ring; hardening of the sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material; and hardening of the coating material.
Selon l'invention, le procédé peut avantageusement comprendre les étapes de: encapsulation de la portion extérieure de la zone d'interface à l'aide d'un premier anneau d'étanchéité ; durcissement du premier anneau d'étanchéité ; encapsulation de la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage ; durcissement du matériau d'enrobage ; encapsulation d'une portion intérieure de la zone d'interface à l'aide d'un deuxième anneau d'étanchéité ; et durcissement du deuxième anneau d'étanchéité.According to the invention, the method can advantageously comprise the steps of: encapsulation of the external portion of the interface zone using a first sealing ring; hardening of the first sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material; hardening of the coating material; encapsulation of an inner portion of the interface zone using a second sealing ring; and hardening the second sealing ring.
Selon une autre variante de réalisation de l'invention, le procédé comprend les étapes de: fixation d'une surface inférieure d'une puce de semi-conducteur sur une surface supérieure d'une zone en retrait d'un cadre préimprimé, la zone en retrait étant plus grande que la puce de semi- conducteur, la puce de semi-conducteur présentant une ou plusieurs plages de connexion sur une surface supérieure en vue de procurer des bornes à un ou plusieurs capteurs dans la surface supérieure, et le cadre préimprimé présentant une ou plusieurs sorties par fils ; durcissement de la puce de semi-conducteur fixée au cadre préimprimé ; formation d'un barrage pour entourer la zone en retrait afin d'empêcher qu'un matériau d'enrobage ne pénètre dans la zone en retrait ; durcissement du barrage ; formation de connexions par fils en vue de coupler chaque plage de connexion à une portion d'une des sorties par fils proche de la zone en retrait ; encapsulation des connexions par fils à l'aide d'un anneau d'étanchéité ; durcissement du matériau d'étanchéité ; encapsulation de la surface inférieure du cadre préimprimé et encapsulation substantielle du couvercle à l'aide du matériau d'enrobage ; et durcissement du matériau d'enrobage.According to another alternative embodiment of the invention, the method comprises the steps of: fixing a lower surface of a semiconductor chip on an upper surface of an area set back from a preprinted frame, the area recessed being larger than the semiconductor chip, the semiconductor chip having one or more connection pads on an upper surface to provide terminals for one or more sensors in the upper surface, and the preprinted frame having one or more outputs per wire; hardening of the semiconductor chip attached to the preprinted frame; forming a dam to surround the recessed area to prevent coating material from entering the recessed area; hardening of the dam; forming wire connections in order to couple each connection pad to a portion of one of the wire outputs close to the recessed area; encapsulation of wire connections using a sealing ring; hardening of the sealing material; encapsulation of the lower surface of the pre-printed frame and substantial encapsulation of the cover using the coating material; and hardening of the coating material.
Selon l'invention, le procédé peut avantageusement comprendre en outre une étape d'application d'une couche protectrice sur le ou les capteurs de la puce de semi-conducteur.According to the invention, the method can advantageously further comprise a step of applying a protective layer on the one or more semiconductor chip sensors.
Selon l'invention, le procédé peut avantageusement comprendre en outre la fixation d'un couvercle présentant une deuxième ouverture plus grande que les capteurs de la puce de semi-conducteur, le couvercle étant attaché à la surface supérieure du porte-puce et l'encapsulation substantielle du couvercle à l'aide du matériau d'enrobage.According to the invention, the method can advantageously further comprise the fixing of a cover having a second opening larger than the sensors of the semiconductor chip, the cover being attached to the upper surface of the chip holder and the substantial encapsulation of the cover using the coating material.
La présente invention a également pour objet un boîtier pour puce de semi-conducteur, qui comprend une puce de semi-conducteur présentant une ou plusieurs plages de connexion sur une surface supérieure en vue de fournir des bornes à un ou plusieurs capteurs, en particulier optiques, prévus dans cette surface supérieure ; un porte-puce qui ne s'étend pas devant lesdits capteurs et qui est muni d'une ou plusieurs plages de connexion comprenant des bornes de connexion et muni et muni de connexions externes de sortie, les plages de connexion dudit porte- puce et les plages de connexion de ladite puce déterminant entre elles une zone d'interface annulaire et étant couplées dans cette zone ; un anneau d'étanchéité encapsulant ladite zone d'interface ; et un matériau d'enrobage encapsulant la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur. Selon l'invention, le boîtier peut avantageusement comprendre un porte-puce présentant une première ouverture qui est plus grande que le ou les capteurs, mais plus petite que la puce de semi-conducteur, et une ou plusieurs bornes extérieures ; la surface supérieure de la puce de semiconducteur étant fixée à la surface inférieure du porte-puce de telle sorte que le ou les capteurs soient disposés sous la première ouverture et qu'une zone d'interface soit formée, dans laquelle la surface supérieure de la puce de semi-conducteur se prolonge au-delà de la première ouverture dans le porte-puce et que chaque plage de connexion soit couplée à une portion d'une des bornes extérieures exposée sur la surface inférieure du porte- puce ; un anneau d'étanchéité encapsulant la zone d'interface ; et un matériau d'enrobage encapsulant la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur.The present invention also relates to a housing for a semiconductor chip, which comprises a semiconductor chip having one or more connection pads on an upper surface in order to provide terminals for one or more sensors, in particular optical , provided in this upper surface; a chip holder which does not extend in front of said sensors and which is provided with one or more connection pads comprising connection terminals and provided and provided with external output connections, the connection pads of said chip holder and the connection pads of said chip determining between them an annular interface zone and being coupled in this zone; a sealing ring encapsulating said interface zone; and a coating material encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip. According to the invention, the housing can advantageously include a chip holder having a first opening which is larger than the sensor or sensors, but smaller than the semiconductor chip, and one or more external terminals; the upper surface of the semiconductor chip being fixed to the lower surface of the chip holder so that the sensor (s) are arranged under the first opening and an interface zone is formed, in which the upper surface of the the semiconductor chip extends beyond the first opening in the chip holder and that each connection pad is coupled to a portion of one of the external terminals exposed on the lower surface of the chip holder; a sealing ring encapsulating the interface zone; and a coating material encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip.
Selon l'invention, l'anneau d'étanchéité peut avantageusement comprendre un premier anneau d'étanchéité extérieur et un deuxième anneau d'étanchéité intérieur. Selon l'invention, chaque plage de connexion peut avantageusement être couplée à une des plages extérieures de la surface inférieure du porte-puce, à l'aide d'une perle de soudure.According to the invention, the sealing ring can advantageously comprise a first external sealing ring and a second internal sealing ring. According to the invention, each connection pad can advantageously be coupled to one of the outer pads of the lower surface of the chip holder, using a solder bead.
Selon l'invention, le porte-puce peut avantageusement comprendre un substrat et chaque borne externe comprend une plage de connexion formée sur une surface supérieure du substrat.According to the invention, the chip holder can advantageously comprise a substrate and each external terminal comprises a connection pad formed on an upper surface of the substrate.
Selon l'invention, le porte-puce peut avantageusement comprendre un cadre préimprimé et chaque borne externe comprend une sortie par fil. Selon l'invention, le boîtier peut avantageusement comprendre un cadre préimprimé présentant une zone en retrait qui est plus grande que la puce de semi-conducteur et une ou plusieurs sorties par fils ; une surface inférieure de la puce de semi-conducteur étant fixée à une surface supérieure de la zone en retrait du cadre préimprimé ; une connexion par fil couplant chaque plage de connexion à une portion d'une des bornes extérieures proche de la zone en retrait ; un barrage entourant la zone en retrait afin d'empêcher qu'un matériau d'enrobage ne pénètre dans la zone en retrait ; un matériau d'étanchéité encapsulant chaque connexion par fil ; et un matériau d'enrobage encapsulant la surface inférieure du cadre préimprimé.According to the invention, the chip holder can advantageously include a pre-printed frame and each external terminal includes a wire outlet. According to the invention, the package can advantageously include a pre-printed frame having a recessed area which is larger than the semiconductor chip and one or more outputs per wire; a lower surface of the semiconductor chip being attached to an upper surface of the recessed area of the preprinted frame; a wire connection coupling each connection pad to a portion of one of the external terminals close to the recessed area; a dam surrounding the recessed area to prevent coating material from entering the recessed area; a sealing material encapsulating each wire connection; and a coating material encapsulating the bottom surface of the preprinted frame.
Selon l'invention, le boîtier peut avantageusement comprendre en outre un couvercle présentant une deuxième ouverture de taille similaire à la première ouverture, le couvercle étant fixé à la surface supérieure du cadre préimprimé à fils et le matériau d'enrobage encapsulant substantiellement ce couvercle.According to the invention, the box can advantageously further comprise a cover having a second opening of size similar to the first opening, the cover being fixed to the upper surface of the pre-printed frame with threads and the coating material substantially encapsulating this cover.
Selon l'invention, ledit anneau d'étanchéité et/ou ledit matériau d'enrobage peuvent avantageusement comprendre un matériau à base d'époxy thixotrope.According to the invention, said sealing ring and / or said coating material can advantageously comprise a material based on thixotropic epoxy.
Selon l'invention, le ou les capteurs sont de préférence recouverts d'une couche protectrice.According to the invention, the sensor or sensors are preferably covered with a protective layer.
Selon l'invention, le boîtier peut avantageusement comprendre en outre un matériau d'encapsulation transparent dans la première ouverture et sur la surface supérieure de la puce de semi-conducteur.According to the invention, the package can advantageously further comprise a transparent encapsulation material in the first opening and on the upper surface of the semiconductor chip.
Selon l'invention, le boîtier peut avantageusement comprendre en outre une lentille disposée au-dessus du ou des capteurs. Les avantages ci-dessus, ainsi que d'autres, de l'invention seront mieux compris en se référant à la description suivante, conjointement aux dessins annexés, dans lesquels :According to the invention, the housing can advantageously further comprise a lens disposed above the sensor (s). The above advantages, as well as others, of the invention will be better understood by referring to the following description, together with the appended drawings, in which:
- les figures 1A-1C illustrent une vue de dessus d'une puce de semi-conducteur dotée d'un ou de plusieurs capteurs conformément à la présente invention ;- Figures 1A-1C illustrate a top view of a semiconductor chip with one or more sensors in accordance with the present invention;
- la figure 2 illustre une vue de dessus d'un boîtier pour une puce de semi-conducteur dotée d'un ou de plusieurs capteurs conformément à un premier mode de réalisation de la présente invention ; - la figure 3 illustre une vue en coupe transversale du boîtier illustré à la figure 2 conformément au premier mode de réalisation de la présente invention ;- Figure 2 illustrates a top view of a housing for a semiconductor chip having one or more sensors in accordance with a first embodiment of the present invention; - Figure 3 illustrates a cross-sectional view of the housing illustrated in Figure 2 in accordance with the first embodiment of the present invention;
- les figures 4A-4D illustrent, dans des vues en coupe transversale, le procédé de fabrication du boîtier illustré aux figures 2 et 3 conformément au premier mode de réalisation de la présente invention ;- Figures 4A-4D illustrate, in cross-sectional views, the method of manufacturing the housing illustrated in Figures 2 and 3 in accordance with the first embodiment of the present invention;
- les figures 5A-5F illustrent, dans des vues en coupe transversale, le procédé de fabrication d'un boîtier pour une puce de semiconducteur dotée d'un ou de plusieurs capteurs conformément à un deuxième mode de réalisation de la présente invention ; et - les figures 6A-6F illustrent, dans des vues en coupe transversale, le procédé de fabrication d'un boîtier pour une puce de semiconducteur dotée d'un ou de plusieurs capteurs conformément à un troisième mode de réalisation de la présente invention.- Figures 5A-5F illustrate, in cross-sectional views, the method of manufacturing a package for a semiconductor chip provided with one or more sensors in accordance with a second embodiment of the present invention; and - Figures 6A-6F illustrate, in cross-sectional views, the method of manufacturing a package for a semiconductor chip provided with one or more sensors in accordance with a third embodiment of the present invention.
Bien que la mise au point et l'utilisation de divers modes de réalisation de la présente invention soient présentées en détail ci- dessous, on sera conscient du fait que la présente invention procure un grand nombre de concepts inventifs applicables susceptibles d'être mis en oeuvre dans une grande diversité de contextes spécifiques. Les modes de réalisation spécifiques présentés dans les présentes illustrent uniquement des voies spécifiques de mise au point et d'utilisation de l'invention et ne limitent en aucun cas le cadre de l'invention.Although the development and use of various embodiments of the present invention are discussed in detail below, it will be appreciated that the present invention provides a large number of applicable inventive concepts capable of being implemented. works in a wide variety of specific contexts. The specific embodiments presented herein illustrate only specific avenues for developing and using the invention and in no way limit the scope of the invention.
Les descriptions à suivre des figures présentent des procédés de mise en boîtier de puces de semi-conducteur contenant des capteurs dont la fonctionnalité et la fiabilité dépendent des caractéristiques fondamentales de la lumière se propageant vers et depuis le dispositif. De plus, les procédés de mise en boîtier décrits ci-dessous peuvent tout aussi bien être appliqués à d'autres types de capteurs, comme les capteurs d'empreintes digitales. Bien que la discussion soit centrée sur des fixations par puces à bosses ou par connexions par fils, son but n'est pas de limiter le cadre de l'invention à ces configurations, dans la mesure où le procédé de mise en boîtier peut être utilisé pour toute configuration de fixations de puces. Par ailleurs, de≤ lentilles ou autres éléments de focalisation ou de filtrage peuvent être aisément ajoutés aux boîtiers décrits ci-dessous. Si l'on se tourne à présent vers la figure 1A, une vue de dessus d'une puce de semi-conducteur 20 présentant un agencement en quatre rangées de plages de connexion est illustrée et va être à présent décrite. La puce de semi-conducteur 20 présente une zone 22 de capteurs qui contient un ou plusieurs capteurs (non illustrés), et une ou plusieurs plages de connexion 24. Le ou les capteurs (non illustrés) sont typiquement des capteurs optiques ou des capteurs conçus pour détecter tout spectre de lumière, y compris l'infrarouge. Le ou les capteurs (non illustrés) peuvent également être des capteurs d'empreintes digitales ou un autre type quelconque de capteur non optique. La zone 22 de capteurs peut toutefois également contenir de la circuiterie supplémentaire (non illustrée), comme des circuits de commande, de mémoire, de traitement ou d'autres circuits non capteurs. Les plages de connexion 24 sont situées entre la zone 22 de capteurs et le périmètre de la puce de semi-conducteur 20, et fournissent des bornes au ou aux capteurs (non illustrés) contenues dans la zone 22 de capteurs. Les plages de connexion 24 peuvent être agencées selon un agencement en quatre rangées de plages de connexion (figure 1A), un agencement en deux rangées de plages de connexion 26 (figure 1B) ou un agencement en une seule rangée de plages de connexion 28 (figure 1C). Dans tous les cas, le nombre et la configuration des plages de connexion 24 sur la puce de semi-conducteur 20 peuvent varier et ne sont pas limités par les figures 1A, 1B et 1C.The following descriptions of the figures present methods of packaging semiconductor chips containing sensors whose functionality and reliability depend on the fundamental characteristics of the light propagating to and from the device. Of In addition, the packaging methods described below can just as easily be applied to other types of sensors, such as fingerprint sensors. Although the discussion is centered on fastenings by bump chips or by wire connections, its aim is not to limit the scope of the invention to these configurations, insofar as the packaging method can be used for any configuration of chip attachments. Furthermore, de≤ lenses or other focusing or filtering elements can easily be added to the housings described below. Turning now to FIG. 1A, a top view of a semiconductor chip 20 having an arrangement in four rows of connection pads is illustrated and will now be described. The semiconductor chip 20 has a sensor area 22 which contains one or more sensors (not shown), and one or more connection pads 24. The sensor (s) (not shown) are typically optical sensors or sensors designed to detect any spectrum of light, including infrared. The sensor (s) (not shown) may also be fingerprint sensors or some other type of non-optical sensor. The sensor zone 22 may however also contain additional circuitry (not shown), such as control, memory, processing circuits or other non-sensor circuits. The connection pads 24 are located between the sensor zone 22 and the perimeter of the semiconductor chip 20, and provide terminals for the sensor (s) (not shown) contained in the sensor zone 22. The connection pads 24 can be arranged in an arrangement in four rows of connection pads (FIG. 1A), an arrangement in two rows of connection pads 26 (FIG. 1B) or an arrangement in a single row of connection pads 28 ( Figure 1C). In all cases, the number and configuration of the connection pads 24 on the semiconductor chip 20 can vary and are not limited by FIGS. 1A, 1B and 1C.
Si l'on se réfère à présent à la figure 2, une vue de dessus d'un boîtier pour une puce de semi-conducteur contenant un ou plusieurs capteurs conformément à un premier mode de réalisation de la présente invention est désignée généralement par 30 et va être à présent décrite. Le boîtier 30 comprend une puce de semi-conducteur 20 fixée à un porte-puce ou substrat 32. La puce de semi-conducteur 20 présente une ou plusieurs plages de connexion 24 sur la surface supérieure dans un agencement en quatre rangées de plages de connexion. Comme mentionné précédemment en référence aux figures 1A, 1B et 1C, le nombre et la configuration des plages de connexion 24 peuvent varier. Le substrat 32 présente une ouverture 34 qui est plus grande que la zone 22 de capteurs, mais plus petite que la puce de semi-conducteur 20 et le ou les plages de connexion 24. L'ouverture 34 se prolonge entièrement à travers le substrat 32. La surface supérieure de la puce de semi-conducteur 20 est fixée à la surface inférieure du substrat 32 de telle sorte que la zone 22 de capteurs soit disposée sous l'ouverture 34 et qu'une zone d'interface 40 (figure 3) soit formée, dans laquelle la surface supérieure de la puce de semi-conducteur 20 se prolonge au-delà de l'ouverture 34 dans le substrat 32 et que chaque plage de connexion 24 soit couplée à l'une des bornes externes 36 à l'aide d'une perle de soudure 42 (figure 3).Referring now to Figure 2, a top view of a package for a semiconductor chip containing one or more sensors in accordance with a first embodiment of the present invention is generally designated by 30 and will now be described. The package 30 includes a semiconductor chip 20 attached to a chip holder or substrate 32. The semiconductor chip 20 has one or more connection pads 24 on the upper surface in an arrangement in four rows of connection pads. As mentioned previously with reference to FIGS. 1A, 1B and 1C, the number and the configuration of the connection pads 24 can vary. The substrate 32 has an opening 34 which is larger than the area 22 of sensors, but smaller than the semiconductor chip 20 and the connection pad (s) 24. The opening 34 extends entirely through the substrate 32 The upper surface of the semiconductor chip 20 is fixed to the lower surface of the substrate 32 so that the zone 22 of sensors is disposed under the opening 34 and that an interface zone 40 (FIG. 3) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate 32 and that each connection pad 24 is coupled to one of the external terminals 36 at the using a solder bead 42 (Figure 3).
Si l'on se réfère à présent à la figure 3, une vue en coupe transversale du boîtier illustré à la figure 2 est illustrée. Comme décrit précédemment, le boîtier 30 comprend une puce de semi-conducteur 20 fixée à un substrat 32. La puce de semi-conducteur 20 présente une zone 22 de capteurs qui est de préférence recouverte d'une couche protectrice 38. Le substrat 32 présente une ouverture 34 qui est plus grande que la zone 22 de capteurs, mais plus petite que la puce de semi-conducteur 20 et le ou les plages de connexion 24 (figure 2). L'ouverture 34 se prolonge entièrement à travers le substrat 32.Referring now to Figure 3, a cross-sectional view of the housing illustrated in Figure 2 is illustrated. As described above, the housing 30 comprises a semiconductor chip 20 fixed to a substrate 32. The semiconductor chip 20 has an area 22 of sensors which is preferably covered with a protective layer 38. The substrate 32 has an opening 34 which is larger than the zone 22 of sensors, but smaller than the semiconductor chip 20 and the connection pad (s) 24 (FIG. 2). The opening 34 extends entirely through the substrate 32.
La surface supérieure de la puce de semi-conducteur 20 est fixée à la surface inférieure du substrat 32 de telle sorte que la zone 22 de capteurs soit disposée sous l'ouverture 34 et qu'une zone d'interface annulaire 40 soit formée, dans laquelle la surface supérieure de la puce de semi-conducteur 20 se prolonge au-delà de l'ouverture 34 dans le substratThe upper surface of the semiconductor chip 20 is fixed to the lower surface of the substrate 32 so that the zone 22 of sensors is disposed under the opening 34 and that an annular interface zone 40 is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate
32 et que chaque plage de connexion 24 soit couplée à l'une des bornes externes 36 à l'aide d'une perle de soudure 42. Les bornes externes 36 sont stratégiquement placées par-dessus la surface supérieure du substrat 32 afin de fournir une connexion physique avec les plages de connexion 24 une fois que les perles de soudure 42 ont fait l'objet d'une refusion. La zone d'interface 40 est encapsulée à l'aide d'un anneau d'étanchéité, qui peut être appliqué dans un processus en deux étapes, en vue de former un premier anneau d'étanchéité 44 et un deuxième anneau d'étanchéité 46. La configuration à un seul anneau d'étanchéité peut être utilisée lorsque les perles de soudure 42 peuvent être encapsulées sans donner lieu à une dégradation des performances requises vis-à-vis des cycles/chocs thermiques, comme dans les situations à coût réduit dans lesquelles une fiabilité réduite est acceptable. La configuration à deux anneaux d'étanchéité améliore toutefois la fiabilité. Le premier anneau d'étanchéité 44 fournit une bonne définition mécanique de la zone 22 de capteurs exposée qui donne lieu à une précision, une répétabilité et une reproductibilité mécaniques. Le deuxième anneau d'étanchéité 46 fournit une meilleure fiabilité en termes de performances vis-à-vis des cycles/chocs thermiques et empêche les mécanismes de défaillance provoqués par des perles de soudure fissurées 42 du fait de contraintes excessives induites par des différences de coefficient de dilatation thermique du premier anneau d'étanchéité 44, du matériau d'enrobage 48 et du substrat 32. Dans tous les cas, les anneaux d'étanchéité 44 et 46 empêchent la pénétration de matériau d'enrobage 48 sur la zone 22 de capteurs.32 and that each connection pad 24 is coupled to one of the external terminals 36 using a solder bead 42. The external terminals 36 are strategically placed over the upper surface of the substrate 32 in order to provide a physical connection with the connection pads 24 once the solder beads 42 have been re-melted. The interface area 40 is encapsulated using a sealing ring, which can be applied in a two-step process, to form a first sealing ring 44 and a second sealing ring 46 The configuration with a single sealing ring can be used when the solder beads 42 can be encapsulated without giving rise to a degradation of the performances required with respect to thermal cycles / shocks, as in situations with reduced cost in which reduced reliability is acceptable. The two-ring configuration, however, improves reliability. The first sealing ring 44 provides a good mechanical definition of the zone 22 of exposed sensors which gives rise to mechanical precision, repeatability and reproducibility. The second sealing ring 46 provides better reliability in terms of performance with respect to thermal cycles / shocks and prevents the failure mechanisms caused by cracked solder beads 42 due to excessive stresses induced by coefficient differences. of thermal expansion of the first sealing ring 44, of the coating material 48 and of the substrate 32. In all cases, the sealing rings 44 and 46 prevent the penetration of coating material 48 on the zone 22 of sensors .
Le premier anneau d'étanchéité 44 encapsule la portion extérieure de la zone d'interface 40, tandis que le deuxième anneau d'étanchéité 46 encapsule la portion intérieure de la zone d'interface 40. Le premier anneau d'étanchéité 44 comprend de préférence un matériau de barrage de retenue non coulant, de grande pureté à base d'époxy thixotrope caractérisé par une température de transition vitreuse élevée avec un faible coefficient de dilatation thermique et d'excellentes performances vis-à-vis des chocs/cycles thermiques. Le deuxième anneau d'étanchéité 46 comprend de préférence un matériau de remplissage très coulant et de grande pureté caractérisé par un faible coefficient de dilatation thermique et d'excellentes performances vis-à-vis des chocs/cycles thermiques. Si l'on n'utilise qu'un seul anneau d'étanchéité, celui-ci devrait comprendre un matériau de barrage de retenue non coulant, de grande pureté à base d'époxy thixotrope caractérisé par une température de transition vitreuse élevée avec un faible coefficient de dilatation thermique et d'excellentes performances vis-à-vis des chocs/cycles thermiques.The first sealing ring 44 encapsulates the outside portion of the interface zone 40, while the second sealing ring 46 encapsulates the inside portion of the interface zone 40. The first sealing ring 44 preferably comprises a high purity non-flowing retaining barrier material based on thixotropic epoxy characterized by a high glass transition temperature with a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles. The second sealing ring 46 preferably comprises a filling material which is very runny and of high purity, characterized by a low coefficient of thermal expansion and excellent performance with respect to thermal shocks / cycles. If only one sealing ring is used, it should include a high purity thixotropic epoxy based non-flowing retaining barrier material characterized by a high glass transition temperature with a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles.
La surface inférieure du substrat 32 et la surface inférieure de la puce de semi-conducteur 20 sont encapsulées à l'aide d'un matériau d'enrobage 48. Le matériau d'enrobage 48 comprend de préférence un matériau d'encapsulation de grande pureté à base d'époxy thixotrope caractérisé par un faible coefficient de dilatation thermique et d'excellentes performances vis-à-vis des chocs/cycles thermiques.The lower surface of the substrate 32 and the lower surface of the semiconductor chip 20 are encapsulated using a coating material 48. The coating material 48 preferably comprises a high purity encapsulation material based on thixotropic epoxy characterized by a low coefficient of thermal expansion and excellent performance against thermal shocks / cycles.
Si l'on se réfère à présent aux figures 4A-4D, le procédé de fabrication du boîtier illustré aux figures 2 et 3 va être décrit. Comme le comprendront aisément les hommes compétents dans l'art, l'ordre de certaines des étapes décrites ci-dessous peut être modifié, ou certaines étapes peuvent être combinées en une seule étape pour produire un dispositif équivalent. Par conséquent, la présente invention n'est pas strictement limitée par l'ordre décrit ou illustré dans les figures suivantes. Etape un (figure 4A): la surface supérieure de la puce de semiconducteur 20 est fixée à la surface inférieure du porte-puce ou du substrat 32 de telle sorte que la zone 22 de capteurs contenant le ou les capteurs dans la surface supérieure de la puce de semi-conducteur 20 soit disposée sous l'ouverture 34 dans le substrat 32. L'ouverture 34 est plus grande que la zone 22 de capteurs, mais plus petite que la puce de semi-conducteur 20.Referring now to Figures 4A-4D, the method of manufacturing the housing illustrated in Figures 2 and 3 will be described. As will be readily understood by those skilled in the art, the order of some of the steps described below can be changed, or some steps can be combined in one step to produce an equivalent device. Consequently, the present invention is not strictly limited by the order described or illustrated in the following figures. Step one (FIG. 4A): the upper surface of the semiconductor chip 20 is fixed to the lower surface of the chip holder or of the substrate 32 so that the sensor area 22 containing the sensor (s) in the upper surface of the semiconductor chip 20 is placed under the opening 34 in the substrate 32. The opening 34 is larger than the zone 22 of sensors, but smaller than the semiconductor chip 20.
Une zone d'interface annulaire 40 (figure 3) est formée, dans laquelle la surface supérieure de la puce de semi-conducteur 20 se prolonge au-delà de l'ouverture 34 dans le substrat 32. Chaque plage de connexion 24 (figure 2) est couplée à l'une des bornes externes 36 (figure 2) qui sont exposées sur la surface inférieure du substrat 32, à l'aide d'une perle de soudure 42. L'ensemble (substrat 32 et puce de semi-conducteur 20) est alors durci.An annular interface area 40 (Figure 3) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the substrate 32. Each connection pad 24 (Figure 2 ) is coupled to one of the external terminals 36 (FIG. 2) which are exposed on the lower surface of the substrate 32, using a solder bead 42. The assembly (substrate 32 and semiconductor chip 20) is then hardened.
Etape deux ffigure 4B): la portion extérieure 50 de la zone d'interface 40 (figure 3) est encapsulée à l'aide du premier anneau d'étanchéité 44. Le premier anneau d'étanchéité est alors durci.Step two (Figure 4B): the outer portion 50 of the interface zone 40 (Figure 3) is encapsulated using the first sealing ring 44. The first sealing ring is then hardened.
Etape trois (figure 4C): la surface inférieure du substrat 32 et la surface inférieure de la puce de semi-conducteur 20 sont encapsulées à l'aide d'un matériau d'enrobage 48. Le matériau d'enrobage 48 est alors durci. Etape quatre ffigure 4P"): la portion intérieure 52 de la zone d'interface 40 (figure 3) est encapsulée à l'aide d'un deuxième anneau d'étanchéité 46. Le deuxième anneau d'étanchéité est alors durci. On notera que les premier et deuxième anneaux d'étanchéité 44 et 46 peuvent être combinés en un seul et unique anneau d'étanchéité qui encapsule la zone d'interface 40 (figure 3), en éliminant ainsi l'étape quatre.Step three (FIG. 4C): the lower surface of the substrate 32 and the lower surface of the semiconductor chip 20 are encapsulated using a coating material 48. The coating material 48 is then hardened. Step four ffigure 4P "): the inner portion 52 of the zone interface 40 (Figure 3) is encapsulated using a second sealing ring 46. The second sealing ring is then hardened. Note that the first and second sealing rings 44 and 46 can be combined into a single sealing ring which encapsulates the interface area 40 (Figure 3), thereby eliminating step four.
Etape cinq f figure 3): la couche protectrice 38 est formée sur le dessus de la zone 22 de capteurs et les bornes externes 36 sont formées. Une lentille ou un filtre peuvent être également installés dans ou au- dessus de l'ouverture 34 (figures 2 et 4A). Le boîtier est alors de préférence nettoyé.Step five f Figure 3): the protective layer 38 is formed on top of the zone 22 of sensors and the external terminals 36 are formed. A lens or filter can also be installed in or above the opening 34 (Figures 2 and 4A). The housing is then preferably cleaned.
Si l'on se réfère à présent aux figures 5A-5F, le procédé de fabrication d'un boîtier conformément à un deuxième mode de réalisation de la présente invention va être décrit. Dans ce mode de réalisation, un cadre préimprimé 60 est utilisé en tant que porte-puce, au lieu du substrat 32 aux figures 2-4D. Les cadres préimprimés 60 sont biens connus des hommes compétents dans l'art et contiennent typiquement une ou plusieurs sorties par fils obtenues par photogravure et estampées (non illustrées) et de trous d'alignement de cadre (non illustrés).Referring now to Figures 5A-5F, the method of manufacturing a housing according to a second embodiment of the present invention will be described. In this embodiment, a preprinted frame 60 is used as a chip holder, instead of the substrate 32 in Figures 2-4D. Preprinted frames 60 are well known to those skilled in the art and typically contain one or more wire outputs obtained by photoengraving and stamped (not shown) and frame alignment holes (not shown).
Etape un (figure 5A): la surface supérieure de la puce de semi- conducteur 20 est fixée à la surface inférieure du porte-puce ou du cadre préimprimé 60 de telle sorte que la zone 22 de capteurs contenant le ou les capteurs dans la surface supérieure de la puce de semi-conducteur 20 soit disposée sous la première ouverture 34 dans le cadre préimprimé 60. La première ouverture 34 est plus grande que la zone 22 de capteurs, mais plus petite que la puce de semi-conducteur 20. Une zone d'interface anulaire 66 (figure 5D) est formée, dans laquelle la surface supérieure de la puce de semi-conducteur 20 se prolonge au-delà de l'ouverture 34 dans le cadre préimprimé 60. Chaque plage de connexion 24 (figures 1A, 1B ou 1C) est couplée à l'une des bornes externes ou sorties par fils 74 (figure 5F) exposées sur la surface inférieure du cadre préimprimé 60, à l'aide d'une perle de soudure 42. L'ensemble (cadre préimprimé 60 et puce de semi-conducteur 20) est alors durci.Step one (FIG. 5A): the upper surface of the semiconductor chip 20 is fixed to the lower surface of the chip holder or of the pre-printed frame 60 so that the sensor area 22 containing the sensor (s) in the surface upper part of the semiconductor chip 20 is placed under the first opening 34 in the preprinted frame 60. The first opening 34 is larger than the area 22 of sensors, but smaller than the semiconductor chip 20. An area anular interface 66 (FIG. 5D) is formed, in which the upper surface of the semiconductor chip 20 extends beyond the opening 34 in the pre-printed frame 60. Each connection pad 24 (FIGS. 1A, 1B or 1C) is coupled to one of the external terminals or outputs by wires 74 (FIG. 5F) exposed on the lower surface of the preprinted frame 60, using a solder bead 42. The assembly (preprinted frame 60 and semiconductor chip 20) is then hardened.
Etape deux (figure 5B): la portion extérieure 62 de la zone d'interface 66 (figure 5D) est encapsulée à l'aide du premier anneau d'étanchéité 44. Le premier anneau d'étanchéité est alors durci. Etape trois (figure 5C): la portion intérieure 64 de la zone d'interface 66 (figure 5D) est encapsulée à l'aide d'un deuxième anneau d'étanchéité 46. Le deuxième anneau d'étanchéité est alors durci. On notera que les premier et deuxième anneaux d'étanchéité 44 et 46 peuvent être combinés en un seul et unique anneau d'étanchéité qui encapsule la zone d'interface 66 (figure 5D), pour éliminer ainsi l'étape trois.Step two (FIG. 5B): the external portion 62 of the interface zone 66 (FIG. 5D) is encapsulated using the first sealing ring 44. The first sealing ring is then hardened. Step three (FIG. 5C): the interior portion 64 of the interface zone 66 (FIG. 5D) is encapsulated using a second sealing ring 46. The second sealing ring is then hardened. It will be noted that the first and second sealing rings 44 and 46 can be combined into a single sealing ring which encapsulates the interface zone 66 (FIG. 5D), to thus eliminate step three.
Etape quatre (figure 5D): un couvercle 68 est fixé à la surface supérieure du cadre préimprimé 60 à l'aide d'un adhésif 70, comme un adhésif polymide. Le couvercle 68 présente une deuxième ouverture 72 de taille similaire à la première ouverture 34 dans le cadre préimprimé 60. Le couvercle 68 renforce la résistance et la stabilité mécaniques du boîtier. L'ensemble est alors durci.Step four (Figure 5D): a cover 68 is attached to the upper surface of the preprinted frame 60 using an adhesive 70, such as a polymeric adhesive. The cover 68 has a second opening 72 of similar size to the first opening 34 in the preprinted frame 60. The cover 68 strengthens the mechanical strength and stability of the housing. The whole is then hardened.
Etape cinq (figure 5E): la surface inférieure du cadre préimprimé 60 et la surface inférieure de la puce de semi-conducteur 20 sont encapsulées et le couvercle 68 est substantiellement encapsulé à l'aide d'un matériau d'enrobage 48. Le matériau d'enrobage 48 est alors durci.Step five (Figure 5E): the bottom surface of the preprinted frame 60 and the bottom surface of the semiconductor chip 20 are encapsulated and the cover 68 is substantially encapsulated using a coating material 48. The material coating 48 is then cured.
Etape six (figure 5E): la couche protectrice 38 est formée sur la zone 22 de capteurs et les bornes externes ou sorties par fils 74 sont coupées et mises en forme. Une lentille ou un filtre peuvent être également installés dans ou au-dessus de la première ouverture 34 ou de la deuxième ouverture 72 (figure 5D). Le boîtier est alors de préférence durci.Step six (FIG. 5E): the protective layer 38 is formed on the zone 22 of sensors and the external terminals or outputs by wires 74 are cut and shaped. A lens or filter can also be installed in or above the first opening 34 or the second opening 72 (Figure 5D). The housing is then preferably hardened.
Si l'on se réfère à présent aux figures 6A-6F, le procédé de fabrication d'un boîtier conformément à un troisième mode de réalisation de la présente invention va être décrit. Dans ce mode de réalisation, à l'instar des figures 5A-5F, un cadre préimprimé 80 est utilisé en tant que porte-puce. Ce cadre préimprimé 80 ne présente toutefois pas de première ouverture 34 (figure 5D). Au lieu de cela, le cadre préimprimé 80 présente une zone en retrait 82 plus grande que la puce de semi-conducteur 20. Cette configuration procure un boîtier extra-plat.Referring now to Figures 6A-6F, the method of manufacturing a housing according to a third embodiment of the present invention will be described. In this embodiment, like Figures 5A-5F, a preprinted frame 80 is used as a chip holder. This preprinted frame 80 does not, however, have a first opening 34 (FIG. 5D). Instead, the preprinted frame 80 has a recessed area 82 larger than the semiconductor chip 20. This configuration provides an extra-flat package.
Etape un (figure 6A): la surface inférieure de la puce de semiconducteur 20 est fixée à la surface supérieure de la zone en retrait 82 du cadre préimprimé 80 à l'aide d'un adhésif 84, comme un adhésif polymide. L'ensemble (cadre préimprimé 80 et puce de semi-conducteur 20) est alors durci. Etapes deux et trois (figure 6B): un barrage 86 est formé de façon à entourer la zone en retrait 82 et empêcher que le matériau d'enrobage 48 (figure 6E) ne pénètre dans la zone en retrait 82 et la puce de semiconducteur 20. Le barrage est alors durci. Des connexions par fils 88 sont formées pour coupler chaque plage de connexion 24 (figures 1A, IB et IC) à une portion d'une des sorties par fils 98 (figure 6F) proche de la zone en retrait 82. La connexion par fils est bien connue des hommes compétents dans l'art.Step one (Figure 6A): the bottom surface of the semiconductor chip 20 is attached to the top surface of the recessed area 82 of the preprinted frame 80 using an adhesive 84, such as a polymeric adhesive. The assembly (preprinted frame 80 and semiconductor chip 20) is then hardened. Steps two and three (Figure 6B): a barrier 86 is formed so as to surround the setback area 82 and prevent the coating material 48 (Figure 6E) from entering the setback area 82 and the semiconductor chip 20 The dam is then hardened. Wire connections 88 are formed to couple each connection pad 24 (Figures 1A, IB and IC) to a portion of one of the wire outputs 98 (Figure 6F) near the recessed area 82. The wire connection is well known to those skilled in the art.
Etape quatre (figure 6C): un couvercle 90 est fixé à la surface supérieure du cadre préimprimé 80 à l'aide d'un adhésif 84, comme un adhésif polymide. Le couvercle 90 présente une ouverture 92 au-dessus de la portion de chacune des bornes extérieures 94 proche de la zone en retrait 82, du barrage 86 entourant la zone en retrait 82 et de la zone en retrait 82. Le couvercle 68 renforce la résistance et la stabilité mécaniques du boîtier. L'ensemble est alors durci.Step four (Figure 6C): a cover 90 is attached to the upper surface of the preprinted frame 80 using an adhesive 84, such as a polymeric adhesive. The cover 90 has an opening 92 above the portion of each of the external terminals 94 close to the recessed area 82, the barrier 86 surrounding the recessed area 82 and the recessed area 82. The cover 68 strengthens the resistance and the mechanical stability of the housing. The whole is then hardened.
Etape cinq (figure 6D): les connexions par fils 88 sont encapsulées à l'aide d'un matériau d'étanchéité 96. Le matériau d'étanchéité 96 est alors durci.Step five (FIG. 6D): the wire connections 88 are encapsulated using a sealing material 96. The sealing material 96 is then hardened.
Etape six (figure 6E): la surface inférieure du cadre préimprimé 80, du barrage 86 et de la zone en retrait 82 est encapsulée et le couvercleStep six (FIG. 6E): the lower surface of the preprinted frame 80, of the barrier 86 and of the recessed area 82 is encapsulated and the cover
90 est substantiellement encapsulé à l'aide d'un matériau d'enrobage 48. Le matériau d'enrobage 48 est alors durci.90 is substantially encapsulated with the aid of a coating material 48. The coating material 48 is then hardened.
Etape sept (figure 6F): la couche protectrice 38 est formée sur la zone 22 de capteurs et les bornes extérieures ou sorties par fils 98 sont coupées et mises en forme. Une lentille ou un filtre peuvent également être installés dans ou au-dessus de l'ouverture 92 (figure 6C). Le boîtier est alors de préférence nettoyé.Step seven (FIG. 6F): the protective layer 38 is formed on the zone 22 of sensors and the external terminals or outputs by wires 98 are cut and shaped. A lens or filter can also be installed in or above the opening 92 (Figure 6C). The housing is then preferably cleaned.
Bien que des modes de réalisation préférés de l'invention aient été décrits en détail, les hommes compétents dans l'art comprendront que diverses modifications peuvent y être apportées sans s'écarter pour autant de l'esprit et du cadre de l'invention présentés dans les revendications annexées. Although preferred embodiments of the invention have been described in detail, those skilled in the art will understand that various modifications can be made thereto without departing from the spirit and scope of the invention presented. in the appended claims.

Claims

REVENDICATIONS
1. Procédé de mise en boîtier d'une puce de semi-conducteur, caractérisé par le fait qu'il comprend les étapes de: fixation d'une surface d'une puce de semi-conducteur (20) sur une surface d'un porte-puce (32) présentant des bornes ou connexions externes de sortie (36, 74), de telle sorte que ce porte-puce ne s'étendent pas devant un ou plusieurs capteurs (22) prévus dans la surface supérieure de la puce de semi-conducteur et qu'une ou plusieurs plages de connexion (24) sur la surface supérieure de la puce de semi-conducteur soient couplées à une ou de plusieurs plages de connexion dudit porte-puce, dans une zone d'interface annulaire (40) formée entre la surface supérieure de la puce de semi-conducteur et une surface dudit porte-puce ; encapsulation de ladite zone d'interface (40) à l'aide d'un anneau d'étanchéité (44, 96) ; et encapsulation de la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage (48).1. A method of packaging a semiconductor chip, characterized in that it comprises the steps of: fixing a surface of a semiconductor chip (20) on a surface of a chip holder (32) having external output terminals or connections (36, 74), such that this chip holder does not extend in front of one or more sensors (22) provided in the upper surface of the chip semiconductor and one or more connection pads (24) on the upper surface of the semiconductor chip are coupled to one or more connection pads of said chip holder, in an annular interface area (40 ) formed between the upper surface of the semiconductor chip and a surface of said chip holder; encapsulation of said interface zone (40) using a sealing ring (44, 96); and encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material (48).
2. Procédé selon la revendication 1, caractérisé par le fait qu'il comprend les étapes de: fixation d'une surface supérieure d'une puce de semi-conducteur (20) sur une surface inférieure d'un porte-puce (32) de telle sorte qu'un ou plusieurs capteurs dans la surface supérieure de la puce de semiconducteur soient disposés sous une première ouverture (34) dans le porte-puce plus grande que le ou les capteurs, mais plus petite que la puce de semi-conducteur, et qu'une zone d'interface (40) soit formée entre ladite puce et ledit porte-puce, dans laquelle la surface supérieure de la puce de semi-conducteur se prolonge au-delà de la première ouverture dans le porte-puce et qu'une ou plusieurs plages de connexion sur la surface supérieure de la puce de semi-conducteur soient couplées à une ou de plusieurs bornes extérieures de la surface inférieure du porte-puce ; durcissement de la puce de semi-conducteur fixée au porte-puce ; encapsulation de la zone d'interface (40) à l'aide d'un anneau d'étanchéité (44) ; durcissement de l'anneau d'étanchéité ; encapsulation de la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage (48) ; et durcissement du matériau d'enrobage.2. Method according to claim 1, characterized in that it comprises the steps of: fixing an upper surface of a semiconductor chip (20) on a lower surface of a chip holder (32) so that one or more sensors in the upper surface of the semiconductor chip are arranged under a first opening (34) in the chip carrier larger than the sensor (s), but smaller than the semiconductor chip , and that an interface zone (40) is formed between said chip and said chip holder, in which the upper surface of the semiconductor chip extends beyond the first opening in the chip holder and that one or more connection pads on the upper surface of the semiconductor chip are coupled to one or more external terminals of the lower surface of the chip holder; hardening of the semiconductor chip attached to the chip holder; encapsulation of the interface zone (40) using a sealing ring (44); hardening of the sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material (48); and hardening of the coating material.
3. Procédé selon la revendication 2, caractérisé par le fait qu'il comprend les étapes de: encapsulation de la portion extérieure de la zone d'interface à l'aide d'un premier anneau d'étanchéité (44) ; durcissement du premier anneau d'étanchéité ; encapsulation de la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur à l'aide d'un matériau d'enrobage (48) ; durcissement du matériau d'enrobage ; encapsulation d'une portion intérieure de la zone d'interface à l'aide d'un deuxième anneau d'étanchéité (46) ; et durcissement du deuxième anneau d'étanchéité.3. Method according to claim 2, characterized in that it comprises the steps of: encapsulation of the outer portion of the interface zone using a first sealing ring (44); hardening of the first sealing ring; encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip using a coating material (48); hardening of the coating material; encapsulation of an inner portion of the interface zone using a second sealing ring (46); and hardening the second sealing ring.
4. Procédé selon la revendication 1, caractérisé par le fait qu'il comprend les étapes de: fixation d'une surface inférieure d'une puce de semi-conducteur (20) sur une surface supérieure d'une zone en retrait (82) d'un cadre préimprimé, la zone en retrait étant plus grande que la puce de semiconducteur, la puce de semi-conducteur présentant une ou plusieurs plages de connexion sur une surface supérieure en vue de procurer des bornes à un ou plusieurs capteurs dans la surface supérieure, et le cadre préimprimé présentant une ou plusieurs sorties par fils ; durcissement de la puce de semi-conducteur fixée au cadre préimprimé ; formation d'un barrage (86) pour entourer la zone en retrait afin d'empêcher qu'un matériau d'enrobage (48) ne pénètre dans la zone en retrait ; durcissement du barrage ; formation de connexions par fils (88) en vue de coupler chaque plage de connexion à une portion d'une des sorties par fils proche de la zone en retrait ; /170334. Method according to claim 1, characterized in that it comprises the steps of: fixing a lower surface of a semiconductor chip (20) on an upper surface of a recessed area (82) of a preprinted frame, the recessed area being larger than the semiconductor chip, the semiconductor chip having one or more connection pads on an upper surface in order to provide terminals for one or more sensors in the surface upper, and the preprinted frame having one or more outputs per wire; hardening of the semiconductor chip attached to the preprinted frame; forming a dam (86) to surround the recessed area to prevent coating material (48) from entering the recessed area; hardening of the dam; forming wire connections (88) to couple each connection pad to a portion of one of the wire outputs near the recessed area; / 17033
1616
encapsulation des connexions par fils à l'aide d'un anneau d'étanchéité (96) ; durcissement du matériau d'étanchéité ; encapsulation de la surface inférieure du cadre préimprimé à l'aide du matériau d'enrobage (48) ; et durcissement du matériau d'enrobage.encapsulation of wire connections using a sealing ring (96); hardening of the sealing material; encapsulating the bottom surface of the preprinted frame with the coating material (48); and hardening of the coating material.
5. Procédé selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend en outre l'étape d'application d'une couche protectrice (38) sur le ou les capteurs de la puce de semi-conducteur.5. Method according to any one of the preceding claims, characterized in that it also comprises the step of applying a protective layer (38) on the sensor or sensors of the semiconductor chip.
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend en outre : la fixation d'un couvercle (68, 90) présentant une deuxième ouverture plus grande que les capteurs de la puce de semi-conducteur, le couvercle étant attaché à la surface supérieure du porte-puce ; et l'encapsulation substantielle du couvercle à l'aide du matériau d'enrobage.6. Method according to any one of the preceding claims, characterized in that it further comprises: the fixing of a cover (68, 90) having a second opening larger than the sensors of the semiconductor chip , the cover being attached to the upper surface of the chip holder; and substantially encapsulating the cover with the coating material.
7. Boîtier pour puce de semi-conducteur, caractérisé par le fait qu'il comprend une puce de semi-conducteur (20) présentant une ou plusieurs plages de connexion sur une surface supérieure en vue de fournir des bornes à un ou plusieurs capteurs (22), en particulier optiques, prévus dans cette surface supérieure ; un porte-puce (32) qui ne s'étend pas devant lesdits capteurs et qui est muni d'une ou plusieurs plages de connexion comprenant des bornes de connexion et muni et muni de connexions externes de sortie, les plages de connexion dudit porte-puce et les plages de connexion de ladite puce déterminant entre elles une zone d'interface annulaire (40) et étant couplées dans cette zone ; un anneau d'étanchéité (44, 96) encapsulant ladite zone d'interface (40) ; et un matériau d'enrobage (48) encapsulant la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur.7. Housing for semiconductor chip, characterized in that it comprises a semiconductor chip (20) having one or more connection pads on an upper surface in order to provide terminals for one or more sensors ( 22), in particular optical, provided in this upper surface; a chip holder (32) which does not extend in front of said sensors and which is provided with one or more connection pads comprising connection terminals and provided and provided with external output connections, the connection pads of said holder chip and the connection pads of said chip determining between them an annular interface zone (40) and being coupled in this zone; a sealing ring (44, 96) encapsulating said interface zone (40); and a coating material (48) encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip.
8. Boîtier selon la revendication 7, caractérisé par le fait qu'il comprend : un porte-puce (32) présentant une première ouverture (34) qui est plus grande que le ou les capteurs, mais plus petite que la puce de semiconducteur, et une ou plusieurs bornes extérieures ; la surface supérieure de la puce de semi-conducteur étant fixée à la surface inférieure du porte- puce de telle sorte que le ou les capteurs soient disposés sous la première ouverture et qu'une zone d'interface (40) soit formée, dans laquelle la surface supérieure de la puce de semi-conducteur se prolonge au-delà de la première ouverture dans le porte-puce et que chaque plage de connexion soit couplée à une portion d'une des bornes extérieures exposée sur la surface inférieure du porte-puce ; un anneau d'étanchéité (44) encapsulant la zone d'interface (40) ; et un matériau d'enrobage (48) encapsulant la surface inférieure du porte-puce et une surface inférieure de la puce de semi-conducteur. 8. Housing according to claim 7, characterized in that it comprises: a chip holder (32) having a first opening (34) which is larger than the sensor (s), but smaller than the semiconductor chip, and one or more external terminals; the upper surface of the semiconductor chip being fixed to the lower surface of the chip holder so that the sensor (s) are arranged under the first opening and an interface zone (40) is formed, in which the upper surface of the semiconductor chip extends beyond the first opening in the chip holder and that each connection pad is coupled to a portion of one of the external terminals exposed on the lower surface of the chip holder ; a sealing ring (44) encapsulating the interface zone (40); and a coating material (48) encapsulating the bottom surface of the chip carrier and a bottom surface of the semiconductor chip.
9. Boîtier selon la revendication 8, caractérisé par le fait que l'anneau d'étanchéité comprend une premier anneau d'étanchéité extérieur (44) et un deuxième anneau d'étanchéité intérieur (46).9. Housing according to claim 8, characterized in that the sealing ring comprises a first outer sealing ring (44) and a second inner sealing ring (46).
10. Boîtier selon l'une des revendications 8 et 9, caractérisé par le fait que chaque plage de connexion est couplée à une des plages extérieures de la surface inférieure du porte-puce, à l'aide d'une perle de soudure (42).10. Housing according to one of claims 8 and 9, characterized in that each connection pad is coupled to one of the outer pads of the lower surface of the chip holder, using a solder bead (42 ).
11. Boîtier selon l'une des revendications 8 à 10, caractérisé par le fait que le porte-puce comprend un substrat et chaque borne externe comprend une plage de connexion (36) formée sur une surface supérieure du substrat.11. Housing according to one of claims 8 to 10, characterized in that the chip holder comprises a substrate and each external terminal comprises a connection pad (36) formed on an upper surface of the substrate.
12. Boîtier selon l'une quelconque des revendications 7 à 10, caractérisé par le fait que le porte-puce comprend un cadre préimprimé (60) et chaque borne externe comprend une sortie par fil (74).12. Housing according to any one of claims 7 to 10, characterized in that the chip holder comprises a pre-printed frame (60) and each external terminal comprises an output by wire (74).
13. Boîtier selon la revendication 7, caractérisé par le fait qu'il comprend : un cadre préimprimé (80) présentant une zone en retrait (82) qui est plus grande que la puce de semi-conducteur et une ou plusieurs sorties par fils ; une surface inférieure de la puce de semi-conducteur étant fixée à une surface supérieure de la zone en retrait du cadre préimprimé ; une connexion par fil (88) couplant chaque plage de connexion à /1703313. Housing according to claim 7, characterized in that it comprises: a preprinted frame (80) having a recessed area (82) which is larger than the semiconductor chip and one or more outputs per wire; a lower surface of the semiconductor chip being attached to an upper surface of the recessed area of the preprinted frame; a wire connection (88) coupling each connection pad to / 17033
1818
une portion d'une des bornes extérieures proche de la zone en retrait ; un barrage (86) entourant la zone en retrait afin d'empêcher qu'un matériau d'enrobage (48) ne pénètre dans la zone en retrait ; un matériau d'étanchéité (96) encapsulant chaque connexion par fil ; et un matériau d'enrobage (48) encapsulant la surface inférieure du cadre préimprimé.a portion of one of the external terminals close to the recessed area; a dam (86) surrounding the recessed area to prevent coating material (48) from entering the recessed area; a sealing material (96) encapsulating each wire connection; and a coating material (48) encapsulating the bottom surface of the preprinted frame.
14. Boîtier selon l'une des revendications 12 et 13, caractérisé par le fait qu'il comprend en outre un couvercle (68, 90) présentant une deuxième ouverture de taille similaire à la première ouverture, le couvercle étant fixé à la surface supérieure du cadre préimprimé à fils et le matériau d'enrobage encapsulant substantiellement ce couvercle.14. Housing according to one of claims 12 and 13, characterized in that it further comprises a cover (68, 90) having a second opening of size similar to the first opening, the cover being fixed to the upper surface of the pre-printed wire frame and the coating material substantially encapsulating this cover.
15. Boîtier selon l'une quelconque des revendications 8 à 14, caractérisé par le fait que ledit anneau d'étanchéité et/ou ledit matériau d'enrobage comprennent un matériau à base d'époxy thixotrope.15. Housing according to any one of claims 8 to 14, characterized in that said sealing ring and / or said coating material comprise a thixotropic epoxy-based material.
16. Boîtier selon l'une quelconque des revendications 8 à 15 caractérisé par le fait que le ou les capteurs sont recouverts d'une couche protectrice (38).16. Housing according to any one of claims 8 to 15 characterized in that the sensor (s) are covered with a protective layer (38).
17. Boîtier selon l'une quelconque des revendications 8 à 16, caractérisé par le fait qu'il comprend en outre un matériau d'encapsulation transparent dans la première ouverture et sur la surface supérieure de la puce de semi-conducteur.17. Housing according to any one of claims 8 to 16, characterized in that it further comprises a transparent encapsulation material in the first opening and on the upper surface of the semiconductor chip.
18. Boîtier selon l'une quelconque des revendications 8 à 17, caractérisé par le fait qu'il comprend en outre une lentille disposée au- dessus du ou des capteurs.18. Housing according to any one of claims 8 to 17, characterized in that it further comprises a lens disposed above the sensor (s).
19. Boîtier selon la revendication 14, caractérisé par le fait que le couvercle est fixé au cadre préimprimé à l'aide d'un adhésif polymide. 19. Housing according to claim 14, characterized in that the cover is fixed to the pre-printed frame using a polymer adhesive.
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