EP1173890A1 - Dispositif semi-conducteur avec des poches dielectriques et son procede de fabrication - Google Patents

Dispositif semi-conducteur avec des poches dielectriques et son procede de fabrication

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EP1173890A1
EP1173890A1 EP00910965A EP00910965A EP1173890A1 EP 1173890 A1 EP1173890 A1 EP 1173890A1 EP 00910965 A EP00910965 A EP 00910965A EP 00910965 A EP00910965 A EP 00910965A EP 1173890 A1 EP1173890 A1 EP 1173890A1
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EP
European Patent Office
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recesses
grid
dielectric
source
drain
Prior art date
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Withdrawn
Application number
EP00910965A
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German (de)
English (en)
Inventor
Thomas Skotnicki
Maryse Paoli
Malgorzata Jurczak
Romain Gwoziecki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
Original Assignee
France Telecom SA
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Publication date
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Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

Definitions

  • the present invention relates generally to a semiconductor device ir such as an MOS transistor, for example a MOS transistor with field effect, having an improved behavior in terms of compromise: supply current (I 0 "leakage current (1 * OFF) -
  • the invention therefore relates more particularly to applications in the field of CMOS circuits of NLSI technology.
  • the solutions proposed so far consist either in increasing the doping rate of the channel, or in the use of pockets having an increased doping rate in the vicinity of the junctions, or again in the case where the drain and source zones comprise extensions by a reduction in the doping rate or in the depth of the extensions.
  • the risk of avalanche is also increased due to higher doping at the level of the drain / channel junction.
  • the subject of the invention is therefore a semiconductor device such as a MOS transistor, remedying the above drawbacks axxx, and in particular a semi-conductor device in which the penetration of the lines of current less controlled by the gate going from the drain to the output is suppressed, without increasing capacities junctions, neither series resistances, nor the substrate effect, nor the threshold voltage.
  • the invention also relates to a method for producing such a device.
  • the semiconductor device comprises a silicon substrate having an upper surface, source and drain regions formed in the substrate and defining between them a channel region, a dielectric gate coLiche and a gate on the substrate above the channel region, and spacers on two opposite sides of the grid, said semiconductor device being characterized in that it comprises at least one dielectric pocket in the channel region, adjacent to one of the regions source and drain and located either in self-alignment with the corresponding spacer of the grid, or immediately outside it Read with respect to said spacer, so as to prevent the passage of poorly controlled leakage currents between the drain region and the source region.
  • the semiconductor device according to the invention comprises two dielectric pockets as defined above, adjacent, respectively, to the source region and to the drain region.
  • these dielectric pockets are located at a depth of at least 5 nm, and generally of the order of 40 nm, from the upper surface of the silicon body and the dielectric pocket has a thickness of 5 to 100 nm, preferably 20 to 100 nm.
  • the dielectric pockets are located below the extensions and in self-alignment or immediately outside with respect to the gate spacers.
  • a ⁇ minus a dielectric pocket according to the invention in a semiconductor device, therefore eliminates the current lines going from the drain region to the source region in their lower part while leaving the current lines close to the interface between the gate oxide and the silicon body or substrate which are under the control of the gate polarization.
  • the present invention also relates to a method for manufacturing a semiconductor device comprising at least one dielectric pocket to suppress the passage of current between lower parts of a drain region and of a source region which comprises: a) forming on a silicon substrate a layer of a gate dielectric material, for example a layer of silicon oxide; b) the formation on the grid dielectric layer of a grid; c) forming along two opposite sides of the spacer grid; d) the etching of the substrate on each side of the spacers of the grid to form recesses (for example by etching at fixed time with a depth of the order of 10 to 100 nm); e) depositing, in the recesses, a dielectric material to form in each of the recesses a dielectric pocket located immediately outside with respect to the corresponding gate spacer; f) filling the recesses with silicon; and g) doping the recesses to form source and drain regions.
  • a gate dielectric material for example a layer of silicon oxide
  • step b) of forming the gate may include etching of the gate dielectric layer and of the silicon substrate.
  • Axx is then filled with the recesses with silicon and the formation of spacers on each of the opposite sides of the grid before proceeding to axx doping the recesses filled with silicon to form the source and drain regions.
  • Figure 1 - a schematic section of an embodiment of ⁇ .m semiconductor according to the invention.
  • FIGs 2a to 2d - views, in schematic section, of the main steps in carrying out a method of manufacturing a semiconductor device according to the invention.
  • the semiconductor device according to the invention comprises in substrate or body 1 in silicon, in which source 2 and drain 3 regions are formed.
  • the source regions 2 and drain 3 may have more weakly doped extensions 2a and 3a, respectively.
  • gate dielectric 5 for example SiO *,
  • gate 6 for example made of polysilicon
  • the grid 6 is flanked on two opposite sides of spacers 7, 8 (for example in Si 3 N 4 ). Finally, contacts 9 and 10 are provided on the source and drain regions 2, 3.
  • the semiconductor device further comprises, in the embodiment shown, deLix dielectric pockets 1 1 and 12 located in the channel region 4, respectively adjacent to the source and drain regions 2, 3, and auto -aligned with grid spacers 7 and 8.
  • the dielectric pockets 1 1, 12 are located immediately below the extensions.
  • the dielectric pockets 1 1 and 12, for example made of Si0, are generally located at least 5 nm or below the upper surface of the silicon substrate 1 and have a thickness generally of 5 to 100 nm.
  • these dielectric pockets 1 1, 12 could be located inrrnédiaternent outside with respect to the grid spacers 7 and 8.
  • the current lines going from the drain 3 to the source 2 in their lower parts are stopped in the pockets 1 1, 12, however qxxe the lines of co going in the part of the channel region a i above the pockets 1 1, 12, are controlled by the grid 6.
  • a layer of gate dielectric 5 is produced on a silicon substrate.
  • the dielectric pockets 11 and 12 are formed, for example by conventional chemical vapor deposition (CVD) followed by anisotropic etching.
  • the dielectric pockets 11 and 12 are formed in the recesses 22, 23 on the walls of the silicon substrate which are located in the extension of the outer walls of the spacers.
  • dielectric pockets also form on the insulating sides of the recesses 22, 23. These dielectric pockets which are not active, do not interfere with the operation of the final device.
  • the recesses 22, 23 are filled by selective deposition of silicon (for example by epitaxial growth) and by implantation of the dopants to form the source and drain regions.
  • the device is then completed in a conventional manner.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Le dispositif semi-conducteur se caractérise par la présence de poches diélectriques (11, 12) enterrées dans le corps du silicium et situées dans la région de canal (3) près des régions de source (2) et de drain (4), en auto-alignement ou à l'extérieur par rapport aux espaceurs de grille (7, 8). Application aux transistors MOS.

Description

Dispositif semi-conducteur avec des jonctions à poches diélectriques et son procédé de fabrication.
La présente invention concerne de manière générale un dispositif semi-conducte ir tel qu'un transistor MOS, par exemple un transistor MOS à effet de champ, ayant un comportement amélioré en terme de compromis : courant d'alimentation (I0 " courant de fuite (1*OFF) - L'invention concerne donc plus particulièrement les applications dans le domaine des circuits CMOS de technologie NLSI.
Dans les dispositifs semi-conducteurs tels que les transistors MOS à canaux courts (≤ 0, 18 μm), les effets des canaux courts se traduisent par un courant de fuite mal contrôlé par la grille, allant de la région de drain à la région de source.
Afin de contrôler ces courants de fuite, par exemple dans les transistors, les solutions proposées jusqu'à présent consistent, soit à augmenter le taux de dopage du canal, soit l'utilisation de poches ayant un taux de dopage accru au voisinage des jonctions, soit encore dans le cas où les zones de drain et de source comportent des extensions par une dirninution du taux de dopage ou de la profondeur des extensions.
De telles solutions sont décrites entre autres dans les articles :
- "Characteristics of a Buried-channel Graded drain with punchthrough stopper (BGP) MOS device (Dispositif MOS à caractéristiq ies de drain étage à canal enseveli avec stoppeur perçage
(BGP)"H. Sunami, K. Shimohigashi et Ν. Hashimoto, IEEE Trans. Electron Devices, Vol. ED-29, Ν° 4, pp. 607-610, 1982;
- "High performance dual-gate CMOS utilizing a novel self- aligned pocket implantation (SPI) technology (CMOS double grille à haute performance utilisant une nouvelle technologie (SPI) d'implantation de poches a ito-alignées)" A. Hori, M. Segavva, S. Kameyana et M. Yasuhira, IEEE Trans. Electron Devices, Nol. ED-40, Ν° 9, pp. 1675-1681 , 1993 ; et
- "Study of pocket implant parameters for 0, 18 μm CMOS (Etude des paramètres d'implantation de poches pour des CMOS 0, 18 μm)" J.
Schmitz, Y.V. Ponomarev, A. H. Montrée, P.H. Woerlee, ESSDERC97 Proceedings, pp. 224-227, 1997.
Pour les technologies avancées, la réalisation de poches semble la solution la plus prometteuse, car elle permet de contrôler le courant de fuite, tout en améliorant les caractéristiques d'évolution de la tension de seuil avec la longueur de grille.
La réalisation de ces poches se fait par implantation de dopants de même type que ce ix du canal, après réalisation de la grille, et avant ou après la formation des espaceurs. To itefois, cette solution présente plusieurs inconvénients.
Ces poches sont difficiles à placer à ca ise de la dispersion des dopants lors de l'implantation et lors des recvαits.
L'introduction de telles poches de dopage accru accroît le dopage du canal et conduit à un effet de substrat phis élevé d'où une perte en courant de saturation.
Le risq ie d'avalanche est également accru du fait d'un dopage plus élevé au niveaLi de la jonction drain/canal.
En outre, les capacités de jonctions sont plus élevées.
Enfin, l'efficacité de telles poches de dopage accru est modérée dans le cas des dispositifs à canaux courts. Pour accroître l'effet, on pourrait utiliser des poches les plus dopées possibles mais alors au prix d'un accroissement des inconvénients cités précédemment.
Les inconvénients liés au dopage fort du canal sont les suivants :
- une tension de seuil trop élevée entraînant Line perte en courant d'alimentation (I0N) due à la diminution de la différence de potentiel NGS -
Nth (Nos = tension grille/source; N^ = tension de seuil);
- un coefficient d'effet άxx substrat plus élevé d'où une perte en courant de saturation;
- un risque d'avalanche accru à cause d' m dopage plus élevé axx niveau de la jonction drain/canal; - des capacités de jonctions plus élevées.
Quant à la diminution du dopage ou de la profondeur des extensions, elle se traduit par une augmentation des résistances séries d'où une perte en courant d'alimentation (IQN - L'invention a donc pour objet un dispositif semi-cond icteur tel qu'un transistor MOS, remédiant axxx inconvénients ci-dessus, et en particulier un dispositif semi-conducteLir dans lequel on a SLipprimé la pénétration des lignes de courant les moins contrôlées par la grille allant du drain vers la sotirce, sans augmentation des capacités de jonctions, ni des résistances séries, ni de l'effet de substrat, ni de la tension de seuil.
L'invention a également pour objet un procédé de réalisation d'un tel dispositif.
Le dispositif semi-condLicteur selon l'invention comprend un substrat en silicium ayant une surface supérieure, des régions de source et de drain formées dans le substrat et définissant entre elles une région de canal, une coLiche diélectriq ie de grille et une grille sur le substrat au- dessus de la région de canal, et des espaceurs sur deux côtés opposés de la grille, ledit dispositif semi-conducteLir étant caractérisé en ce qu'il comprend au moins une poche diélectrique dans la région de canal, adjacente à une des régions de source et de drain et située, soit en autoalignement avec l'espaceur correspondant de la grille, soit immédiatement à l'extérieLir par rapport audit espaceur, de manière à empêcher le passage des courants de fuite mal contrôlés entre la région de drain et la région de source. De préférence, le dispositif semi-conducteur selon l'invention comprend deux poches diélectriques telles que définies ci-dessus, adjacentes, respectivement, à la région de source et à la région de drain.
En général, ces poches diélectriques sont situées à une profondeur d'au moins 5 nm, et généralement de l'ordre de 40 nm, de la surface supérieure du corps de silicium et la poche diélectrique a une épaisseur de 5 à 100 nm, de préférence de 20 à 100 nm.
Lorsque les régions de source et de drain comportent des extensions, comme cela est classique, les poches diélectriques sont situées au dessous des extensions et en auto-alignement ou immédiatement à l'extérieur par rapport aux espaceurs de grille. On peut utiliser pour les poches diélectriques tout matériau diélectrique classiquement utilisé dans l'indiistrie des semi-conducteurs, et en particulier l'oxyde de silicium et le nitrure de silicium.
La réalisation d'aτι moins une poche diélectrique selon l'invention, dans un dispositif semi-conducteur, supprime donc les lignes de courant allant de la région de drain à la région de source dans leur partie inférieure tout en laissant subsister les lignes de courant proches de l'interface entre l'oxyde de grille et le corps ou substrat de silicium qui sont sous le contrôle de la polarisation de grille. La présente invention concerne également un procédé de fabrication d'un dispositif semi-conducteLir comportant au moins une poche diélectrique po ir supprimer le passage de courant entre des parties inférieures d'une région de drain et d une région de source qui comprend : a) la formation sur un substrat de silicium d'une couche d'un matériau diélectrique de grille, par exemple une couche d'oxyde de silicium; b) la formation sur la couche de diélectriqτιe de grille, d'une grille; c) la formation le long de deux côtés opposés de la grille d'espaceurs; d) la gravure du substrat de chaque côté des espaceurs de la grille pour former des évidements (par exemple par gravure à temps fixe avec une profondeur de l'ordre de 10 à 100 nm); e) le dépôt, dans les évidements, d'un matériau diélectrique pour former dans chacun des évidements une poche diélectrique située immédiatement à l'extérieur par rapport à l'espaceur de grille correspondant; f) le remplissage des évidements avec du silicium; et g) le dopage des évidements pour former des régions de source et de drain.
En variante, l'étape b) de formation de la grille peut comporter une gravure de la couche de diélectrique de grille et du substrat de silicium
(par exemple sur une profondeur de 10 à 100 nm) pour former les évidements sur les deux côtés opposés de la grille; puis on effectue le dépôt dans les évidements d'un matériau diélectrique pour former des poches diélectriques situées immédiatement à l'extérieur par rapport aux côtés opposés de la grille. On procède alors axx remplissage des évidements avec du silicium et à la formation d'espaceurs sur chacun des côtés opposés de la grille avant de procéder axx dopage des évidements comblés avec le silicium pour former les régions de source et de drain.
Eventuellement, avant la gravure du substrat et la formation des espaceurs de grille, on peut procéder à une implantation de dopant pour former dans le substrat des zones faiblement dopées qui servent à former des extensions des régions de source et de drain. La suite de la description se réfère aux figures annexées, qui représentent respectivement :
Figure 1 - une coupe schématique d'une réalisation d τ.m semiconducteur selon l'invention; et
FigLires 2a à 2d - des vues, en coupe schématique, des principales étapes d'une réalisation d un procédé de fabrication d'un dispositif semiconducteur selon l'invention.
Comme le montre la figure 1, le dispositif semi-conducteur selon l'invention comprend in substrat ou corps 1 en silicium, dans lequel sont formées des régions de source 2 et de drain 3. Comme cela est classique, les régions de source 2 et de drain 3 peuvent comporter des extensions plus faiblement dopées 2a et 3a, respectivement.
Ces régions de source 2 et de drain 3 et leurs extensions respectives 2a, 3a, définissent entre elles une région de canal 4. Une mince couche de diélectrique de grille 5 (par exemple SiO*,) et une grille 6 (par exemple en polysilicium) sont également formées sτιr la surface supérieure du substrat 1 au-dessus de la région de canal 4.
Comme cela est classique, la grille 6 est flanquée sur deux côtés opposés d'espaceurs 7, 8 (par exemple en Si3N4). Enfin, des contacts 9 et 10 sont prévus sur les régions de source et drain 2, 3.
Selon l'invention, le dispositif semi-conducteur comprend, en outre, dans la réalisation représentée, deLix poches diélectriques 1 1 et 12 situées dans la région de canal 4, respectivement adjacentes aux régions de source et de drain 2, 3, et auto-alignées avec les espaceurs de grille 7 et 8. Dans la réalisation représentée, les poches diélectriques 1 1, 12 sont situées immédiatement en dessous des extensions. Les poches diélectriques 1 1 et 12, par exemple en Si0 , se trouvent généralement situées à au moins 5 nm ou phis en dessous de la surface supérieure du substrat 1 en silicium et ont une épaisseur en générale de 5 à 100 nm.
Bien évidemment, comme indiqué précédemment, ces poches diélectriques 1 1, 12 pourraient être situées inrrnédiaternent à l'extérieur par rapport aux espaceurs de grille 7 et 8.
Avec la structure selon l'invention, les lignes de courant allant du drain 3 à la source 2 dans leurs parties inférievires sont arrêtées dans les poches 1 1, 12, cependant qxxe les lignes de co irant dans la partie de la région de canal a i-dessus des poches 1 1, 12, sont contrôlées par la grille 6.
En se référant aLix figures 2a à 2d, on va maintenant décrire une mise en oeuvre d'un procédé de fabrication d'un dispositif serni- conducteur selon l'invention.
On réalise, de manière classique, comme le montre la figure 2a, sur un substrat de silicium, une couche de diélectrique de grille 5, une grille 6 en silicium éventuellement surmontée d une couche de protection
13, (par exemple en Si3N4 ou SiON) , et sur deux côtés opposés de la grille 6 des espaceurs 7, 8.
On peut, facultativement, effectuer une implantation de dopant pour créer des zones faiblement dopées 22a et 23 a qui serviront ultérieurement à former les extensions 2a, 3a des régions de source et de drain. Comme le montre la figure 2b, on grave alors, toujours de manière classique, des évidements 22, 23 sur des côtés opposés de la grille 6, ces évidements 22, 23 s'étendant jusque dans le substrat ou corps en silicium 1. On peut, par exemple, utiliser une gravure à temps fixe, avec une profondeur de l'ordre de 10 à 100 nm. A ce stade, comme le montre la figure 2c, on procède, selon l'invention, à la formation des poches diélectriques 1 1 et 12, par exemple par dépôt chimique en phase vapeur (CVD) classique suivie de gravure anisotrope.
Les poches diélectriqτιes 11 et 12 sont formées dans les évidements 22, 23 sur les parois du substrat de silicium qui se trouvent dans le prolongement des parois extérieures des espaceurs.
Comme le montre la figure 2c, des poches diélectriques se forment également sur les côtés isolants des évidements 22, 23. Ces poches diélectriques qui ne sont pas actives, ne gênent pas le fonctionnement du dispositif final.
Puis, comme le montre la figure 2d, on comble les évidements 22, 23 par dépôt sélectif de silicium (par exemple par croissance epitaxiale) et à l'implantation des dopants pour former les régions de source et de drain.
Le dispositif est ensuite achevé de manière classique.

Claims

REVENDICATIONS
1. Dispositif semi-conducteur comprenant xxxx substrat semiconducteur (1) dans lequel sont formées des régions de drain (2) et de source (3) définissant entre elles une région de canal (4), une cotiche de diélectrique de grille (5) et une grille (6) sur le substrat (1) au-dessus de la région de canal, et des espaceurs (7, 8) S IΓ deux côtés opposés de la grille
(6), caractérisé en ce qu'il comprend au moins une poche diélectrique (1 1, 12) dans la région de canal (4), adjacente à une des régions de source et de drain et situées, soit en auto-alignement avec l'espaceur correspondant (7, 8) de la grille (6), soit immédiatement à l'extérieur par rapport avidit espaceur de manière à empêcher le passage des courants de fuite mal contrôlés par la grille allant de la région de drain (3) vers la région de source (2).
2. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce qLi'il comprend Line poche diélectrique (1 1) adjacente à la région de source et une poche diélectrique (12) adjacente à la région de drain, situées chacune respectivement en auto-alignement avec un espaceur correspondant (7, 8) de la grille (6).
3. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce qu'il comprend une poche diélectrique (1 1) adjacente à la région de source (2) et une poche diélectrique (12) adjacente à la région de drain (3), situées chacune respectivement immédiatement à l'extérieur par rapport à un espaceur correspondant (7, 8) de la grille (6).
4. Procédé de fabrication d'un dispositif semi-conducteur selon la revendication 1, caractérisé en ce qu'il comprend : a) la formation sur un substrat (1) de silicium d'une couche d'un matériau diélectrique de grille (5); b) la formation sur la couche de diélectrique de grille (5), d'une grille (6); c) la formation le long de deux côtés opposés de la grille (6) d'espaceurs (7, 8); d) la gravure du substrat de chaque côté des espaceurs (7, 8) de la grille pour former des évidements (22, 23); e) le dépôt, dans les évidements, d'un matériau diélectriqtie pour former dans chacun des évidements une poche diélectrique (1 1, 12) située immédiatement à l'extérieur par rapport à un espaceur (7, 8) correspondant; f) le remplissage des évidements par épitaxie sélective du silicium dans les évidements; et g) le dopage des évidements (22, 23) remplis poLir former des régions de source et de drain (2, 3).
5. Procédé de fabrication d'un dispositif semi-conducteur selon la revendication 1 , caractérisé en ce qu'il comprend : a) la formation sur un substrat de silicium (1) d'une couche de diélectrique de grille (5); b) la formation S IΓ la couche de diélectrique de grille (5) d'une grille (6); c) la gravπre du sxibstrat (1) le long de deux côtés opposés de la grille (6) pour former des évidements (22, 23); d) le dépôt dans les évidements (22, 23) d'un matériaLi diélectrique pour former un poche diélectrique (1 1, 12) dans chacvm des évidements (22, 23); e) le remplissage des évidements (22, 23) par épitaxie sélective du silicium dans les évidements; f) la formation d'espaceurs (7, 8) sur les deux côtés opposés de la grille, les poches diélectriques (1 1, 12) étant alors auto-alignées avec les espaceurs de grille; et g) le dopage des évidements remplis pour former les régions de source et de drain (2, 3).
6. Procédé selon la revendication 4 ou 5, caractérisé en ce que préalablement à la gravure du substrat (1), on forme des zones faiblement dopées (22a, 23a) qui formeront ultérieurement des extensions (2a, 3a) des régions de source et de drain (2, 3).
7. Procédé selon la revendication 4, caractérisé en ce que le dopage des évidements (22, 23) s'effectue axx cours du remplissage des évidements.
EP00910965A 1999-03-19 2000-03-16 Dispositif semi-conducteur avec des poches dielectriques et son procede de fabrication Withdrawn EP1173890A1 (fr)

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