EP1008185A1 - Semiconductor structure with a silicon carbide material base, with several electrically different sub-regions - Google Patents

Semiconductor structure with a silicon carbide material base, with several electrically different sub-regions

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EP1008185A1
EP1008185A1 EP98947343A EP98947343A EP1008185A1 EP 1008185 A1 EP1008185 A1 EP 1008185A1 EP 98947343 A EP98947343 A EP 98947343A EP 98947343 A EP98947343 A EP 98947343A EP 1008185 A1 EP1008185 A1 EP 1008185A1
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semiconductor region
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semiconductor
contour
partial
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Withdrawn
Application number
EP98947343A
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German (de)
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Dethard Peters
Reinhold SCHÖRNER
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SiCED Electronics Development GmbH and Co KG
Original Assignee
Siemens AG
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Publication date
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Abstract

The inventive SiC semiconductor structure (2) contains at least three semiconductor regions (G1 to G3). The surface of the third semiconductor region (G3) encompasses that of the second semiconductor region (G2), forming a second sub-surface (F2) which in turn encompasses the surface of the first semiconductor region (G1), forming a first sub-surface (F1). According to the invention, the contour of the edge (R2) of the second sub-surface (F2) should be determined by the contour of the edge (R1) of the first sub-surface (F1) in such a way that the second sub-surface (F2) essentially represents a specially enlarged image of the first sub-surface (F1). The deviation of the contour of the edge (R2) of the second sub-surface (F2) from the resulting exact contour (Re) of the image is at most Δ2 = 10 nm.

Description

Beschreibungdescription
Halbleiterstruktur auf Basis von Siliziu -Carbid-Material mit mehreren elektrisch unterschiedlichen TeilgebietenSemiconductor structure based on silicon carbide material with several electrically different sub-areas
Die Erfindung bezieht sich auf eine Halbleiterstruktur auf Basis von Silizium-Carbid-Material, die mehrere Gebiete mit unterschiedlichen elektrischen Eigenschaften aufweist, wobei zumindest ein erstes Halbleitergebiet, ein zweites Halblei- tergebiet, dessen Oberfläche die Oberfläche des ersten Halbleitergebietes als eine erste Teilfläche enthält, sowie ein weiteres Halbleitergebiet vorgesehen sind, dessen Oberfläche die Oberfläche des zweiten Halbleitergebietes als eine zweite Teilfläche umfaßt.The invention relates to a semiconductor structure based on silicon carbide material, which has a plurality of regions with different electrical properties, at least one first semiconductor region, a second semiconductor region, the surface of which contains the surface of the first semiconductor region as a first partial surface. and a further semiconductor region are provided, the surface of which comprises the surface of the second semiconductor region as a second partial surface.
Bei Leistungshalbleiterbauelementen, z.B. Leistungs-MOSFETs (Metal-Oxide-Semiconductor-Field-Effect-Transistors) , werden an die Homogenität besonders hohe Anforderungen gestellt, weil häufig viele als Zellen bezeichnete Teile dieser Elemen- te parallel geschaltet werden und jede Zelle den gleichen Anteil zum Gesamtstrom beitragen soll.In the case of power semiconductor components, e.g. Power MOSFETs (Metal-Oxide-Semiconductor-Field-Effect-Transistors) are subject to particularly high demands on homogeneity, because often many parts of these elements, called cells, are connected in parallel and each cell should contribute the same proportion to the total current .
Bei einem aus der Silizium-Technik an sich bekannten Aufbau einer vertikalen MOSFET-Zelle mit einem sogenannten lateralen Kanalgebiet wird eine sogenannte Kanallänge definiert durch den lateralen Überlapp eines Basisgebiets über ein Source- Gebiet des MOSFETs mit entgegengesetztem Leitungstyp. Zur Erzielung eines niedrigeren Kanalwiderstands trachtet man danach, die Kanallänge der MOSFET-Zelle zu minimieren. Für eine Massenfertigung von Bauelementen mit wenigstens annähernd identischen Eigenschaften ist es ferner erforderlich, daß die Kanallänge über den gesamten Wafer aus dem Halbleitermaterial zumindest weitgehend homogen ist und von Wafer zu Wafer reproduzierbar eingestellt werden kann. In dem Artikel „Seif aligned 6H-S1C MOSFETs wi th improved current drive" von J. N. Pan, J. A. Cooper, M. R. Melloch in „Electronics letters ", 6. Juli 1995, Vol . 31 , Nr. 14, Sei ten 1200 und 1201 ist die Struktur eines lateralen MOSFETs in Si- lizium-Carbid-Technologie des Kristall-Typs 6H (6H-SiC) sowie ein Verfahren zu dessen Herstellung beschrieben, das auf einem aus der Siliziumtechnik bekannten Verfahren basiert. Demgemäß stellen benachbarte Fenster in einer Maskenebene innerhalb einer epitaktisch aufgewachsenen, p-dotierten 6H-SiC- Schicht paarweise Source- und Drain-Gebiete des lateralenIn a construction of a vertical MOSFET cell with a so-called lateral channel region, which is known per se from silicon technology, a so-called channel length is defined by the lateral overlap of a base region over a source region of the MOSFET with an opposite conductivity type. In order to achieve a lower channel resistance, the aim is to minimize the channel length of the MOSFET cell. For mass production of components with at least approximately identical properties, it is also necessary that the channel length is at least largely homogeneous over the entire wafer made of the semiconductor material and can be set reproducibly from wafer to wafer. In the article "Seif aligned 6H-S1C MOSFETs with improved current drive" by JN Pan, JA Cooper, MR Melloch in "Electronics letters", July 6, 1995, Vol. 31, No. 14, pages 1200 and 1201 describes the structure of a lateral MOSFET in silicon carbide technology of the crystal type 6H (6H-SiC) and a method for its production, which is based on a method known from silicon technology Process based. Accordingly, adjacent windows in a mask plane provide paired source and drain regions of the lateral within an epitaxially grown, p-doped 6H-SiC layer
MOSFETs dar, die jeweils mittels Implantation von Stickstoffionen n-dotiert werden. Da für Sie aber im Vergleich zu Silizium (750° C - 800° C) deutlich höhere TemperaturenMOSFETs, which are n-doped by implantation of nitrogen ions. Because for you, however, significantly higher temperatures than silicon (750 ° C - 800 ° C)
(1200° C - 1500° C) zum Ausheilen der bei der Implantation erzeugten Gitterschäden und zum Aktivieren der implantierten Dotierstoffe erforderlich sind, ist die Verwendung des MOS- Systems als Maskierung problematisch. Um das MOS-System nicht zu schädigen, kann nur bei Temperaturen bis maximal 1200° C getempert werden. Somit ist eine von Akzeptorionen nicht mög- lieh. Die Kanallänge wird über den Abstand der Fenster in der Maske eingestellt, und das Gate-Oxid und die Gate-Elektrode liegen selbstjustiert über dem Inversionskanal. Das Verfahren ist nicht anwendbar auf solche Bauelementtypen, bei denen ein Kanalgebiet implantiert wird, weil dazu entweder für Source und Drain oder für das Kanalgebiet eine p-Dotierung notwendig ist. Die maximal mögliche Ausheiltemperatur von 1200° C reicht aber für eine Ausheilung und Aktivierung der Akzeptorionen nicht aus.(1200 ° C - 1500 ° C) to heal the lattice damage generated during the implantation and to activate the implanted dopants, the use of the MOS system as a mask is problematic. In order not to damage the MOS system, annealing can only take place at temperatures up to a maximum of 1200 ° C. One of the acceptor ions is therefore not possible. The channel length is set via the distance between the windows in the mask, and the gate oxide and the gate electrode are self-aligned over the inversion channel. The method is not applicable to those types of components in which a channel region is implanted because p-doping is necessary either for source and drain or for the channel region. The maximum possible healing temperature of 1200 ° C is not sufficient for healing and activation of the acceptor ions.
In dem Artikel „4H-Silicon Carbide Power Swi tching Devices" von J. W. Palmour et . al . in „ Technical digest of International Conference on Sie and related materials" , Kyoto, 1995, Seiten 319-320 ist eine nicht planare UMOS-Struktur in Sili- zium-Carbid des Kristalltyps 4H beschrieben. Die Source- Gebiete werden durch Implantation von Donator-Ionen in eine epitaktisch gewachsene p-dotierte SiC-Schicht erzeugt. Durch reaktives Ionenätzen (Reactive Ion Etching, RIE) wird, jeweils auf die Mitte der Source-Gebiete justiert, ein U- förmiger Graben in der Oberfläche der Halbleiterstruktur geöffnet. Die Gräben reichen jeweils hinunter bis in die unter der p-dotierten SiC-Schicht angeordnete n-dotierte SiC- Schicht und nehmen nacheinander Gate-Oxid und Gate-Elektrode auf. Die Kanallänge wird durch die in vertikaler Richtung zwischen Source-Gebiet und n-dotierter SiC-Schicht verbleibende Dicke der p-dotierten SiC-Schicht definiert. Auch bei diesem Verfahren ist nur ein einziger Implantationsschritt vorgesehen. Die Kanallänge wird über die Eindringtiefe der Stickstoff-Ionen und die Dicke der p-dotierten SiC-Schicht kontrolliert.In the article "4H-Silicon Carbide Power Switching Devices" by JW Palmour et. Al. In "Technical digest of International Conference on Sie and related materials", Kyoto, 1995, pages 319-320, a non-planar UMOS structure is in Silicon carbide of the crystal type 4H is described. The source Regions are created by implanting donor ions in an epitaxially grown p-doped SiC layer. A U-shaped trench in the surface of the semiconductor structure is opened by reactive ion etching (RIE), in each case adjusted to the center of the source regions. The trenches each extend down into the n-doped SiC layer arranged under the p-doped SiC layer and take up gate oxide and gate electrode one after the other. The channel length is defined by the thickness of the p-doped SiC layer remaining in the vertical direction between the source region and the n-doped SiC layer. With this method, too, only a single implantation step is provided. The channel length is controlled via the penetration depth of the nitrogen ions and the thickness of the p-doped SiC layer.
Bei den als DI2-MOSFETs bekannten SiC-HalbleiterstrukturenIn the SiC semiconductor structures known as DI 2 MOSFETs
(vgl. z.B. „IEEE Electron Device Letters", Vol. 18, No . 3,(see e.g. "IEEE Electron Device Letters", Vol. 18, No. 3,
März 1997, Seiten 93 bis 95), die mehrere sich gegenseitig umschließende Oberflächengebiete aufweisen, sind die die lateralen Kanallängen definierenden Abstände zwischen den Rändern der sich gegenseitig umschließenden Oberflächengebiete verhältnismäßig ungleichmäßig bei Betrachtung über den gesamten Umfang eines jeweiligen Teilgebiets. D.h., die Abstände zwischen benachbarten Rändern schwanken in einer Größenordnung von deutlich über 50 nm. Es zeigt sich dann aber, daß z.B. bei einer Parallelschaltung vieler Teilgebiete einer entsprechenden Struktur diese lokal unterschiedlich stark elektrisch und somit thermisch ungleichmäßig belastet werden. Die Vorteile einer hohen Belastbarkeit bei Anwendung von SiC- Material werden folglich aufgrund der Forderung nach Vermeidung einer Überlastung einzelner Teilgebiete entsprechend vermindert . Aufgabe der vorliegenden Erfindung ist es deshalb, eine SiC- Halbleiterstruktur anzugeben, die eine hohe Belastbarkeit insbesondere bei einer Parallelschaltung vieler Teilgebiete gewährleistet .March 1997, pages 93 to 95), which have a plurality of mutually enclosing surface areas, the distances defining the lateral channel lengths between the edges of the mutually enclosing surface areas are relatively uneven when viewed over the entire circumference of a respective sub-area. That is, the distances between adjacent edges fluctuate in the order of magnitude of well over 50 nm. However, it then turns out that, for example, when many sub-regions of a corresponding structure are connected in parallel, these are subjected to different local electrical and thus thermal uneven loads. The advantages of high resilience when using SiC material are consequently reduced due to the requirement to avoid overloading individual sub-areas. The object of the present invention is therefore to provide an SiC semiconductor structure which ensures a high load capacity, in particular when many subregions are connected in parallel.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Kontur des Randes der ersten Teilfläche vorgegeben ist und daß die Kontur des Randes der zweiten Teilfläche durch die Kontur des Randes der ersten Teilfläche dahingehend bestimmt ist, daß fiktiv um jeden Punkt des Randes der ersten Teilfläche ein Kreis mit demselben Radius geschlagen wird und allen Kreisen eine gemeinsame äußere Umhüllende zugeordnet wird, welche die Kontur eines fiktiven exakten Randes der zweiten Teilfläche festlegt, von welchem exakten Rand der tatsächli- ehe Rand der zweiten Teilfläche höchstens um ± 10 nm beabstandet ist.This object is achieved in that the contour of the edge of the first partial area is predetermined and that the contour of the edge of the second partial area is determined by the contour of the edge of the first partial area in such a way that a circle is fictitiously around each point of the edge of the first partial area is struck with the same radius and all circles are assigned a common outer envelope which defines the contour of a fictitious exact edge of the second partial surface, from which exact edge the actual edge of the second partial surface is at most ± 10 nm apart.
Dabei wird von der Tatsache ausgegangen, daß die lateralen Abstände der Ränder sich gegenseitig umschließender Teilbe- reiche die elektrischen Eigenschaften der Halbleiterstruktur bestimmen. Nur sehr eng tolerierte laterale Abstände erlauben vorteilhaft eine allseitig gleichmäßige, hohe elektrische und/oder thermische Belastung der zwischen den Rändern verlaufenden, sogenannten lateralen Kanäle, wobei die entspre- chenden Toleranzen der Kanallängen nur höchstens ± 10 mm betragen dürfen. Die Realisierung derartiger Teilbereiche wird vorteilhaft dadurch erreicht, daß man die Randkontur des innersten Teilbereiches als bestimmende festlegt und mit an sich bekannten Verfahren dann zumindest die Randkontur des diesen innersten Bereich einschließenden größeren Teilbereichs erzeugt. Für weiter außen liegende Ränder ist dann die Kontur des jeweils umschlossenen Randes als die erfindungsgemäße „innerste" Kontur anzusehen. Vorteilhafte Ausgestaltungen der erfindungsgemäßen Halbleiterstruktur gehen aus den abhängigen Ansprüchen hervor. Als besonders vorteilhaft sind die nachfolgend angesprochenen Ausführungsformen anzusehen.The starting point here is the fact that the lateral spacings of the edges of mutually enclosing sub-areas determine the electrical properties of the semiconductor structure. Only very narrowly tolerated lateral distances advantageously allow uniform, high electrical and / or thermal loading of the so-called lateral channels running between the edges, the corresponding tolerances of the channel lengths being only allowed to be at most ± 10 mm. The realization of such partial areas is advantageously achieved in that the edge contour of the innermost partial area is determined as the determining one and then at least the edge contour of the larger partial area including this innermost area is generated using methods known per se. For edges located further out, the contour of the respectively enclosed edge is then to be regarded as the “innermost” contour according to the invention. Advantageous refinements of the semiconductor structure according to the invention emerge from the dependent claims. The embodiments mentioned below are to be regarded as particularly advantageous.
Die erfindungsgemäße Halbleiterstruktur kann vorzugsweise ein weiteres Halbleitergebiet aufweisen, das mindestens zwei zweite Halbleitergebiete enthält, welche jeweils ein erstes Halbleitergebiet umfassen. Die zweiten Halbleitergebiete mit den von ihnen jeweils umschlossenen ersten Halbleitergebieten stellen dann Einheitszellen mit beispielsweise identischer Struktur dar, die vorteilhaft parallelgeschaltet werden können.The semiconductor structure according to the invention can preferably have a further semiconductor region which contains at least two second semiconductor regions, each of which comprises a first semiconductor region. The second semiconductor regions with the first semiconductor regions each enclosed by them then represent unit cells with, for example, an identical structure, which can advantageously be connected in parallel.
Das weitere Halbleitergebiet kann insbesondere ein drittes Halbleitergebiet darstellen, das seinerseits ein Teilgebiet eines vierten Halbleitergebietes ist und dessen Rand den Rand des zweiten Halbleitergebietes beabstandet umschließt. Dabei können vorzugsweise dieselben Gesichtspunkte der Beabstandung eingehalten werden, wie sie erfindungsgemäß zwischen dem Rand des ersten Teilgebietes und dem des zweiten Teilgebietes vorgesehen sein sollen.The further semiconductor region can in particular represent a third semiconductor region, which in turn is part of a fourth semiconductor region and the edge of which surrounds the edge of the second semiconductor region at a distance. In this case, the same points of view of the spacing can preferably be observed as are to be provided according to the invention between the edge of the first partial area and that of the second partial area.
Die erfindungsgemäße Halbleiterstruktur kann insbesondere als eine MISFET-Struktur, vorzugsweise als eine MOSFET-Struktur, oder als eine JFET-Struktur oder als eine MESFET-Struktur oder als eine IGBT-Struktur ausgebildet sein. Solche Strukturen zeichnen sich durch eine hohe Strombelastbarkeit, insbesondere bei Schaltvorgängen aus.The semiconductor structure according to the invention can in particular be designed as a MISFET structure, preferably as a MOSFET structure, or as a JFET structure or as a MESFET structure or as an IGBT structure. Structures of this type are characterized by a high current carrying capacity, particularly during switching operations.
Zur weiteren Erläuterung der Erfindung wird nachfolgend auf die Zeichnung Bezug genommen. Dabei zeigen jeweils schematisch in nicht-maßstäblicher Darstellung deren Figur 1 eine Draufsicht auf einen Ausschnitt einer Oberfläche einer erfindungsgemäßen Halbleiterstruktur mit einer einzigen Einheitszelle, Figur 2 in entsprechender Draufsicht einen Ausschnitt aus dieser Einheitszelle,To further explain the invention, reference is made below to the drawing. Each shows schematically in a non-scale representation thereof 1 shows a plan view of a section of a surface of a semiconductor structure according to the invention with a single unit cell, FIG. 2 shows a plan view of a section of this unit cell,
Figur 3 eine entsprechende Aufsicht auf einen Ausschnitt einer Halbleiterstruktur mit zwei Einheitszellen, Figur 4 einen Schnitt durch eine als vertikaler MOSFET ausgebildete Halbleiterstruktur und3 shows a corresponding top view of a section of a semiconductor structure with two unit cells, FIG. 4 shows a section through a semiconductor structure designed as a vertical MOSFET and
Figur 5 eine besondere Ausgestaltung einer MOSFET-Struktur nach Figur . In den Figuren sind sich entsprechende Teile mit denselben Bezugszeichen versehen.5 shows a special embodiment of a MOSFET structure according to FIG. In the figures, corresponding parts are provided with the same reference symbols.
Bei der erfindungsgemäßen Halbleiterstruktur wird von an sich bekannten Ausführungsformen in SiC-Technik ausgegangen (vgl. z.B. die US 5,378,642), die sich nach an sich bekannten Verfahren herstellen läßt. Besonders vorteilhaft ist ein Verfah- ren gemäß der DE-Patentanmeldung ... vom Anmeldungstag dieser Anmeldung mit dem Titel „Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit" .The semiconductor structure according to the invention is based on embodiments known per se using SiC technology (see, for example, US Pat. No. 5,378,642), which can be produced by methods known per se. A method according to DE patent application ... from the filing date of this application with the title "Process for structuring semiconductors with high precision, good homogeneity and reproducibility" is particularly advantageous.
Einen Ausschnitt aus einer entsprechend hergestellten SiC-A section from a correspondingly manufactured SiC
Halbleiterstruktur nach der Erfindung zeigt Figur 1 in Draufsicht. Bei dieser allgemein mit 2 bezeichneten Struktur soll ein erstes Halbleitergebiet Gl von seiner Gestalt her zumindest für ein zweites Halbleitergebiet G2 bestimmend sein. Die Halbleitergebiete unterscheiden sich dabei hinsichtlich ihrer elektrischen Eigenschaften. Das erste Halbleitergebiet Gl ist von seiner Lage her als ein innerstes Gebiet der Struktur anzusehen, das innerhalb des zweiten Halbleitergebietes liegt und mit diesem eine gemeinsame Oberfläche 3 in einer gemein- samen Ebene E bildet. Sein Rand Rl hat eine vorbestimmte Kon- tur und schließt eine erste Teilfläche Fl der Oberfläche ein. Die Form dieser Teilfläche ist an sich beliebig. Vorzugsweise kann die Teilfläche zumindest annähernd sechseckig, dreiek- kig, rechteckig oder kreisförmig sein. Der Rand R2 des zwei- ten Halbleitergebietes begrenzt eine zweite Teilfläche F2.1 shows a top view of the semiconductor structure according to the invention. In the case of this structure, which is generally designated by 2, the shape of a first semiconductor region Gl is intended to determine at least one second semiconductor region G2. The semiconductor regions differ in terms of their electrical properties. The position of the first semiconductor region G1 is to be regarded as an innermost region of the structure, which lies within the second semiconductor region and forms a common surface 3 in a common plane E with it. Its edge Rl has a predetermined con- tur and includes a first sub-area Fl of the surface. The shape of this partial area is in itself arbitrary. The partial surface can preferably be at least approximately hexagonal, triangular, rectangular or circular. The edge R2 of the second semiconductor region delimits a second partial area F2.
In Figur 2 ist in einem Ausschnitt veranschaulicht, wie die Kontur dieses Randes R2 der zweiten Teilfläche F2 durch die Kontur des Randes Rl der ersten Teilfläche Fl festgelegt sein soll. Dabei wird von der mathematischen Vorstellung ausgegangen, daß um jeden Punkt des Randes Rl der ersten Teilfläche Fl als Zentrum ein Kreis K3 mit konstantem Radius r geschlagen wird. In der Figur 2 sind der besseren Übersicht wegen nur einige wenige Punkte angedeutet und mit P-, bezeichnet. Alle Kreise haben eine gemeinsame äußere Umhüllende U, die durch eine gestrichelte Linie angedeutet ist. Diese mathematische Konstruktion der äußeren Umhüllenden U entspricht dabei vorteilhaft zumindest weitgehend der konkreten Ausbildung einer sich von dem inneren Rand Rl nach außen hin bewegenden Ätzfront. Die Kontur der Umhüllung U stellt die Kontur eines fiktiven exakten Randes dar, der in Figur 1 mit Re bezeichnet ist. Dabei soll die Abweichung Δa der Kontur des Randes R2 der zweiten Teilfläche F2 von dieser Kontur des exakten Randes Re nicht mehr als ± 10 nm betragen. Auf diese Weise ist vorteilhaft zu gewährleisten, daß der Abstand a des Randes Rl der ersten Teilfläche von dem Rand R2 der zweiten Teilfläche F2, bis auf die Abweichung ± Δa konstant in dem gesamten zwischen den Rändern Rl und R2 sich erstreckenden Gebiet ist. Dieser Abstand a bestimmt wesentlich die elektrischen Eigen- schaften der Halbleiterstruktur. Er stellt im Falle von FET- Bauelementen eine Kanallänge dar. Für die nachfolgenden Ausführungen sei ein entsprechendes Bauelement unter Zugrundelegung von Kanallängen a angenommen, obwohl die entsprechenden erfindungsgemäßen Maßnahmen auch für andere Bauelementtypen anwendbar sind. Die effektive (tatsächliche) Kanallänge a liegt im allgemeinen in der Größenordnung zwischen 50 und 5000 nm, vorzugsweise im Falle von MOSFETs zwischen 1000 und 2000 nm. Die Stromverteilung eines in diesem Gebiet fließenden Stromes ist entsprechend der Konstanz der Kanallänge a homogen; die Folge davon ist, daß die elektrischen Verluste lokal entsprechend gleichmäßig verteilt sind. Damit ergibt sich vorteilhaft eine entsprechend gleichmäßige thermische Belastung der erfindungsgemäßen Halbleiterstruktur.FIG. 2 shows in a detail how the contour of this edge R2 of the second partial area F2 is to be determined by the contour of the edge R1 of the first partial area F1. It is based on the mathematical idea that a circle K 3 with a constant radius r is formed around each point of the edge R1 of the first partial area Fl as the center. For the sake of clarity, only a few points are indicated in FIG. 2 and designated P-. All circles have a common outer envelope U, which is indicated by a dashed line. This mathematical construction of the outer envelope U advantageously corresponds at least largely to the specific design of an etching front moving outward from the inner edge R1. The contour of the envelope U represents the contour of a fictitious exact edge, which is denoted by R e in FIG. 1. The deviation Δa of the contour of the edge R2 of the second partial surface F2 from this contour of the exact edge R e should not be more than ± 10 nm. In this way it is advantageously possible to ensure that the distance a of the edge R1 of the first partial area from the edge R2 of the second partial area F2 is constant in the entire region extending between the edges R1 and R2, apart from the deviation ± Δa. This distance a essentially determines the electrical properties of the semiconductor structure. In the case of FET components, it represents a channel length. For the following explanations, a corresponding component is assumed on the basis of channel lengths a, although the corresponding measures according to the invention also apply to other component types are applicable. The effective (actual) channel length a is generally in the order of magnitude between 50 and 5000 nm, preferably in the case of MOSFETs between 1000 and 2000 nm. The current distribution of a current flowing in this area is homogeneous in accordance with the constancy of the channel length a; the consequence of this is that the electrical losses are locally evenly distributed accordingly. This advantageously results in a correspondingly uniform thermal load on the semiconductor structure according to the invention.
In Figur 1 ist ferner ein weiteres Halbleitergebiet G3 angegeben, das beispielsweise durch die Fläche eines SiC-Wafers gebildet ist. Die Fläche dieses Halbleitergebietes G3 enthält dabei die Fläche F2 des zweiten Halbleitergebietes G2. Die einzelnen Halbleitergebiete Gl bis G3 mit ihren in der gemeinsamen Ebene E liegenden Oberflächen unterscheiden sich in bekannter Weise durch ihre elektrischen Eigenschaften (z.B. aufgrund unterschiedlicher Dotierungen) .A further semiconductor region G3 is also shown in FIG. 1, which is formed, for example, by the area of an SiC wafer. The area of this semiconductor region G3 contains the area F2 of the second semiconductor region G2. The individual semiconductor regions G1 to G3 with their surfaces lying in the common plane E differ in a known manner by their electrical properties (e.g. due to different doping).
Selbstverständlich kann das Halbleitergebiet G3 seinerseits ein Teilgebiet eines größeren, es umschließenden Halbleitergebietes (G4) sein. In diesem Falle legt die Kontur des Randes R2 die Kontur des Randes dieses dritten Halbleitergebietes G3 fest. Dabei sind vorzugsweise dieselben Bedingungen bezüglich der Beabstandungen der Ränder einzuhalten, wie sie erfindungsgemäß für die Beabstandung des Randes R2 bezüglich des inneren Randes Rl eingehalten werden sollen. Geht man davon aus, daß eine (tatsächliche) Kanallänge von Rand zu Rand der Teilflächen zweier sich gegenseitig umschließender Halb- leitergebiete im Rahmen einer Genauigkeit von 10 nm gleichmäßig eingestellt ist, so weicht dann bei n sich umschließenden Teilgebieten die tatsächliche Kanallänge zwischen dem (n-1)- ten und n-ten Teilgebiet nicht mehr als [(n-1) * 10] nm von der effektiven Kanallänge a zwischen den Rändern Rl und R2 ab . In Figur 1 wurde davon ausgegangen, daß die erfindungsgemäße Halbleiterstruktur 2 lediglich eine einzige, durch die sich umschließenden Teilgebiete Gl und G2 gebildete Einheitszelle aufweist. Im allgemeinen sind jedoch für eine erfindungsgemäße Halbleiterstruktur mehrere derartiger Einheitszellen vorgesehen, die insbesondere parallelgeschaltet werden können. Figur 3 zeigt in Figur 1 entsprechender Darstellung eine Halbleiterstruktur 12 mit zwei derartigen Einheitszellen EZ1 und EZ2. Die beiden Einheitszellen sind jeweils entsprechend der in Figur 1 gezeigten Einheitszelle aufgebaut, wobei in der Figur die der Einheitszelle EZ2 zugeordneten Teile jeweils zusätzlich mit einem Strich besonders gekennzeichnet sind. Da bei einer Parallelschaltung der Einheitszellen ög- liehst gleiche elektrische und damit thermische Belastungen erwünscht sind, sollten die Einheitszellen EZ1 und EZ2 einen zumindest weitgehend identischen Aufbau besitzen. Deshalb werden vorteilhaft die innersten Teilgebiete Gl und Gl' der beiden Einheitszellen zumindest weitgehend identisch ausge- bildet. Die Ränder R2 und R2' der beiden Einheitszellen sind dann innerhalb der vorbestimmten Toleranz gleich weit beabstandet bezüglich der von ihnen umgebenen Ränder Rl bzw. Rl' der innersten Teilgebiete Gl bzw. Gl' . Davon abweichend ist bei der Darstellung der Figur 3 der Fall angenommen, daß die innersten Teilgebiete Gl und Gl' unterschiedliche Größe bzw. Fläche haben. Werden dann ausgehend von diesen Teilgebieten die entsprechenden Ränder R2 und R2' im selben Ätzprozeß erzeugt, so ergeben sich Kanallängen a bzw. a' , die zumindest in etwa gleich groß sind.Of course, the semiconductor region G3 can in turn be a partial region of a larger, surrounding semiconductor region (G4). In this case, the contour of the edge R2 defines the contour of the edge of this third semiconductor region G3. The same conditions with regard to the spacing of the edges are preferably to be maintained as are to be maintained according to the invention for the spacing of the edge R2 with respect to the inner edge R1. If one assumes that an (actual) channel length from edge to edge of the partial areas of two mutually enclosing semiconductor regions is set uniformly within an accuracy of 10 nm, then the actual channel length between n (subnating regions) between the (n -1) - th and n-th subarea no more than [(n-1) * 10] nm from the effective channel length a between the edges R1 and R2. In FIG. 1, it was assumed that the semiconductor structure 2 according to the invention only has a single unit cell formed by the enclosing subregions G1 and G2. In general, however, several such unit cells are provided for a semiconductor structure according to the invention, which can in particular be connected in parallel. FIG. 3 shows a representation corresponding to FIG. 1 of a semiconductor structure 12 with two such unit cells EZ1 and EZ2. The two unit cells are each constructed in accordance with the unit cell shown in FIG. 1, the parts assigned to the unit cell EZ2 being additionally identified with a dash in the figure. Since the same electrical and therefore thermal loads are desired when the unit cells are connected in parallel, the unit cells EZ1 and EZ2 should have an at least largely identical structure. Therefore, the innermost subregions Gl and Gl 'of the two unit cells are advantageously at least largely identical. The edges R2 and R2 'of the two unit cells are then equally spaced within the predetermined tolerance with respect to the edges R1 and R1' of the innermost subregions Gl and Gl 'surrounded by them. Deviating from this, the case in FIG. 3 assumes that the innermost subregions Gl and Gl 'have different sizes or areas. If the corresponding edges R2 and R2 'are then generated in the same etching process on the basis of these subregions, channel lengths a and a' result, which are at least approximately the same size.
Selbstverständlich kann auch bei dieser Ausführungsform einer Halbleiterstruktur 12 jede Einzelzelle mehrere, sich umschließende Teilgebiete aufweisen. Figur 4 zeigt einen Schnitt durch eine Halbleiterstruktur 22, die einen Ausschnitt in Form einer Zelle aus einem vertikalen MOSFET mit lateralem Kanalgebiet darstellt. Im allgemeinen weist ein MOSFET mehrere derartiger Zellen auf. Die Kontak- tierung eines ein Source-Gebiet bildenden ersten Halbleitergebiets Gl, z.B. einer sogenannten n+-Source-Wanne, und eines ein Basisgebiet bildenden zweiten Halbleitergebiets G2, z.B. einer sogenannten p-Wanne, wird über eine V-förmige Source- Metallisierung 23 realisiert, die durch das erste Halbleiter- gebiet Gl hindurch in das zweite Halbleitergebiet G2 geführt ist und über einen Source-Kontakt 23a angeschlossen wird. Das aktive Gebiet des gezeigten Bauelementes befindet sich im oberflächennahen Bereich des zweiten Halbleitergebiets G2. Der laterale Überstand des zweiten Halbleitergebiets G2 nach jeder Seite über das erste Halbleitergebiet Gl hinaus entspricht dabei einer Kanallänge a des MOSFETs.Of course, in this embodiment of a semiconductor structure 12, too, each individual cell can have a plurality of subregions that enclose one another. FIG. 4 shows a section through a semiconductor structure 22, which represents a section in the form of a cell from a vertical MOSFET with a lateral channel region. Generally, a MOSFET has several such cells. The contacting of a first semiconductor region G1 forming a source region, for example a so-called n + source well, and a second semiconductor region G2 forming a base region, for example a so-called p-well, is made via a V-shaped source metallization 23 realized, which is led through the first semiconductor region Gl into the second semiconductor region G2 and is connected via a source contact 23a. The active region of the component shown is located in the region of the second semiconductor region G2 near the surface. The lateral projection of the second semiconductor region G2 on each side beyond the first semiconductor region Gl corresponds to a channel length a of the MOSFET.
In Figur 4 sind ferner bezeichnet ein das zweite Halbleitergebiet G2 mit dem zentralen Halbleitergebiet Gl aufnehmendes drittes (weiteres) Halbleitergebiet mit G3, das z.B. durch eine sogenannte n~-Epi-Schicht ausgebildet ist, ein das dritte Halbleitergebiet tragendes, z.B. n+-dotiertes Substrat mit 24, eine an das Substrat 24 angefügte Drain-Schicht mit 25 mit Drain-Kontakt 25a sowie eine in einer Isolation 26 be- findliche, die Halbleitergebiete Gl und G2 feldmäßig erfassende Gate-Elektrode mit 27.Also shown in FIG. 4 are a third (further) semiconductor region with G3, which receives the second semiconductor region G2 with the central semiconductor region G1 and is formed, for example, by a so-called n ~ -epi layer, a third semiconductor region, for example n + -doped Substrate with 24, a drain layer 25 attached to the substrate 24 with drain contact 25a, and a gate electrode 27 located in an insulation 26 that detects the semiconductor regions Gl and G2 in the field.
Figur 5 zeigt in Figur 4 entsprechender Darstellung als eine erfindungsgemäße Halbleiterstruktur 32 eine weitere Ausfüh- rungsform einer MOSFET-Struktur mit einer zusätzlichen p+-FIG. 5 shows a representation corresponding to FIG. 4 as a semiconductor structure 32 according to the invention, a further embodiment of a MOSFET structure with an additional p + -
Wanne zur Erhöhung der Sperrfähigkeit. Diese Wanne stellt ein zentrales, inneres Halbleitergebiet Gl dar, das von Gebieten G2 (n+-Source-Wanne) und G3 (p~-Wanne) , welche im wesentlichen den Gebieten Gl und G2 in Figur 4 entsprechen, hinsicht- lieh ihrer in einer gemeinsamen Ebene E liegenden Oberflächen umgeben ist. Hier ist der laterale Abstand zwischen den Rändern der Gebiete Gl und G2 mit al bezeichnet. Dieser Source- Gate-Uberlapp stellt dabei beispielsweise eine Widerstandsstrecke dar, die aufgrund der erfindungsgemäßen geringen To- leranzen vorteilhaft besonders klein ausgeführt werden kann. Demgegenüber stellt der mit a2 bezeichnete Abstand zwischen den Rändern der Gebiete G2 und G3 eine Kanallänge dar. Die Abstände al und a2 haben folglich unterschiedliche Größe. Das diese Gebiete Gl bis G3 aufnehmende Halbleitergebiet in Form einer n~-Epi-Schicht, welche sich wiederum auf einem n+- Substrat 24 befindet, ist mit G4 bezeichnet.Trough to increase the locking capacity. This well represents a central, inner semiconductor region Gl, which of regions G2 (n + source well) and G3 (p ~ well), which essentially correspond to regions Gl and G2 in FIG surfaces lying at a common plane E. is surrounded. Here, the lateral distance between the edges of the areas Gl and G2 is denoted by al. This source-gate overlap represents, for example, a resistance path which can advantageously be made particularly small due to the low tolerances according to the invention. In contrast, the distance designated by a2 between the edges of the areas G2 and G3 represents a channel length. The distances a1 and a2 therefore have different sizes. The semiconductor region in the form of an n ~ -epi layer which receives these regions G1 to G3 and which in turn is located on an n + substrate 24 is designated G4.
In entsprechender Weise kann auch eine Halbleiterstruktur von einem JFET-Typ oder von einem MESFET-Typ oder von einem IGBT- Typ ausgebildet sein.A semiconductor structure of a JFET type or of a MESFET type or of an IGBT type can also be formed in a corresponding manner.
Über die anhand der Figuren angedeuteten Ausbildungsmöglichkeiten von erfindungsgemäßen Halbleiterstrukturen hinaus sind selbstverständlich auch andere Ausführungsformen von Bauele- menten in SiC-Technik möglich, die zumindest ein inneres, zentrales Halbleitergebiet aufweisen, das sich innerhalb eines zweiten Halbleitergebietes befindet, und von denen eine hohe Belastbarkeit gefordert wird. In addition to the design possibilities of semiconductor structures according to the invention indicated on the basis of the figures, other embodiments of components in SiC technology are of course also possible which have at least one inner, central semiconductor region, which is located within a second semiconductor region, and which require a high load capacity becomes.

Claims

Patentansprüche claims
1. Halbleiterstruktur auf Basis von Silizium-Carbid-Material, die mehrere Gebiete mit unterschiedlichen elektrischen Eigen- schaften aufweist, wobei zumindest vorgesehen sind1. Semiconductor structure based on silicon carbide material, which has several areas with different electrical properties, at least being provided
- ein erstes Halbleitergebiet (Gl),- a first semiconductor region (Gl),
- ein zweites Halbleitergebiet (G2), dessen Oberfläche die Oberfläche des ersten Halbleitergebietes (Gl) als eine erste Teilfläche (Fl) enthält, sowie- A second semiconductor region (G2), the surface of which contains the surface of the first semiconductor region (Gl) as a first partial area (Fl), and
- ein weiteres Halbleitergebiet (G3), dessen Oberfläche die Oberfläche des zweiten Halbleitergebietes (G2) als eine zweite Teilfläche (F2) umfaßt, d a d u r c h g e k e n n z e i c h n e t , daß a) die Kontur des Randes (Rl) der ersten Teilfläche (Fl) vorgegeben ist und b) daß die Kontur des Randes (R2) der zweiten Teilfläche (F2) durch die Kontur des Randes (Rl) der ersten Teilfläche (Fl) dahingehend bestimmt ist, daß fiktiv um jeden Punkt (Pj) des Randes (Rl) der ersten Teilfläche (Fl) ein Kreis (Kj) mit demselben Radius (r) geschlagen wird und allen Kreisen eine gemeinsame äußere Umhüllende (U) zugeordnet wird, welche die Kontur eines fiktiven exakten Randes (Re) der zweiten Teilflächee (F2) festlegt, von welchem exakten Rand (Re) der tatsächliche Rand (R2) der zweiten Teilfläche (F2) höchstens um 1 10 nm beabstandet ist.- Another semiconductor region (G3), the surface of which comprises the surface of the second semiconductor region (G2) as a second partial surface (F2), characterized in that a) the contour of the edge (R1) of the first partial surface (Fl) is predetermined and b) that the contour of the edge (R2) of the second partial area (F2) is determined by the contour of the edge (Rl) of the first partial area (Fl) in such a way that fictitiously around each point (Pj) of the edge (Rl) of the first partial area (Fl ) a circle (Kj) with the same radius (r) is formed and all circles are assigned a common outer envelope (U), which defines the contour of a fictitious exact edge (R e ) of the second partial surface (F2), from which exact edge (R e ) the actual edge (R2) of the second partial area (F2) is spaced at most by 1 10 nm.
2. Struktur nach Anspruch 1, d a d u r c h g e k e n n - z e i c h n e t , daß das weitere Halbleitergebiet ein drittes Halbleitergebiet (G3) darstellt, welches ein Teilgebiet eines vierten Halbleitergebietes (G4) ist und dessen Rand den Rand des zweiten Halbleitergebietes (G2) beabstandet umschließt. 2. Structure according to claim 1, characterized in that the further semiconductor region represents a third semiconductor region (G3) which is a partial region of a fourth semiconductor region (G4) and the edge of which surrounds the edge of the second semiconductor region (G2) at a distance.
3. Struktur nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß das dritte Halbleitergebiet (G3) im wesentlichen als durch eine zentrisch gestreckte Abbildung des zweiten Halbleitergebietes (G2) entstanden anzusehen ist unter Einschluß der vorbestimmten Abweichung.3. Structure according to claim 2, so that the third semiconductor region (G3) is essentially to be regarded as being formed by a centrically stretched image of the second semiconductor region (G2), including the predetermined deviation.
4. Struktur nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß das weitere Halbleiterge- biet (G3 oder G4) mindestens zwei zweite Halbleitergebiete (G2) mit jeweils eingeschlossenem ersten Halbleitergebiet (Gl) enthält.4. Structure according to one of claims 1 to 3, so that the further semiconductor region (G3 or G4) contains at least two second semiconductor regions (G2), each with an enclosed first semiconductor region (Gl).
5. Struktur nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß die Oberflächen des ersten Halbleitergebietes (Gl), des zweiten Halbleitergebietes (G2) und des weiteren Halbleitergebietes (G3) in einer gemeinsamen Ebene (E) liegen.5. Structure according to one of claims 1 to 4, so that the surfaces of the first semiconductor region (Gl), the second semiconductor region (G2) and the further semiconductor region (G3) lie in a common plane (E).
6. Struktur nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß der laterale Abstand (Länge a, a' , al, a2) des Randes (R2) der zweiten Teilfläche (F2) vom Rand (Rl) der ersten Teilfläche (Fl) zwischen 50 nm und 300 nm liegt.6. Structure according to one of claims 1 to 5, characterized in that the lateral distance (length a, a ', al, a2) of the edge (R2) of the second partial surface (F2) from the edge (R1) of the first partial surface (Fl) is between 50 nm and 300 nm.
7. Struktur nach einem der Ansprüche 1 bis 6, g e k e n n z e i c h n e t durch eine Ausbildung als MISFET-Struktur, insbesondere MOSFET-Struktur, als JFET-Struktur, als MESFET- Struktur oder als IGBT-Struktur . 7. Structure according to one of claims 1 to 6, by means of an MISFET structure, in particular a MOSFET structure, a JFET structure, a MESFET structure or an IGBT structure.
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