EP1002337A1 - Semiconductor chip packaging and method for the production thereof - Google Patents

Semiconductor chip packaging and method for the production thereof

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Publication number
EP1002337A1
EP1002337A1 EP98931882A EP98931882A EP1002337A1 EP 1002337 A1 EP1002337 A1 EP 1002337A1 EP 98931882 A EP98931882 A EP 98931882A EP 98931882 A EP98931882 A EP 98931882A EP 1002337 A1 EP1002337 A1 EP 1002337A1
Authority
EP
European Patent Office
Prior art keywords
semiconductor chip
dielectric
current paths
film
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP98931882A
Other languages
German (de)
French (fr)
Inventor
Walter Schmidt
Marco Martinelli
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dyconex Patente AG
Original Assignee
Dyconex Patente AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dyconex Patente AG filed Critical Dyconex Patente AG
Publication of EP1002337A1 publication Critical patent/EP1002337A1/en
Withdrawn legal-status Critical Current

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body

Definitions

  • the invention relates to surface-mountable semiconductor chip packages and their production method according to the definition of the claims.
  • Today's surface-mountable semiconductor chip packages (chip-scale packaging or CSP) are characterized by an advanced miniaturization of the structures at low manufacturing costs. The trend has been that the package is the same size or only slightly larger than the semiconductor chip itself. At the same time, the number of inputs and outputs is constantly increasing. Another important advantage of semiconductor chip packages is their pre-testability, even under dynamic conditions.
  • An elastic intermediate layer must be applied between the semiconductor chip and the substrate of the electronic circuit so as to compensate for thermal stresses that occur during manufacture. At least one additional redirection layer from the semiconductor chip connections to the soldering points of the packaging interface is to be provided in order to carry out diversions.
  • the semiconductor chip itself should be adequately protected against mechanical and / or chemical attacks.
  • the manufacturing processes for semiconductor chip packages are intended to meet common assembly standards.
  • the semiconductor chip packages should reliably survive the overall assembly of the electronic circuit and not impair it.
  • the at least one additional redirection layer should be the size of the wafer on which the semiconductor chips are produced. This is not the case with the tester process, where semiconductor chips are individually connected to a redirection layer.
  • the semiconductor chip connections should be at a minimum distance of 100 ⁇ m from each other.
  • the maximum possible number of inputs and outputs per semiconductor chip should not be limited by the packaging manufacturing process itself. This is the case with the Tessera method, where the entire available semiconductor chip area cannot be used when the inputs and outputs are merged. It is an object of the present invention to show semiconductor chip packages and methods for their production which meet the requirements and criteria listed above. In particular, the manufacturing processes should be inexpensive and compatible with known and common manufacturing processes in the semiconductor industry.
  • the idea of the present invention is to provide semiconductor chips with at least one dielectric film, which film serves as an elastic intermediate layer or as a mechanical and / or chemical protective layer.
  • This dielectric film can be provided with openings which extend down to the semiconductor chip connections, so that current paths can be created on such a film and in such openings. Such current paths can form a redirection layer.
  • the number of bypass layers can be increased by repeatedly applying dielectric foils to bypass layers and by repeatedly creating openings and current paths. Soldering points of the packaging interface can be created in an external layer current paths.
  • the attachment of one or more dielectric foils to semiconductor chips and the creation of openings and the structuring of current paths can be carried out inexpensively in the present process, while fulfilling the requirements and criteria listed above.
  • the present invention has recognized that the wafer can already be provided with a large number of unribbed semiconductor chips with intermediate layers and / or protective layers, so that a semiconductor chip package is created which is simply provided with further redirection layers and / or soldering points Packing interface can be provided. This represents a considerable simplification of the production of semiconductor chip packages, since the semiconductor chips no longer have to be individually connected to redirection layers, as is known from the Tessera process.
  • the present invention has also recognized that individual semiconductor chips can be connected directly to foils or printed circuit boards that form part of the electrical circuit to be produced, so that semiconductor chip packages can be produced in an integrated manner in the electronic circuit.
  • semiconductor chip packages that are directly connected to a substrate and integrated into the structure of the electronic circuit no longer require a package interface with solder joints, and they also no longer require an elastic intermediate layer.
  • the present invention is completely compatible with the DYCOstrate® process for the production of printed circuit boards and film printed circuit boards, as disclosed, for example, in the applicant's document WO93 / 26143.
  • FIGS. 1 to 7 show a variant of the method for producing semiconductor chip packages presented here, in which a semiconductor chip is provided with a dielectric film, an opening is made in this film and current paths are created on the film and in the opening.
  • FIGS. 8 and 9 show a further variant of the method for producing semiconductor chip packages presented here, in which a soldering point of a package interface is attached to the semiconductor chip package according to FIG.
  • FIG. 10 shows a further variant of the method for producing semiconductor chip packages presented here, in which the elasticity of the soldering point of the semiconductor chip package according to FIG. 9 is increased by etching back.
  • FIG. 11 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 is provided on one side with a further film, an opening is made in this further film and on the film and in the opening
  • FIG. 12 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on both sides with a further film.
  • FIG. 13 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 7 is provided with a further film, a further opening is made in this further film, and further current paths are applied to the further film and in the further opening on which a solder joint of a packaging interface is attached.
  • Figure 14 shows the decrease in the minimum distance between
  • FIG. 15 shows part of an exemplary embodiment of a semiconductor chip package produced by the method presented here.
  • FIGS. 1 to 7 show in section a variant of the method for producing semiconductor chip packages, in which a semiconductor chip is provided with a dielectric film, an opening is made in this film and current paths are applied to the film and in the opening.
  • FIG. 1 shows part of a semiconductor chip made of, for example, silicon 1 with a conductive layer 1.1 made of, for example, gold and a connection 1.2 made of, for example, nickel.
  • a semiconductor chip made of, for example, silicon 1 with a conductive layer 1.1 made of, for example, gold and a connection 1.2 made of, for example, nickel.
  • the person skilled in the art can use semiconductor chips made of other semiconductor materials as well as conductive layers and connections made of other conductive materials. This semiconductor chip can still be scratched in the wafer, but it can also be present individually.
  • FIG. 2 shows how the semiconductor chip according to FIG. 1 is provided on one side with at least one dielectric film 2.
  • a dielectric film 2 consists, for example, of 12 to more than 100 ⁇ m thick polyimide, acrylate, epoxy or epoxy-acrylate compounds. They enable a simple, inexpensive and proven adhesive connection. Such an adhesive connection is advantageously carried out by lamination under pressure and temperature.
  • Such a dielectric film 2 can be laminated onto a conductive film 3.
  • This conductive foil 3 consists, for example, of 12 to over 100 ⁇ m thick copper.
  • such a conductive film 3 can also be connected to this dielectric film 2 in a separate step, ie after the dielectric film 2 has been applied to the semiconductor chip.
  • non-structured foils 2, 3, which are connected in a flat manner are used.
  • these foils 2, 3 can have the dimension of the wafer, so that they can simultaneously be connected to a multiplicity of semiconductor chips of the (practically uncut, since mechanically more stable) wafer.
  • Such a dielectric forms an elastic intermediate layer between the semiconductor chip itself and a substrate of an electronic circuit and can compensate for thermal stresses that occur during manufacture.
  • the thickness of the intermediate layer can be set via the thickness and / or the number of dielectric 2 laminated on.
  • several different films of dielectric 2 can also be used, for example one or more first films of dielectric can be used for connection, while one or more further films of dielectric can serve as spacers.
  • FIG. 3 shows how an opening 3.1 is made in the guide film 3 according to FIG. 2. This takes place, for example, in a known photochemical structure. With such a structuring, a large number of such openings 3.1 can of course be made simultaneously in the guide film 3.
  • the opening 3.1 in the guide film 3 extends to the underlying dielectric 2.
  • this opening 3.1 in the guide film 3 is in the area, i.e. created above or in the vicinity of the semiconductor chip connection 1.2.
  • the diameter of this opening 3.1 in the conductive foil 3 corresponds to that of the semiconductor chip connection 1.2.
  • dielectric 2 is exposed area-wide through this opening 3.1 in the conductive foil 3.
  • This exposed dielectric 2 is then opened according to the opening 3.1 in the guide film 3 except for the semi-conductor terchip connection 1.2 removed.
  • One side of this semiconductor chip connection 1.2 is thus partially or completely exposed.
  • An opening 22 is created with, for example, sloping walls, which extends from the conductive film 3 into the dielectric film 2.
  • This removal of dielectric 2 can be done in a variety of ways. Removal by chemical or plasma etching processes in which the dielectric 2 is etched through and back-etched is known, so that inclined opening walls are formed. However, it is entirely within the scope of the present invention to carry out such ablation by other known and common methods such as laser ablation. With knowledge of this invention, the person skilled in the art thus has a wide variety of options for varying this method step.
  • FIG. 5 shows how any protruding edges of the opening 3.2 according to FIG. 4 are removed. This is done, for example, by thinning or etching away the conductive layer 3 to form a thinned conductive layer 30, protruding edges of the conductive material of the opening 3.2 preferably being removed.
  • This process step is disclosed in the applicant's application EP-0668712.
  • An opening 3.3 is formed which extends from the conductive foil 3 through the dielectric foil 2 to the semiconductor chip connection 1.2 and which has no protruding edges made of conductive foil material.
  • those skilled in the art are also aware of other ways of removing such edges when they know this invention. He can simply leave them standing or he can bend them towards the semiconductor chip.
  • FIG. 6 shows the semiconductor chip according to FIG. 5 after plating on a layer 4 made of electrically conductive material, for example made of copper.
  • a layer 4 made of electrically conductive material for example made of copper.
  • the electrically conductive material is electrochemically deposited and plated.
  • Through-plated openings 3.4 are also referred to as through-plating.
  • the deposited conductive material layer 4 is thin and has a thickness of less than 25 ⁇ m.
  • the semiconductor chip connection 1.2 has electrical contact with the plated-on conductive foil 300 via the plated-on and, for example, oblique walls of the plated-through plate 3.4.
  • FIG. 7 shows a semiconductor chip package produced in the present method after structuring of the conductive foil 300 and / or through-plating 3.4 according to FIG. 6.
  • This structuring takes place, for example, by means of known photochemical methods.
  • individual areas of the conductive film 300 and the through plating 3.4 are removed in a targeted manner by wet chemical etching.
  • current paths 40, 3000 separated by insulation regions are formed.
  • the wet chemical etching takes place specifically in the depth, i.e.
  • the conductive layer 300 and / or the through-plating 3.4 are removed in areas not covered by photoresist down to the film 2 and / or down to the semiconductor chip connection 1.2.
  • These current paths structured in this way run in the same way as one or more current paths 3000 on the flat dielectric 2 and / or as one or more current paths 40 in one or more openings in the dielectric 2.
  • the wet chemical etching takes place in all exposed areas (ie the areas for the harsh chemicals and liquids are accessible) simultaneously.
  • the semiconductor chip package according to FIG. 7 has a semiconductor chip on which an elastic intermediate layer made of dielectric 2 is applied on one side.
  • This dielectric 2 offers the semiconductor chip mechanical and / or chemical protection.
  • a semiconductor chip connection 1.2 is electrical Trisch contacted with current paths 40.3000.
  • Current paths 3000 on the flat dielectric 2 and / or current paths 40 in openings in the dielectric 2 form a redirection layer for redirecting current paths between semiconductor chip connections and a packaging interface.
  • the semiconductor chip package according to FIG. 7 can be processed further to form a semiconductor chip package with soldering points of a package interface.
  • the elastic intermediate layer can also be thickened by attaching further dielectric foils; further foils can also be attached to the semiconductor chip package on both sides for stronger mechanical and / or chemical protection. Exemplary variants of this are described with the aid of the following FIGS. 8 to 13.
  • the dielectric film 2 can already represent the substrate itself and the current paths 40, 3000 can already be part of the electronic circuit to be produced, so that the semiconductor chip package according to FIG. 7 is integrated in the electronic circuit and no more soldering points of a package interface are attached Need to become.
  • FIGS. 8 and 9 show in section a further variant of the method for producing semiconductor chip packages presented here, in which a soldering point of a package interface is attached to the semiconductor chip package according to FIG. 7.
  • FIG. 8 shows how part of the semiconductor chip package according to FIG. 7 can be selectively covered with one or more solder resistance layers 5.
  • a solder resistance layer 5 is applied, for example, around a soldering point to be applied, in such a way that a solder ball surrounded by the solder resistance layer 5 does not flow away during soldering can.
  • Known and common methods for the selective application of thin layers can be used. It is advantageous to use a few ⁇ m-thin layers of palladium or nickel as the solder resistance layer 5.
  • Other solder resistance materials can of course also be used if the present invention is known.
  • Solder lacquers for example those made from organic materials, can also be applied.
  • Known methods such as printing, spraying, casting, etc. can be used to apply solder resistance layers.
  • the application of one or more layers of soldering resistance material is optional, ie it is not essential for the teaching of the present invention.
  • FIG. 9 shows how, starting from a semiconductor chip package according to FIG. 8, a solder ball 6 is attached to a soldering point of a package interface.
  • This solder ball 6 is attached in the middle of a solder resistance layer 5, so that this solder ball 6 cannot flow away during soldering.
  • Known and common methods for attaching solder balls can be used. Of course, a large number of such solder balls 6 can be attached to the soldering points of a packaging interface.
  • the section according to FIG. 9 corresponds to part of a semiconductor chip package produced by the present method, as is shown in an exemplary embodiment in FIG.
  • FIG. 10 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the elasticity of the soldering point of the semiconductor chip package according to FIG. 9 is increased by etching back.
  • exposed dielectric 2 can be removed.
  • This removal of dielectric 2 can be done in a variety of ways. Removal by chemical or plasma etching processes, in which the dielectric 2 is thinned and etched back, is known, so that, for example, below a solder joint of a pack interface, a pocket 20.1 formed by back-etching arises. Of course, a large number of such bags 20.1 can be attached at the same time. However, it is entirely within the scope of the present invention to carry out such removal by other known and common methods.
  • the solder ball 6 of the solder joint is thus attached to a partially free-hanging current path 3000.
  • the solder joint thus has a certain elasticity, which elasticity of the solder joint allows easier assembly of the semiconductor chip package on an electronic circuit.
  • FIG. 11 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on one side with a further dielectric film 22, so that a thicker dielectric formed from two films 2, 22 is formed.
  • a thicker layer consisting of two layers of dielectric, represents a larger elastic intermediate layer between the semiconductor chip itself and the substrate and can consequently compensate for larger thermal stresses which occur during production.
  • An opening is made in this further dielectric sheet 22, current paths are created on this sheet 22 and in this opening, and a soldering point of a package interface is attached.
  • a two-layer structure is formed from two foils 2.22 dielectric arranged one above the other and with a redirection layer from a semiconductor chip connection to a soldering point of the packaging interface.
  • This process step takes place in analogy to the process step according to FIG. 2.
  • a further adhesive connection is advantageously carried out by lamination under pressure and temperature.
  • the further dielectric film 22 can be laminated onto a conductive film 3. This guiding film 3 is advantageously not structured and connected in a two-dimensional manner.
  • the procedural Steps for creating the further opening in the further film 22 take place as already explained in the description of FIGS.
  • this further dielectric film 22 can be laminated together with a further conductive film, the further opening can be created in the dielectric 22 according to an opening in this further conductive film.
  • This further opening is advantageously created in the further conductive film in the region, ie above or in the vicinity of a current path 40, 3000 of the semiconductor chip package according to FIG. 7. Protruding edges of the further conductive foil can be removed by thinning and preferred etching in the edge area, this further conductive foil and this further opening in the further conductive foil and in the further dielectric 22 can be plated with further conductive material and current paths can be in this further conductive material and / or in the another foil in a structure process.
  • These current paths structured in this way run in the same way as one or more current paths 3002 on the flat dielectric 22 and / or as one or more current paths 42 in an opening in the dielectric 22.
  • the method step of applying a solder ball 6 for a solder joint of a packaging interface can as already explained in the description of FIGS. 8 and 9, so that reference is made to them. Of course, more than one additional opening and more than one solder ball 6 can be attached and applied.
  • the dielectric foils 2, 22 are provided with openings which extend down to the semiconductor chip connection 1.2.
  • Current paths 40, 3000, 42, 3002 are laid out on the foils 2, 22 and in the openings.
  • the current paths 40, 3000 form a redirection layer for redirecting current paths between semiconductor chip connections and soldering points of a packaging interface.
  • Soldering points of the packaging interface can be created in an external layer current paths 42.3002.
  • One redirection layer is sufficient for many applications of semiconductor chip packages, but complex semiconductor chips require several redirection layers.
  • FIG. 12 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on both sides with a further dielectric film 2 ′, 22.
  • the method steps for attaching these further dielectric foils 2, 22 take place analogously to the description according to FIG. 2, so that reference is made to them.
  • These further dielectric foils 2, 22 are advantageously, but not necessarily, each connected to a conductive foil.
  • FIG. 12 shows another conductive foil 3 'laminated onto the dielectric foil 2' as an example. These foils and guiding foils are advantageously not structured and planarly coherent.
  • the method steps for the formation of one or more redirection layers for redirecting current paths between semiconductor chip connections and soldering points of a packaging interface and for forming soldering points of the packaging interface can be carried out in an outer layer of current paths analogously to the description according to FIG. 11, so it’s referenced.
  • the semiconductor chip package according to FIG. 12 is largely protected against mechanical and / or chemical attacks by dielectric foils 22 ′ 22 attached on both sides and by conductive foils structured in current paths and unstructured by conductive foils. Attachment on both sides according to FIG. 12 is not mandatory but advantageous for the implementation of the present teaching. In particular, this largely symmetrical design with double-sided foils made of dielectric and conductive material avoids bimetal effects. Of Furthermore, a semiconductor chip package protected in this way on both sides can be processed further more easily, for example, assembly in electronic circuits is simplified.
  • the conductive film 3 'laminated onto the further dielectric film 2' also forms an electromagnetic shield.
  • FIG. 13 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 7 is provided with a further film, a further opening is made in this further film, further ones on the further film and in the further opening Current paths are created, on which a solder joint of a packaging interface is attached.
  • This variant largely corresponds to that according to FIG. 11, so that reference is made to this for its description.
  • the variant according to FIG. 13 shows that not only the internal current paths 40, 3000 form a redirection layer for redirecting current paths between semiconductor chip connections and solder points of a packaging interface, but the external current paths 3002, 42 form another such Redirection layer.
  • FIG. 14 schematically shows the reduction in the minimum distance between semiconductor chip connections produced using the method presented here compared with the minimum distance between known semiconductor chip connections.
  • the semiconductor chip connections are in accordance with the present method, as shown in FIG. 14 on the right On the side are not created in the middle of solder pads, ie they are solder-free with current paths 40.42 in openings for semiconductor chip connections and current paths 3000.3002 on a flat dielectric contacted. This soldering eye-free contacting drastically reduces the minimum possible distance between current paths.
  • FIG. 14 schematically shows the reduction in the minimum distance between semiconductor chip connections produced using the method presented here compared with the minimum distance between known semiconductor chip connections.
  • the distance between a current path 40, 42 in an opening to a semiconductor chip connection and a minimally guided current path 3000, 3002 on dielectric can be reduced by half, for example, and the minimum distance between two current paths 40, 42 in openings to semiconductor chip connections, for example by a third.
  • the semiconductor chip connections can be created, for example, at a minimum distance of 70 ⁇ m from one another. Shorter distances are quite possible.
  • FIG. 15 schematically shows a part of an exemplary embodiment of a semiconductor chip package produced using the method presented here.
  • the semiconductor chip 1 has on one side a multiplicity of inputs and outputs or semiconductor chip connections 1.2, which semiconductor chip connections 1.2 are connected via current paths 40, 3000 to the solder ball 6 of the package interface.
  • An elastic intermediate layer made of dielectric 2 is placed between the semiconductor chip connections 1.2 and that of the solder balls 6 of the package interface.
  • These current paths 40, 3000 run as current paths 3000 on the flat dielectric 2 and as current paths 40 in openings of the dielectric 2.
  • the maximum possible number of inputs and outputs per semiconductor chip 1 is not limited per se by the package production process. The entire available semiconductor chip area is used in particular when merging the inputs and outputs.
  • the semiconductor chip packages When producing the semiconductor chip packages using unribbed semiconductor chips of a wafer according to the present method, the semiconductor chip packages must be separated from one another. This can be done by sawing with a diamond saw. So that the soft dielectric films do not tear, they can be cooled to make them more brittle. Any residues of metal areas made of copper, for example, can be removed beforehand, for example by etching, so that the diamond saw does not come into contact with metal areas.
  • Another variant consists in the use of plasma in order to etch dielectric foils along the boundaries of the semiconductor chip packages.

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Abstract

The invention relates to a method for producing semiconductor chip packaging using semiconductor chips (1). At least one semiconductor chip (1) is provided with at least one dielectric film (2, 2', 22). At least one opening is made in the at least one film (2, 2', 22). Current paths (40, 42, 30000, 30002) are placed on the at least one film (2, 2', 22) and in the at least one opening in such a way that at least one semiconductor chip connection (1.2) comes into electrical contact with the current paths (40, 42, 3000, 3002) by means of at least one opening.

Description

HALBLEITERCHIPPACKUNGEN UND VERFAHREN ZU DEREN SEMICONDUCTOR CHIP PACKS AND METHOD FOR THEM
HERSTELLUNGMANUFACTURING
Die Erfindung betrifft oberflächenmontierbare Halbleiterchippackungen und deren Herstellungsverfahren gemäss der Definition der Patentansprüche.The invention relates to surface-mountable semiconductor chip packages and their production method according to the definition of the claims.
Heutige oberflächenmontierbare Halbleiterchippackungen (chip-scale-packa- ging oder CSP) kennzeichnen sich durch eine fortgeschrittene Miniaturisierung der Strukturen bei tiefen Herstellungskosten. Die Entwicklung ist dahin gegangen, dass die Packung gleichgross oder nur geringfügig grösser als der Halbleiterchip selbst ist. Gleichzeitig wird die Anzahl der Ein- und Ausgänge ständig erhöht. Ein weiterer wichtiger Vorteil der Halbleiterchippackungen ist ihre Vortestbarkeit, auch unter dynamischen Bedingungen.Today's surface-mountable semiconductor chip packages (chip-scale packaging or CSP) are characterized by an advanced miniaturization of the structures at low manufacturing costs. The trend has been that the package is the same size or only slightly larger than the semiconductor chip itself. At the same time, the number of inputs and outputs is constantly increasing. Another important advantage of semiconductor chip packages is their pre-testability, even under dynamic conditions.
Mehrere Verfahren zur Herstellung von Halbleiterchippackungen sind von Firmen wie Tessera Inc. oder NEC Corporation entwickelt worden. Die diesen Verfahren zugrundeliegenden Vorgaben lassen sich wie folgt formulieren:Several methods for manufacturing semiconductor chip packages have been developed by companies such as Tessera Inc. or NEC Corporation. The requirements on which these procedures are based can be formulated as follows:
Zwischen Halbleiterchip und Substrat der elektronischen Schaltung ist eine elastische Zwischenschicht anzubringen, um so bei der Herstellung auftretende thermische Spannungen auszugleichen. Zumindestens eine zusätzliche Umleitungsschicht von den Halbleiterchip- Anschlüssen zu den Lötstellen der Packungs-Schnittstelle ist vorzusehen, um Umleitungen vorzunehmen.An elastic intermediate layer must be applied between the semiconductor chip and the substrate of the electronic circuit so as to compensate for thermal stresses that occur during manufacture. At least one additional redirection layer from the semiconductor chip connections to the soldering points of the packaging interface is to be provided in order to carry out diversions.
- Der Halbleiterchip selbst soll ausreichend gegen mechanische und/oder chemische Angriffe geschützt sein.- The semiconductor chip itself should be adequately protected against mechanical and / or chemical attacks.
Die Herstellungsverfahren von Halbleiterchippackungen sollen gängige Montagestandards erfüllen.The manufacturing processes for semiconductor chip packages are intended to meet common assembly standards.
Die Halbleiterchippackungen sollen die Gesamtmontage der elektronischen Schaltung zuverlässig überstehen und nicht beinträchtigen.The semiconductor chip packages should reliably survive the overall assembly of the electronic circuit and not impair it.
Zusätzlich zu diesen grundlegenden Vorgaben bei der Konzipierung von Halbleiterchippackungen sollen die folgenden Kriterien berücksichtigt werden:In addition to these basic requirements when designing semiconductor chip packages, the following criteria should also be taken into account:
Die zumindestens eine zusätzliche Umleitungsschicht soll die Grosse von Wafer haben, auf dem die Halbleiterchips hergestellt werden. Beim Tes- sera- Verfahren ist dies nicht der Fall, Halbleiterchips werden hier einzeln mit einer Umleitungsschicht verbunden.The at least one additional redirection layer should be the size of the wafer on which the semiconductor chips are produced. This is not the case with the tester process, where semiconductor chips are individually connected to a redirection layer.
Die Halbleiterchip-Anschlüsse sollen im minimalen Abstand von 100 μm zueinander liegen.The semiconductor chip connections should be at a minimum distance of 100 μm from each other.
Die maximal mögliche Anzahl der Ein- und Ausgänge pro Halbleiterchip sollen nicht durch das Packungsherstellungsverfahren an sich begrenzt werden. Dies ist beim Tessera- Verfahren der Fall, wo beim Zusammenführen der Ein- und Ausgänge nicht der ganze zur Verfügung stehende Halbleiterchipbereich verwendet werden kann. Es ist Aufgabe der vorliegenden Erfindung, Halbleiterchippackungen und Verfahren zu deren Herstellung aufzuzeigen, welche die oben aufgeführten Vorgaben und Kriterien erfüllen. Insbesondere sollen die Herstellungsverfahren kostengünstig und mit bekannten und gängigen Herstellungsverfahren der Halbleiterindustrie kompatibel sein.The maximum possible number of inputs and outputs per semiconductor chip should not be limited by the packaging manufacturing process itself. This is the case with the Tessera method, where the entire available semiconductor chip area cannot be used when the inputs and outputs are merged. It is an object of the present invention to show semiconductor chip packages and methods for their production which meet the requirements and criteria listed above. In particular, the manufacturing processes should be inexpensive and compatible with known and common manufacturing processes in the semiconductor industry.
Diese Aufgabe wird durch die Erfindung gemäss der Patentansprüche gelöst.This object is achieved by the invention according to the claims.
Die Idee der vorliegenden Erfindung besteht darin, Halbleiterchips mit zumindestens einer dielektrischen Folie zu versehen, welche Folie als elastische Zwischenschicht bzw. als mechanische und/oder chemische Schutzschicht dient. Diese dielektrische Folie lässt sich mit Öffnungen versehen, welche bis auf die Halbleiterchip-Anschlüsse herabreichen, sodass sich auf einer solchen Folie und in solchen Öffnungen Strompfade anlegen lassen. Solche Strompfade können eine Umleitungsschicht bilden. Durch wiederholtes Anbringen von dielektrischen Folien auf Umleitungsschichten und durch wiederholtes Anlegen von Öffnungen und Strompfaden lässt sich die Anzahl der Umleitungs- schichten erhöhen. Lötstellen der Packungs-Schnittstelle lassen sich in einer äusseren Lage Strompfade anlegen. Das Anbringen einer oder mehrerer dielektrischer Folien an Halbleiterchips und das Anlegen von Öffnungen und das Strukturieren von Strompfaden lässt sich im vorliegenden Verfahren unter Erfüllung der oben aufgeführten Vorgaben und Kriterien kostengünstig durch- führen.The idea of the present invention is to provide semiconductor chips with at least one dielectric film, which film serves as an elastic intermediate layer or as a mechanical and / or chemical protective layer. This dielectric film can be provided with openings which extend down to the semiconductor chip connections, so that current paths can be created on such a film and in such openings. Such current paths can form a redirection layer. The number of bypass layers can be increased by repeatedly applying dielectric foils to bypass layers and by repeatedly creating openings and current paths. Soldering points of the packaging interface can be created in an external layer current paths. The attachment of one or more dielectric foils to semiconductor chips and the creation of openings and the structuring of current paths can be carried out inexpensively in the present process, while fulfilling the requirements and criteria listed above.
Die vorliegende Erfindung hat erkannt, dass bereits der Wafer mit einer Vielzahl von ungeritzten Halbleiterchips mit Zwischenschichten und/oder Schutz- schichten versehen werden kann, sodass eine Halbleiterchippackung entsteht, welches einfach mit weiteren Umleitungsschichten und/oder Lötstellen einer Packungs-Schnittstelle versehen werden kann. Dies stellt eine erhebliche Vereinfachung der Herstellung von Halbleiterchippackungen dar, da die Halbleiterchips nicht mehr einzeln mit Umleitungsschichten verbunden müssen, wie aus dem Tessera- Verfahren bekannt.The present invention has recognized that the wafer can already be provided with a large number of unribbed semiconductor chips with intermediate layers and / or protective layers, so that a semiconductor chip package is created which is simply provided with further redirection layers and / or soldering points Packing interface can be provided. This represents a considerable simplification of the production of semiconductor chip packages, since the semiconductor chips no longer have to be individually connected to redirection layers, as is known from the Tessera process.
Die vorliegende Erfindung hat ferner erkannt, dass einzelne Halbleiterchips direkt mit Folien oder Leiterplatten die Teil der herzustellenden elektrischen Schaltung verbindet werden können, sodass Halbleiterchippackungen in der elektronischen Schaltung integriert hergestellt werden können. Die Vorteile liegen auf der Hand, solche direkt mit einem Substrat verbundene und in den Aufbau der elektronische Schaltung integrierte Halbleiterchippackungen benötigen keine Packungs-Schnittstelle mit Lötstellen mehr und sie benötigen auch keine elastische Zwischenschicht mehr. Die vorliegende Erfindung ist insbe- sondere vollständig kompatibel mit dem DYCOstrate® -Verfahren zur Herstellung von Leiterplatten und Folienleiterplatten, wie es beispielsweise in der Schrift WO93/26143 der Anmelderin offenbart ist.The present invention has also recognized that individual semiconductor chips can be connected directly to foils or printed circuit boards that form part of the electrical circuit to be produced, so that semiconductor chip packages can be produced in an integrated manner in the electronic circuit. The advantages are obvious: such semiconductor chip packages that are directly connected to a substrate and integrated into the structure of the electronic circuit no longer require a package interface with solder joints, and they also no longer require an elastic intermediate layer. In particular, the present invention is completely compatible with the DYCOstrate® process for the production of printed circuit boards and film printed circuit boards, as disclosed, for example, in the applicant's document WO93 / 26143.
Die folgenden Figuren erläutern die vorliegende Erfindung im Detail:The following figures explain the present invention in detail:
Figur 1 bis 7 zeigen eine Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei der ein Halbleiterchip mit einer dielektrischen Folie versehen wird, in dieser Folie eine Öffnung angebracht wird und auf der Folie und in der Öffnung Strompfade angelegt werden.FIGS. 1 to 7 show a variant of the method for producing semiconductor chip packages presented here, in which a semiconductor chip is provided with a dielectric film, an opening is made in this film and current paths are created on the film and in the opening.
Figur 8 und 9 zeigen eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei der auf der Halbleiterchippackung gemäss Figur 7 eine Lötstelle einer Packungs-Schnittstelle angebracht wird. Figur 10 zeigt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei der die Elastizität der Lötstelle der Halbleiterchippackung gemäss Figur 9 durch Hinterätzung erhöht wird.FIGS. 8 and 9 show a further variant of the method for producing semiconductor chip packages presented here, in which a soldering point of a package interface is attached to the semiconductor chip package according to FIG. FIG. 10 shows a further variant of the method for producing semiconductor chip packages presented here, in which the elasticity of the soldering point of the semiconductor chip package according to FIG. 9 is increased by etching back.
Figur 11 zeigt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 9 einseitig mit einer weiteren Folie versehen wird, in dieser weiteren Folie eine Öff- nung angebracht wird und auf der Folie und in der ÖffnungFIG. 11 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 is provided on one side with a further film, an opening is made in this further film and on the film and in the opening
Strompfade angelegt werden und eine Lötstelle einer Pak- kungs-Schnittstelle angebracht wird.Current paths are created and a solder joint of a packaging interface is attached.
Figur 12 zeigt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 9 oder 11 beidseitig mit einer weiteren Folie versehen wird.FIG. 12 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on both sides with a further film.
Figur 13 zeigt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 7 mit einer weiteren Folie versehen wird, in dieser weiteren Folie eine weitere Öffnung angebracht wird, auf der weiteren Folie und in der weiteren Öffnung weitere Strompfade angelegt werden, auf welche eine Lötstelle einer Packungs-Schnittstelle angebracht wird.FIG. 13 shows a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 7 is provided with a further film, a further opening is made in this further film, and further current paths are applied to the further film and in the further opening on which a solder joint of a packaging interface is attached.
Figur 14 zeigt die Erniedrigung des minimalen Abstandes zwischenFigure 14 shows the decrease in the minimum distance between
Halbleiterchip-Anschlüsse hergestellt nach dem hier präsentierten Verfahren verglichen mit dem minimalen Abstand zwischen bekannten Halbleiterchip-Anschlüssen. Figur 15 zeigt einen Teil einer beispielhaften Ausführungsform einer nach dem hier präsentierten Verfahren hergestellten Halbleiterchippackung.Semiconductor chip connections produced according to the method presented here compared to the minimum distance between known semiconductor chip connections. FIG. 15 shows part of an exemplary embodiment of a semiconductor chip package produced by the method presented here.
Die Figuren 1 bis 7 zeigen im Schnitt eine Variante des Verfahrens zur Herstellung von Halbleiterchippackungen, bei der ein Halbleiterchip mit einer dielektrischen Folie versehen wird, in dieser Folie eine Öffnung angebracht wird und auf der Folie und in der Öffnung Strompfade angelegt werden.FIGS. 1 to 7 show in section a variant of the method for producing semiconductor chip packages, in which a semiconductor chip is provided with a dielectric film, an opening is made in this film and current paths are applied to the film and in the opening.
Figur 1 zeigt einen Teil eines Halbleiterchips aus beispielsweise Silizium 1 mit einer Leitschicht 1.1 aus beispielsweise Gold und einem Anschluss 1.2 aus beispielsweise Nickel. Bei Kenntnis der vorliegenden Erfindung kann der Fachmann Halbleiterchips aus anderen Halbleitermaterialien sowie Leitschichten und Anschlüssen aus anderen Leitmaterialien verwenden. Dieser Halbleiterchip kann noch ungeritzt im Wafer vorliegen, er kann aber auch einzeln vorliegen.FIG. 1 shows part of a semiconductor chip made of, for example, silicon 1 with a conductive layer 1.1 made of, for example, gold and a connection 1.2 made of, for example, nickel. With knowledge of the present invention, the person skilled in the art can use semiconductor chips made of other semiconductor materials as well as conductive layers and connections made of other conductive materials. This semiconductor chip can still be scratched in the wafer, but it can also be present individually.
Figur 2 zeigt wie der Halbleiterchip gemäss Figur 1 einseitig mit mindestens einer dielektrischen Folie 2 versehen wird. Eine solche dielektrische Folie 2 besteht beispielsweise aus 12 bis über 100 μm dicken Polyimid-, Acrylat-, Epoxyd- bzw. Epoxyd-Acrylat- Verbindungen. Sie ermöglichen eine einfache, preiswerte und bewährte Klebeverbindung. Eine solche Klebeverbindung erfolgt vorteilhafterweise durch Auflaminieren unter Druck und Temperatur. Eine solche dielektrische Folie 2 kann mit einer Leitfolie 3 verbunden auflaminiert werden. Diese Leitfolie 3 besteht beispielsweise aus 12 bis über 100 μm dickem Kupfer. Natürlich kann eine solche Leitfolie 3 auch in einem separaten Schritt, d.h. nachdem die dielektrische Folie 2 auf den Halbleiterchip aufgebracht wurde, mit dieser dielektrische Folie 2 verbunden werden. Vorteilhafterweise werden nicht strukturierte und flächig zusammenhängende Folien 2,3 verwendet. Insbesondere können diese Folien 2,3 die Dimension des Wafers haben, sodass sie gleichzeitig mit einer Vielzahl von Halbleiterchips des (praktischerweise ungeritzten, da mechanisch stabileren) Wafers ver- bunden werden können. Solch ein Dielektrikum bildet eine elastische Zwischenschicht zwischen dem Halbleiterchip selbst und einem Substrat einer elektronischen Schaltung und kann bei der Herstellung auftretende thermische Spannungen ausgleichen. Die Dicke der Zwischenschicht lässt sich über die Dicke und/oder die Anzahl der auflaminierten Folien Dielektrikum 2 einstellen. Natürlich lassen sich auch mehrere unterschiedliche Folien Dielektrikum 2 verwenden, beispielsweise können eine oder mehrere erste Folien Dielektrikum zum Verbinden dienen, während eine oder mehrere weitere Folien Dielektrikum als Anstandshalter dienen können. Dem Fachmann stehen hier bei Kenntnis der vorliegenden Erfindung vielfältige Möglichkeiten offen.FIG. 2 shows how the semiconductor chip according to FIG. 1 is provided on one side with at least one dielectric film 2. Such a dielectric film 2 consists, for example, of 12 to more than 100 μm thick polyimide, acrylate, epoxy or epoxy-acrylate compounds. They enable a simple, inexpensive and proven adhesive connection. Such an adhesive connection is advantageously carried out by lamination under pressure and temperature. Such a dielectric film 2 can be laminated onto a conductive film 3. This conductive foil 3 consists, for example, of 12 to over 100 μm thick copper. Of course, such a conductive film 3 can also be connected to this dielectric film 2 in a separate step, ie after the dielectric film 2 has been applied to the semiconductor chip. Advantageously, non-structured foils 2, 3, which are connected in a flat manner, are used. In particular, these foils 2, 3 can have the dimension of the wafer, so that they can simultaneously be connected to a multiplicity of semiconductor chips of the (practically uncut, since mechanically more stable) wafer. Such a dielectric forms an elastic intermediate layer between the semiconductor chip itself and a substrate of an electronic circuit and can compensate for thermal stresses that occur during manufacture. The thickness of the intermediate layer can be set via the thickness and / or the number of dielectric 2 laminated on. Of course, several different films of dielectric 2 can also be used, for example one or more first films of dielectric can be used for connection, while one or more further films of dielectric can serve as spacers. With knowledge of the present invention, the person skilled in the art has many possibilities here.
Figur 3 zeigt wie in der Leitfolie 3 gemäss Figur 2 eine Öffnung 3.1 angebracht wird. Dies erfolgt beispielsweise in einer bekannten photochemischen Strukmrierung. Natürlich lässt sich bei einer solchen Strukturierung eine gros- se Anzahl solcher Öffnungen 3.1 gleichzeitig in der Leitfolie 3 anbringen. Die Öffnung 3.1 in der Leitfolie 3 reicht bis auf das darunterliegende Dielektrikum 2. Vorteilhafterweise wird diese Öffnung 3.1 in der Leitfolie 3 im Bereich, d.h. oberhalb oder in der Nähe des Halbleiterchip-Anschlusses 1.2 ange- legt. Der Durchmesser dieser Öffnung 3.1 in der Leitfolie 3 entspricht demjenigen des Halbleiterchip-Anschlusses 1.2.FIG. 3 shows how an opening 3.1 is made in the guide film 3 according to FIG. 2. This takes place, for example, in a known photochemical structure. With such a structuring, a large number of such openings 3.1 can of course be made simultaneously in the guide film 3. The opening 3.1 in the guide film 3 extends to the underlying dielectric 2. Advantageously, this opening 3.1 in the guide film 3 is in the area, i.e. created above or in the vicinity of the semiconductor chip connection 1.2. The diameter of this opening 3.1 in the conductive foil 3 corresponds to that of the semiconductor chip connection 1.2.
Gemäss Figur 4 wird durch diese Öffnung 3.1 in der Leitfolie 3 hindurch flächig Dielektrikum 2 freigelegt. Dieses derart freigelegte Dielektrikum 2 wird daraufhin gemäss der Öffnung 3.1 in der Leitfolie 3 bis auf den Halblei- terchip-Anschlusses 1.2 abgetragen. Eine Seite dieses Halbleiterchip-Anschlusses 1.2 ist somit teilweise oder ganz freigelegt. Es entsteht eine Öffnung 22 mit beispielsweise schrägen Wänden, die sich von der Leitfolie 3 in die dielektrische Folie 2 erstreckt. Natürlich lässt sich eine grosse Anzahl solcher Öff- nungen 3.2 gleichzeitig anbringen. Dieses Abtragen von Dielektrikum 2 kann auf vielfältige Art und Weise geschehen. Bekannt ist das Abtragen durch chemische oder auch Plasma-Ätz-Prozesse, bei denen das Dielektrikum 2 durch- und hinterätzt wird, sodass schräge Öffnungswände entstehen. Es liegt aber durchaus im Rahmen der vorliegenden Erfindung, ein solches Abtragen durch andere bekannte und gängige Verfahren wie beispielsweise Laser-Ablation durchzuführen. Dem Fachmann stehen bei Kenntnis dieser Erfindung somit vielfältige Möglichkeiten der Variation dieses Verfahrensschrittes offen.According to FIG. 4, dielectric 2 is exposed area-wide through this opening 3.1 in the conductive foil 3. This exposed dielectric 2 is then opened according to the opening 3.1 in the guide film 3 except for the semi-conductor terchip connection 1.2 removed. One side of this semiconductor chip connection 1.2 is thus partially or completely exposed. An opening 22 is created with, for example, sloping walls, which extends from the conductive film 3 into the dielectric film 2. Of course, a large number of such openings 3.2 can be made simultaneously. This removal of dielectric 2 can be done in a variety of ways. Removal by chemical or plasma etching processes in which the dielectric 2 is etched through and back-etched is known, so that inclined opening walls are formed. However, it is entirely within the scope of the present invention to carry out such ablation by other known and common methods such as laser ablation. With knowledge of this invention, the person skilled in the art thus has a wide variety of options for varying this method step.
Figur 5 zeigt wie eventuell überstehende Ränder der Öffnung 3.2 gemäss Figur 4 entfernt werden. Dies erfolgt beispielsweise durch Abdünnen oder Abätzen der Leitschicht 3 zu einer abgedünnten Leitschicht 30, wobei überstehende Leitmaterialränder der Öffnung 3.2 bevorzugt abgetragen werden, dieser Verfahrensschritt ist in der Anmeldung EP-0668712 der Anmelderin of- fenbart. Es entsteht eine Öffnung 3.3, die sich von der Leitfolie 3 durch die dielektrische Folie 2 bis zum Halbleiterchip-Anschluss 1.2 erstreckt und die keine überstehenden Ränder aus Leitfolienmaterial aufweist. Dem Fachmann stehen bei Kenntnis dieser Erfindung natürlich auch andere Möglichkeiten des Entfernens solcher Ränder zur Verfügung. Er kann sie einfach stehen lassen oder er kann sie in Richtung des Halbleiterchips umbiegen.FIG. 5 shows how any protruding edges of the opening 3.2 according to FIG. 4 are removed. This is done, for example, by thinning or etching away the conductive layer 3 to form a thinned conductive layer 30, protruding edges of the conductive material of the opening 3.2 preferably being removed. This process step is disclosed in the applicant's application EP-0668712. An opening 3.3 is formed which extends from the conductive foil 3 through the dielectric foil 2 to the semiconductor chip connection 1.2 and which has no protruding edges made of conductive foil material. Of course, those skilled in the art are also aware of other ways of removing such edges when they know this invention. He can simply leave them standing or he can bend them towards the semiconductor chip.
Figur 6 zeigt den Halbleiterchip gemäss Figur 5 nach Aufplattierung einer Schicht 4 aus elektrisch leitendem Material, beispielsweise aus Kupfer. Bei diesem bekannten und bewährten chemischen und galvanischen Prozess werden die abgedünnte Leitfolie 30 und die Öffnung 3.3 sowie der Halbleiter- chip-Anschluss 1.2 gemäss Figur 5 mit einer Leitmaterialschicht 4 überzogen, derart, dass eine durchplattierte Öffnung 3.4 und eine aufplattierte Leitfolie 300 entstehen. Das elektrisch leitende Material wird elektrochemisch abgeschieden und aufplattiert. Durchplattierte Öffnungen 3.4 werden auch als Durchplattierungen bezeichnet. Die abgeschiedene Leitmaterialschicht 4 ist dünn und weist Dicken kleiner 25 μm auf. Der Halbleiterchip-Anschluss 1.2 hat über die aufplattierten und beispielsweise schrägen Wände der Durch- plattierung 3.4 elektrischen Kontakt mit der aufplattierten Leitfolie 300.FIG. 6 shows the semiconductor chip according to FIG. 5 after plating on a layer 4 made of electrically conductive material, for example made of copper. In this known and proven chemical and galvanic process, the thinned conductive film 30 and the opening 3.3 and the semiconductor Chip connection 1.2 according to FIG. 5 coated with a conductive material layer 4 in such a way that a plated-through opening 3.4 and a plated-on conductive film 300 are created. The electrically conductive material is electrochemically deposited and plated. Through-plated openings 3.4 are also referred to as through-plating. The deposited conductive material layer 4 is thin and has a thickness of less than 25 μm. The semiconductor chip connection 1.2 has electrical contact with the plated-on conductive foil 300 via the plated-on and, for example, oblique walls of the plated-through plate 3.4.
Figur 7 zeigt ein im vorliegenden Verfahren hergestellte Halbleiterchippackung nach Strukturierung von der Leitfolie 300 und/oder der Durchplattie- rung 3.4 gemäss Figur 6. Diese Strukturierung erfolgt beispielsweise mittels bekannter photochemischer Verfahren. Beispielsweise werden durch nassche- misches Ätzen gezielt einzelne Bereiche der Leitfolie 300 sowie der Durch- plattierung 3.4 entfernt. Hierdurch werden durch Isolierbereiche getrennte Strompfade 40,3000 gebildet. Das nasschemische Ätzen findet gezielt in der Tiefe statt, d.h. die Leitschicht 300 und/oder die Durchplattierung 3.4 werden in von Photoresist unbedeckten Bereichen bis auf die Folie 2 und/oder bis auf den Halbleiterchipanschluss 1.2 herunter entfernt. Diese derart strukturierten Strompfade verlaufen gleichermassen als einer oder mehrere Strompfade 3000 auf dem flächigen Dielektrikum 2 und/oder als ein oder mehrere Strompfade 40 in einer oder mehreren Öffnungen vom Dielektrikum 2. Das nasschemische Ätzen findet in allen exponierten Bereichen (d.h. die Bereiche die für die ätzenden Chemikalien und Flüssigkeiten zugänglich sind) gleichzeitig statt.FIG. 7 shows a semiconductor chip package produced in the present method after structuring of the conductive foil 300 and / or through-plating 3.4 according to FIG. 6. This structuring takes place, for example, by means of known photochemical methods. For example, individual areas of the conductive film 300 and the through plating 3.4 are removed in a targeted manner by wet chemical etching. As a result, current paths 40, 3000 separated by insulation regions are formed. The wet chemical etching takes place specifically in the depth, i.e. The conductive layer 300 and / or the through-plating 3.4 are removed in areas not covered by photoresist down to the film 2 and / or down to the semiconductor chip connection 1.2. These current paths structured in this way run in the same way as one or more current paths 3000 on the flat dielectric 2 and / or as one or more current paths 40 in one or more openings in the dielectric 2. The wet chemical etching takes place in all exposed areas (ie the areas for the harsh chemicals and liquids are accessible) simultaneously.
Die Halbleiterchippackung gemäss Figur 7 weist einen Halbleiterchip auf, auf welchem einseitig eine elastische Zwischenschicht aus Dielektrikum 2 ange- bracht ist. Dieses Dielektrikum 2 bietet dem Halbleiterchip einen mechanischen und/oder chemischen Schutz. Ein Halbleiterchip-Anschluss 1.2 ist elek- trisch mit Strompfaden 40,3000 kontaktiert. Strompfade 3000 auf dem flächigen Dielektrikum 2 und/oder Strompfade 40 in Öffnungen im Dielektrikum 2 bilden eine Umleitungsschicht zum Umleiten von Strompfaden zwischen Halbleiterchip-Anschlüssen und einer Packungs-Schnittstelle.The semiconductor chip package according to FIG. 7 has a semiconductor chip on which an elastic intermediate layer made of dielectric 2 is applied on one side. This dielectric 2 offers the semiconductor chip mechanical and / or chemical protection. A semiconductor chip connection 1.2 is electrical Trisch contacted with current paths 40.3000. Current paths 3000 on the flat dielectric 2 and / or current paths 40 in openings in the dielectric 2 form a redirection layer for redirecting current paths between semiconductor chip connections and a packaging interface.
Die Halbleiterchippackung gemäss Figur 7 kann zu einer Halbleiterchippak- kung mit Lötstellen einer Packungs-Schnittstelle weiterverarbeitet werden. Auch kann die elastische Zwischenschicht durch Anbringen weiterer Folien Dielektrikum verdickt werden, auch können für einen stärkeren mechanischen und/oder chemischen Schutz weitere Folien beidseitig an der Halbleiterchippackung angebracht werden. Beispielhafte Varianten hierzu werden anhand der folgenden Figuren 8 bis 13 beschrieben. Alternativ hierzu kann die dielektrische Folie 2 bereits das Substrat selbst darstellen und können die Strompfa- de 40,3000 bereits Teil der herzustellenden elektronischen Schaltung sein, sodass die Halbleiterchippackung gemäss Figur 7 in die elektronische Schaltung integriert ist und keine Lötstellen einer Packungs-Schnittstelle mehr angebracht werden müssen.The semiconductor chip package according to FIG. 7 can be processed further to form a semiconductor chip package with soldering points of a package interface. The elastic intermediate layer can also be thickened by attaching further dielectric foils; further foils can also be attached to the semiconductor chip package on both sides for stronger mechanical and / or chemical protection. Exemplary variants of this are described with the aid of the following FIGS. 8 to 13. As an alternative to this, the dielectric film 2 can already represent the substrate itself and the current paths 40, 3000 can already be part of the electronic circuit to be produced, so that the semiconductor chip package according to FIG. 7 is integrated in the electronic circuit and no more soldering points of a package interface are attached Need to become.
Die Figur 8 und 9 zeigen im Schnitt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei der auf der Halbleiterchippackung gemäss Figur 7 eine Lötstelle einer Packungs- Schnittstelle angebracht wird.FIGS. 8 and 9 show in section a further variant of the method for producing semiconductor chip packages presented here, in which a soldering point of a package interface is attached to the semiconductor chip package according to FIG. 7.
Figur 8 zeigt, wie ein Teil der Halbleiterchippackung gemäss Figur 7 selektiv mit einer oder mit mehreren Lötwiderstandsschichten 5 bedeckt werden kann. Eine solche Lötwiderstandsschicht 5 wird beispielsweise rund um eine anzu- bringende Lötstelle angebracht, derart, dass eine von der Lötwiderstandsschicht 5 umgebene Lötkugel beim Verlöten nicht wegfliessen kann. Bekannte und gängige Verfahren zum selektiven Aufbringen dünner Schichten sind anwendbar. Vorteilhaft ist die Verwendung von einigen μm- dünnen Schichten Paladium oder Nickel als Lötwiderstandsschicht 5. Andere Lötwiderstandsmaterialien können bei Kenntnis der vorliegenden Erfindung natürlich ebenfalls verwendet werden. Ferner lassen sich auch Lötstoff-Lacke, beispielsweise solche aus organischen Materialien aufbringen. Zum Aufbringen von Lötwiderstandschichten können bekannte Methoden wie Drucken, Sprühen, Giessen, usw. verwendet werden. Das Anbringen einer oder mehrerer Schichten Lötwiderstandsmaterial ist fakultativ, d.h. sie ist für die Lehre der vorliegenden Erfindung nicht zwingend.FIG. 8 shows how part of the semiconductor chip package according to FIG. 7 can be selectively covered with one or more solder resistance layers 5. Such a solder resistance layer 5 is applied, for example, around a soldering point to be applied, in such a way that a solder ball surrounded by the solder resistance layer 5 does not flow away during soldering can. Known and common methods for the selective application of thin layers can be used. It is advantageous to use a few μm-thin layers of palladium or nickel as the solder resistance layer 5. Other solder resistance materials can of course also be used if the present invention is known. Solder lacquers, for example those made from organic materials, can also be applied. Known methods such as printing, spraying, casting, etc. can be used to apply solder resistance layers. The application of one or more layers of soldering resistance material is optional, ie it is not essential for the teaching of the present invention.
Figur 9 zeigt wie ausgehend von einer Halbleiterchippackung gemäss Figur 8 eine Lötkugel 6 an einer Lötstelle einer Packungs-Schnittstelle angebracht ist. Diese Lötkugel 6 ist inmitten einer Lötwiderstandsschicht 5 angebracht, sodass diese Lötkugel 6 beim Verlöten nicht wegfliessen kann. Bekannte und gängige Verfahren zum Anbringen von Lötkugeln sind anwendbar. Natürlich lassen sich eine grosse Anzahl solcher Lötkugeln 6 an Lötstellen einer Packungs- Schnittstelle anbringen. Der Schnitt gemäss Figur 9 entspricht einem Teil einer nach dem vorliegenden Verfahren hergestellten Halbleiterchippackung wie sie in einer beispielhaften Ausführungsform in Figur 15 dargestellt ist.FIG. 9 shows how, starting from a semiconductor chip package according to FIG. 8, a solder ball 6 is attached to a soldering point of a package interface. This solder ball 6 is attached in the middle of a solder resistance layer 5, so that this solder ball 6 cannot flow away during soldering. Known and common methods for attaching solder balls can be used. Of course, a large number of such solder balls 6 can be attached to the soldering points of a packaging interface. The section according to FIG. 9 corresponds to part of a semiconductor chip package produced by the present method, as is shown in an exemplary embodiment in FIG.
Figur 10 zeigt im Schnitt eine weitere Variante des hier präsentierten Ver- fahrens zur Herstellung von Halbleiterchippackungen, bei der die Elastizität der Lötstelle der Halbleiterchippackung gemäss Figur 9 durch Hinterätzung erhöht wird. In Analogie zum Verfahrensschritt gemäss Figur 4 kann freiliegendes Dielektrikum 2 abgetragen werden. Dieses Abtragen von Dielektrikum 2 kann auf vielfältige Art und Weise geschehen. Bekannt ist das Abtragen durch chemische oder auch Plasma-Ätz-Prozesse, bei denen das Dielektrikum 2 dünner- und hinterätzt wird, sodass beispielsweise unterhalb einer Lötstelle einer Packungs-Schnittstelle eine durch Hinterätzung gebildete Tasche 20.1 entsteht. Natürlich lässt sich eine grosse Anzahl solcher Taschen 20.1 gleichzeitig anbringen. Es liegt aber durchaus im Rahmen der vorliegenden Erfindung, ein solches Abtragen durch andere bekannte und gängige Verfahren durchzuführen. Die Lötkugel 6 der Lötstelle ist somit auf einem teilweise frei hängenden Strompfad 3000 angebracht. Die Lötstelle weist somit eine gewisse Elastizität auf, welche Elastizität der Lötstelle eine einfachere Montage der Halbleiterchippackung an eine elektronische Schaltung gestattet.FIG. 10 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the elasticity of the soldering point of the semiconductor chip package according to FIG. 9 is increased by etching back. In analogy to the method step according to FIG. 4, exposed dielectric 2 can be removed. This removal of dielectric 2 can be done in a variety of ways. Removal by chemical or plasma etching processes, in which the dielectric 2 is thinned and etched back, is known, so that, for example, below a solder joint of a pack interface, a pocket 20.1 formed by back-etching arises. Of course, a large number of such bags 20.1 can be attached at the same time. However, it is entirely within the scope of the present invention to carry out such removal by other known and common methods. The solder ball 6 of the solder joint is thus attached to a partially free-hanging current path 3000. The solder joint thus has a certain elasticity, which elasticity of the solder joint allows easier assembly of the semiconductor chip package on an electronic circuit.
Figur 11 zeigt im Schnitt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 9 oder 11 einseitig mit einer weiteren dielektrischen Folie 22 versehen wird, sodass ein dickeres, aus zwei Folien 2,22 gebildetes Dielektrikum entsteht. Ein solch dickeres, aus zwei Lagen Dielektrikum bestehendes stellt eine grössere elastische Zwischenschicht zwischen dem Halbleiterchip selbst und dem Substrat dar und kann demzufolge grössere, bei der Herstellung auftretende, thermische Spannungen ausgleichen.FIG. 11 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on one side with a further dielectric film 22, so that a thicker dielectric formed from two films 2, 22 is formed. Such a thicker layer, consisting of two layers of dielectric, represents a larger elastic intermediate layer between the semiconductor chip itself and the substrate and can consequently compensate for larger thermal stresses which occur during production.
In dieser weiteren dielektrischen Folie 22 wird eine Öffnung angebracht, auf dieser Folie 22 und in dieser Öffnung werden Strompfade angelegt und eine Lötstelle einer Packungs-Schnittstelle angebracht. Auf diese Weise wird eine Zweilagenstruktur aus zwei übereinander angebrachten Folien 2,22 Dielek- trikum und mit einer Umleitungsschicht von einem Halbleiterchip-Anschluss zu einer Lötstellen der Packungs-Schnittstelle gebildet. Dieser Verfahrensschritt erfolgt in Analogie zum Verfahrensschritt gemäss Figur 2. Eine weitere Klebeverbindung wird vorteilhafterweise durch Auflaminieren unter Druck und Temperatur durchgeführt. Die weitere dielektrische Folie 22 kann mit einer Leitfolie 3 verbunden auflaminiert werden. Diese Leitfolie 3 ist vorteilhafterweise nicht strukturiert und flächig zusammenhängend. Die Verfahrens- schritte zum Anlegen der weiteren Öffnung in der weiteren Folie 22 erfolgen wie in der Beschreibung zu den Figuren 2 bis 7 bereits dargelegt, sodass darauf verwiesen wird. D.h. diese weitere dielektrische Folie 22 kann zusammen mit einer weiteren Leitfolie auflaminiert werden, die weitere Öffnung kann gemäss einer Öffnung in dieser weitere Leitfolie im Dielektrikum 22 angelegt werden. Vorteilhafterweise wird diese weitere Öffnung in der weiteren Leitfolie im Bereich, d.h. oberhalb oder in der Nähe eines Strompfades 40,3000 der Halbleiterchippackung gemäss Figur 7 angelegt. Überstehende Ränder der weiteren Leitfolie können durch Abdünnen und bevorzugtes Ätzen im Ränderbereich entfernt werden, diese weitere Leitfolie und diese weitere Öffnung in der weiteren Leitfolie und im weiteren Dielektrikum 22 kann mit weiterem Leitmaterial aufplattiert werden und Strompfade können in diesem weiteren Leitmaterial und/oder in der weiteren Leitfolie in einem Strukturvorgang angelegt. Diese derart strukturierten Strompfade verlaufen gleicher- massen als einer oder mehrere Strompfade 3002 auf dem flächigen Dielektrikum 22 und/oder als ein oder mehrere Strompfade 42 in einer Öffnung im Dielektrikum 22. Der Verfahrenschritt des Aufbringens einer Lötkugel 6 für eine Lötstelle einer Packungs-Schnittstelle kann wie in der Beschreibung zu den Figuren 8 und 9 bereits dargelegt, sodass darauf verwiesen wird. Natür- lieh lassen sich mehr als eine weitere Öffnungen und mehrt als .eine Lötku- geln 6 an- und aufbringen.An opening is made in this further dielectric sheet 22, current paths are created on this sheet 22 and in this opening, and a soldering point of a package interface is attached. In this way, a two-layer structure is formed from two foils 2.22 dielectric arranged one above the other and with a redirection layer from a semiconductor chip connection to a soldering point of the packaging interface. This process step takes place in analogy to the process step according to FIG. 2. A further adhesive connection is advantageously carried out by lamination under pressure and temperature. The further dielectric film 22 can be laminated onto a conductive film 3. This guiding film 3 is advantageously not structured and connected in a two-dimensional manner. The procedural Steps for creating the further opening in the further film 22 take place as already explained in the description of FIGS. 2 to 7, so that reference is made to them. This means that this further dielectric film 22 can be laminated together with a further conductive film, the further opening can be created in the dielectric 22 according to an opening in this further conductive film. This further opening is advantageously created in the further conductive film in the region, ie above or in the vicinity of a current path 40, 3000 of the semiconductor chip package according to FIG. 7. Protruding edges of the further conductive foil can be removed by thinning and preferred etching in the edge area, this further conductive foil and this further opening in the further conductive foil and in the further dielectric 22 can be plated with further conductive material and current paths can be in this further conductive material and / or in the another foil in a structure process. These current paths structured in this way run in the same way as one or more current paths 3002 on the flat dielectric 22 and / or as one or more current paths 42 in an opening in the dielectric 22. The method step of applying a solder ball 6 for a solder joint of a packaging interface can as already explained in the description of FIGS. 8 and 9, so that reference is made to them. Of course, more than one additional opening and more than one solder ball 6 can be attached and applied.
Bei der Halbleiterchippackung gemäss Figur 11 sind die dielektrischen Folien 2,22 sind mit Öffnungen versehen, welche bis auf den Halbleiterchip- Anschluss 1.2 herabreichen. Auf den Folien 2,22 und in den Öffnungen sind Strompfade 40,3000,42,3002 angelegt. Die Strompfade 40,3000 bilden eine Umleitungsschicht zum Umleiten von Strompfaden zwischen Halbleiterchip- Anschlüssen und Lötstellen einer Packungs-Schnittstelle. Durch wiederholtes Anbringen von dielektrischen Folien auf Umleitungsschichten und durch wiederholtes Anlegen von Öffnungen und Strompfaden lässt sich die Anzahl der Umleitungsschichten erhöhen. Lötstellen der Packungs-Schnittstelle lassen sich in einer äusseren Lage Strompfade 42,3002 anlegen. Für viele Anwendungen von Halbleiterchippackungen reicht eine Umleitungsschicht aus, komplexe Halbleiterchips benötigen jedoch mehrere Umleitungsschichten.In the semiconductor chip package according to FIG. 11, the dielectric foils 2, 22 are provided with openings which extend down to the semiconductor chip connection 1.2. Current paths 40, 3000, 42, 3002 are laid out on the foils 2, 22 and in the openings. The current paths 40, 3000 form a redirection layer for redirecting current paths between semiconductor chip connections and soldering points of a packaging interface. By repeatedly applying dielectric films on redirection layers and by repeatedly creating openings and current paths, the number of Increase redirection layers. Soldering points of the packaging interface can be created in an external layer current paths 42.3002. One redirection layer is sufficient for many applications of semiconductor chip packages, but complex semiconductor chips require several redirection layers.
Figur 12 zeigt im Schnitt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 9 oder 11 beidseitig mit einer weiteren dielektrischen Folie 2 ',22 versehen wird. Die Verfahrenschritte für das Anbringen dieser weiteren dielektrischen Folien 2,22 erfolgen in Analogie zur Beschreibung gemäss Figur 2, sodass auf diese verwiesen wird. Diese weiteren dielektrischen Folie 2,22 sind vorteilhafterweise aber nicht Zwingendermassen jeweils mit einer Leitfolie verbunden. In Figur 12 ist eine weitere auf die die- lektrische Folie 2' auflaminierte Leitfolie 3' beispielhaft abgebildet. Diese Folien und Leitfolien sind vorteilhafterweise nicht strukturiert und flächig zusammenhängend. Die Verfahrenschritte für die Ausbildung einer oder mehrerer Umleitungsschichten zum Umleiten von Strompfaden zwischen Halbleiterchip-Anschlüssen und Lötstellen einer Packungs-Schnittstelle und zum Aus- bilden von Lötstellen der Packungs-Schnittstelle lassen sich in einer äusseren Lage Strompfade erfolgen in Analogie zur Beschreibung gemäss Figur 11, sodass darauf verwiesen wird.FIG. 12 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 9 or 11 is provided on both sides with a further dielectric film 2 ′, 22. The method steps for attaching these further dielectric foils 2, 22 take place analogously to the description according to FIG. 2, so that reference is made to them. These further dielectric foils 2, 22 are advantageously, but not necessarily, each connected to a conductive foil. FIG. 12 shows another conductive foil 3 'laminated onto the dielectric foil 2' as an example. These foils and guiding foils are advantageously not structured and planarly coherent. The method steps for the formation of one or more redirection layers for redirecting current paths between semiconductor chip connections and soldering points of a packaging interface and for forming soldering points of the packaging interface can be carried out in an outer layer of current paths analogously to the description according to FIG. 11, so it’s referenced.
Die Halbleiterchippackung gemäss Figur 12 wird durch beidseitig angebrachte dielektrischen Folien 22' 22 und durch in Strompfade strukturierte und durch unstrukturierte Leitfolien weitgehend gegen mechanische und/oder chemische Angriffe geschützt. Ein beidseitiges Anbringen gemäss Figur 12 ist für die Ausführung der vorliegenden Lehre nicht zwingend aber vorteilhaft. Insbeson- dere vermeidet diese weitgehend symmetrische Konstruktion mit beidseitig angebrachten Folien aus Dielektrikum und Leitmaterial Bimetall-Effekte. Des weiteren kann eine derart beidseitig geschützte Halbleiterchippackung einfacher weiterverarbeitet werden, beispielsweise ist die Montage in elektronischen Schaltungen vereinfacht. Auch bildet die auf der weiteren dielektrische Folie 2' auflaminierte Leitfolie 3' eine elektromagnetische Abschirmung.The semiconductor chip package according to FIG. 12 is largely protected against mechanical and / or chemical attacks by dielectric foils 22 ′ 22 attached on both sides and by conductive foils structured in current paths and unstructured by conductive foils. Attachment on both sides according to FIG. 12 is not mandatory but advantageous for the implementation of the present teaching. In particular, this largely symmetrical design with double-sided foils made of dielectric and conductive material avoids bimetal effects. Of Furthermore, a semiconductor chip package protected in this way on both sides can be processed further more easily, for example, assembly in electronic circuits is simplified. The conductive film 3 'laminated onto the further dielectric film 2' also forms an electromagnetic shield.
Figur 13 zeigt im Schnitt eine weitere Variante des hier präsentierten Verfahrens zur Herstellung von Halbleiterchippackungen, bei die Halbleiterchippackung gemäss Figur 7 mit einer weiteren Folie versehen wird, in dieser weiteren Folie eine weitere Öffnung angebracht wird, auf der weiteren Folie und in der weiteren Öffnung weitere Strompfade angelegt werden, auf welche eine Lötstelle einer Packungs-Schnittstelle angebracht wird. Diese Variante entspricht weitgehend derjenigen gemäss Figur 11, sodass für ihre Beschreibung auf diese verwiesen wird. Im Unterschied zur Variante gemäss Figur 11 zeigt die Variante gemäss Figur 13 bilden nicht nur die innenliegenden Strompfade 40,3000 eine Umleitungsschicht zum Umleiten von Strompfaden zwischen Halbleiterchip-Anschlüssen und Lötstellen einer Packungs-Schnittstelle, sondern die aussenliegenden Strompfade 3002,42 bilden einer weitere solche Umleitungsschicht.FIG. 13 shows in section a further variant of the method for producing semiconductor chip packages presented here, in which the semiconductor chip package according to FIG. 7 is provided with a further film, a further opening is made in this further film, further ones on the further film and in the further opening Current paths are created, on which a solder joint of a packaging interface is attached. This variant largely corresponds to that according to FIG. 11, so that reference is made to this for its description. In contrast to the variant according to FIG. 11, the variant according to FIG. 13 shows that not only the internal current paths 40, 3000 form a redirection layer for redirecting current paths between semiconductor chip connections and solder points of a packaging interface, but the external current paths 3002, 42 form another such Redirection layer.
Figur 14 zeigt schematisch die Erniedrigung des minimalen Abstandes zwischen Halbleiterchip-Anschlüsse hergestellt nach dem hier präsentierten Verfahren verglichen mit dem minimalen Abstand zwischen bekannten Halblei- terchip-Anschlüssen. Im Unterschied zu bekannten Halbleiterchipanschlüssen, wie sie in Figur 14 auf der linken Seite zu sehen sind, welche, um mit Strompfaden kontaktiert zu werden, inmitten von Lötaugen angelegt sind, sind die Halbleiterchipanschlüsse gemäss dem vorliegenden Verfahren, wie sie in Figur 14 auf der rechten Seite zu sehen sind, nicht inmitten von Lötaugen ange- legt, d.h. sie sind lötaugenfrei mit Strompfaden 40,42 in Öffnungen zu Halbleiterchipanschlüssen und Strompfaden 3000,3002 auf flächigem Dielektrikum kontaktiert. Durch diese lötaugenfreie Kontaktierung reduziert sich der minimal mögliche Abstand von Strompfaden zueinander drastisch. Wie in Figur 14 dargestellt, erniedrigt sich der minimale Abstand Pl zwischen einem Lötauge und einem daran vorbeigeführtem Strompfad zu Pl' = 0.5-0.7 Pl und es er- niedrigt sich der minimale Abstand P2 zwischen zwei Lötaugen zu P2' = 0.3-0.6 P2. Im vorliegenden Verfahren lässt sich der Anstand zwischen einem Strompfad 40,42 in einer Öffnung zu einem Halbleiterchipanschluss und einem minimal daran vorbeigeführten Strompfad 3000,3002 auf Dielektrikum um beispielsweise die Hälfte reduzieren, und es lässt sich der minimale Ab- stand zwischen zwei Strompfaden 40,42 in Öffnungen zu Halbleiterchipanschlüssen um beispielsweise ein Drittel reduzieren. Die Halbleiterchip-Anschlüsse lassen sich beispielsweise im minimalen Abstand von 70 μm zueinander anlegen. Kürzere Abstände sind durchaus möglich.FIG. 14 schematically shows the reduction in the minimum distance between semiconductor chip connections produced using the method presented here compared with the minimum distance between known semiconductor chip connections. In contrast to known semiconductor chip connections, as can be seen in FIG. 14 on the left-hand side, which, in order to be contacted with current paths, are arranged in the middle of soldering eyes, the semiconductor chip connections are in accordance with the present method, as shown in FIG. 14 on the right On the side are not created in the middle of solder pads, ie they are solder-free with current paths 40.42 in openings for semiconductor chip connections and current paths 3000.3002 on a flat dielectric contacted. This soldering eye-free contacting drastically reduces the minimum possible distance between current paths. As shown in FIG. 14, the minimum distance Pl between a soldering eye and a current path guided past it decreases to Pl '= 0.5-0.7 Pl and the minimum distance P2 between two soldering eyes decreases to P2' = 0.3-0.6 P2. In the present method, the distance between a current path 40, 42 in an opening to a semiconductor chip connection and a minimally guided current path 3000, 3002 on dielectric can be reduced by half, for example, and the minimum distance between two current paths 40, 42 in openings to semiconductor chip connections, for example by a third. The semiconductor chip connections can be created, for example, at a minimum distance of 70 μm from one another. Shorter distances are quite possible.
Figur 15 zeigt schematisch einen Teil einer beispielhaften Ausführungsform einer nach dem hier präsentierten Verfahren hergestellten Halbleiterchippak- kung. Der Halbleiterchip 1 weist auf einer Seite eine Vielzahl von Ein- und Ausgängen oder Halbleiterchipanschlüssen 1.2 auf, welche Halbleiterchipan- Schlüsse 1.2 über Strompfade 40,3000 mit Lötkugel 6 der Packungs-Schnittstelle verbunden sind. Eine elastische Zwischenschicht aus Dielektrikum 2 ist zwischwen den Halbleiterchipanschlüssen 1.2 und der den Lötkugeln 6 der Packungs-Schnittstelle angelegt. Diese Strompfade 40,3000 verlaufen als Strompfade 3000 auf dem flächigen Dielektrikum 2 und als Strompfade 40 in Öffnungen vom Dielektrikum 2. Die maximal mögliche Anzahl der Ein- und Ausgänge pro Halbleiterchip 1 wird nicht durch das Packungsherstellungsverfahren an sich begrenzt. Insbesondere beim Zusammenführen der Ein- und Ausgänge wird der ganze zur Verfügung stehende Halbleiterchipbereich verwendet. Bei der Herstellung der Halbleiterchippackungen unter Verwendung von ungeritzten Halbleiterchips eines Wafers gemäss dem vorliegenden Verfahren müssen die Halbleiterchippackungen voneinander getrennt werden. Dies kann durch Sägen mit einer Diamantsäge erfolgen. Damit die weichen dielektri- sehen Folien dabei nicht zerreissen, können sie gekühlt werden, um sie spröder zu machen. Eventuelle Reste von Metallbereichen aus beispielsweise Kupfer können vorher entfernt werden, beispielsweise durch Ätzen, sodass die Diamantsäge nicht mit Metallbereichen in Kontakt kommt. Eine andere Variante besteht in der Verwendung von Plasma um dielektrischen Folien ent- lang den Begrenzungen der Halbleiterchippackungen durchzuätzen. FIG. 15 schematically shows a part of an exemplary embodiment of a semiconductor chip package produced using the method presented here. The semiconductor chip 1 has on one side a multiplicity of inputs and outputs or semiconductor chip connections 1.2, which semiconductor chip connections 1.2 are connected via current paths 40, 3000 to the solder ball 6 of the package interface. An elastic intermediate layer made of dielectric 2 is placed between the semiconductor chip connections 1.2 and that of the solder balls 6 of the package interface. These current paths 40, 3000 run as current paths 3000 on the flat dielectric 2 and as current paths 40 in openings of the dielectric 2. The maximum possible number of inputs and outputs per semiconductor chip 1 is not limited per se by the package production process. The entire available semiconductor chip area is used in particular when merging the inputs and outputs. When producing the semiconductor chip packages using unribbed semiconductor chips of a wafer according to the present method, the semiconductor chip packages must be separated from one another. This can be done by sawing with a diamond saw. So that the soft dielectric films do not tear, they can be cooled to make them more brittle. Any residues of metal areas made of copper, for example, can be removed beforehand, for example by etching, so that the diamond saw does not come into contact with metal areas. Another variant consists in the use of plasma in order to etch dielectric foils along the boundaries of the semiconductor chip packages.

Claims

P A T E N T A N S P R U C H E PATENT CLAIMS
1. Verfahren zur Herstellung von Halbleiterchippackungen unter Verwendung von Halbleiterchips (1), dadurch gekennzeichnet, dass mindestens ein Halbleiterchip (1) mit mindestens einer dielektri- sehen Folie (2,2',22) versehen wird, dass in mindestens einer dielektrischen Folie (2,2',22) mindestens eine Öffnung angebracht wird und dass auf dieser mindestens einen dielektrischen Folie (2,2',22) und in der mindestens einen Öffnung Strompfade (40,42,3000,3002) angelegt werden, sodass mindestens ein Halbleiterchip-Anschluss (1.2) über die mindestens eine Öffnung mit den Strompfaden (40,42,3000,3002) elektrisch kontaktiert ist.1. A method for producing semiconductor chip packages using semiconductor chips (1), characterized in that at least one semiconductor chip (1) is provided with at least one dielectric film (2, 2 ', 22), that in at least one dielectric film ( 2,2 ', 22) at least one opening is made and that at least one dielectric film (2,2', 22) and in the at least one opening current paths (40,42,3000,3002) are created, so that at least one Semiconductor chip connection (1.2) is electrically contacted via the at least one opening with the current paths (40,42,3000,3002).
Verfahren gemäss Anspruch 1, dadurch gekennzeichnet, dass mindestens ein Halbleiterchip (1) einseitig und/oder beidseitig mit einer oder mehreren dielektrischen Folien (2,A method according to claim 1, characterized in that at least one semiconductor chip (1) on one side and / or on both sides with one or more dielectric films (2,
2',22) und mit einer oder mehreren Leitfolien (3,3') auflaminiert wird.2 ', 22) and is laminated on with one or more conductive foils (3,3').
3. Verfahren gemäss Anspruch 1 oder 2, dadurch gekennzeichnet, dass dielektrischen Folien (2,2',22) und Leitfolien (3,3') auf eine Vielzahl von ungeritzten Halbleiterchips (1) eines Wafers auflaminiert werden. 3. The method according to claim 1 or 2, characterized in that dielectric foils (2,2 ', 22) and conductive foils (3,3') are laminated onto a plurality of unribbed semiconductor chips (1) of a wafer.
Verfahren gemäss Anspruch 1 oder 2, dadurch gekennzeichnet, dass in einer äusseren Leitfolie (3,3') Öffnungen derart angebracht werden und dass darunterliegende Dielektrikum {22,22) gemäss dieser Öffnungen in der Leitfolie (3,3') abgetragen wird, sodass darunterliegende Halbleiterchip-Anschlüsse (1.2) und/oder darunterliegende Strompfade (40,3000) freigelegt werden. A method according to claim 1 or 2, characterized in that openings are made in an outer guide film (3,3 ') and that underlying dielectric {22 , 22) is removed in accordance with these openings in the guide film (3,3') so that underlying semiconductor chip connections (1.2) and / or underlying current paths (40,3000) are exposed.
5. Verfahren gemäss Anspruch 4, dadurch gekennzeichnet, dass über- stehende Ränder der Leitfolie (3,3') um die Öffnung im Dielektrikum5. The method according to claim 4, characterized in that projecting edges of the conductive foil (3,3 ') around the opening in the dielectric
(2,2',22) durch Abdünnen der Leitfolie (3,3') entfernt werden.(2,2 ', 22) can be removed by thinning the conductive foil (3,3').
6. Verfahren gemäss Anspruch 4 oder 5, dadurch gekennzeichnet, dass die freigelegten Halbleiterchip-Anschlüsse (1.2) und/oder freigelegten6. The method according to claim 4 or 5, characterized in that the exposed semiconductor chip connections (1.2) and / or exposed
Strompfade (40,3000) sowie das Dielektrikum (2,2',22) der Öffnungen und Leitfolien (3,3') zu Durchplattierungen (3.4) und zu einer aufplattierten Leitfolie (300) aufplattiert werden.Current paths (40, 3000) and the dielectric (2.2 ', 22) of the openings and conductive foils (3.3') to be plated through to (3.4) and to a plated conductive foil (300).
7. Verfahren gemäss Anspruch 6, dadurch gekennzeichnet, dass die Durchplattierungen (3.4) und die aufplattierte Leitfolie (300) in Strompfade (3000,3002) auf flächigem Dielektrikum (2,22) und/oder zu Strompfaden (40,42) in Öffnungen vom Dielektrikum (2,22) strukturiert werden.7. The method according to claim 6, characterized in that the through-plating (3.4) and the plated-on conductive foil (300) in current paths (3000, 3002) on a flat dielectric (2.22) and / or current paths (40.42) in openings structured by the dielectric (2.22).
8. Verfahren gemäss Anspruch 7, dadurch gekennzeichnet, dass Strompfade (40,42,3000,3002) im Bereich einer Packungs-Schnittstelle selektiv mit einer Lötwiderstandsschicht (5) bedeckt werden. 8. The method according to claim 7, characterized in that current paths (40,42,3000,3002) in the area of a packaging interface are selectively covered with a solder resistance layer (5).
9. Verfahren gemäss Anspruch 7 oder 8, dadurch gekennzeichnet, dass im Bereich einer Packungs-Schnittstelle Lötkugeln (6) auf Strompfade (40,42,3000,3002) angebracht werden.9. The method according to claim 7 or 8, characterized in that solder balls (6) are attached to current paths (40, 42, 3000, 002) in the region of a packing interface.
10. Halbleiterchippackung herstellbar im Verfahren gemäss Anspruch 1, dadurch gekennzeichnet, dass Strompfade (3000,3002) auf flächigem Dielektrikum (2,22) und/oder Strompfade (40,42) in Öffnungen vom Dielektrikum (2,22) eine oder mehrere Umleitungsschichten zum Umleiten von Strompfaden zwischen Halbleiterchip-Anschlüssen (1.2) und einer Packungs-Schnittstelle bilden.10. Semiconductor chip package producible in the method according to claim 1, characterized in that current paths (3000, 3002) on a flat dielectric (2.22) and / or current paths (40.42) in openings of the dielectric (2.22) one or more bypass layers to divert current paths between semiconductor chip connections (1.2) and a packaging interface.
11. Halbleiterchippackung gemäss Anspruch 10, dadurch gekennzeichnet, dass sie einseitig und/oder beidseitig ein Dielektrikum (2,2',22) aufweist, welches Dielektrikum (2,2',22) eine elastische Zwischenschicht darstellt und welches Dielektrikum (2,2',22) dem Halbleiterchip (1) einen mechanischen und/oder chemischen Schutz bietet.11. The semiconductor chip package according to claim 10, characterized in that it has a dielectric (2, 2 ', 22) on one and / or both sides, which dielectric (2, 2', 22) represents an elastic intermediate layer and which dielectric (2, 2 ', 22) offers the semiconductor chip (1) mechanical and / or chemical protection.
12. Halbleiterchippackung gemäss Anspruch 11, dadurch gekennzeichnet, dass das Dielektrikum (2,2',22) Teil oder Substrat einer elektromschen Schaltung ist. 12. The semiconductor chip package according to claim 11, characterized in that the dielectric (2, 2 ', 22) is part or substrate of an electromagnetic circuit.
EP98931882A 1997-07-24 1998-07-23 Semiconductor chip packaging and method for the production thereof Withdrawn EP1002337A1 (en)

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