EP0951738A1 - Arrangement for controlling parallel lines in a storage cell arrangement - Google Patents

Arrangement for controlling parallel lines in a storage cell arrangement

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Publication number
EP0951738A1
EP0951738A1 EP97951073A EP97951073A EP0951738A1 EP 0951738 A1 EP0951738 A1 EP 0951738A1 EP 97951073 A EP97951073 A EP 97951073A EP 97951073 A EP97951073 A EP 97951073A EP 0951738 A1 EP0951738 A1 EP 0951738A1
Authority
EP
European Patent Office
Prior art keywords
lines
threshold voltage
voltage value
mos transistors
bln
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP97951073A
Other languages
German (de)
French (fr)
Inventor
Franz Hofmann
Josef Willer
Hans Reisinger
Paul Werner Von Basse
Wolfgang Krautschneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0951738A1 publication Critical patent/EP0951738A1/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

Definitions

  • Bit lines and word lines are used to control the individual memory cells in memory cell arrangements. Each bit line and word line crossing is uniquely assigned a memory cell which can be selected via the latter. This applies to all memory cell arrangements, in particular for dynamic and static memory cell arrangements, for read-only memory cell arrangements and for electrically programmable memory cell arrangements.
  • bit lines and word lines are usually implemented as a family of parallel lines.
  • selection switches or decoder circuits are provided in the periphery of the memory cell arrangement, which are electrically connected to each of the lines.
  • the electrical connection between the bit or word lines and the selection switch or the decoder circuit is implemented technologically via contact holes filled with contacts and a metallization level.
  • the invention is based on the problem of specifying an arrangement for controlling parallel lines of a memory cell arrangement in which an increased packing density is achieved.
  • the parallel lines that are to be driven comprise doped regions arranged in a semiconductor substrate.
  • the parallel lines are bit lines.
  • the parallel lines are formed, for example, in the area of the cell array as strip-shaped doped regions which connect a plurality of adjacent memory cells to one another.
  • the parallel lines in the memory cell field are designed as series-connected MOS transistors which are driven in the sense of a NAND architecture. Memory cell arrangements with such parallel lines have been proposed, for example, in DE-PS 44 37 581, DE-OS 195 10 042 and DE-PS 443 47 25.
  • a predetermined number of the parallel lines are electrically connected to one another and to a common node. This is done, for example, via a further doped area that overlaps the relevant parallel lines.
  • the parallel lines each have a plurality of MOS transistors which are connected in series. These MOS transistors are arranged in the area of the intersection points of the selection lines with the parallel lines.
  • the gate electrode of these MOS transistors is formed by one of the selection lines.
  • the gate electrode is formed in each case by the selection line, which runs above the respective MOS transistor.
  • These MOS transistors are arranged outside the actual cell field.
  • the MOS transistors connected in series are each arranged in the extension of the corresponding parallel line outside the cell field.
  • the different threshold voltage values can be realized by different channel doping or by different thicknesses of the gate dielectric.
  • the second threshold voltage value is preferably realized by providing the MOS transistors with the second threshold voltage value in the channel region with an additional channel doping.
  • the selection lines are acted on with two different levels.
  • a first level lies between the first threshold voltage value and the second threshold voltage value, the amount of the second level is greater than the first threshold voltage value.
  • the MOS transistors with the second threshold voltage value conduct both when the first level is present and when the second level is present. They therefore act as resistors.
  • the MOS transistors with the first threshold voltage value conduct only if the second level is present on the selection line which forms their gate electrode.
  • the individual parallel lines are selected by applying appropriate levels to the selection lines and by arranging the MOS transistors with the first threshold voltage value in the parallel lines. This eliminates the need to open contact holes for the individual parallel lines, which limits the packing density in the known selection switches and decoder circuits.
  • the arrangement for controlling parallel lines of a memory cell arrangement can be implemented both as a selection switch and as a decoder.
  • the number of selection lines and the number of parallel lines connected to one of the common nodes are the same.
  • Each of the parallel lines is clearly assigned to one of the selection lines.
  • a MOS transistor with the first threshold voltage value is arranged only at the crossing point of the parallel lines with the associated selection.
  • each decoder 2 n (2 high n) parallel lines are connected to one of the common nodes.
  • 2 n (2 times n) selection lines are provided, each of which is complementary in pairs with respect to the arrangement of the MOS transistors with the first threshold voltage value and the second threshold voltage value.
  • i is a serial number with which the selection line pairs are counted.
  • the design as a decoder circuit has the advantage that, since fewer selection lines are required, the circuit requires less space.
  • training as a selector switch has the advantage that several of the parallel lines can be controlled simultaneously by applying the levels to the respectively assigned selector line. This is advantageous when applying a common voltage, for example when deleting or programming.
  • FIG. 1 shows a plan view of a section of a memory cell arrangement with a 1 out of 8 selection switch.
  • FIG. 2 shows the section designated II-II in FIG. 1
  • FIG. 3 shows a plan view of a section of a memory cell arrangement with an 1 out of 8 decoders.
  • FIG. 4 shows the section designated IV-IV in FIG. 3.
  • Parallel word lines WL run at right angles to this.
  • the bit lines Bin each comprise MOS transistors connected in series, the gate electrode of which is formed by the crossing word lines WL (see FIG. 2).
  • Each of the MOS transistors is formed from two source / drain regions 1, the channel region arranged between them, a gate dielectric 2 arranged above them and the corresponding word line WL.
  • Adjacent MOS transistors that are connected to one another have a common source / drain region 1.
  • selection lines ALn, n 0.1,... 7 run across the bit lines BLn (see FIG. 1).
  • the selection lines ALn run on the surface of a semiconductor substrate in which the source / drain regions 1 are arranged.
  • the selection lines ALn are strip-shaped and consist of conductive material, for example doped polysilicon, metal silicide or metal.
  • An n-channel MOS transistor is arranged at the points of intersection of the selection lines ALn with the bit lines BLn.
  • Eight bit lines BLn are electrically connected to one another and to a common node K. This connection is realized, for example, by a doped contact area in the substrate.
  • the number of selection lines ALn is equal to the number of interconnected bit lines BLn, that is eight.
  • a selection line ALn is uniquely assigned to each of the bit lines BLn.
  • a MOS transistor Ml with a first threshold voltage value is arranged at the intersection of the bit lines BLn and ALn assigned to each other.
  • the remaining MOS transistors M2 have a second threshold voltage value. The amount of the second threshold voltage value is less than the first threshold voltage value.
  • Each of the MOS transistors M1, M2 has two source / drain regions 3, an intermediate channel region, a gate dielectric 4 and one of the selection lines ALn as a gate electrode.
  • MOS transistors adjacent along a bit line BLn are connected to one another via a common source / drain region 3.
  • the MOS transistors M1, M2 arranged along a bit line BLn are also connected in series with the MOS transistors arranged in the cell array.
  • the connection between the MOS transistors arranged in the cell array and the first of the MOS transistors arranged in the area of the selection lines ALn is realized in that the source / drain region 1 and the source / drain region 3 overlap so that they form a common doped area (see Figure 2).
  • the channel doping 5 is formed, for example, by implantation with A5 with a dose of 1 ⁇ 10 14 cm -2 and an energy of 40 keV.
  • the channel doping 5 is preferably dimensioned such that the second threshold voltage value is less than zero.
  • the assigned selection line is used to control one of the bit lines Bin, for example BL3, for example to read out a memory cell or to apply a potential
  • Aln for example AL3, is subjected to a voltage level that is greater than the first threshold voltage value.
  • the remaining selection lines are supplied with a voltage level which lies between the first threshold voltage value and the second threshold voltage value.
  • all MOS transistors with the second threshold voltage value conduct. They act as resistors.
  • the MOS transistors Ml with the first threshold voltage value on the other hand, only the one whose gate electrode is connected to the selected selection line ALn, for example AL3, conducts.
  • the selected bit line BLn for example BL3 is electrically connected to the node K.
  • the remaining bit lines BLn are electrically isolated from the node, since the associated MOS transistors Ml block with the first threshold voltage value.
  • the first threshold voltage value is set to + 0.5 V
  • the second threshold voltage value is set to - 2.0 V, for example.
  • 0 V and 2 V are used as voltage levels.
  • the described embodiment corresponds to a selection switch.
  • the bit lines BL'n have a strip-shaped doped region 6 which runs along a ner bit line BL'n connects adjacent memory cells to one another (see FIG. 4).
  • the selection lines AL'n also contain conductive material, for example doped polysilicon, metal silicide or metal.
  • n-channel MOS transistors are arranged, the two source / drain regions 7, a channel region arranged in between, a gate dielectric 8 arranged above the channel region and one of the selection lines AL'n as the gate electrode (see FIG. 4).
  • MOS transistors adjacent to one another along a bit line BL'n are connected to one another in that they have a common source / drain region 7.
  • the source / drain region 7 of the last MOS transistor overlaps the strip-shaped doped region 6 and forms a common doped region with it. In this way, the series-connected MOS transistors are electrically connected to the strip-shaped region 6.
  • the node K ' is designed as a doped region in the semiconductor substrate and overlaps the last source / drain region 7 of the MOS transistors connected in series, so that it forms a continuous doped region with this (see FIGS. 3 and 4).
  • n_1 MOS transistors Ml 'with a first threshold voltage value and 2 n_1 MOS transistors M2' with a second threshold voltage value are arranged alternately along the selection lines AL'n, the second threshold voltage value being smaller than the first threshold voltage.
  • the arrangement of the MOS transistors along the selection lines of one of the selection line pairs is complementary.
  • a MOS transistor Ml 'with a first threshold voltage value and a MOS transistor M2' with the second threshold voltage value are alternately arranged in the selection lines AL'O, AL'l.
  • Two MOS transistors Ml 'with the first threshold voltage value and two MOS transistors M2' with the second threshold voltage value are alternately arranged along the selection lines AL'2 and AL'3.
  • Four MOS transistors Ml 'with the first threshold voltage value and four MOS transistors M2' with the second threshold voltage value are alternately arranged along the selection lines AL'4 and AL'5.
  • the second threshold voltage value is implemented by an additional channel doping 9 in the channel region of the MOS transistors M2 '(see FIG. 4).
  • the additional channel doping 9 is effected by an implantation with A5 with a dose of 1 x 10 14 cm " 2 and an energy of 40 keV.
  • the selection line pairs are each supplied with complementary selection signals. Two selection signals are used, one of which is greater in magnitude than the first threshold voltage value and the other between the first threshold voltage value and the second threshold voltage value.
  • the higher level is applied to the selection lines AL'O, AL'2 and AL'5, for example of the selection signal, to the selection lines AL'l, AL'3 and AL'4 the lower level of the selection line signal is applied.
  • the bit line BL'4 is connected to the node K ', while the other bit lines BL'n are interrupted by blocking MOS transistors Ml' with the first threshold voltage value with respect to the node K '.
  • the MOS transistors M2 'with the second threshold voltage value also conduct when their gate electrode is driven with the lower level of the selection signal. They act as resistors.
  • the first threshold voltage value becomes + 0.5 V
  • the second threshold voltage value preferably becomes less than zero, for example - 2.0 V
  • the higher level of the selection signal becomes, for example, 2 V
  • the low level of the selection signal for example set to 0 V.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

In order to control parallel lines, for example bit lines (BLn) of a storage cell arrangement with doped regions in a semiconductor substrate, several lines (BLn) are electrically connected to one another and to a common node (K). Several selection lines (ALn) are provided transversely to the lines (BLn). At their crossing points are arranged MOS-transistors (M1, M2) mounted in series along one of the lines (BLn) and whose gate electrodes are formed by the corresponding selection line (ALn). At least one MOS-transistor (M1) in each of the parallel lines (BL1) has a higher operation voltage than the others.

Description

Be s ehre ibungBe honored
Anordnung zur Ansteuerung paralleler Leitungen einer Speicherzellenanordnung .Arrangement for driving parallel lines of a memory cell arrangement.
In Speicherzellenanordnungen werden zur Ansteuerung der einzelnen Speicherzellen Bitleitungen und Wortleitungen verwendet . Jeder Bitleitungs - und Wortleitungskreuzung ist dabei eindeutig eine Speicherzelle zugeordnet , die über letztere ausgewählt werden kann . Dieses gilt für alle Speicherzellenanordnungen, insbesondere für dynamische und statische Speicherzellenanordnungen, für Festwertspeicherzellenanordnungen sowie für elektrisch programmierbare Speicherzellenanordnungen .Bit lines and word lines are used to control the individual memory cells in memory cell arrangements. Each bit line and word line crossing is uniquely assigned a memory cell which can be selected via the latter. This applies to all memory cell arrangements, in particular for dynamic and static memory cell arrangements, for read-only memory cell arrangements and for electrically programmable memory cell arrangements.
Die Bitleitungen und Wortleitungen werden dabei meist als Schar paralleler Leitungen realisiert. Zur Auswahl einzelner Bit- bzw. Wortleitungen sind in der Peripherie der Speicherzellenanordnung AuswahlSchalter oder Dekoderschaltungen vor- gesehen, die mit jeder der Leitungen elektrisch verbunden sind. Die elektrische Verbindung zwischen den Bit- bzw. Wort- leitungen und dem Auswahlschalter bzw. der Dekoderschaltung wird technologisch über mit Kontakten gefüllte Kontaktlöcher und eine Metallisierungsebene realisiert.The bit lines and word lines are usually implemented as a family of parallel lines. To select individual bit or word lines, selection switches or decoder circuits are provided in the periphery of the memory cell arrangement, which are electrically connected to each of the lines. The electrical connection between the bit or word lines and the selection switch or the decoder circuit is implemented technologically via contact holes filled with contacts and a metallization level.
Das Erfordernis der Kontaktlochätzung zum Anschluß der parallelen Leitungen begrenzt die erzielbare Packungsdichte.The need for via etching to connect the parallel lines limits the packing density that can be achieved.
Der Erfindung liegt das Problem zugrunde, eine Anordnung zur Ansteuerung paralleler Leitungen einer Speicherzellenanordnung anzugeben, in der eine erhöhte Packungsdichte erzielt wird.The invention is based on the problem of specifying an arrangement for controlling parallel lines of a memory cell arrangement in which an increased packing density is achieved.
Dieses Problem wird erfindungsgemäß gelöst durch eine Anord- nung nach Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den Unteransprüchen hervor. Die parallelen Leitungen, die angesteuert werden sollen, umfassen in einem Halbleitersubstrat angeordnete, dotierte Gebiete. Bei den parallelen Leitungen handelt es sich um Bitleitungen.According to the invention, this problem is solved by an arrangement according to claim 1. Further embodiments of the invention emerge from the subclaims. The parallel lines that are to be driven comprise doped regions arranged in a semiconductor substrate. The parallel lines are bit lines.
Die parallelen Leitungen sind zum Beispiel im Bereich des Zellenfeldes als streifenförmige dotierte Gebiete ausgebildet, die mehrere, benachbarte Speicherzellen miteinander verbinden. Alternativ sind die parallelen Leitungen im Speicher- zellenfeld als in Reihe verschaltete MOS-Transistoren ausgebildet, die im Sinne einer NAND-Architektur angesteuert werden. Speicherzellenanordnungen mit derartigen parallelen Leitungen sind zum Beispiel in DE-PS 44 37 581, DE-OS 195 10 042 und DE-PS 443 47 25 vorgeschlagen worden.The parallel lines are formed, for example, in the area of the cell array as strip-shaped doped regions which connect a plurality of adjacent memory cells to one another. Alternatively, the parallel lines in the memory cell field are designed as series-connected MOS transistors which are driven in the sense of a NAND architecture. Memory cell arrangements with such parallel lines have been proposed, for example, in DE-PS 44 37 581, DE-OS 195 10 042 and DE-PS 443 47 25.
Zur Ansteuerung der parallelen Leitungen werden eine vorgegebene Anzahl der parallelen Leitungen elektrisch miteinander und mit einem gemeinsamen Knoten verbunden. Das erfolgt zum Beispiel über ein weiteres dotiertes Gebiet, das die betref- fenden, parallelen Leitungen überlappt.To control the parallel lines, a predetermined number of the parallel lines are electrically connected to one another and to a common node. This is done, for example, via a further doped area that overlaps the relevant parallel lines.
Es sind mehrere Auswahlleitungen vorgesehen, die quer zu den parallelen Leitungen verlaufen.Several selection lines are provided, which run across the parallel lines.
Die parallelen Leitungen weisen jeweils mehrere MOS-Transistoren auf, die in Reihe verschaltet sind. Diese MOS-Transistoren sind im Bereich der Kreuzungspunkte der Auswahl1eitun- gen mit den parallelen Leitungen angeordnet. Die Gateelektrode dieser MOS-Transistoren wird durch eine der Auswahl1eitun- gen gebildet. Die Gateelektrode wird jeweils durch die Auswahlleitung gebildet, die oberhalb des jeweiligen MOS-Transistors verläuft. Diese MOS-Transistoren sind außerhalb des eigentlichen Zellenfeldes angeordnet. Die in Reihe verschalteten MOS-Transistoren sind jeweils in der Verlängerung der entsprechenden parallelen Leitung außerhalb des Zellenfeldes angeordnet . In jeder der parallelen Leitungen gibt es mindestens einen MOS-Transistor mit einem ersten Einsatzspannungswert, der sich von einem zweiten Einsatzspannungswert der übrigen MOS- Transistoren unterscheidet. Bei n-Kanal-MOS-Transistoren ist der erste Einsatzspannungswert größer als der zweite Einsatz- spannungswert. Bei p-Kanal-MOS-Transistoren ist der erste Einsatzspannungswert kleiner als der zweite Einsatzspannungs- wert .The parallel lines each have a plurality of MOS transistors which are connected in series. These MOS transistors are arranged in the area of the intersection points of the selection lines with the parallel lines. The gate electrode of these MOS transistors is formed by one of the selection lines. The gate electrode is formed in each case by the selection line, which runs above the respective MOS transistor. These MOS transistors are arranged outside the actual cell field. The MOS transistors connected in series are each arranged in the extension of the corresponding parallel line outside the cell field. In each of the parallel lines there is at least one MOS transistor with a first threshold voltage value that differs from a second threshold voltage value of the other MOS transistors. In the case of n-channel MOS transistors, the first threshold voltage value is greater than the second threshold voltage value. In the case of p-channel MOS transistors, the first threshold voltage value is less than the second threshold voltage value.
Die unterschiedlichen Einsatzspannungswerte können durch unterschiedliche Kanaldotierungen oder durch unterschiedliche Dicken des Gatedielektrikums realisiert werden. Vorzugsweise wird der zweite Einsatzspannungswert dadurch realisiert, daß die MOS-Transistoren mit dem zweiten Einsatzspannungswert im Kanalbereich mit einer zusätzlichen Kanaldotierung versehen werden.The different threshold voltage values can be realized by different channel doping or by different thicknesses of the gate dielectric. The second threshold voltage value is preferably realized by providing the MOS transistors with the second threshold voltage value in the channel region with an additional channel doping.
Zur Ansteuerung paralleler Leitungen in der Speicherzellenanordnung werden die Auswahl1eitungen mit zwei unterschiedli- chen Pegeln beaufschlagt. Ein erster Pegel liegt dabei zwischen dem ersten Einsatzspannungswert und dem zweiten Einsatzspannungswert , der zweite Pegel ist betragsmäßig größer als der erste Einsatzspannungswert. Die MOS-Transistoren mit dem zweiten Einsatzspannungswert leiten sowohl bei Anliegen des ersten Pegels als auch bei Anliegen des zweiten Pegels. Sie wirken daher als Widerstände. Die MOS-Transistoren mit dem ersten Einsatzspannungswert dagegen leiten nur, falls an der Auswahl1eitung, die ihre Gateelektrode bildet, der zweite Pegel anliegt.In order to control parallel lines in the memory cell arrangement, the selection lines are acted on with two different levels. A first level lies between the first threshold voltage value and the second threshold voltage value, the amount of the second level is greater than the first threshold voltage value. The MOS transistors with the second threshold voltage value conduct both when the first level is present and when the second level is present. They therefore act as resistors. In contrast, the MOS transistors with the first threshold voltage value conduct only if the second level is present on the selection line which forms their gate electrode.
Die Auswahl der einzelnen parallelen Leitungen erfolgt über das Anlegen von entsprechenden Pegeln an die Auswahl1eitungen und durch die Anordnung der MOS-Transistoren mit dem ersten Einsatzspannungswert in den parallelen Leitungen. Damit erüb- rigt sich das Öffnen von Kontaktlöchern zu den einzelnen parallelen Leitungen, das in den bekannten Auswahlschaltern und Dekoderschaltungen die Packungsdichte begrenzt . Die Anordnung zur Ansteuerung paralleler Leitungen einer Speicherzellenanordnung kann sowohl als Auswahlschalter als auch als Dekoder realisiert werden.The individual parallel lines are selected by applying appropriate levels to the selection lines and by arranging the MOS transistors with the first threshold voltage value in the parallel lines. This eliminates the need to open contact holes for the individual parallel lines, which limits the packing density in the known selection switches and decoder circuits. The arrangement for controlling parallel lines of a memory cell arrangement can be implemented both as a selection switch and as a decoder.
In einem Auswahlschalter sind die Anzahl der Auswahl1eitungen und die Anzahl der mit einem der gemeinsamen Knoten verbundenen, parallelen Leitungen gleich. Jeder der parallelen Leitungen ist eindeutig eine der Auswahlleitungen zugeordnet. Nur am Kreuzungspunkt der parallelen Leitungen mit der zugeordneten Auswahl1ei ung ist ein MOS-Transistor mit dem ersten Einsatzspannungswert angeordnet.In a selection switch, the number of selection lines and the number of parallel lines connected to one of the common nodes are the same. Each of the parallel lines is clearly assigned to one of the selection lines. A MOS transistor with the first threshold voltage value is arranged only at the crossing point of the parallel lines with the associated selection.
In einem Dekoder werden jeweils 2n (2 hoch n) parallele Lei- tungen mit einem der gemeinsamen Knoten verbunden. Es sind 2 n (2 mal n) Auswahlleitungen vorgesehen, die jeweils paarweise bezüglich der Anordnung der MOS-Transistoren mit dem ersten Einsatzspannungswert und dem zweiten Einsatzspannungswert komplementär sind. In jedem Auswahlleitungspaar sind je- weils abwechselnd 2^-1 MOS-Transistoren mit dem ersten Einsatzspannungswert und 21"1 MOS-Transistoren mit dem zweiten Einsatzspannungswert angeordnet, i ist dabei eine laufende Nummer, mit der die Auswahlleitungspaare durchgezählt werden.In each decoder, 2 n (2 high n) parallel lines are connected to one of the common nodes. 2 n (2 times n) selection lines are provided, each of which is complementary in pairs with respect to the arrangement of the MOS transistors with the first threshold voltage value and the second threshold voltage value. In each selection line pair there are alternating 2 ^ -1 MOS transistors with the first threshold voltage value and 2 1 " 1 MOS transistors with the second threshold voltage value, i is a serial number with which the selection line pairs are counted.
Die Ausbildung als Dekoderschaltung hat den Vorteil, daß, da weniger Auswahlleitungen erforderlich sind, der Platzbedarf der Schaltung geringer ist. Die Ausbildung als Auswahlschalter hat dagegen den Vorteil, daß gleichzeitig mehrere der parallelen Leitungen durch Anlegen der Pegel an die jeweils zu- geordnete Auswahlleitung angesteuert werden können. Dieses ist beim Anlegen einer gemeinsamen Spannung, zum Beispiel beim Löschen oder Programmieren, vorteilhaft.The design as a decoder circuit has the advantage that, since fewer selection lines are required, the circuit requires less space. On the other hand, training as a selector switch has the advantage that several of the parallel lines can be controlled simultaneously by applying the levels to the respectively assigned selector line. This is advantageous when applying a common voltage, for example when deleting or programming.
Im folgenden wird die Erfindung anhand von Ausführungsbei- spielen, die in den Figuren dargestellt sind, näher erläutert. In den Ausführungsbeispielen werden Anordnungen mit n-Kanal- MOS-Transistoren beschrieben. Die gleichen Anordnungen können auch mit p-Kanal-MOS-Transistoren realisiert werden. Nur wechseln damit alle Spannungen das Vorzeichen und es werden andere Dotierungsstoffe benötigt.The invention is explained in more detail below on the basis of exemplary embodiments which are illustrated in the figures. Arrangements with n-channel MOS transistors are described in the exemplary embodiments. The same arrangements can also be implemented with p-channel MOS transistors. Only this means that all voltages change signs and other dopants are required.
Figur l zeigt eine Aufsicht auf einen Ausschnitt einer Speicherzellenanordnung mit einem 1 aus 8 Auswahlschalter.FIG. 1 shows a plan view of a section of a memory cell arrangement with a 1 out of 8 selection switch.
Figur 2 zeigt den in Figur 1 mit II-II bezeichneten SchnittFIG. 2 shows the section designated II-II in FIG. 1
Figur 3 zeigt eine Aufsicht auf einen Ausschnitt einer Speicherzellenanordnung mit einem l aus 8 Dekoder.FIG. 3 shows a plan view of a section of a memory cell arrangement with an 1 out of 8 decoders.
Figur 4 zeigt den in Figur 3 mit IV-IV bezeichneten Schnitt.FIG. 4 shows the section designated IV-IV in FIG. 3.
Eine Speicherzellenanordnung weist eine Vielzahl paralleler Bitleitungen BLn, n = 0,1,....7, auf (siehe Figur 1). Quer dazu verlaufen parallele Wortleitungen WL. Die Bitleitungen Bin umfassen jeweils in Reihe verschaltete MOS-Transistoren, deren Gateelektrode durch die kreuzenden Wortleitungen WL gebildet wird (siehe Figur 2) . Jeder der MOS-Transistoren wird aus zwei Source/Drain-Gebieten 1, dem dazwischen angeordneten Kanalgebiet, einem darüber angeordneten Gatedielektrikum 2 und der entsprechenden Wortleitung WL gebildet . Benachbarte MOS-Transistoren, die miteinander verbunden sind, weisen ein gemeinsames Source/Drain-Gebiet 1 auf .A memory cell arrangement has a multiplicity of parallel bit lines BLn, n = 0.1,... 7, (see FIG. 1). Parallel word lines WL run at right angles to this. The bit lines Bin each comprise MOS transistors connected in series, the gate electrode of which is formed by the crossing word lines WL (see FIG. 2). Each of the MOS transistors is formed from two source / drain regions 1, the channel region arranged between them, a gate dielectric 2 arranged above them and the corresponding word line WL. Adjacent MOS transistors that are connected to one another have a common source / drain region 1.
Außerhalb des Zellenfeldes, in dem sich die Wortleitungen und die Bitleitungen BLn kreuzen, verlaufen quer zu den Bitleitungen BLn Auswahlleitungen ALn, n = 0,1, ... 7 (siehe Figur 1) . Die Auswahllei ungen ALn verlaufen an der Oberfläche eines Halbleitersubstrats, in dem die Source/Drain-Gebiete 1 angeordnet sind. Die Auswahlleitungen ALn sind streifenförmig und bestehen aus leitfähigem Material, zum Beispiel dotiertem Polysilizium, Metallsilizid oder Metall. An den Kreuzungspunkten der Auswahlleitungen ALn mit den Bit- leitungen BLn ist jeweils ein n-Kanal-MOS-Transistor angeordnet.Outside the cell field in which the word lines and the bit lines BLn cross, selection lines ALn, n = 0.1,... 7 run across the bit lines BLn (see FIG. 1). The selection lines ALn run on the surface of a semiconductor substrate in which the source / drain regions 1 are arranged. The selection lines ALn are strip-shaped and consist of conductive material, for example doped polysilicon, metal silicide or metal. An n-channel MOS transistor is arranged at the points of intersection of the selection lines ALn with the bit lines BLn.
Jeweils acht Bitleitungen BLn sind elektrisch miteinander und mit einem gemeinsamen Knoten K verbunden. Diese Verbindung wird zum Beispiel durch ein dotiertes Kontaktgebiet im Substrat realisiert.Eight bit lines BLn are electrically connected to one another and to a common node K. This connection is realized, for example, by a doped contact area in the substrate.
Die Anzahl der Auswahlleitungen ALn ist gleich der Anzahl der miteinander verbundenen Bitleitungen BLn, das heißt acht. Jeder der Bitleitungen BLn ist eindeutig eine Auswahlleitung ALn zugeordnet. Am Kreuzungspunkt der einander zugeordneten Bitleitungen BLn und ALn ist jeweils ein MOS-Transistor Ml mit einem ersten Einsatzspannungswert angeordnet. Die übrigen MOS-Transistoren M2 weisen einen zweiten Einsatzspannungswert auf . Dabei ist der zweite Einsatzspannungswert dem Betrag nach geringer als der erste Einsatzspannungswert .The number of selection lines ALn is equal to the number of interconnected bit lines BLn, that is eight. A selection line ALn is uniquely assigned to each of the bit lines BLn. A MOS transistor Ml with a first threshold voltage value is arranged at the intersection of the bit lines BLn and ALn assigned to each other. The remaining MOS transistors M2 have a second threshold voltage value. The amount of the second threshold voltage value is less than the first threshold voltage value.
Jeder der MOS-Transistoren Ml, M2 weist zwei Source/Drain- Gebiete 3, ein dazwischen liegendes Kanalgebiet, ein Gatedielektrikum 4 und eine der Auswählleitungen ALn als Gateelektrode auf. Entlang einer Bitleitung BLn benachbarte MOS- Transistoren sind über ein gemeinsames Source/Drain-Gebiet 3 miteinander verbunden. Auf diese Weise sind die entlang einer Bitleitung BLn angeordneten MOS-Transistoren Ml, M2 auch mit den im Zellenfeld angeordneten MOS-Transistoren in Reihe verschaltet . Die Verbindung zwischen den im Zellenfeld angeord- neten MOS-Transistoren und dem ersten der im Bereich der Auswahlleitungen ALn angeordneten MOS-Transistoren wird dadurch realisiert, daß das Source/Drain-Gebiet 1 und das Source/Drain-Gebiet 3 überlappen, so daß sie ein gemeinsames dotiertes Gebiet bilden (siehe Figur 2) .Each of the MOS transistors M1, M2 has two source / drain regions 3, an intermediate channel region, a gate dielectric 4 and one of the selection lines ALn as a gate electrode. MOS transistors adjacent along a bit line BLn are connected to one another via a common source / drain region 3. In this way, the MOS transistors M1, M2 arranged along a bit line BLn are also connected in series with the MOS transistors arranged in the cell array. The connection between the MOS transistors arranged in the cell array and the first of the MOS transistors arranged in the area of the selection lines ALn is realized in that the source / drain region 1 and the source / drain region 3 overlap so that they form a common doped area (see Figure 2).
Die MOS-Transistoren M2 mit dem zweiten Einsatzspannungswert, der geringer als der erste Einsatzspannungswert ist, weisen eine zusätzliche Kanaldotierung 5 unterhalb der Gateelektrode auf. Die Kanaldotierung 5 wird zum Beispiel durch Implantation mit A5 mit einer Dosis von 1 x 1014 cm-2 und einer Energie von 40 keV gebildet. Vorzugsweise wird die Kanaldotierung 5 so bemessen, daß der zweite Einsatzspannungswert kleiner Null ist.The MOS transistors M2 with the second threshold voltage value, which is lower than the first threshold voltage value, have an additional channel doping 5 below the gate electrode. The channel doping 5 is formed, for example, by implantation with A5 with a dose of 1 × 10 14 cm -2 and an energy of 40 keV. The channel doping 5 is preferably dimensioned such that the second threshold voltage value is less than zero.
Zur Ansteuerung einer der Bitleitungen Bin, zum Beispiel BL3, zum Beispiel zum Auslesen einer Speicherzelle oder zum Anle- gen eines Potentials, wird die zugeordnete AuswahlleitungThe assigned selection line is used to control one of the bit lines Bin, for example BL3, for example to read out a memory cell or to apply a potential
Aln, zum Beispiel AL3, mit einem Spannungspegel beaufschlagt, der größer als der erste Einsatzspannungswert ist. Die übrigen Auswahlleitungen werden mit einem Spannungspegel beaufschlagt, der zwischen dem ersten Einsatzspannungswert dem zweiten Einsatzspannungswert liegt. Dadurch leiten alle MOS- Transistoren mit dem zweiten Einsatzspannungswert. Sie wirken als Widerstände. Von den MOS-Transistoren Ml mit dem ersten Einsatzspannungswert dagegen leitet nur der, dessen Gateelektrode mit der angesteuerten Auswahlleitung ALn, zum Beispiel AL3, verbunden ist. Auf diese Weise wird nur die ausgewählte Bitleitung BLn, zum Beispiel BL3, mit dem Knoten K elektrisch verbunden. Die übrigen Bitleitungen BLn sind von dem Knoten elektrisch getrennt, da die zugehörigen MOS-Transistoren Ml mit dem ersten Einsatzspannungswert sperren. Der erste Ein- satzspannungswert wird zum Beispiel auf + 0,5 V, der zweite Einsatzspannungswert wird zum Beispiel auf - 2,0 Veinge- stellt. Als Spannungspegel werden zum Beispiel 0 V und 2 V verwendet .Aln, for example AL3, is subjected to a voltage level that is greater than the first threshold voltage value. The remaining selection lines are supplied with a voltage level which lies between the first threshold voltage value and the second threshold voltage value. As a result, all MOS transistors with the second threshold voltage value conduct. They act as resistors. Of the MOS transistors Ml with the first threshold voltage value, on the other hand, only the one whose gate electrode is connected to the selected selection line ALn, for example AL3, conducts. In this way, only the selected bit line BLn, for example BL3, is electrically connected to the node K. The remaining bit lines BLn are electrically isolated from the node, since the associated MOS transistors Ml block with the first threshold voltage value. For example, the first threshold voltage value is set to + 0.5 V, the second threshold voltage value is set to - 2.0 V, for example. For example, 0 V and 2 V are used as voltage levels.
Die beschriebene Ausführungsform entspricht einem Auswahl- Schalter.The described embodiment corresponds to a selection switch.
In einem weiteren Ausführungsbeispiel umfaßt eine Speicherzellenanordnung Bitleitungen BL'n, n = 0,1 ... 7, die paral- lei verlaufen (siehe Figur 3) . Die Bitleitungen BL'n weisen ein streifenförmiges dotiertes Gebiet 6 auf, das entlang ei- ner Bitleitung BL'n benachbarte Speicherzellen miteinander verbindet (siehe Figur 4) .In a further exemplary embodiment, a memory cell arrangement comprises bit lines BL'n, n = 0.1 ... 7, which run in parallel (see FIG. 3). The bit lines BL'n have a strip-shaped doped region 6 which runs along a ner bit line BL'n connects adjacent memory cells to one another (see FIG. 4).
Quer zu den Bitleitungen BL'n verlaufen Wortleitungen WL' (siehe Figur 3 und Figur 4) . Die Wortleitungen WL' verlaufen oberhalb eines Halbleitersubstrats, in dem die streifenförmi- gen dotierten Gebiete 6 realisiert sind und enthalten leitfähiges Material, zum Beispiel dotiertes Polysilizium, Metall- silizid oder Metall.Word lines WL 'run transverse to the bit lines BL'n (see FIG. 3 and FIG. 4). The word lines WL 'run above a semiconductor substrate in which the stripe-shaped doped regions 6 are implemented and contain conductive material, for example doped polysilicon, metal silicide or metal.
Außerhalb des Zellenfeldes verlaufen quer zu den Bitleitungen BL'n Auswahlleitungen AL'n, n = 0,1 ... 5. Die Auswahlleitungen AL'n enthalten ebenfalls leitfähiges Material, zum Beispiel dotiertes Polysilizium, Metallsilizid oder Metall.Outside the cell field, cross lines to the bit lines BL'n selection lines AL'n, n = 0.1 ... 5. The selection lines AL'n also contain conductive material, for example doped polysilicon, metal silicide or metal.
An den Kreuzungspunkten der Auswahlleitungen AL'n mit den Bitleitungen BL'n sind jeweils n-Kanal-MOS-Transistoren angeordnet, die zwei Source/Drain-Gebiete 7, ein dazwischen angeordnetes Kanalgebiet, ein oberhalb des Kanalgebietes angeord- netes Gatedielektrikum 8 und eine der Auswahlleitungen AL'n als Gateelektrode aufweisen (siehe Figur 4) . Entlang einer Bitleitung BL'n benachbarte MOS-Transistoren sind dadurch miteinander verbunden, daß sie ein gemeinsames Source/Drain- Gebiet 7 aufweisen. Das Source/Drain-Gebiet 7 des letzten MOS-Transistors überlappt das streifenformige dotierte Gebiet 6 und bildet mit diesem ein gemeinsames dotiertes Gebiet . Auf diese Weise sind die in Reihe verschalteten MOS-Transistoren mit dem streifenförmigen Gebiet 6 elektrisch verbunden.At the points of intersection of the selection lines AL'n with the bit lines BL'n, n-channel MOS transistors are arranged, the two source / drain regions 7, a channel region arranged in between, a gate dielectric 8 arranged above the channel region and one of the selection lines AL'n as the gate electrode (see FIG. 4). MOS transistors adjacent to one another along a bit line BL'n are connected to one another in that they have a common source / drain region 7. The source / drain region 7 of the last MOS transistor overlaps the strip-shaped doped region 6 and forms a common doped region with it. In this way, the series-connected MOS transistors are electrically connected to the strip-shaped region 6.
In diesem Ausführungsbeispiel sind 23 = 8 Bitleitungen BL'n elektrisch miteinander und mit einem Knoten K' verbunden (siehe Figur 3) . Der Knoten K' ist als dotiertes Gebiet im Halbleitersubstrat ausgebildet und überlappt das letzte Source/Drain-Gebiet 7 der in Reihe verschalteten MOS-Transisto- ren, so daß er mit diesem ein zusammenhängendes dotiertes Gebiet bildet (siehe Figur 3 und 4) . Die Anzahl der Auswahlleitungen AL'n beträgt in diesem Aus- führungsbeispiel 2 x 3 = 6. Jeweils zwei Auswahlleitungen AL'n bilden ein Auswahlleitungspaar. Jeweils in dem n-ten Auswahlleitungspaar sind entlang der Auswahlleitungen AL'n abwechselnd 2n_1 MOS-Transistoren Ml' mit einem ersten Einsatzspannungswert und 2n_1 MOS-Transistoren M2 ' mit einem zweiten Einsatzspannungswert angeordnet, wobei der zweite Einsatzspannungswert kleiner als der erste Einsatzspannungs- wert ist. Die Anordnung der MOS-Transistoren entlang den Aus- wahlleitungen eines der Auswahlleitungspaare ist dabei komplementär. So sind in den Auswahlleitungen AL'O, AL'l jeweils abwechselnd ein MOS-Transistor Ml' mit einem ersten Einsatz- spannungswert und ein MOS-Transistor M2' mit dem zweiten Einsatzspannungswert angeordnet . Entlang den Auswahlleitungen AL'2 und AL'3 sind jeweils abwechselnd zwei MOS-Transistoren Ml' mit dem ersten Einsatzspannungswert und zwei MOS- Transistoren M2' mit dem zweiten Einsatzspannungswert angeordnet. Entlang den Auswahlleitungen AL'4 und AL'5 sind jeweils abwechselnd vier MOS-Transistoren Ml' mit dem ersten Einsatzspannungswert und vier MOS-Transistoren M2 ' mit dem zweiten Einsatzspannungswert angeordnet.In this exemplary embodiment, 2 3 = 8 bit lines BL'n are electrically connected to one another and to a node K '(see FIG. 3). The node K 'is designed as a doped region in the semiconductor substrate and overlaps the last source / drain region 7 of the MOS transistors connected in series, so that it forms a continuous doped region with this (see FIGS. 3 and 4). In this exemplary embodiment, the number of selection lines AL'n is 2 x 3 = 6. Two selection lines AL'n each form a pair of selection lines. In each case in the nth selection line pair, 2 n_1 MOS transistors Ml 'with a first threshold voltage value and 2 n_1 MOS transistors M2' with a second threshold voltage value are arranged alternately along the selection lines AL'n, the second threshold voltage value being smaller than the first threshold voltage. is worth. The arrangement of the MOS transistors along the selection lines of one of the selection line pairs is complementary. Thus, a MOS transistor Ml 'with a first threshold voltage value and a MOS transistor M2' with the second threshold voltage value are alternately arranged in the selection lines AL'O, AL'l. Two MOS transistors Ml 'with the first threshold voltage value and two MOS transistors M2' with the second threshold voltage value are alternately arranged along the selection lines AL'2 and AL'3. Four MOS transistors Ml 'with the first threshold voltage value and four MOS transistors M2' with the second threshold voltage value are alternately arranged along the selection lines AL'4 and AL'5.
Der zweite Einsatzspannungswert wird durch eine zusätzliche Kanaldotierung 9 im Kanalgebiet der MOS-Transistoren M2' rea- lisiert (siehe Figur 4) . Die zusätzliche Kanaldotierung 9 wird durch eine Implantation mit A5 mit einer Dosis von 1 x 1014 cm"2 und einer Energie von 40 keV bewirkt.The second threshold voltage value is implemented by an additional channel doping 9 in the channel region of the MOS transistors M2 '(see FIG. 4). The additional channel doping 9 is effected by an implantation with A5 with a dose of 1 x 10 14 cm " 2 and an energy of 40 keV.
Zur Ansteuerung einer der Bitleitungen BL'n werden die Aus- wahlleitungspaare jeweils mit komplementären AuswahlSignalen beaufschlagt. Es werden zwei AuswahlSignale verwendet, von denen das eine dem Betrag nach größer als der erste Einsatz- spannungswert und das andere zwischen dem ersten Einsatzspannungswert dem zweite Einsatzspannungswert liegt.To control one of the bit lines BL'n, the selection line pairs are each supplied with complementary selection signals. Two selection signals are used, one of which is greater in magnitude than the first threshold voltage value and the other between the first threshold voltage value and the second threshold voltage value.
Zur Auswahl der Bitleitung BL'4 wird zum Beispiel an die Auswahlleitungen AL'O, AL'2 und AL'5 jeweils der höhere Pegel des AuswahlSignals, an die Auswahlleitungen AL'l, AL'3 und AL'4 der geringere Pegel des Auswahlleitungssignals angelegt. Dadurch ist die Bitleitung BL'4 mit dem Knoten K' verbunden, während die übrigen Bitleitungen BL'n durch sperrende MOS- Transistoren Ml' mit dem ersten Einsatzspannungswert gegenüber dem Knoten K' unterbrochen sind. Die MOS-Transistoren M2' mit dem zweiten Einsatzspannungswert leiten auch, wenn deren Gateelektrode mit dem geringeren Pegel des Auswahlsignals angesteuert wird. Sie wirken als Widerstände.To select the bit line BL'4, the higher level is applied to the selection lines AL'O, AL'2 and AL'5, for example of the selection signal, to the selection lines AL'l, AL'3 and AL'4 the lower level of the selection line signal is applied. As a result, the bit line BL'4 is connected to the node K ', while the other bit lines BL'n are interrupted by blocking MOS transistors Ml' with the first threshold voltage value with respect to the node K '. The MOS transistors M2 'with the second threshold voltage value also conduct when their gate electrode is driven with the lower level of the selection signal. They act as resistors.
Der erste Einsatzspannungswert wird zum Beispiel auf + 0,5 V, der zweite Einsatzspannungswert wird vorzugsweise kleiner Null, zum Beispiel auf - 2,0 V, der höhere Pegel des Auswahlsignals wird zum Beispiel auf 2 V und der niedrige Pegel des AuswahlSignals wird zum Beispiel auf 0 V eingestellt. For example, the first threshold voltage value becomes + 0.5 V, the second threshold voltage value preferably becomes less than zero, for example - 2.0 V, the higher level of the selection signal becomes, for example, 2 V and the low level of the selection signal, for example set to 0 V.
BezugszeichenlisteReference list
BLn, BL'n Bitleitungen ALn, AL'n AuswahlleitungenBLn, BL'n bit lines ALn, AL'n selection lines
Ml, M'l MOS-Transistoren mit erstem Einsatzspannungs wert M2, M'2 MOS-Transistoren mit dem zweiten Einsatzspan nungswert 1 Source/Drain-GebietMl, M'l MOS transistors with the first threshold voltage value M2, M'2 MOS transistors with the second threshold voltage value 1 source / drain region
3 Source/Drain-Gebiet3 Source / drain area
2 , 4 Gatedielektrikum2, 4 gate dielectric
5 zusätzliche Kanaldotierung5 additional channel doping
6 streifenformiges dotiertes Gebiet 7 Source/Drain-Gebiet6 strip-shaped doped region 7 source / drain region
8 Gatedielektrikum8 gate dielectric
9 zusätzliche Kanaldotierung K, K' Knoten 9 additional channel doping K, K 'nodes

Claims

Patentansprüche claims
1. Anordnung zur Ansteuerung paralleler Leitungen einer Speicherzellenanordnung,1. arrangement for controlling parallel lines of a memory cell arrangement,
- bei der die parallelen Leitungen (BLn) Bitleitungen der Speicherzellenanordnung sind,in which the parallel lines (BLn) are bit lines of the memory cell arrangement,
- bei der die parallelen Leitungen (BLn) in einem Halbleiter- substrat angeordnete, dotierte Gebiete (1, 3) umfassen,- in which the parallel lines (BLn) comprise doped regions (1, 3) arranged in a semiconductor substrate,
- bei der eine vorgegebene Anzahl der parallelen Leitungen (BLn) elektrisch miteinander und mit einem gemeinsamen Knoten (K) verbunden ist,a predetermined number of the parallel lines (BLn) are electrically connected to one another and to a common node (K),
- bei der mehrere quer zu den parallelen Leitungen (BLn) verlaufende Auswahlleitungen (ALn) vorgesehen sind,- in which a plurality of selection lines (ALn) running transversely to the parallel lines (BLn) are provided,
- bei der die parallelen Leitungen (BLn) mehrere MOS- Transistoren (Ml, M2) aufweisen, die jeweils in Reihe verschaltet sind, die im Bereich der Kreuzungspunkte der Auswahlleitungen (ALn) und der parallelen Leitungen (Bin) angeordnet sind und deren Gateelektrode durch eine der Auswahlleitungen (ALn) gebildet wird,- In which the parallel lines (BLn) have a plurality of MOS transistors (M1, M2), each of which is connected in series, which are arranged in the region of the intersection points of the selection lines (ALn) and the parallel lines (Bin) and whose gate electrode is through one of the selection lines (ALn) is formed,
- bei der in jeder der parallelen Leitungen (BLn) mindestens einer der MOS-Transistoren (Ml) einen ersten Einsatzspannungswert aufweist und die übrigen MOS-Transistoren (M2) einen zweiten Einsatzspannungswert aufweisen, der sich von dem ersten Einsatzspannungswert unterscheidet.- In which in each of the parallel lines (BLn) at least one of the MOS transistors (M1) has a first threshold voltage value and the remaining MOS transistors (M2) have a second threshold voltage value that differs from the first threshold voltage value.
2. Anordnung nach Anspruch 1, bei der der zweite Einsatzspannungswert durch eine zusätzliche Kanaldotierung (5) der entsprechenden MOS-Transistoren (M2) realisiert ist.2. Arrangement according to claim 1, in which the second threshold voltage value is realized by an additional channel doping (5) of the corresponding MOS transistors (M2).
3. Anordnung nach Anspruch 1 oder 2 , - bei der die Anzahl der Auswahlleitungen (ALn) gleich der Anzahl der mit einem der gemeinsamen Knoten (K) verbunden, parallelen Leitungen (BLn) ist,3. Arrangement according to claim 1 or 2, the number of selection lines (ALn) is equal to the number of parallel lines (BLn) connected to one of the common nodes (K),
- bei der jeder der parallelen Leitungen (BLn) eine der Auswahlleitungen (ALn) eindeutig zugeordnet ist,- in which each of the parallel lines (BLn) is uniquely assigned to one of the selection lines (ALn),
- bei der nur am Kreuzungspunkt jeder der parallelen Leitun- gen (BLn) mit der zugeordneten Auswahlleitung (ALn) ein- at only at the crossing point of each of the parallel lines (BLn) with the assigned selection line (ALn)
MOS-Transistor (Ml) mit dem ersten Einsatzspannungswert angeordnet ist .MOS transistor (Ml) is arranged with the first threshold voltage value.
4. Anordnung nach Anspruch 1 oder 2 ,4. Arrangement according to claim 1 or 2,
- bei der jeweils 2n parallele Leitungen (BL'n) mit einem der gemeinsamen Knoten (K' ) verbunden sind,- in which 2 n parallel lines (BL'n) are connected to one of the common nodes (K '),
- bei der 2n Auswahlleitungen (AL'n) vorgesehen sind, die je- weils paarweise bezüglich der Anordnung der MOS-Transistoren (Ml') mit dem ersten Einsatzspannungswert und der MOS- Transistoren (M2') mit dem zweiten Einsatzspannungswert komplementär sind,2n selection lines (AL'n) are provided, which are complementary in pairs with respect to the arrangement of the MOS transistors (Ml ') with the first threshold voltage value and the MOS transistors (M2') with the second threshold voltage value,
- bei der in jedem Auswahlleitungspaar jeweils abwechselnd 2i-1 MOS-Transistoren (Ml') mit dem ersten Einsatzspannungswert und 2i_1 MOS-Transistoren (M2') mit dem zweiten Einsatzspannungswert angeordnet sind, wobei i eine laufende Nummer ist, mit der die Auswahlleitungspaare durchgezählt werden. - In which each pair of selection lines alternately 2 i-1 MOS transistors (Ml ') with the first threshold voltage value and 2 i_1 MOS transistors (M2') with the second threshold voltage value are arranged, where i is a serial number with which the Selection line pairs can be counted.
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