EP0468973B1 - Monitor control circuit - Google Patents
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- EP0468973B1 EP0468973B1 EP90904821A EP90904821A EP0468973B1 EP 0468973 B1 EP0468973 B1 EP 0468973B1 EP 90904821 A EP90904821 A EP 90904821A EP 90904821 A EP90904821 A EP 90904821A EP 0468973 B1 EP0468973 B1 EP 0468973B1
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Definitions
- the present invention relates to a monitor control circuit for driving a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency.
- Computer monitors are known to be controlled depending on the requirements with regard to the required screen resolution by graphics cards of different categories, which differ from one another by the horizontal and vertical resolution, that is to say the number of pixels, in the horizontal and vertical direction and by the pixel frequencies.
- Known graphics card standards are, for example, MDA (320 x 200 pixels, black and white, at 16 MHz pixel frequency), CGA (320 x 200 pixels, color, at 20 MHz pixel frequency), HERCULES (740x400 pixels, black and white, at 27 MHz pixel frequency), EGA (640 x 350 pixels, color, at 30 MHz pixel frequency), VGA (640 x 480 pixels, color, at 32 MHz pixel frequency), SUPER-EGA (800 x 600 or 1024 x 768 pixels, color, at 50 MHz pixel frequency, and more recently the so-called HR (High Resolution) graphics systems with 1024 x 768, 1080 x 1024 and 1600 x 1280 pixels, color, at pixel frequencies between 60 MHz and 170 MHz.
- DE-A-38 04 460 already discloses a monitor control circuit for controlling a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency, with an input-side serial-parallel converter in the form of a shift register, to the output of which a video memory device is connected , into which the image signal on the input side can be stored after its serial-parallel conversion. Since the memory is only a shift register for serial-parallel conversion, which is clocked for the purpose of serial-parallel conversion with the clock of the subsystem after the occurrence of the blank signal of the subsystem, the input-side image signal becomes its frequency Subsystem clock inscribed in the video storage device.
- a circuit for adapting a graphics card of a certain television standard to a monitor of another television standard in which data processing carried out by a video processor is to be omitted by a periodically generated gating pulse in relation to the ones required for the conversion or inserted picture lines is interrupted. This does not allow a complete update of the monitor image.
- the present invention has for its object to provide a monitor control circuit with which a monitor operating at a second pixel frequency can be controlled by means of a digital image signal having a first pixel frequency, the image signals to be displayed should be updated in each case.
- a monitor control circuit for the control of a a second pixel frequency working monitor based on a digital pixel having a first pixel frequency according to the preamble of claim 1 by the features specified in the characterizing part of claim 1.
- the invention is based on the knowledge that the control of the monitor working with the second pixel frequency, which is neither synchronized with the first pixel frequency nor is usually in a fixed, even number ratio, is possible by means of the image signal of the first pixel frequency when the data words of the digital Image signals are first temporarily stored in a FIFO memory device before they are stored in a video memory device which can be read out in a manner known per se in synchronization with the operation of the monitor at the second pixel frequency in order to generate the monitor display.
- the transfer of the data words from the FIFO storage device into the video storage device effects a control device which is connected to the video storage device and the FIFO storage device and controls them in such a way that data words from the FIFO storage device into the video storage device is enrollable.
- FIG. 1 which is designated in its entirety by reference numeral 1, comprises a register device 2, a first storage device 3 designed as a FIFO storage device, a video storage device 4, a first control device 5, and one second control device 6, an oscillator 7, a display counter device 8 and a serial readout control device 9.
- the register device 2 is connected on the input side to an input data bus 10 on which data words of a digital image signal with the first pixel frequency are present.
- the input data bus 10 can extend, for example, to a VGA interface.
- the input data bus 10 comprises a connection for the three primary colors R, G, B and a connection for a brightness bit.
- Each data word represents a pixel with a depth of 4 bits.
- the register device 2 is also on the input side with a clock signal input 11 for a clock signal with the first Pixel frequency provided.
- the register device 2 receives selection signals SELO, SEL1, SEL2, SEL3 from the first control device 5 via a selection data bus 12 which has four bits.
- the register device 2 is connected via a first data bus 13 to inputs of the Fifo memory device 3, which further has a reset input 14 to which a vertical synchronization signal VS (1) of the first image signal can be fed. Furthermore, the fifo memory device 3 is supplied with a write command signal WF by the first control device 5 at its write input 15.
- the first control device 5 has a clock input 16 for the first clock signal CLK (1), a blank input 17 for the blank signal BL (1) of the first image signal.
- the FIFO storage device 3 On the output side, the FIFO storage device 3 is connected to the video storage device 4 via a second data bus 20.
- the display counter device 8 has a clock input 21 for the first clock signal CLK (1), a blank input 22 for the blank signal BL (1) of the first image signal, a vertical synchronization input 23 for the vertical synchronization signal VS (1) and a horizontal synchronization input 24 for the horizontal synchronization signal HS (1 ).
- the display counter device 8 is connected to the second control device 6 and to the serial readout control device 9 by means of a third data bus 25 for a horizontal count value HC. Furthermore, the display counter device 8 is connected to the serial readout control device via a fourth data bus 26 for a vertical count value VC.
- the second control device 6 is connected to inputs of the video storage device via a control bus 27 and an address bus 28 Connection.
- the control bus 27 each comprises a line for a row address takeover signal RAS, a column address takeover signal CAS, a write command signal WB / WE and a data transfer signal DT / OE for the takeover of a data line from the video memory device 4 into a readout shift register (not shown) thereof.
- the serial read-out control device 9 is connected on the output side via a second control bus 29 for control signals SC, SOE for reading out the video memory device 4 to control inputs of the latter.
- the video storage device 4 is in turn connected via a fifth data bus 30 to a data input of the serial read-out control device 9, which in turn has a vertical synchronization input 31 for the vertical synchronization signal VS (2) of the second monitor-side image signal, a clock input 32 for a second clock signal CLK (2) the second pixel frequency, has a blank input 33 for the second blank signal BL (2) and a horizontal synchronization input 34 for the horizontal synchronization signal HS (2) of the second monitor-side image signal.
- the serial read-out control device 9 is connected to the digital-to-analog converter DAC of the monitor (not shown) via a sixth data bus 35. Since the structure of the monitor corresponds to that customary in the prior art, it is not necessary to explain it.
- the register device 2 carries out a serial-parallel conversion of four successive data words, which are present at the pixel frequency on the input data bus 10, the data words generated on the output side having four times the number of bits, i.e. data words with a length of 16 bits, which are parallel to the first data bus 13 are given.
- This conversion of 4-bit data words into 16-bit data words takes place under the control of the first control device 5 by means of the selection signals SELO,... SEL3, which supplies a write command signal 15 to the FIFO memory device 3 after completion of this conversion.
- the flag EF supplied by it to the second control device 6 goes out about the empty storage state of the fifo storage device, whereby the second control device is informed that in the fifo storage device 3 into the Video storage device 4 presentable data words.
- the FIFO memory device 3 is constructed in such a way that data words first read into it are first read into the video memory device 4 via the second data bus 20 when activated by the read command RF.
- the second control device per write cycle of the video memory device 4 or read cycle of the fifo memory device 3 causes a re-storage of a plurality of data words from the first storage device 3 into the video storage device 4, the respectively re-stored data word number, as will be explained below , may vary from case to case.
- the second control device 6 requires information about the number of pixels per line of the image signal present on the input side, which is also required by the serial read-out control device 9, which additionally includes the number of Lines of the image of the input image signal required for the readout control.
- the display counter device 8 in the preferred exemplary embodiment shown determines a horizontal count value HC (0 ... 9) by counting the clock signals CLK (1) between two blank signals BL (1) and by counting the number of blank signals BL (1) between two vertical synchronization signals VS (1) the number of lines of the image represented by the first image signal as a vertical count value VC (0 ... 9).
- the second control device operates on a time basis determined by the oscillator 7, the beginning of a cycle being determined by the occurrence of the vertical synchronization signal VS (1) at the reset input.
- the second (output-side) blank signal BL (2) likewise supplied to the second control device is used solely for controlling the refreshing of the dynamic video memory device 4 and for controlling the shift register takeover, which enables the transfer of an entire memory line from the video memory device 4 into the output shift register (not shown), and For this purpose, the cycle control for driving the FIFO storage device 3 and the video storage device 4 is interrupted.
- the driving of the video storage device begins with the addressing of the first row and the first column of the video storage device 4 in the absence of the flag EF, the address takeover by the row address takeover signal RAS and the column address takeover signal CAS are controlled, the write command signal WB / WE being "low” during the write mode.
- the takeover of the data words from the FIFO storage device 3 into the video storage device 4 takes place in the so-called "page mode", the row addressing and the row address takeover signal RAS during the storage of data words in the various columns thereof Line remain unchanged, which increases the writing speed of the video memory in a manner known per se.
- the exact sequence of the individual control signals depends on the manufacturer's specification of the video memory device 4 for the "page-mode" write mode provided in these devices. Details of the addressing are explained in more detail with reference to FIGS. 9 and 10.
- the serial readout of the video memory device is controlled by the serial readout control device 9 in synchronization with the second horizontal synchronization signal HS (2), vertical synchronization signal VS (2), clock signal CLK (2) and blank signal BL (2) present on the monitor side in a manner known per se.
- the first control device 5 With the first blank signal BL (1), the first control device 5 is set in an initial state in order to reset a zero selection signal SELO and a first selection signal SEL1 when a first clock pulse CLK (1) occurs (with a circuit-related delay), the second Clock pulse CLK (1) the first selection signal is reset and the second selection signal SEL2 is set, etc., the third selection signal SEL3 being reset after the third pulse and the fifo write signal WF being set, whereupon the third selection signal is reset after the fourth clock pulse and the Fifo write signal is reset after the subsequent first clock.
- These staggered selection signals SELO to SEL3 are used to control the register device 2, the detailed structure of which is explained in more detail below with reference to FIG. 4.
- the register device 2 comprises three 4-bit registers 36, 37, 38 and a 16-bit register 39, all of which are connected to the clock signal input 11 and to the input data bus 10.
- the outputs of 4-bit registers 36 through 38 are connected to inputs of 16-bit register 39.
- the registers 36 to 39 are driven in the order of their reference numerals by the selection signals SELO to SEL3, so that driving the 16-bit register 39 by the fourth selection signal SEL3 converts four 4-bit data words on the input side into a 16-bit data word on the output side are.
- FIGS. 5 to 8. 5 shows the temporal relation of the first horizontal synchronization signal HS (1), the first blank signal BL (1) and the first clock signal CLK (1).
- the display counter device 8 comprises a horizontal counter 40, the clock input of which is supplied with the first clock signal CLK (1) and the reset input of which is supplied with the first horizontal synchronization signal HS (1).
- the first blank signal BL (1) controls the transfer of the count of the horizontal counter 40 into the register 41 for the horizontal count HC, which appears on the output side on the bus 25.
- Fig. 7 shows (of course with a streamlined time base compared to Fig. 1) the schematic temporal relationship between the first blank signal BL (1), the first horizontal synchronization signal HS (1) and the first vertical synchronization signal VS (1).
- the display counter device 8 shows the portion of the display counter device 8 relating to the vertical count or line count, which comprises a vertical counter 42, the clock input of which is supplied with the first blank signal BL (1) and the reset input of which is supplied with the first vertical synchronization signal VS (1), and the output side with a register 43 for the vertical count value VC, the clock input of which is in turn controlled by the first vertical synchronization signal, and which is connected on the output side to the fourth data bus 26 on which the vertical count value VC is present.
- FIG. 9 shows the structure of the video storage device 4, which is divided into four storage levels 44 to 47 in the example shown.
- This division of the video storage device enables a reduction in the data flow rate during storage and a simplified addressing.
- each of the memory levels 44 to 47 is provided with 512 x 512 memory locations, each of the memory levels 44 to 47 being divided in two at the horizontal address 256.
- the memory organization is 1024 x 1024 spaces.
- the horizontal address counter (to be described later) jumps to horizontal address 256 at which the memory level is divided to continue counting from this horizontal address value to a value increased by the horizontal count HC divided by the number of memory levels before after the second line of the first image signal has been deposited, the third line of the first image signal then into the second line of the video memory device 44 to 47; 4 is filed.
- the row address counter is incremented after every second reaching of the horizontal count HC divided by the number of storage levels.
- a block diagram of the second control device is shown in FIG. 10 and comprises a column address counter 48, a row address counter 49 and a control signal generator for generating the control signals for the video memory device 4.
- the column address counter 48 is clocked at its clock input 51 by the fifole signal RF and is clocked by the first vertical synchronization signal naiVS (1) reset at its reset input 52 and is also connected to the third data bus 25 for receiving the horizontal count value HC.
- the column address counter 48 After resetting the column address counter 48, it performs the horizontal address count just explained with reference to FIG. 9. In the example, this is a count increasing from zero to a quarter of the horizontal count HC, followed by a jump to the center horizontal address 256, in order to subsequently increment the address again until this center address is exceeded by a quarter of the horizontal count HC. At this time, a "1" appears at the control output TC of the column address counter 48, which is connected to the clock input 53 of the row address counter 49, which is incremented by this signal pulse until it is reset by the occurrence of the first vertical synchronization signal VS (1).
- the control signal generator 50 receives the clock signal CLK * from the oscillator 7 at its clock input 54, the flag EF from the fifo memory device 3 at its flag input 55, the control signal TC from the column address counter 48 at its control signal input 56 and the secondary-side horizontal synchronization signal HS (2) at its horizontal synchronization input 57 fed.
- the row address takeover signal RAS, the column address takeover signal CAS, the data takeover signal DT / OE for the takeover of data from the video memory device in its output shift register and the write signal WB / WE for the video memory device are generated in accordance with the specification of the video memory device used in each case for its operation in the "page mode" -Writing mode.
- the readout signal RF can be generated by ANDing the column address takeover signal CAS and the second horizontal synchronization signal HS (2) by means of a gate 58.
- a register device is used to generate the data words at the input side with the first pixel frequency in data words of multiple bit length at a first pixel frequency divided by the plurality, as a result of which the requirements for the storage speed into the FIFO storage device can be reduced.
- the input register device becomes unnecessary if the first image signal has a correspondingly low data word rate or if a FIFO storage device with a correspondingly high operating speed is used. In this case, the first control device is also unnecessary.
- the storage in the video memory device is carried out in each case starting from a horizontal address 0 and a vertical address 0, that is to say starting from the upper left corner of the video memory device.
- the subject matter of the invention is not limited to a specific number of bits of the data words of the processed image signal and is equally applicable to black and white image signals such as color image signals. If, for example, a color variety of 256 colors is desired, which corresponds to input data words of 8 bits, two circuits according to FIG. 1 can be connected in parallel.
- the monitor control circuit essentially serves to control a monitor whose pixel frequency is different from that of the digital image signal to be displayed on it.
- first pixel frequency of the image signal and the term “second pixel frequency” of the monitor are to be understood so broadly that they also include signals of the same or similar frequency with different phases or synchronization.
- the invention does not necessarily work with a FIFO memory, but rather comprises, as the first storage device, all such memories from which data or data groups stored first can be read out again, the order in which the data within the data groups is immaterial in the alternative of the data groups be read out.
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Abstract
Description
Die vorliegende Erfindung befaßt sich mit einer Monitorsteuerschaltung für die Ansteuerung eines bei einer zweiten Pixelfrequenz arbeitenden Monitors aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales.The present invention relates to a monitor control circuit for driving a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency.
Computermonitore werden bekannterweise in Abhängigkeit von den Anforderungen bezüglich der geforderten Bildschirmauflösung durch Graphikkarten unterschiedlicher Kategorien angesteuert, die sich untereinander durch die horizontale und vertikale Auflösung, also die Anzahl der Pixel, in horizontaler und vertikaler Richtung sowie durch die Pixelfrequenzen unterscheiden. Bekannte Graphikkarten-Standards sind beispielsweise MDA (320 x 200 Bildpunkte, Schwarzweiß, bei 16 MHz Pixelfrequenz), CGA (320 x 200 Bildpunkte, Farbe, bei 20 MHz Pixelfrequenz), HERCULES (740x400 Bildpunkte, Schwarzweiß, bei 27 MHz Pixelfrequenz), EGA (640 x 350 Bildpunkte, Farbe, bei 30 MHz Pixelfrequenz), VGA (640 x 480 Bildpunkte, Farbe, bei 32 MHz Pixelfrequenz), SUPER-EGA (800 x 600 bzw. 1024 x 768 Bildpunkte, Farbe, bei 50 MHz Pixelfrequenz, sowie neuerdings die sogenannten HR (High Resolution)-Graphiksysteme mit 1024 x 768, 1080 x 1024 sowie 1600 x 1280 Bildpunkten, Farbe, bei Pixelfrequenzen zwischen 60 MHz und 170 MHz. Für den Fachmann ist es offensichtlich, daß sich diese verschiedenen Graphik-Standards auch bezüglich der Zeilenfrequenzen, also dem Kehrwert der Horizontalsynchronisationssignalperioden, unterscheiden, die für die genannten Systeme bei 17 kHz, 22 kHz, 25 kHz, 31,5 kHz, 50 kHz sowie 64 bis 84 kHz liegen.Computer monitors are known to be controlled depending on the requirements with regard to the required screen resolution by graphics cards of different categories, which differ from one another by the horizontal and vertical resolution, that is to say the number of pixels, in the horizontal and vertical direction and by the pixel frequencies. Known graphics card standards are, for example, MDA (320 x 200 pixels, black and white, at 16 MHz pixel frequency), CGA (320 x 200 pixels, color, at 20 MHz pixel frequency), HERCULES (740x400 pixels, black and white, at 27 MHz pixel frequency), EGA (640 x 350 pixels, color, at 30 MHz pixel frequency), VGA (640 x 480 pixels, color, at 32 MHz pixel frequency), SUPER-EGA (800 x 600 or 1024 x 768 pixels, color, at 50 MHz pixel frequency, and more recently the so-called HR (High Resolution) graphics systems with 1024 x 768, 1080 x 1024 and 1600 x 1280 pixels, color, at pixel frequencies between 60 MHz and 170 MHz. It is obvious to the person skilled in the art that these different graphics standards also differentiate with regard to the line frequencies, that is to say the reciprocal of the horizontal synchronization signal periods, which for the systems mentioned are 17 kHz, 22 kHz, 25 kHz, 31.5 kHz, 50 kHz and 64 to 84 kHz.
Es bestehtseitlängererZeitderWunsch, die Ausgangssignale der verschiedenen Graphik-Standards mittels eines einzigen Monitores zu Bildschirmbildern umwandeln zu können. Zu diesem Zweck bedient man sich derzeit sogenannter "Multisync"-Monitore, die in der Lage sind, mittels umschaltbarer Schwingkreise mit verschiedenen Horizontalsynchronisationssignalfrequenzen zu arbeiten. Da die Umschaltung des "Multisync"-Monitores von einer Graphiknorm auf die nächste und somit von einer Arbeitsfrequenz auf die nächste mit einer gewissen Einschwingzeit verbunden ist, führt die Umschaltung der Bildschirmdarstellung von einer Graphiknorm auf eine nächste zu zeitlichen Unterbrechungen der Bildschirmanzeige oder anfänglichen Bildstörungen. Selbstredend steigt die Komplexität eines "Multisync"-Monitores mit zunehmender Anzahl der durch diesen bewältigbaren Graphikkarten-Standards an. Eine Anzeige zweier Teilbilder, die von zwei verschiedenen Graphikkarten kreiert werden, auf einem gemeinsamen Bildschirm ist bei den bekannten "Multisync"-Monitoren gleichfalls nicht möglich.There has long been a desire to be able to convert the output signals of the various graphics standards to screen images using a single monitor. For this purpose, so-called "multisync" monitors are currently used, which are able to work with different horizontal synchronization signal frequencies by means of switchable oscillating circuits. Since the switching of the "Multisync" monitor from one graphics standard to the next and thus from one operating frequency to the next is associated with a certain settling time, the switching of the screen representation from one graphics standard to the next leads to temporal interruptions of the screen display or initial image disturbances. Of course, the complexity of a "multisync" monitor increases with an increasing number of graphics card standards that can be managed by it. A display of two drawing files, which are created by two different graphics cards, on a common screen is likewise not possible with the known "multisync" monitors.
Die DE-A-38 04 460 offenbart bereits eine Monitorsteuerschaltung für Ansteuerung eines bei einer zweiten Pixelfrequenz arbeitenden Monitores aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales, mit einem eingangsseitigen Seriell-Parallel-Wandler in Form eines Schieberegisters, an dessen Ausgang eine Videospeichervorrichtung angeschlossen ist, in die das eingangsseitige Bildsignal nach seiner Seriell-Parallel-Wandlung ablegbar ist. Da es sich bei dem Speicher lediglich um ein Schieberegisterzur Seriell-Parallel-Wandlung handelt, das zum Zwecke der Seriell-Parallel-Wandlung mit dem Takt des Subsystems nach dem jeweiligen Auftreten des Blanksignales des Subsystemes getaktet wird, wird das eingangsseitige Bildsignal mit der Frequenz seines Subsystemtaktes in die Videospeichervorrichtung eingeschrieben. Wegen der fehlenden Synchronität des Einschreibens des Bildsignales in die Videospeichervorrichung mit dem ersten Subsystemtakt und des Auslesens aus dem Videospeicher mit dem Hauptsystemtakt können Überschneidungen des Einschreibens und des Auslesens auftreten. Diese Überschneidungen werden nach dem Stand der Technik dadurch ausgeräumt, daß einige Bildelemente eines jeden Teilbildes nicht aktualisiert werden, indem dem Transferzyklus und somit dem Auslesen des Videospeichers ein Vorrang gegenüber dem Auffrischen eingeräumt wird. Die Folge dieser Art der Steuerung ist ein teilweise nicht aktueller Bildinhalt der jeweiligen Teilbilder.DE-A-38 04 460 already discloses a monitor control circuit for controlling a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency, with an input-side serial-parallel converter in the form of a shift register, to the output of which a video memory device is connected , into which the image signal on the input side can be stored after its serial-parallel conversion. Since the memory is only a shift register for serial-parallel conversion, which is clocked for the purpose of serial-parallel conversion with the clock of the subsystem after the occurrence of the blank signal of the subsystem, the input-side image signal becomes its frequency Subsystem clock inscribed in the video storage device. Because of the lack of synchronism between the writing of the image signal into the video memory device with the first subsystem clock and the reading out of the video memory with the main system clock, overlaps between the writing and the reading out can occur. According to the prior art, these overlaps are eliminated in that some picture elements of each partial picture are not updated by giving the transfer cycle and thus the reading out of the video memory priority over refreshing. The consequence of this type of control is that the image content of the respective partial images is sometimes not current.
Aus der DE-A-34 25 636 ist es bekannt, bei einer Raster-Aufzeichnungseinrichtung, deren Rasterelemente in einer vorbestimmten Folge angesteuertwerden müssen, und die einen Bildspeicher aufweist, zwischen einem Prozessor und der Aufzeichnungseinrichtung einen Fifo-Speicher anzuordnen. Sobald der Fifo-Speicher leer ist, unterbricht ein Interrupt-Befehl das im Prozessor laufende Programm, woraufhin neue Daten in den Fifo-Speicher eingeschrieben werden, wobei nach dessen Füllen der Prozessor den unterbrochenen Programmlauf wieder aufnimmt.From DE-A-34 25 636 it is known to arrange a FIFO memory between a processor and the recording device in a raster recording device, the raster elements of which have to be controlled in a predetermined sequence and which has an image memory. As soon as the Fifo memory is empty, an interrupt command interrupts the program running in the processor, whereupon new data are written into the Fifo memory, the processor resuming the interrupted program run after it has been filled.
Aus der FR-A-2 608 291 ist eine Schaltung zur Anpassung einer Graphikkarte einer bestimmten Fernsehnorm an einen Monitor einer anderen Fernsehnorm bekannt, bei der eine durch einen Videoprozessor erfolgende Datenverarbeitung durch einen periodisch erzeugten Auftastimpuls in Relation zu den für die Konvertierung nötigen auszulassenden oder einzufügenden Bildzeilen unterbrochen wird. Dies ermöglicht keine vollständige Aktualisierung des Monitorbildes.From FR-A-2 608 291 a circuit for adapting a graphics card of a certain television standard to a monitor of another television standard is known, in which data processing carried out by a video processor is to be omitted by a periodically generated gating pulse in relation to the ones required for the conversion or inserted picture lines is interrupted. This does not allow a complete update of the monitor image.
Im Hinblick auf diesen Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Monitorsteuerschaltung zu schaffen, mit der ein bei einer zweiten Pixelfrequenz arbeitender Monitor mittels eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales ansteuerbar ist, wobei die anzuzeigenden Bildsignale jeweils aktualisiert sein sollen.In view of this prior art, the present invention has for its object to provide a monitor control circuit with which a monitor operating at a second pixel frequency can be controlled by means of a digital image signal having a first pixel frequency, the image signals to be displayed should be updated in each case.
Diese Aufgabe wird erfindungsgemäß durch eine Monitorsteuerschaltung fürdie Ansteuerung eines bei einer zweiten Pixelfrequenz arbeitenden Monitores aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales gemäß dem Oberbegriff des Patentanspruchs 1 durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This object is achieved according to the invention by a monitor control circuit for the control of a a second pixel frequency working monitor based on a digital pixel having a first pixel frequency according to the preamble of
Der Erfindung liegtdie Erkenntnis zugrunde, daß die Ansteuerung des mit der zweiten Pixelfrequenz arbeitenden Monitores, die mit der ersten Pixelfrequenz weder synchronisiert ist noch üblicherweise in einem festen, geraden Zahlenverhältnis steht, mittels des Bildsignales der ersten Pixelfrequenz dann möglich ist, wenn die Datenworte des digitalen Bildsignales zunächst in einer Fifo-Speichervorrichtung zwischengespeichert werden, bevor sie in eine Videospeichervorrichtung abgelegt werden, die in Synchronisation mit dem Betrieb des Monitores bei der zweiten Pixelfrequenz in einer an sich bekannten Weise auslesbar ist, um die Monitoranzeige zu erzeugen. Wie noch näher erläutert wird, bewirkt die Übertragung der Datenworte von der Fifo-Speichervorrichtung in die Videospeichervorrichtung eine Steuervorrichtung, die mit der Videospeichervorrichtung und der Fifo-Speichervorrichtung verbunden ist und diese in der Weise ansteuert, daß Datenworte aus der Fifo-Speichervorrichtung in die Videospeichervorrichtung einschreibbar ist.The invention is based on the knowledge that the control of the monitor working with the second pixel frequency, which is neither synchronized with the first pixel frequency nor is usually in a fixed, even number ratio, is possible by means of the image signal of the first pixel frequency when the data words of the digital Image signals are first temporarily stored in a FIFO memory device before they are stored in a video memory device which can be read out in a manner known per se in synchronization with the operation of the monitor at the second pixel frequency in order to generate the monitor display. As will be explained in more detail, the transfer of the data words from the FIFO storage device into the video storage device effects a control device which is connected to the video storage device and the FIFO storage device and controls them in such a way that data words from the FIFO storage device into the video storage device is enrollable.
Bevorzugte Weiterbildungen sind in den Unteransprüchen angegeben.Preferred further developments are specified in the subclaims.
Nachfolgend wird unter Bezugnahme auf die beiliegenden Zeichnungen eine bevorzugte Ausführungsform der erfindungsgemäßen Monitorsteuerschaltung näher erläutert. Es zeigen:
- Fig. 1 ein Blockdiagramm einerAusführungsform der erfindungsgemäßen Monitorsteuerschaltung;
- Fig. 2 eine zeitliche Darstellung von Signalverläufen zur Erläuterung der Funktionsweise einer ersten Steuervorrichtung gemäß Fig. 1;
- Fig. 3 eine Blockdarstellung der in Fig. 1 gezeigten ersten Steuervorrichtung;
- Fig. 4 ein Blockdiagramm einer in Fig. 1 gezeigten Registervorrichtung;
- Fig. 5 eine zeitliche Darstellung von Signalverläufen zur Erläuterung der Funktionsweise einer in Fig. 1 gezeigten Anzeigezählervorrichtung;
- Fig. 6 ein Blockdiagramm eines Details derAnzeigezählervorrichtung gemäß Fig. 1;
- Fig. 7 eine zeitliche Darstellung von Signalverläufen zur Erläuterung der Funktion eines weiteren Teiles der in Fig. 1 gezeigten Anzeigezählervorrichtung;
- Fig. 8 ein Blockdiagramm eines weiteren Teiles der in Fig. 1 gezeigten Anzeigezählervorrichtung;
- Fig. 9 eine schematische Darstellung der Speicherorganisation einer in Fig. 1 gezeigten Videospeichervorrichtung; und
- Fig. 10 Bockdiagramme der Struktur einer in Fig. 1 gezeigten zweiten Steuervorrichtung.
- Fig. 1 is a block diagram of an embodiment of the monitor control circuit according to the invention;
- FIG. 2 shows a time representation of signal curves to explain the mode of operation of a first control device according to FIG. 1;
- Fig. 3 is a block diagram of the first control device shown in Fig. 1;
- Fig. 4 is a block diagram of a register device shown in Fig. 1;
- FIG. 5 shows a time representation of signal profiles to explain the mode of operation of a display counter device shown in FIG. 1;
- Figure 6 is a block diagram of a detail of the display counter device of Figure 1;
- FIG. 7 shows a time representation of signal profiles to explain the function of a further part of the display counter device shown in FIG. 1;
- Fig. 8 is a block diagram of another part of the display counter device shown in Fig. 1;
- Fig. 9 is a schematic representation of the memory organization of a video memory device shown in Fig. 1; and
- 10 is a block diagram of the structure of a second control device shown in FIG. 1.
Die in Fig. 1 gezeigte Ausführungsform einer Monitorsteuervorrichtung gemäß der vorliegenden Erfindung, die in ihrer Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist, umfaßt eine Registervorrichtung 2, eine als Fifo-Speichervorrichtung ausgebildete erste Speichervorrichtung 3, eine Videospeichervorrichtung 4, eine erste Steuervorrichtung 5, eine zweite Steuervorrichtung 6, einen Oszillator 7, eine Anzeigezählervorrichtung 8 und eine serielle Auslesesteuervorrichtung 9.The embodiment of a monitor control device according to the present invention shown in FIG. 1, which is designated in its entirety by
Die Registervorrichtung 2 ist eingangsseitig mit einem Eingangsdatenbus 10 verbunden, auf dem Datenworte eines digitalen Bildsignales mit der ersten Pixelfrequenz vorliegen. Der Eingangsdatenbus 10 kann sich beispielsweise zu einer VGA-Schnittstelle erstrecken. Der Eingangsdatenbus 10 umfaßt im Beispielsfall je einen Anschluß für die drei Grundfarben R, G, B und einen Anschluß für ein Helligkeitsbit Jedes Datenwort stellt ein Pixel mit 4 bit Tiefe dar. Die Registervorrichtung 2 ist ferner eingangsseitig mit einem Taktsignaleingang 11 fürein Taktsignal mit der ersten Pixelfrequenz versehen. Die Registervorrichtung 2 empfängt von der ersten Steuervorrichtung 5Auswahlsignale SELO, SEL1, SEL2, SEL3 über einen Auswahldatenbus 12, der vier Bit hat. Ausgangsseitig steht die Registervorrichtung 2 über einen ersten Datenbus 13 mit Eingängen der Fifo-Speichervorrichtung 3 in Verbindung, welche ferner einen Rücksetzeingang 14 hat, dem ein Vertikalsynchronisationssignal VS(1) des ersten Bildsignales zuführbar ist. Ferner werden der Fifo-Speichervorrichtung 3 von der ersten Steuervorrichtung 5 an ihrem Schreibeingang 15 ein Schreibbefehlssignal WF zugeführt. Die erste Steuervorrichtung 5 hat einen Takteingang 16 für das erste Taktsignal CLK(1), einen Blankeingang 17 für das Blanksignal BL(1) des ersten Bildsignales.The
Ausgangsseitig steht die Fifo-Speichervorrichtung 3 über einen zweiten Datenbus 20 mit der Videospeichervorrichtung 4 in Verbindung.On the output side, the
Die Anzeigezählervorrichtung 8 hat einen Takteingang 21 für das erste Taktsignal CLK(1), einen Blankeingang 22 für das Blanksignal BL(1) des ersten Bildsignales, einen Vertikalsynchronisationseingang 23 für das Vertikalsynchronisationssignal VS(1) und einen Horizontalsynchronisationseingang 24 für das Horizontalsynchronisationssignal HS(1).The
Ausgangsseitig steht die Anzeigezählervorrichtung 8 mittels eines dritten Datenbusses 25 für einen Horizontalzählwert HC mit der zweiten Steuervorrichtung 6 sowie mit der seriellen Auslesesteuervorrichtu ng 9 in Verbindung. FernerstehtdieAnzeigezählervorrichtung 8 über einen vierten Datenbus 26 für einen Vertikalzählwert VC mit der seriellen Auslesesteuervorrichtung in Verbindung.On the output side, the
Ausgangsseitig steht die zweite Steuervorrichtung 6 mit Eingängen der Videospeichervorrichtung über einen Steuerbus 27 und einen Adreßbus 28 in Verbindung. Der Steuerbus 27 umfaßt je eine Leitung für ein Reihenadreßübernahmesignal RAS, ein Spaltenadreßübernahmesignal CAS, ein Schreibbefehlssignal WB/WE und ein Datenübertragungssignal DT/OE für die Übernahme einer Datenzeile aus der Videospeichervorrichtung 4 in ein (nicht gezeigtes) Ausleseschieberegister derselben.On the output side, the
Die serielle Auslesesteuervorrichtung 9 steht ausgangsseitig über einen zweiten Steuerbus 29 für Steuersignale SC, SOE für das Auslesen der Videospeichervorrichtung 4 mit Steuereingängen der letztgenannten in Verbindung. Die Videospeichervorrichtung 4 steht wiederum über einen fünften Datenbus 30 mit einem Dateneingang der seriellen Auslesesteuervorrichtung 9 in Verbindung, die ihrerseits einen Vertikalsynchronisationseingang 31 für das Vertikalsynchronisationssignal VS(2) des zweiten, monitorseitigen Bildsignales, einen Takteingang 32 für ein zweites Taktsignal CLK(2) mit der zweiten Pixelfrequenz, einen Blankeingang 33 für das zweite Blanksignal BL(2) sowie einen Horizontalsynchronisationseingang 34 für das Horizontalsynchronisationssignal HS(2) des zweiten, monitorseitigen Bildsignales aufweist.The serial read-
Ausgangsseitig steht die serielle Auslesesteuervorrichtung 9 über einen sechsten Datenbus 35 mit dem Digital-Analog-Wandler DAC des (nicht dargestellten) Monitors in Verbindung. Da die Struktur des Monitors der im Stand der Technik üblichen entspricht, bedarf es nicht deren Erläuterung.On the output side, the serial read-
Nachfolgend wird die Funktionsweise der bevorzugten Ausführungsform gemäß Fig. 1 erläutert, wobei jedoch bezüglich schaltungsmäßigen und funktionellen Details auf die nachfolgende Erläuterung zu den Fig. 2 bis 10 verwiesen wird.The mode of operation of the preferred embodiment according to FIG. 1 is explained below, but reference is made to the following explanation relating to FIGS. 2 to 10 with regard to circuitry and functional details.
Die Registervorrichtung 2 führt eine Seriell-Parallel-Umsetzung von jeweils vier aufeinanderfolgenden Datenworten, die mit der Pixelfrequenz am Eingangsdatenbus 10 anliegen, durch, wobei die ausgangsseitig erzeugten Datenworte die vierfache Bitzahl haben, also Datenworte einer Länge von 16 Bit sind, die parallel auf den ersten Datenbus 13 gegeben werden. Diese Umsetzung von 4-bit-Datenworten in 16-bit-Datenworte erfolgt unter der Steuerung der ersten Steuervorrichtung 5 mittels der Auswahlsignale SELO,... SEL3, die nach Abschluß dieser Umsetzung der Fifo-Speichervorrichtung 3 ein Schreibbefehlssignal 15 zuführt. Sobald mindestens ein Datenwort in der Fifo-Speichervorrichtung 3 abgespeichert ist, erlischt das von dieser der zweiten Steuervorrichtung 6 zugeführte Flag EF über den leeren Speicherzustand der Fifo-Speichervorrichtung, wodurch die zweite Steuervorrichtung darüber informiert wird, daß in der Fifo-Speichervorrichtung 3 in die Videospeichervorrichtung 4 umspeicherbare Datenworte vorliegen. Wie der Name sagt, ist die Fifo-Speichervorrichtung 3 derart aufgebaut, daß in diese zuerst eingelesene Datenworte bei Ansteuerung durch den Lesebefehl RF zuerst über den zweiten Datenbus 20 in die Videospeichervorrichtung 4 eingelesen werden. Wie nachfolgend noch näher erläutert wird, bewirkt die zweite Steuervorrichtung pro Schreibzyklus der Videospeichervorrichtung 4 bzw. Lesezyklus der Fifo-Speichervorrichtung 3 eine Umspeicherung einer Mehrzahl von Datenworten aus der ersten Speichervorrichtung 3 in die Videospeichervorrichtung 4, wobei die jeweils umgespeicherte Datenwortzahl, wie noch erläutert wird, von Fall zu Fall variieren kann.The
Wie noch näher erläutert wird, benötigt die zweite Steuervorrichtung 6 für die richtige Abspeicherung des digitalen Bildsignales in der Videospeichervorrichtung eine Information über die Anzahl der Pixel pro Zeile des eingangsseitig anliegenden Bildsignales, die auch durch die serielle Auslesesteuervorrichtung 9 benötigt wird, welche zusätzlich die Anzahl der Zeilen des Bildes des eingangsseitigen Bildsignales für die Auslesesteuerung benötigt. Zu diesem Zwecke ermittelt die Anzeigezählervorrichtung 8 bei dem gezeigten, bevorzugten Ausführungsbeispiel durch Zählen der Taktsignale CLK(1) zwischen zwei Blanksignalen BL(1) einen Horizontalzählwert HC(0...9) sowie durch Zählen der Anzahl der Blanksignale BL(1) zwischen zwei Vertikalsynchronisationssignalen VS(1) die Anzahl der Zeilen des durch das erste Bildsignal dargestellten Bildes als Vertikalzählwert VC(0...9).As will be explained in more detail, for the correct storage of the digital image signal in the video memory device, the
Die zweite Steuervorrichtung arbeitet auf einer Zeitbasis, die durch den Oszillator 7 festgelegt wird, wobei der Anfang eines Zyklus durch das Auftreten des Vertikalsynchronisationssignales VS(1) am Rücksetzeingang festgelegt wird. Das der zweiten Steuervorrichtung gleichfalls zugeführte zweite (ausgangsseitige) Blanksignal BL(2) dient allein zur Steuerung des Auffrischens der dynamischen Videospeichervorrichtung 4 und zur Steuerung der Schieberegisterübernahme, das die Übernahme einerganzen Speicherzeile aus der Videospeichervorrichtung 4 in das Ausgangsschieberegister (nicht dargestellt) ermöglicht, und unterbricht zu diesem Zweck die Zyklussteuerung für die Ansteuerung der Fifo-Speichervorrichtung 3 und der Videospeichervorrichtung 4. Die Ansteuerung der Videospeichervorrichtung beginnt mitder Adressierung der ersten Zeile und der ersten Spalte der Videospeichervorrichtung 4 bei Nicht-Vorliegen des Flag EF, wobei die Adressenübernahme durch das Reihenadreßübernahmesignal RAS und das Spaltenadreßübernahmesignal CAS gesteuert werden, wobei während des Schreibmodus das Schreibbefehlssignal WB/WE "tief' ist. Die Übernahme der Datenworte von der Fifo-Speichervorrichtung 3 in die Videospeichervorrichtung 4 geschieht im sogenannten "page-mode", wobei die Zeilenadressierung und das Zeilenadreßübernahmesignal RAS während des Einspeicherns von Datenworten in die verschiedenen Spalten dieser Zeile unverändert bleiben, wodurch in an sich bekannter Weise die Einschreibgeschwindigkeit des Videospeichers erhöht wird. Die genaue Abfolge der einzelnen Steuersignale hängt von der Herstellerspezifikation der Videospeichervorrichtung 4 für den bei diesen Vorrichtungen vorgesehenen "page-mode"-Schreibmodus. Details der Adressierung werden unter Bezugnahme auf die Fig. 9 und 10 näher erläutert.The second control device operates on a time basis determined by the
Die Steuerung des seriellen Auslesens der Videospeichervorrichtung durch die serielle Auslesesteuervorrichtung 9 erfolgt in Synchronisation mit dem monitorseitig vorliegenden zweiten Horizontalsynchronisationssignal HS(2), Verikalsynchronisationssignal VS(2), Taktsignal CLK(2) und Blanksignal BL(2) in einer an sich bekannten Weise.The serial readout of the video memory device is controlled by the serial
An dieser Stelle sei auf einen wesentlichen Aspekt der Erfindung hingewiesen, der sich aus der erfindungsgemäßen Umsetzung des Bildsignales der ersten Pixelfrequenz in ein Bildsignal der zweiten Pixelfrequenz ergibt. Es ist möglich, nicht nur das am ausgangsseitigen sechsten Datenbus 35 generierte Bildsignal dem Monitor zuzufüren, sondern auch dieses Bildsignal mit einem zweiten, synchronen Bildsignal zu kombinieren, von dem die ausgangsseitige Zeitbasis (VS(2), CLK(2), BL(2), HS(2)) erhalten wurde. Damit ist eine Kombination eines beliebigen ersten Bildsignales, der am Eingang 10, 11 der Schaltung anliegt, mit einem beliebigen zweiten, von einem anderen Graphikstandard stammenden Bildsignal in der Weise möglich, daß das erste Bildsignal auf einer Teilfläche des Monitors zur Anzeige gebracht wird und das zweite Bildsignal auf der restlichen Monitorfläche gezeigt wird.At this point, reference should be made to an essential aspect of the invention which results from the inventive conversion of the image signal of the first pixel frequency into an image signal of the second pixel frequency. It is possible not only to feed the image signal generated on the output
Die Fig. 2 und 3 verdeutlichen die Betriebsweise der ersten Steuervorrichtung 5, die im wesentlichen als Zähler arbeitet. Durch das erste Blanksignal BL(1) wird die erste Steuervorrichtung 5 in einen Anfangszustand gesetzt, um bei Auftreten eines ersten Taktpulses CLK(1) (mit schaltungstechnisch bedingter Verzögerung) ein nulltes Auswahlsignal SELO rückzusetzen und ein erstes Auswahlsignal SEL1 zu setzen, wobei beim zweiten Taktpuls CLK(1) das erste Auswahlsignal rückgesetzt und das zweite Auswahlsignal SEL2 gesetzt wird, usw., wobei schließlich nach dem dritten Puls das dritte Auswahlsignal SEL3 rückgesetzt und das Fifo- Schreibsignal WF gesetzt wird, woraufhin nach dem vierten Taktpuls das dritte Auswahlsignal rückgesetzt und das Fifo-Schreibsignal nach dem darauffolgenden ersten Takt rückgesetzt wird. Diese gestaffelten Auswahlsignale SELO bis SEL3 werden zur Steuerung der Registervorrichtung 2 verwendet, deren detaillierter Aufbau nachfolgend unter Bezugnahme auf Fig. 4 näher erläutert wird.2 and 3 illustrate the mode of operation of the
Die Registervorrichtung 2 umfaßt drei 4-bit-Register 36, 37, 38 und ein 16-bit-Register 39, die sämtlich mit dem Taktsignaleingang 11 und mit dem Eingangsdatenbus 10 in Verbindung stehen. Die Ausgänge der4-bit-Register 36 bis 38 sind mit Eingängen des 16-bit-Registers 39 verbunden. Die Register 36 bis 39 werden in der Reihenfolge ihrer Bezugszeichen von den Auswahlsignalen SELO bis SEL3 angesteuert, so daß Ansteuerung des 16-bit-Registers 39 durch das vierte Auswahlsignal SEL3 vier eingangsseitige 4-bit-Datenworte in ein ausgangsseitiges 16-bit-Datenwort umgewandelt sind.The
Nachfolgend wird unter Bezugnahme auf die Fig. 5 bis 8 die Struktur und Funktion der Anzeigezählervorrichtung 8 näher erläutert. Fig. 5 zeigt die zeitliche Relation des ersten Horizontalsynchronisationssignales HS(1), des ersten Blanksignales BL(1) und des ersten Taktsignales CLK(1).The structure and function of the
Wie in Fig. 6 gezeigt ist, umfaßt die Anzeigezählervorrichtung 8 einen Horizontalzähler 40, dessen Takteingang das erste Taktsignal CLK(1) und dessen Rücksetzeingang das erste Horizontalsynchronisationssignal HS(1) zugeführt werden. Das erste Blanksignal BL(1) steuert die Übernahme des Zählerstandes des Horizontalzählers 40 in das Register 41 für den Horizontalzählwert HC, der ausgangsseitig am Bus 25 erscheint.As shown in FIG. 6, the
Fig. 7 zeigt (selbstverständlich mit einer gegenüber Fig. 1 gestrafften Zeitbasis) den schematisierten zeitlichen Zusammenhang zwischen dem ersten Blanksignal BL(1), dem ersten Horizontalsynchronisationssignal HS(1) und dem ersten Vertikalsynchronisationssignal VS(1).Fig. 7 shows (of course with a streamlined time base compared to Fig. 1) the schematic temporal relationship between the first blank signal BL (1), the first horizontal synchronization signal HS (1) and the first vertical synchronization signal VS (1).
Fig. 8 zeigt den die Vertikalzählung oder Zeilenzählung betreffenden Anteil der Anzeigezählervorrichtung 8, welcher einen Vertikalzähler 42 umfaßt, dessen Takteingang das erste Blanksignal BL(1) und dessen Rücksetzeingang das erste Vertikalsynchronisationssignal VS(1) zugeführt werden, und der ausgangsseitig mit einem Register 43 für den Vertikal-Zählwert VC verbunden ist, dessen Takteingang wiederum durch das erste Vertikalsynchronisationssignal angesteuert, und das ausgangsseitig mit dem vierten Datenbus 26 in Verbindung steht, auf dem der Vertikalzählwert VC ansteht.8 shows the portion of the
Fig. 9 zeigt die Struktur der Videospeichervorrichtung 4, die in dem gezeigten Beispielsfall in vier Speicherebenen 44 bis 47 unterteilt ist. Diese Unterteilung der Videospeichervorrichtung ermöglicht eine Reduktion der Datenflußrate bei der Einspeicherung und eine vereinfachte Adressierung. Bei dem gezeigten Beispielsfall ist jede der Speicherebenen 44 bis 47 mit 512 x 512 Speicherplätzen versehen, wobei jede der Speicherebenen 44 bis 47 bei der Horizontaladresse 256 gezweiteilt ist. Es ergibt sich eine Speicherorganisation von 1024 x 1024 Plätzen. Beim Ablegen der Datenworte in der Videospeichervorrichtung werden die Daten jeweils gleichzeitig den Eingängen DO bis D3 zugeführt, wobei in der beschriebenen "page-mode"-Speicherweise zunächst die erste Zeile des Bildes in den jeweiligen ersten Speicherzeilen zwischen den Horizontaladressen 0 und einer Maximaladresse abgelegt werden, die dem Horizontalzählwert HC geteilt durch die Anzahl 4 der Speicherebenen entspricht. Nach Erreichen dieser Horizontaladresse vollfürt der (noch zu beschreibende) Horizontaladreßzähler einen Sprung zu der Horizontaladresse 256, bei der die Speicherebene unterteilt ist, um fortfahrend von diesem Horizontaladreßwert bis zu einem um den Horizontalzählwert HC geteilt durch die Anzahl der Speicherebenen erhöhten Wert zu zählen, bevor nach erfolgtem Ablegen der zweiten Zeile des ersten Bildsignales die dritte Zeile des ersten Bildsignales sodann in die zweite Zeile der Videospeichervorrichtung 44 bis 47; 4 abgelegt wird. Das Inkrementieren des Reihenadreßzählers erfolgt nach jedem zweiten Erreichen des um die Anzahl der Speicherebenen geteilten Horizontalzählwertes HC.FIG. 9 shows the structure of the
Ein Blockdiagramm der zweiten Steuervorrichtung ist in Fig. 10 wiedergegeben, und umfaßt einen Spaltenadreßzähler 48, einen Reihenadreßzähler 49 und einen Steuersignalgenerator zum Erzeugen der Steuersignale für die Videospeichereinrichtung 4. Der Spaltenadreßzähler 48 wird an seinem Takteingang 51 durch das Fifolesesignal RF getaktet und wird durch das erste Vertikaisynchronisationss ig naiVS(1) an seinem Rücksetzeingang 52 rückgesetzt und ist ferner an den dritten Datenbus 25 zum Empfangen des Horizontalzählwertes HC angeschlossen.A block diagram of the second control device is shown in FIG. 10 and comprises a
Nach Rücksetzen des Spaltenadreßzählers 48 vollführt dieser die soeben unter Bezugnahme auf Fig. 9 erläuterte Horizontaladreßzählung. Im Beispielsfall ist dies eine von Null bis zu einem Viertel des Horizontalzählwertes HC ansteigende Zählung mit nachfolgendem Sprung auf die Mittenhorizontaladresse 256, um anschließend wiederum die Adresse kontinuierlich zu inkrementieren, bis diese Mittenadresse um ein Viertel des Horizontalzählwertes HC übertroffen ist. Zu diesem Zeitpunkt erscheint eine "1" am Steuerausgang TC des Spaltenadreßzählers 48, welcher mit dem Takteingang 53 des Reihenadreßzählers 49 verbunden ist, der durch diesen Signalpuls inkrementiert wird, bis er durch Auftreten des ersten Vertikalsynchronisationssignales VS(1) rückgesetzt wird.After resetting the
Dem Steuersignalgenerator 50 werden das Taktsignal CLK* vom Oszillator 7 an dessen Takteingang 54, das Flag EF von der Fifo-Speichervorrichtung 3 an dessen Flageingang 55 das Steuersignal TC vom Spaltenadreßzähler 48 an dessen Steuersignaleingang 56 sowie das sekundärseitige Horizontalsynchronisationssignal HS(2) an dessen Horizontalsynchronisationseingang 57 zugeführt. Die Erzeugung des Reihenadreßübernahmesignals RAS, des Spaltenadreßübernahmesignal CAS, des Datenübernahmesignales DT/OEfürdie Übernahme von Daten aus dervideospeichervorrichtung in dessen Ausgangsschieberegister und des schreibsignales WB/WE für die Videospeichervorrichtung erfolgt gemäß der Spezifikation der jeweils verwendeten Videospeichervorrichtung für deren Betrieb in den "page-mode"-Schreibmodus. Das Auslesesignal RF kann durch UND-Verknüpfen des Spaltenadreßübernahmesignales CAS und des zweiten Horizontalsynchronisationssignales HS(2) mittels eines Gatters 58 erzeugt werden.The
Bei dem beschriebenen Ausführungsbeispiel wird eine Registervorrichtung verwendet, um die eingangsseitig anliegenden Datenworte mit der ersten Pixelfrequenz in Datenworte von mehrfacher Bitlänge bei einer durch die Mehrzahl geteilten ersten Pixelfrequenz zu erzeugen, wodurch die Anforderungen an die Einspeicherungsgeschwindigkeit in die Fifo-Speichervorrichtung gesenkt werden können. Die eingangsseitige Registervorrichtung wird jedoch dann entbehrlich, wenn das erste Bildsignal eine entsprechende niedrige Datenwortrate hatoderwenn eine Fifo-Speichervorrichtung mit entsprechend hoher Arbeitsgeschwindigkeit verwendet wird. In diesem Fall ist auch die erste Steuervorrichtung entbehrlich.In the exemplary embodiment described, a register device is used to generate the data words at the input side with the first pixel frequency in data words of multiple bit length at a first pixel frequency divided by the plurality, as a result of which the requirements for the storage speed into the FIFO storage device can be reduced. However, the input register device becomes unnecessary if the first image signal has a correspondingly low data word rate or if a FIFO storage device with a correspondingly high operating speed is used. In this case, the first control device is also unnecessary.
Bei der erläuterten Ausführungsform wird die Abspeicherung in die Videospeichervorrichtung jeweils ausgehend von einer Horizontaladresse 0 und einer Vertikaladresse 0, also ausgehend von der linken oberen Ecke der Videospeichervorrichtung vorgenommen.In the described embodiment, the storage in the video memory device is carried out in each case starting from a
Der Erfindungsgegenstand ist nicht beschränkt auf eine bestimmte Anzahl von Bits der Datenworte des verarbeiteten Bildsignales und ist ebenso auf Schwarzweiß-Bildsignale wie Farb-Bildsignale anwendbar. Wenn beispielsweise eine Farbvielfalt von 256 Farben gewünscht ist, was Eingangsdatenworten von 8 bit entspricht, so können zwei Schaltungen gemäß Fig. 1 parallel geschaltet werden.The subject matter of the invention is not limited to a specific number of bits of the data words of the processed image signal and is equally applicable to black and white image signals such as color image signals. If, for example, a color variety of 256 colors is desired, which corresponds to input data words of 8 bits, two circuits according to FIG. 1 can be connected in parallel.
Obwohl die bevorzugte Ausführungsform des Erfindungsgegenstande hardware-mäßig mittels Gate-Arrays implementiert ist, ist es denkbar, Zählervorrichtungen und Steuervorrichtungen sowie eine geeignete Ansteuervorrichtung für die erste Speichervorrichtung, die diese als Fifo-Speichervorrichtung arbeiten läßt, software-mäßig zu realisieren.Although the preferred embodiment of the subject matter of the invention is implemented in hardware by means of gate arrays, it is conceivable to implement counter devices and control devices as well as a suitable control device for the first storage device, which allows it to function as a FIFO storage device.
Grundsätzlich dient die erfindungsgemäße Monitorsteuerschaltung im wesentlichen zur Ansteuerung eines Monitors, dessen Pixelfrequenz verschieden ist von der des auf diesem darzustellenden digitalen Bildsignales. Jedoch soll der Begriff der "ersten Pixelfrequenz" des Bildsignales und der Begriff der "zweiten Pixelfrequenz" des Monitors so breit verstanden werden, daß hierunter auch frequenzmäßig gleiche oder ähnliche Signale mit unterschiedlicher Phase bzw. Synchronisation fallen.Basically, the monitor control circuit according to the invention essentially serves to control a monitor whose pixel frequency is different from that of the digital image signal to be displayed on it. However, the term "first pixel frequency" of the image signal and the term "second pixel frequency" of the monitor are to be understood so broadly that they also include signals of the same or similar frequency with different phases or synchronization.
Die Erfindung arbeitet nicht notwendigerweise mit einem Fifo-Speicher, sondern umfaßt als erste Speichervorrichtung alle solchen Speicher, aus denen zuerst abgespeicherte Daten oder Datengruppen zuerst wieder auslesbar sind, wobei es bei der Alternative der Datengruppen unmaßgeblich ist, in welcher Reihenfolge die Daten innerhalb der Datengruppen ausgelesen werden.The invention does not necessarily work with a FIFO memory, but rather comprises, as the first storage device, all such memories from which data or data groups stored first can be read out again, the order in which the data within the data groups is immaterial in the alternative of the data groups be read out.
Claims (17)
characterized in that
characterized by
a register device (2), which has its input side connected to the fifo storage device (3) and by means of which the data words of the digital image signal received at the first pixel frequency can be converted into data words, which include a multiple number of bits with respect to the number of bits in the received data words, at a first pixel frequency divided by said multiple.
characterized in that
characterized in that
characterized in that
the first control device (5) additionally includes a write command output for producing a write command (WF) for the fifo storage device (3), said write command (WF) being displaced by at least one first pixel period with respect to the selection signal (SEL3) for the second register (39), and that the fifo storage device (3) has a write command input (15) and accepts a waiting data word when a write command is applied.
characterized by
a display counting device (8), which is adapted to have supplied thereto the first clock signal (CLK(1)) having the first pixel frequency and the first blank signal (BL(1)) of the first image signal, said display counting device (8) being provided with a horizontal counter (40,41) for counting the first clock signals (CLK(1)) between two first blank signal (BL(1)).
characterized in that
the display counting device (8) additionally includes a vertical counter (42, 43), which is adapted to have supplied thereto the first blank signals (BL(1)) and the first vertical synchronization signals (VS(1)) and by means of which the number of first blank signals (BL(1)) between two first vertical synchronization signals (VS(1)) can be ascertained.
characterized in that
fifo storage device (3) has a reset input (14), which is adapted to have supplied thereto the first vertical synchronization signal (VS(1)).
characterized in that
characterized in that
characterized in that
characterized in that
the second control device (6) is connected to the display counting device (8) and receives thereform at least the count (HC) of the horizontal counter (40, 41).
characterized in that,
for driving the video storage device (4) on the time basis of the clock predetermined by the oscillator (7), the second control device (6) will start from a logical initial condition and produce, per read cycle, one read command pulse (RF) for the fifo storage device (3), one horizontal address signal (ADR) and one vertical address signal (ADR) for addressing the video storage device (4) and video storage control signals (RAS, CAS, WB/WE, DT/OE) in response to the appearance of the first vertical synchronization signal (VS(1)).
characterized in that
characterized in that
the second control device (6) produces the above-mentioned control signals for the video storage device (4) in a way, dependent on the specification of the video storage device (4) used, such that the data words supplied by the fifo storage device (3) are written into the video storage device (4) in the socalled "page-mode" memory control fashion, in the case of which the line address signal (ADR) and the line address transfer signal (RAS) for the video storage device (4) remain unchanged when data are being stored in a line of the video storage device (4).
characterized in that
the video storage device (4) is subdivided into a plurality of storage levels (44 to 47) adapted to be horizontally and vertically addressed at the same time and adapted to be written and read at the same time.
characterized in that
the video storage device (4) is subdivided at at least one horizontal address (256) into at least one first and one second storage area (0 to 255, 256 to 512),
that the second control device (6) is constructed such that it will first count the horizontal address from zero to the count (HC) of the horizontal counter(40,41) and, subsequently, after a jump, it will continue to count from the horizontal address (256), which determines the horizontal division of the video storage device (4, 44 to47), up to the horizontal division address (256) increased by the count (HC) of the horizontal counter (40, 41), and that the horizontal address produced by the second control device (6) is reset by the first vertical synchronization signal (VS(1)).
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