EP0322960A1 - Method of manufacturing a semiconductor device including at least one bipolar heterojunction transistor - Google Patents

Method of manufacturing a semiconductor device including at least one bipolar heterojunction transistor Download PDF

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EP0322960A1
EP0322960A1 EP88202927A EP88202927A EP0322960A1 EP 0322960 A1 EP0322960 A1 EP 0322960A1 EP 88202927 A EP88202927 A EP 88202927A EP 88202927 A EP88202927 A EP 88202927A EP 0322960 A1 EP0322960 A1 EP 0322960A1
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EP
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layer
type
base
emitter
conductivity
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Daniel Selle
Philippe Boissenot
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Laboratoires dElectronique Philips SAS
Koninklijke Philips NV
Original Assignee
Electronique & Physique
Laboratoires dElectronique Philips SAS
Laboratoires dElectronique et de Physique Appliquee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Definitions

  • the invention relates to a process for producing a semiconductor device of the bipolar heterojunction transistor type with planar structure, this process comprising at least the production of a structure successively comprising at least one collector layer of a first type of conductivity, a base layer of the second type of conductivity opposite to the first, an emitter layer of the first type of conductivity and a heavily doped contact layer of the first type of conductivity.
  • the invention finds its application in the production of integrated circuits on group III-V materials and in particular on gallium arsenide, including bipolar heterojunction transistors.
  • a heterojunction bipolar transistor, of planar structure, is already known from the publication entitled “A Fully Planar-Heterojunction Bipolar Transistor” by John W. TULLY et alii in "IEEE Electron Device Letters, Vol.EDL 7 n ° 11, Nov. 1986 ", pp. 615-617.
  • This document describes a transistor formed on a semiconductor substrate of the n+ conductivity type.
  • This transistor comprises a first layer of n+ type GaAs, a second layer of n type GaAs and a p+ type base layer formed by localized implantation, in the upper part of the n type GaAs layer.
  • This transistor then comprises two upper layers, the first in n-type GaAlAs to form the emitter and the second in n+-type GaAs to allow contacts to be made.
  • the basic regions are made up of p+ boxes connecting the base contacts to the implanted layer p+.
  • the process for producing this transistor begins with the epitaxial growth of the collector layers n+ and n by the so-called MOCVD method.
  • the base region is defined by a photoresist mask and is selectively implanted using Zn+ ions.
  • the substrate is reinserted in the MOCVD reactor for annealing at high temperature. This operation is immediately followed by the growth of the n-type emitter layer in GaAlAs and the n+-type contact layer in GaAs.
  • the device is then covered with SiO2 and then with an Al layer, each 400 nm thick.
  • the basic contacts are defined by photolithography and the aluminum is etched chemically, then the layer of SiO2 is etched by plasma. This process results in an etching of SiO2 larger than that of Al, which protrudes above SiO2. This process is later used for the LIFT-OFF of aluminum.
  • the upper layer of GaAs is thus discovered and Zn+ ions are implanted in the Al / SiO2 openings.
  • a metal capable of forming a p-type contact such as Mo / Cr is evaporated. At this point in the process, the aluminum is eliminated chemically, which makes it possible to eliminate the excess of Mo / Cr.
  • the sample is annealed at high temperature to activate implantation p+.
  • the emitter and collector contacts defined by photolithography are made simultaneously by means of AuGe / Ni / Au metallization, the excess metal is removed and its contacts are annealed.
  • the emitter and collector metallizations are "simply aligned" with respect to the base metallization.
  • This type of alignment leads to a precision hardly better than a micron.
  • the spacings between the emitter and base metallizations, and the spacings between the collector and base metallizations are at least equal to a micron.
  • the transistors have dimensions that are too large to be compatible with the performance sought for the application envisaged.
  • the present invention proposes a production method which makes it possible to obtain a "self-alignment" of the emitter and collector contacts on the basic contacts, from which results the possibility of achieving: - a submicron transmitter, - extremely small electrode intervals of extremely precise dimensions.
  • the transistors obtained according to the invention are extremely compact, therefore very small and allow integration at high density, - show very repetitive dimensions from one transistor to another and therefore very little dispersion of their characteristics.
  • the device according to the invention firstly comprises, produced on a semi-insulating substrate 100 made of a material of group III-V, a layer 1 of gallium arsenide (GaAs) of conductivity type n+.
  • a semi-insulating substrate 100 made of a material of group III-V
  • GaAs gallium arsenide
  • This transistor then comprises a layer 2 of gallium arsenide (GaAs) of type n conductivity. Layers 1 and 2 form the collector layers.
  • GaAs gallium arsenide
  • This transistor further comprises a layer 3 of gallium arsenide and aluminum (GaAlAs) of type n conductivity, or emitter layer.
  • GaAlAs gallium arsenide and aluminum
  • layer 3 On the surface of layer 3 there is an epitaxial layer 4 of gallium arsenide (GaAs) of conductivity type n+, to allow the collection of the collector and emitter contacts.
  • This layer 4 of type n+ is connected to the collector layer 1 of type n+, by boxes 20 of type n+, arranged under the collector contacts C1.
  • the basic contact is made using metals such as AuMn or AuBe.
  • Emitter and collector contacts using metals such as: AuGe / Ni.
  • the insulation between the different electrodes is obtained by means of boxes 110.
  • This transistor has the advantage of being absolutely planar. As illustrated by FIG. 1b, seen from above, it also shows an interdigitated structure, with two basic fingers B, and a transmitter finger E. It also shows a collector contact C.
  • the production method described below shows how to obtain such a transistor whose emitter and collector contacts are self-aligned with the base contacts, which makes it possible to obtain extremely small, precise and repetitive transverse dimensions and therefore transistors. very small and whose performance is improved. As a result, the integration density can be increased and the performance of the circuits is also improved.
  • the production method according to the invention comprises at least the following steps:
  • This substrate is chosen to be semi-insulating so that the process is in synergy with the manufacturing process for producing integrated circuits.
  • the aim of the invention is to produce integrated heterojunction transistors and not discrete transistors.
  • the substrate will be favorably in gallium arsenide GaAs, semi-insulator obtained for example by doping by means of iron (Fe) ions.
  • This substrate can also be made of annium gallium arsenide doped with indium and annealed, which makes it possible to obtain materials devoid of dislocations and compatible with the subsequent growth of epitaxial layers of group III-V,
  • Layer 1 have a thickness of 0.2 to 1 m e and preferably 0.5 e m.
  • This layer 1 is of the conductivity type n+ obtained for example by doping by means of the silicon ion (Si) at approximately 3 to 5. 1018 ions per cm3 (see FIG. 2a).
  • the optimal thickness of layer 2 is 0.3 e m and the type of conductivity n is obtained for example by doping by means of the silicon ion (Si) at 5.1016 ions per cm3;
  • a mask MK1 for example in photoresist is produced on the surface of layer 2 and an opening is made in this mask on the surface of the region intended to constitute the base region.
  • the layer 31 is produced by the shallow implantation (100 nanometers and less) of ions such as Be, or Mg or Zn. It is also possible to carry out a co-implantation of phosphorus P with Mg, or else of F with Be, which makes it possible to improve the percentage of activation and to reduce the diffusion during subsequent heat treatments.
  • the concentration of the implanted ions will be approximately 5.1018 cm ⁇ 3,
  • the epitaxial growth of these layers will be produced by the same process chosen for the growth of layers 1 and 2 (see Figure 2b).
  • the emitter layer 3 will have a thickness of the order of 0.15 ⁇ m and the contact layer 4 will have a thickness of the order of 0.15 ⁇ m.
  • the emitter layer 3 will be doped using ions for example Si at a concentration of the order of 5.1017 per cm3 and the contact layer 4 using Si ions at a concentration of 2.1018 per cm3.
  • Layer 3 of gallium aluminum arsenide (GaAlAs) will preferably have a concentration of 0.25 aluminum,
  • e / localized implantation in a region chosen to form the collector, of type n carriers at a depth suitable for producing n+ type boxes 20 connecting layer 1 of gallium arsenide of type n+ collector to the layer 4 of gallium arsenide type n+.
  • This implantation will be made in the opening of a MK3 mask, using ions for example Si, at a concentration of the order of 5.1018 per cm3. At the end of this implantation the mask MK3 will be eliminated (see Figure 2b).
  • This layer 51 of nitride favorably has a thickness of 0.6 to 1 ⁇ m (see FIG. 2d),
  • the implantation annealing can be done at 850 ° C for a few minutes to 10 minutes under arsine pressure (AsH3). But preferably the annealing will be of the "FLASH" type to minimize the phenomena of diffusion and improve activation, consisting in wearing the device from 900 ° C. for 3 seconds for example (see FIG. 2f).
  • the metal layer 70 may be favorably composed of gold-manganese (Au-Mn) gold-beryllium (Au-Be), gold-zinc (Au-Zn), it will preferably be Au-Mn at 4% , which provides a low resistivity contact. This layer is deposited not only in the openings B0, but also on the surface of the nitride layer 51.
  • Au-Mn gold-manganese
  • Au-Be gold-beryllium
  • Au-Zn gold-zinc
  • the planarization is done in two stages.
  • the first step consists in etching the silica layer 81 up to the level of the metallizations 70 which cover the nitride 51. This etching can be done by RIE using the gases CHF3-O2 with 30 SCCM for CHF3 and 3 SCCM for O pour .
  • the second step consists in eliminating the metallization portions 70 which cover the nitride 51. This elimination takes place made by ionic machining using for example Ar+ ions (in Argon plasma) at 400-600 eV.
  • planarization process of the silica layer 81 we will profitably read the publication: "1984 5-MIC Conference June 21-22" 1984 IEEE entitled: “Plasma Planarization with a none planar sacrificial layer, p.37 -44, or even “Journal Electrochemical Society Solid State Science and Technology, Vol.133, n ° 1, January 1986” the article entitled: “Two layer planarisation process” by A. SCHITZ and alii p.178-181.
  • This selective etching can be done by RIE using the gases CHF3-SF6 with 30 SCCM for CHF3 and 1 SCCM for SF6.
  • silica pads 81 are obtained covering the base metallization 70, the sides of which are well perpendicular to the plane of the layers (see FIG. 2j). and distant from E1.
  • spacers 52 made of silicon nitride (Si3N4) (see FIGS. 2k and 2l).
  • These spacers 52 are produced according to a technique described in the publication entitled "Edge-Defined Patterning of Hyperfine Refractory Metal Silicide MOS Structure" by SHINIJI OKAZAKI in IEEE Transactions on Electron Devices, Vol.ED-28, n ° 11, Nov.81, pp. 1364-1368.
  • the application of this technique for making this device is illustrated in Figures 3a and 3b.
  • a layer 52 of dielectric material Si3N4 is deposited uniformly on the device and of a very precise thickness h1 chosen for the dimension of the spacers. The thickness of the layer 52 is therefore h1, the total thickness of the layers 81, 70 and 52 is h2.
  • Reactive ion etching is then performed on the device such that an identical thickness of the material 52 is removed at each point.
  • the thickness of material 52 being practically equal to h2 along the flanks of the opening E1 in the layer 81 (see FIGS. 3a and 2k) after this etching there remains along these flanks a portion of the layer 52 which is there. supported and which has the lateral dimension h1 obtained with an accuracy ⁇ 1% (see Figures 3b and 2l).
  • This remaining layer portion 52 takes the name "spacer".
  • the function of the spacer is to modify the limit of a mask, for example.
  • the spacers 52 will also define, with the same precision, the distance h1 between the base contacts B of metal 70, and the emitter contact E made subsequently; and the distance between the base contacts B and the collector contacts C made subsequently.
  • the thickness h1 is chosen between 0.1 and 0.3 ⁇ m.
  • the etching of the layer 52 to obtain the spacers is preferably carried out by RIE using the gases CHF3 (30 SSCM) and SF6 (1 SCCM).
  • the metal to constitute the emitter and collector contact layer 90 will advantageously be a multi-layer of the AU-Ge alloy surmounted by a layer of nickel (see FIG. 2m).
  • the contact metallizations 40 are annealed at around 400 ° C.
  • the metal layer 90 also covered the silica pads 81 and the nitride 52; this part of the undesirable layer 90 will be removed by LIFT-OFF during the removal of the silica and the nitride, for example by means of a buffered HF solution.
  • the device for the heterojunction transistor of the desired planar shape is then obtained (see FIG. 2n).
  • this device was obtained by self-alignment of the collector-emitter contacts on the basic contacts in a single operation consisting in the formation of spacers of very precise dimension.
  • boron (B), oxygen (O) ions can be implanted, or protons can be implanted at a concentration of about 2.101 (cm ⁇ 3 (see Figure 1a).
  • the device according to the invention has various advantages: first of all the use of a semi-insulating substrate of gallium arsenide makes it possible to be in synergy of realization with other devices such as the field effect transistors , diodes, etc., the use of the substrate SI also makes it possible to eliminate the stray capacitances of the contact pads.
  • the semi-insulating substrate is made of gallium and indium arsenide, which is obtained directly semi-insulating by annealing, and which is particularly free of dislocations as is known from European patent application EP -A-0176130.
  • layer 1 of the collector can be produced by ion implantation, for example of selenium (Se) directly in the semi-insulating substrate 100.
  • the equivalent diagram of the HBT transistor shows a resistance in series with the base and a base-collector capacity.
  • the frequency response of the transistor is determined by the product of the base resistance by the base-collector capacity.
  • the reduction in the dimensions of the transistor makes it possible to reduce the product of these two factors, and consequently to increase the frequency response of the transistor. It follows that the latter then shows really and significantly improved performance compared to the device known from the prior art.
  • the method according to the invention can also include an isolation step to delimit the transistor.
  • a step d ′ / can be inserted between step d / and step e /.
  • Implantation of ions favorably O+ in the openings of a mask MK4 and which covers the active area (see FIG. 2c) with the exception of the periphery of the transistor.
  • the ions are implanted in the peripheral regions 101 of isolation of the transistor.
  • boron ions B
  • This type of boron implantation creates defects and makes it possible to isolate, for example, n and p type layers, which is necessary when the base layer is produced by epitaxy over the entire surface of the device and is not localized as here, according to the invention, to a layer 31 perfectly delimited.
  • the insulation with oxygen is chosen in preference to the boron insulation because, if the latter were chosen, its efficiency would disappear during annealing at temperatures above 500-600 ° C. However, such anneals above 600 ° C. are used later in the present process.
  • the method according to the invention can also comprise the production of a layer intended to avoid the diffusion of the carriers p from the base layer 31 towards the emitter layer 3.
  • this method then comprises, between step c / and step d /, step c ′ / such that:
  • the method according to the invention can also include a step c ⁇ between step c ′ / and step d / such that:
  • the process according to the invention can also comprise, between stage g / and stage h / a stage g ′ / such that:
  • the favorable concentration of implanted oxygen will be from 5.1016 cm ⁇ 3 to 5.1018 cm ⁇ 3.
  • the installation depth will be in the area between layer 31 and layer 1 (see Figure 2f).
  • Figure 1b shows a top view of an embodiment of the device.
  • the dashed line represents the edges of the mask MK4 which covered the active area during step d ′ / and which therefore delimits this active area.
  • this isolation can be performed during a final step m ′ / by implantation of protons or boron around a mask covering the active area of the transistor.
  • step c / known from the state of the art
  • III-V materials can be envisaged for producing the transistor, provided that the conditions necessary for obtaining the heterojunctions are met.

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Abstract

Procédé de réalisation d'un transistor bipolaire à hétérojonction, notamment en arséniure de gallium, comprenant la formation de couches épitaxiales superposées pour réaliser une couche collecteur (1) de type n<+>, une couche émetteur (3) de type n, la formation d'implantations localisées de type p<+> pour réaliser la région de base (31, 30), ou de type n<+> pour réaliser des caissons de contact collecteur (20). Ce procédé incluant aussi la réalisation de contacts (70) de base B de dimension B0 et distants de E1, puis couvrant les métallisations (70), de plots (81) en silice (SiO2) à flancs perpendiculaires au plan des couches contre lesquels s'appuient des espaceurs en nitrure de silicium (SiO2) (52) de dimensions h1 délimitant avec une grande précision la dimension E0 = B1 - 2h, du contact d'émetteur E et les distances entre les différents contacts de collecteurs C (90), bases B (70) et émetteur E (90).Process for producing a heterojunction bipolar transistor, in particular of gallium arsenide, comprising the formation of superposed epitaxial layers to produce a collector layer (1) of type n <+>, an emitter layer (3) of type n, the formation of localized implantations of type p <+> to produce the base region (31, 30), or of type n <+> to produce collector contact boxes (20). This process also includes the production of contacts (70) of base B of dimension B0 and distant from E1, then covering the metallizations (70), of pads (81) of silica (SiO2) with sides perpendicular to the plane of the layers against which s '' support silicon nitride (SiO2) spacers (52) of dimensions h1 delimiting with great precision the dimension E0 = B1 - 2h, of the emitter contact E and the distances between the various contacts of collectors C (90), bases B (70) and transmitter E (90).

Description

L'invention concerne un procédé de réalisation d'un dispositif semiconducteur du type transistor bipolaire à hétérojonction à structure planaire, ce procédé comprenant au moins la réalisation d'une structure comportant successivement au moins une couche de collecteur d'un premier type de conduc­tivité, une couche de base du second type de conductivité opposé au premier, une couche d'émetteur du premier type de conductivité et une couche de contact fortement dopée du pre­mier type de conductivité.The invention relates to a process for producing a semiconductor device of the bipolar heterojunction transistor type with planar structure, this process comprising at least the production of a structure successively comprising at least one collector layer of a first type of conductivity, a base layer of the second type of conductivity opposite to the first, an emitter layer of the first type of conductivity and a heavily doped contact layer of the first type of conductivity.

L'invention trouve son application dans la réali­sation de circuits intégrés sur matériaux du groupe III-V et notamment sur arséniure de gallium, incluant des transistors bipolaires à hétérojonction.The invention finds its application in the production of integrated circuits on group III-V materials and in particular on gallium arsenide, including bipolar heterojunction transistors.

Un transistor bipolaire à hétérojonction, de structure planaire, est déjà connu de la publication intitulée "A Fully Planar-Heterojunction Bipolar Transistor" par John W. TULLY et alii dans "IEEE Electron Device Letters, Vol.EDL 7 n°11, Nov.1986", pp.615-617.A heterojunction bipolar transistor, of planar structure, is already known from the publication entitled "A Fully Planar-Heterojunction Bipolar Transistor" by John W. TULLY et alii in "IEEE Electron Device Letters, Vol.EDL 7 n ° 11, Nov. 1986 ", pp. 615-617.

Ce document décrit un transistor formé sur un substrat semiconducteur de type de conductivité n⁺. Ce tran­sistor comprend une première couche de GaAs de type n⁺, une seconde couche de GaAs de type n et une couche de base de type p⁺ formée par implantation localisée, dans la partie supé­rieure de la couche de GaAs de type n.This document describes a transistor formed on a semiconductor substrate of the n⁺ conductivity type. This transistor comprises a first layer of n⁺ type GaAs, a second layer of n type GaAs and a p⁺ type base layer formed by localized implantation, in the upper part of the n type GaAs layer.

Ce transistor comprend ensuite deux couches supé­rieures, la première en GaAlAs de type n pour former l'émet­teur et la seconde en GaAs de type n⁺ pour permettre la prise des contacts. Les régions de base sont constituées par des caissons p⁺ reliant les contacts de base à la couche implantée p⁺.This transistor then comprises two upper layers, the first in n-type GaAlAs to form the emitter and the second in n⁺-type GaAs to allow contacts to be made. The basic regions are made up of p⁺ boxes connecting the base contacts to the implanted layer p⁺.

Le procédé de réalisation de ce transistor com­mence par la croissance épitaxiale des couches collecteur n⁺ et n par la méthode dite MOCVD. La région de base est définie par un masque en photorésist et est implantée sélectivement au moyen d'ions Zn⁺. Après élimination de la couche de photo­résist le substrat est réinséré dans le réacteur MOCVD pour un recuit à haute température. Cette opération est suivie immé­diatement par la croissance de la couche d'émetteur de type n en GaAlAs et la couche de contact de type n⁺ en GaAs. La couche d'émetteur de composition Ga1-xAlxAs montre un gra­dient de la concentration x en Al. Dans les premiers 50 nm la concentration x est comprise entre 0 et 0,30. Puis le reste de la couche émetteur est réalisé avec x = 0,30 en Al. A la suite le dispositif est couvert de SiO₂ puis d'une couche d'Al, d'une épaisseur de chacune 400 nm. Les contacts de base sont définis par photolithographie et l'aluminium est gravé chimi­quement, puis la couche de SiO₂ est gravée par plasma. Ce pro­cédé résulte en une gravure de SiO₂ plus importante que celle de Al, lequel fait une saillie au-dessus de SiO₂. Ce procédé sert ultérieurement au LIFT-OFF de l'aluminium. La couche supérieure de GaAs est ainsi découverte et des ions Zn⁺ sont implantés dans les ouvertures de Al/SiO₂. Puis, un métal apte à former un contact de type p tel que Mo/Cr est évaporé.A ce point du procédé, l'aluminium est éliminé chimiquement, ce qui permet d'éliminer l'excès de Mo/Cr. Après le LIFT-OFF, l'échantillon est recuit à haute température pour activer l'implantation p⁺. Enfin, les contacts d'émetteur et de col­lecteur définis par photolithographie, sont réalisés simulta­nément au moyen d'un métallisation de AuGe/Ni/Au, le métal en excès est éliminé et ses contacts sont recuits.The process for producing this transistor begins with the epitaxial growth of the collector layers n⁺ and n by the so-called MOCVD method. The base region is defined by a photoresist mask and is selectively implanted using Zn⁺ ions. After removal of the photoresist layer, the substrate is reinserted in the MOCVD reactor for annealing at high temperature. This operation is immediately followed by the growth of the n-type emitter layer in GaAlAs and the n⁺-type contact layer in GaAs. The emitter layer of composition Ga 1-x Al x As shows a gradient of the concentration x of Al. In the first 50 nm the concentration x is between 0 and 0.30. Then the rest of the emitter layer is produced with x = 0.30 in Al. The device is then covered with SiO₂ and then with an Al layer, each 400 nm thick. The basic contacts are defined by photolithography and the aluminum is etched chemically, then the layer of SiO₂ is etched by plasma. This process results in an etching of SiO₂ larger than that of Al, which protrudes above SiO₂. This process is later used for the LIFT-OFF of aluminum. The upper layer of GaAs is thus discovered and Zn⁺ ions are implanted in the Al / SiO₂ openings. Then, a metal capable of forming a p-type contact such as Mo / Cr is evaporated. At this point in the process, the aluminum is eliminated chemically, which makes it possible to eliminate the excess of Mo / Cr. After the LIFT-OFF, the sample is annealed at high temperature to activate implantation p⁺. Finally, the emitter and collector contacts defined by photolithography are made simultaneously by means of AuGe / Ni / Au metallization, the excess metal is removed and its contacts are annealed.

Dans ce procédé connu, les métallisations d'émet­teur et de collecteur sont "simplement alignées" par rapport à la métallisation de base. Ce type d'alignement conduit à une précision difficilement meilleure que le micron. Il en résulte que les espacements entre les métallisations d'émetteur et de base, et les espacements entre les métallisations de collec­teur et de base sont au moins égaux au micron. Dans ces condi­tions les transistors présentent des dimensions trop impor­tantes pour être compatibles avec les performances recherchées pour l'application envisagée.In this known method, the emitter and collector metallizations are "simply aligned" with respect to the base metallization. This type of alignment leads to a precision hardly better than a micron. As a result, the spacings between the emitter and base metallizations, and the spacings between the collector and base metallizations are at least equal to a micron. Under these conditions, the transistors have dimensions that are too large to be compatible with the performance sought for the application envisaged.

Au contraire, la présente invention propose un procédé de réalisation qui permet d'obtenir un "autoaligne­ment" des contacts d'émetteur et de collecteur sur les con­tacts de base, d'où il résulte la possibilité de réaliser :
- un émetteur de dimension submicronique,
- des intervalles entre électrodes extrêmement pe­tits et de dimensions extrêmement précises.On the contrary, the present invention proposes a production method which makes it possible to obtain a "self-alignment" of the emitter and collector contacts on the basic contacts, from which results the possibility of achieving:
- a submicron transmitter,
- extremely small electrode intervals of extremely precise dimensions.

Ces avantages sont dus au fait que le procédé se­lon l'invention met en oeuvre, pour la définition des régions de base, un procédé fondé sur la formation d'espaceurs qui est extrêmement précis et répétitif.These advantages are due to the fact that the method according to the invention implements, for the definition of the base regions, a method based on the formation of spacers which is extremely precise and repetitive.

Il en résulte que les transistors obtenus selon l'invention :
- sont extrêmement compacts, donc de très petites dimensions et permettent une intégration à haute densité,
- montrent des dimensions très répétitives d'un transistor à l'autre et donc une très faible dispersion de leur cactéris­tiques.It follows that the transistors obtained according to the invention:
- are extremely compact, therefore very small and allow integration at high density,
- show very repetitive dimensions from one transistor to another and therefore very little dispersion of their characteristics.

Ce but est atteint au moyen d'un procédé tel que décrit dans le préambule et qui comprend en outre les étapes :

  • a/ dépôt d'une couche de nitrure de silicium (Si₃N₄),
  • b/ mise en place d'un masque MK₂ délimitant des ouvertures en surplomb des régions de base et gravure de la couche de nitrure de silicium (Si₃N₄) à travers ces ouvertures jusqu'à mettre à nu la surface de la couche de contact, par une méthode permettant d'obtenir des flancs de gravure perpen­diculaires au plan des couches, formant ainsi dans la couche de nitrure des ouvertures éloignées l'une de l'autre,
  • c/ implantation localisée d'ions du second type de conductivité à travers les ouvertures de la couche de nitrure, avec une énergie suffisante pour atteindre la couche de base, de manière à former des caissons du second type de conducti­vité reliant la couche de base à la surface de la couche de contact,
  • d/ dépôt d'une couche métallique qui s'établit dans les ouvertures ainsi que sur les parties restantes de la couche de nitrure (Si₃N₄),
  • e/ réalisation d'une couche de silice (SiO₂) très épaisse, puis planarisation, par une méthode connue en soi, du dispositif ainsi obtenu jusqu'au niveau supérieur de la couche de nitrure (Si₃N₄), par la gravure ionique réactive (RIE) et l'usinage ionique,
  • f/ gravure sélective des parties restantes de la couche de nitrure (Si₃N₄) pour conserver des plots de silice (SiO₂) couvrant les métallisations de base,
  • g/ dépôt d'une nouvelle couche de nitrure de sili­cium (Si₃N₄) et formation par une méthode connue en soi, d'es­paceurs formés dans cette nouvelle couche de nitrure, espa­ceurs appuyés contre les flancs des plots de silice (SiO₂), destinés à réduire l'écart entre ces plots de silice formant ainsi une ouverture qui définit la largeur du contact d'émet­teur, ces espaceurs définissant aussi la distance des élec­trodes de collecteur, base et émetteur entre elles,
  • h/ dépôt d'une couche métallique propre à former les contacts d'émetteur et de collecteur, les plots de silice (SiO₂) et les espaceurs servant de masque, puis élimination de ces parties diélectriques,
  • i/ implantation ionique localisée entre les con­tacts de collecteur, base, et émetteur servant de masques, d'espèces propres à former des caissons isolants entre ces électrodes avec une énergie permettant d'atteindre la surface supérieure de la couche d'émetteur du premier type de conduc­tivité.
This object is achieved by means of a method as described in the preamble and which further comprises the steps:
  • a / deposition of a layer of silicon nitride (Si₃N₄),
  • b / fitting of an MK₂ mask delimiting openings overhanging the base regions and etching of the layer of silicon nitride (Si₃N₄) through these openings until exposing the surface of the contact layer, by a method for obtaining etching sides perpendicular to the plane of the layers, thus forming in the layer nitride of the openings distant from each other,
  • c / localization of ions of the second type of conductivity through the openings of the nitride layer, with sufficient energy to reach the base layer, so as to form boxes of the second type of conductivity connecting the base layer to the surface of the contact layer,
  • d / deposit of a metallic layer which is established in the openings as well as on the remaining parts of the nitride layer (Si₃N₄),
  • e / production of a very thick silica layer (SiO₂), then planarization, by a method known per se, of the device thus obtained up to the upper level of the nitride layer (Si₃N₄), by reactive ion etching (RIE ) and ionic machining,
  • f / selective etching of the remaining parts of the nitride layer (Si₃N₄) to keep silica pads (SiO₂) covering the base metallizations,
  • g / deposition of a new layer of silicon nitride (Si₃N₄) and formation by a method known per se, of spacers formed in this new layer of nitride, spacers pressed against the sides of the silica pads (SiO₂), intended for reduce the difference between these silica pads thus forming an opening which defines the width of the emitter contact, these spacers also defining the distance of the collector, base and emitter electrodes between them,
  • h / deposit of a metallic layer suitable for forming the emitter and collector contacts, the silica pads (SiO₂) and the spacers serving as a mask, then elimination of these dielectric parts,
  • i / ion implantation located between the collector, base and emitter contacts serving as masks, of species capable of forming insulating wells between these electrodes with an energy making it possible to reach the upper surface of the emitter layer of the first type conductivity.

L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont :

  • - la figure 1a qui représente en coupe schématique le transistor bipolaire à hétérojonction planaire obtenu par le procédé selon l'invention,
  • - la figure 1b qui représente ce transistor vu du dessus,
  • - les figures 2a à 2n qui illustrent les diffé­rentes étapes du procédé de réalisation selon l'invention,
  • - la figure 3 qui montre la méthode de formation des espaceurs,
  • - la figure 4 qui illustre une variante du procédé selon l'invention.
The invention will be better understood by means of the following description illustrated by the appended figures, in which:
  • FIG. 1a which represents in diagrammatic section the bipolar transistor with planar heterojunction obtained by the method according to the invention,
  • FIG. 1b which represents this transistor seen from above,
  • FIGS. 2a to 2n which illustrate the different stages of the production method according to the invention,
  • FIG. 3 which shows the method of forming the spacers,
  • - Figure 4 which illustrates a variant of the method according to the invention.

Tel que représenté sur la figure 1a dans un exemple de mise en oeuvre, le dispositif selon l'invention comprend d'abord, réalisée sur un substrat semi-isolant 100 en un matériau du groupe III-V, une couche 1 en arséniure de gallium (GaAs) de type de conductivité n⁺.As shown in FIG. 1a in an exemplary implementation, the device according to the invention firstly comprises, produced on a semi-insulating substrate 100 made of a material of group III-V, a layer 1 of gallium arsenide (GaAs) of conductivity type n⁺.

Ce transistor comprend ensuite une couche 2 d'ar­séniure de gallium (GaAs) de type de conductivité n. Les couches 1 et 2 forment les couches collecteur.This transistor then comprises a layer 2 of gallium arsenide (GaAs) of type n conductivity. Layers 1 and 2 form the collector layers.

Ce transistor comprend en outre une couche 3 d'ar­séniure de gallium et d'aluminium (GaAlAs) de type de conduc­tivité n, ou couche émetteur.This transistor further comprises a layer 3 of gallium arsenide and aluminum (GaAlAs) of type n conductivity, or emitter layer.

En surface de la couche 3 on trouve, pour per­mettre la prise des contacts collecteurs et émetteurs, une couche épitaxiale 4 d'arséniure de gallium (GaAs) de type de conductivité n⁺. Cette couche 4 de type n⁺ est reliée à la couche collecteur 1 de type n⁺, par des caissons 20 de type n⁺, disposés sous les contacts collecteurs C₁.On the surface of layer 3 there is an epitaxial layer 4 of gallium arsenide (GaAs) of conductivity type n⁺, to allow the collection of the collector and emitter contacts. This layer 4 of type n⁺ is connected to the collector layer 1 of type n⁺, by boxes 20 of type n⁺, arranged under the collector contacts C₁.

En surface de la couche 4 sont réalisés les con­tacts métalliques de collecteur C, de base B et d'émetteur E.On the surface of layer 4 are made the metal contacts of collector C, base B and emitter E.

Formés dans les couches 3 et 4, on trouve sous les contacts de base B, des caissons 40 de type de conductivité p⁺ reliés par une couche 31 réalisée au niveau de la surface de la couche 2 également de type de conductivité p⁺.Formed in layers 3 and 4, under the base contacts B, there are boxes 40 of conductivity type p⁺ connected by a layer 31 produced at the surface of layer 2 also of p⁺ conductivity type.

Le contact de base est réalisé au moyen de métaux tels que AuMn ou AuBe. Les contacts d'émetteur et de collec­teur au moyen de métaux tels que : AuGe/Ni.The basic contact is made using metals such as AuMn or AuBe. Emitter and collector contacts using metals such as: AuGe / Ni.

L'isolation entre les différentes électrodes est obtenue au moyen de caissons 110.The insulation between the different electrodes is obtained by means of boxes 110.

Ce transistor présente l'avantage d'être abso­lument planaire. Comme illustré par la figure 1b, vu du dessus, il montre en outre une structure interdigitée, à deux doigts de base B, et un doigt d'émetteur E. Il montre aussi un contact de collecteur C.This transistor has the advantage of being absolutely planar. As illustrated by FIG. 1b, seen from above, it also shows an interdigitated structure, with two basic fingers B, and a transmitter finger E. It also shows a collector contact C.

Le procédé de réalisation décrit ci-après montre comment obtenir un tel transistor dont les contacts d'émetteur et de collecteur sont autoalignés sur les contacts de base, ce qui permet d'obtenir des dimensions tranverses extrêmement faibles, précises et répétitives et donc des transistors de très faibles dimensions et dont les performances sont amé­liorées. Ce qui fait que la densité d'intégration peut être augmentée et que les performances des circuits sont aussi améliorées. Le procédé de réalisation selon l'invention comprend au moins les étapes suivantes :The production method described below shows how to obtain such a transistor whose emitter and collector contacts are self-aligned with the base contacts, which makes it possible to obtain extremely small, precise and repetitive transverse dimensions and therefore transistors. very small and whose performance is improved. As a result, the integration density can be increased and the performance of the circuits is also improved. The production method according to the invention comprises at least the following steps:

a/ formation d'un substrat 100 en un matériau du groupe III-V monocristallin présentant une face supérieure orientées par exemple selon une direction cristallographique [1 0 0]. Ce substrat est choisi semi-isolant pour que le pro­cédé se trouve en synergie de fabrication avec les procédés de réalisation de circuits intégrés. En effet, le but visé par l'invention est la réalisation de transistors à hétérojonction intégrés et non pas de transistors discrets. Le substrat sera favorablement en arséniure de gallium GaAs, semi-isolant ob­tenu par exemple par dopage au moyen d'ions fer (Fe). Ce substrat pourra aussi être réalisé en arséniure de gallium dopé à l'indium et recuit, ce qui permet d'obtenir des matériaux dépourvus de dislocations et compatibles avec la croissance ultérieure de couches épitaxiales du groupe III-V,a / formation of a substrate 100 of a material of group III-V monocrystalline having an upper face oriented for example in a crystallographic direction [1 0 0]. This substrate is chosen to be semi-insulating so that the process is in synergy with the manufacturing process for producing integrated circuits. In fact, the aim of the invention is to produce integrated heterojunction transistors and not discrete transistors. The substrate will be favorably in gallium arsenide GaAs, semi-insulator obtained for example by doping by means of iron (Fe) ions. This substrate can also be made of annium gallium arsenide doped with indium and annealed, which makes it possible to obtain materials devoid of dislocations and compatible with the subsequent growth of epitaxial layers of group III-V,

b/ réalisation de deux couches épitaxiales planes d'arséniure de gallium pour former le collecteur, successive­ment une couche 1 de type de conductivité n⁺ et une couche 2 de type de conductivité n. La croissance épitaxiale de ces couches peut être réalisée en phase vapeur ou en phase li­quide. Elle sera réalisée de préférence par une méthode au or­gano-métalliques (MOCVD) ou MBE. La couche 1 présentera une épaisseur de 0,2 à 1 em et de préférence 0,5 em. Cette couche 1 est de type de conductivité n⁺ obtenue par exemple par un dopage au moyen de l'ion silicium (Si) à environ 3 à 5. 10¹⁸ ions par cm³ (voir la figure 2a). L'épaisseur optimale de la couche 2 est 0,3 em et le type de conductivité n est obtenu par exemple par dopage au moyen de l'ion silicium (Si) à 5.10¹⁶ ions par cm³ ;b / production of two plane epitaxial layers of gallium arsenide to form the collector, successively a layer 1 of type of conductivity n⁺ and a layer 2 of type of conductivity n. The epitaxial growth of these layers can be carried out in the vapor phase or in the liquid phase. It will preferably be carried out by an organometallic method (MOCVD) or MBE. Layer 1 have a thickness of 0.2 to 1 m e and preferably 0.5 e m. This layer 1 is of the conductivity type n⁺ obtained for example by doping by means of the silicon ion (Si) at approximately 3 to 5. 10¹⁸ ions per cm³ (see FIG. 2a). The optimal thickness of layer 2 is 0.3 e m and the type of conductivity n is obtained for example by doping by means of the silicon ion (Si) at 5.10¹⁶ ions per cm³;

c/ implantation localisée dans la région superfi­cielle de la seconde couche collecteur 2 de porteurs de type p pour former une couche de base 31 de type de conductivité p⁺ (voir la figure 2a). A cet effet un masque MK₁ par exemple en photorésist est réalisé en surface de la couche 2 et une ou­verture est pratiquée dans ce masque en surface de la région destinée à constituer la région de base. La couche 31 est réa­lisée par l'implantation peu profonde (100 nanomètres et moins) d'ions tels que Be, ou Mg ou Zn. On peut également réa­liser une co-implantation de phosphore P avec Mg, ou bien de F avec Be, ce qui permet d'améliorer le pourcentage d'activation et de réduire la diffusion lors des traitements thermiques ultérieurs. La concentration des ions implantés sera environ 5.10¹⁸ cm⁻³,c / localized implantation in the surface region of the second collector layer 2 of p-type carriers to form a base layer 31 of p⁺ conductivity type (see FIG. 2a). For this purpose a mask MK₁ for example in photoresist is produced on the surface of layer 2 and an opening is made in this mask on the surface of the region intended to constitute the base region. The layer 31 is produced by the shallow implantation (100 nanometers and less) of ions such as Be, or Mg or Zn. It is also possible to carry out a co-implantation of phosphorus P with Mg, or else of F with Be, which makes it possible to improve the percentage of activation and to reduce the diffusion during subsequent heat treatments. The concentration of the implanted ions will be approximately 5.10¹⁸ cm⁻³,

d/ réalisation de deux couches épitaxiales planes superposées, la première 3 d'un matériau ternaire du groupe III-V, par exemple de l'arséniure de gallium et d'aluminium­(GaAlAs), de type de conductivité n formant la couche d'émet­teur, et la seconde 4 d'un matériau binaire ou ternaire, par exemple GaAs ou GaInAs de type de conductivité n⁺ pour la per­mettre la prise des contacts. La croissance épitaxiale de ces couches sera réalisée par le même procédé choisi pour la croissance des couches 1 et 2 (voir figure 2b). La couche d'émetteur 3 aura une épaisseur de l'ordre de 0,15 µm et la couche de contact 4 aura une épaisseur de l'ordre de 0,15 µm. La couche d'émetteur 3 sera dopée à l'aide d'ions par exemple Si à une concentration de l'ordre de 5.10¹⁷ par cm³ et la couche de contact 4 à l'aide d'ions Si à une concentration de 2.10¹⁸ par cm³. La couche 3 en arséniure de gallium et d'alu­minium (GaAlAs) présentera de préférence une concentration de 0,25 en aluminium,d / production of two superposed plane epitaxial layers, the first 3 of a ternary material of group III-V, for example gallium and aluminum arsenide (GaAlAs), of conductivity type n forming the layer of emitter, and the second 4 of a binary or ternary material, for example GaAs or GaInAs of conductivity type n⁺ to allow it to make contacts. The epitaxial growth of these layers will be produced by the same process chosen for the growth of layers 1 and 2 (see Figure 2b). The emitter layer 3 will have a thickness of the order of 0.15 μm and the contact layer 4 will have a thickness of the order of 0.15 μm. The emitter layer 3 will be doped using ions for example Si at a concentration of the order of 5.10¹⁷ per cm³ and the contact layer 4 using Si ions at a concentration of 2.10¹⁸ per cm³. Layer 3 of gallium aluminum arsenide (GaAlAs) will preferably have a concentration of 0.25 aluminum,

e/ implantation localisée, dans une région choisie pour former le collecteur, de porteurs de type n à une profon­deur appropriée à réaliser des caissons 20 de type n⁺ reliant la couche 1 d'arséniure de gallium de collecteur de type n⁺ à la couche 4 d'arséniure de gallium de type n⁺. Cette implan­tation sera faite dans l'ouverture d'un masque MK₃, à l'aide d'ions par exemple Si, à une concentration de l'ordre de 5.10¹⁸ par cm³. A l'issue de cette implantation le masque MK₃ sera éliminé (voir la figure 2b).e / localized implantation, in a region chosen to form the collector, of type n carriers at a depth suitable for producing n⁺ type boxes 20 connecting layer 1 of gallium arsenide of type n⁺ collector to the layer 4 of gallium arsenide type n⁺. This implantation will be made in the opening of a MK₃ mask, using ions for example Si, at a concentration of the order of 5.10¹⁸ per cm³. At the end of this implantation the mask MK₃ will be eliminated (see Figure 2b).

Pour obtenir le profil plat à 5.10¹⁸ souhaité, on procédera au moyen d'énergies décroissantes.To obtain the desired 5.10¹⁸ flat profile, we will use decreasing energies.

f/ dépôt d'une couche 51 de nitrure de silicium (Si₃N₄). Ce dépôt est réalisé par dépôt chimique en phase vapeur assisté par plasma (PECVD). Cette couche 51 de nitrure présente favorablement une épaisseur de 0,6 à 1 µm (voir la figure 2d),f / deposition of a layer 51 of silicon nitride (Si₃N₄). This deposition is carried out by chemical vapor deposition assisted by plasma (PECVD). This layer 51 of nitride favorably has a thickness of 0.6 to 1 μm (see FIG. 2d),

g/ mise en place d'un masque MK₂ par exemple en photorésist, délimitant des ouvertures 61 en surplomb des ré­gions de base, et gravure de la couche de nitrure 51 à travers ces ouvertures 61 jusqu'à mettre à nu la surface de la couche d'arséniure de gallium 4. Cette gravure est mise en oeuvre par une méthode permettant d'obtenir des flancs de gravure perpendiculaires au plan des couches par exemple par gravure ionique réactive (RIE) au moyen des gaz CHF₃ - SF₆ dans le rapport 30 à 1). On forme ainsi, dans la couche 51, des ouvertures de dimensions B₀ distantes entre elles d'une valeur E₁ (voir les figures 2e et 2f),g / fitting of an MK₂ mask, for example in photoresist, delimiting openings 61 overhanging the base regions, and etching of the nitride layer 51 through these openings 61 until exposing the surface of the layer of gallium arsenide 4. This etching is carried out by a method making it possible to obtain etching flanks perpendicular to the plane of the layers, for example by reactive ion etching (RIE) using the gases CHF₃ - SF₆ in the ratio 30 to 1). Thus, in layer 51, openings of dimensions B₀ distant from each other by a value E₁ (see Figures 2e and 2f),

h/ implantation localisée de porteurs de type p⁺ à travers les ouvertures B₀ avec une énergie suffisante à atteindre la couche de base 31, pour former des caissons 30 de type p⁺, reliant la couche de base 31 à la surface de la cou­che épitaxiale de type n⁺′. Cette implantation est faite comme lors de l'étape c/ au moyen d'ions Mg ou Be. Un profil d'im­plantation plat est obtenu au moyen d'intensités décrois­santes, jusqu'à obtenir une concentration de quelques 10¹⁹ cm⁻³.h / localization of p⁺ type carriers through the B₀ openings with sufficient energy to reach the base layer 31, to form p former type boxes 30, connecting the base layer 31 to the surface of the epitaxial layer of type n⁺ ′. This implantation is made as in step c / using Mg or Be ions. A flat implantation profile is obtained by means of decreasing intensities, until a concentration of some 10¹⁹ cm⁻³ is obtained.

Le recuit d'implantation peut être fait à 850°C pendant quelques mn à 10 mn sous pression d'arsine (AsH₃). Mais de préférence le recuit sera du type "FLASH" pour mini­miser les phénomènes de diffusion et améliorer l'activation, consistant à porter le dispositif de 900°C pendant 3 secondes par exemple (voir la figure 2f).The implantation annealing can be done at 850 ° C for a few minutes to 10 minutes under arsine pressure (AsH₃). But preferably the annealing will be of the "FLASH" type to minimize the phenomena of diffusion and improve activation, consisting in wearing the device from 900 ° C. for 3 seconds for example (see FIG. 2f).

i/ dépôt d'une couche métallique 70 propre à for­mer les contacts de base B (voir la figure 2g).i / deposit of a metallic layer 70 suitable for forming the base contacts B (see FIG. 2g).

La couche métallique 70 pourra être favorablement composée d'or-manganèse (Au-Mn) d'or-béryllium (Au-Be), d'or-zinc (Au-Zn), ce sera de préférence Au-Mn à 4 %, qui permet d'obtenir un contact de faible résistivité. Cette couche se dépose non seulement dans les ouvertures B₀, mais aussi en surface de la couche de nitrure 51.The metal layer 70 may be favorably composed of gold-manganese (Au-Mn) gold-beryllium (Au-Be), gold-zinc (Au-Zn), it will preferably be Au-Mn at 4% , which provides a low resistivity contact. This layer is deposited not only in the openings B₀, but also on the surface of the nitride layer 51.

j/ Réalisation d'une couche 81 de silice (SiO₂) très épaisse, en surface de tout le dispositif (voir la figure 2h) puis planarisation de ce dispositif au niveau supérieur de la couche de nitrure 51.j / Production of a very thick layer of silica (SiO₂) 81, on the surface of the entire device (see FIG. 2h) then planarization of this device at the upper level of the nitride layer 51.

Cette planarisation se fait en deux étapes. La première étape consiste en la gravure de la couche de silice 81 jusqu'au niveau des métallisations 70 qui recouvrent le nitrure 51. Cette gravure peut être faite par RIE au moyen des gaz CHF₃-O2 avec 30 SCCM pour CHF₃ et 3 SCCM pour O₂. La se­conde étape consiste en l'élimination des portions de métalli­sations 70 qui recouvrent le nitrure 51. Cette élimination se fait par usinage ionique au moyen par exemple d'ions Ar⁺ (en plasma Argon) à 400-600 eV.This planarization is done in two stages. The first step consists in etching the silica layer 81 up to the level of the metallizations 70 which cover the nitride 51. This etching can be done by RIE using the gases CHF₃-O2 with 30 SCCM for CHF₃ and 3 SCCM for O pour . The second step consists in eliminating the metallization portions 70 which cover the nitride 51. This elimination takes place made by ionic machining using for example Ar⁺ ions (in Argon plasma) at 400-600 eV.

Pour la mise en oeuvre du procédé de planarisation de la couche 81 de silice on lira avec profit la publication : "1984 5-MIC Conference June 21-22" 1984 IEEE intitulée : "Plasma Planarisation with a none planar sacrifitial layer, p.37-44, ou encore "Journal Electrochemical Society Solid State Science and Technologie, Vol.133, n°1, January 1986" l'article intitulé : "Two layer planarisation process" par A. SCHITZ and alii p.178-181.For the implementation of the planarization process of the silica layer 81 we will profitably read the publication: "1984 5-MIC Conference June 21-22" 1984 IEEE entitled: "Plasma Planarization with a none planar sacrificial layer, p.37 -44, or even "Journal Electrochemical Society Solid State Science and Technology, Vol.133, n ° 1, January 1986" the article entitled: "Two layer planarisation process" by A. SCHITZ and alii p.178-181.

A l'issue de l'étape de planarisation par gravure ionique réactive des couches diélectriques et usinage ionique des parties métalliques 70, il reste le dispositif tel que montré sur la figure 2i où la silice 81 empPAR les ouvertures B₀ et est au même niveau supérieur que la couche de nitrure 51.At the end of the planarization step by reactive ion etching of the dielectric layers and ion machining of the metal parts 70, there remains the device as shown in FIG. 2i where the silica 81 empPAR the openings B₀ and is at the same upper level than the nitride layer 51.

k/ Gravure sélective du nitrure 51 pour conserver en relief sur le dispositif, les plots de silice 81 qui cou­vrent les métallisations de base 70, sur l'emplacement des ou­vertures B₀, ces plots étant distants de E₁.k / Selective etching of the nitride 51 to preserve in relief on the device, the silica pads 81 which cover the base metallizations 70, at the location of the openings B₀, these pads being distant from E₁.

Cette gravure sélective peut être faite par RIE au moyen des gaz CHF₃-SF₆ avec 30 SCCM pour CHF₃ et 1 SCCM pour SF₆.This selective etching can be done by RIE using the gases CHF₃-SF₆ with 30 SCCM for CHF₃ and 1 SCCM for SF₆.

A l'issue de cette étape, on obtient, en relief sur la surface supérieure de la couche 4, des plots de silice 81 couvrant la métallisation 70 de base, dont les flancs sont bien perpendiculaires au plan des couches (voir la figure 2j) et distants de E₁.At the end of this stage, in relief on the upper surface of the layer 4, silica pads 81 are obtained covering the base metallization 70, the sides of which are well perpendicular to the plane of the layers (see FIG. 2j). and distant from E₁.

l/ Réalisation autour des plots de silice 81 d'es­paceurs 52 en nitrure de silicium (Si₃N₄) (voir les figures 2k et 2l). Ces espaceurs 52 sont réalisés selon une technique décrite dans la publication intitulée "Edge-Defined Patterning of Hyperfine Refractory Metal Silicide MOS Structure" par SHINIJI OKAZAKI dans IEEE Transactions on Electron Devices, Vol.ED-28, n°11, Nov.81, pp.1364-1368. L'application de cette technique à la réalisation du présent dispositif est illustrée figures 3a et 3b. Une couche 52 de matériau diélectrique Si₃N₄ est déposée de façon uniforme sur le dispositif et d'une épaisseur très précise h₁ choisie pour la dimension des espa­ceurs. L'épaisseur de la couche 52 est donc h₁, l'épaisseur totale des couches 81, 70 et 52 est h₂. Il est ensuite prati­qué sur le dispositif une gravure ionique réactive telle qu'une épaisseur identique du matériau 52 est enlevée en cha­que point.l / Realization around the silica pads 81 of spacers 52 made of silicon nitride (Si₃N₄) (see FIGS. 2k and 2l). These spacers 52 are produced according to a technique described in the publication entitled "Edge-Defined Patterning of Hyperfine Refractory Metal Silicide MOS Structure" by SHINIJI OKAZAKI in IEEE Transactions on Electron Devices, Vol.ED-28, n ° 11, Nov.81, pp. 1364-1368. The application of this technique for making this device is illustrated in Figures 3a and 3b. A layer 52 of dielectric material Si₃N₄ is deposited uniformly on the device and of a very precise thickness h₁ chosen for the dimension of the spacers. The thickness of the layer 52 is therefore h₁, the total thickness of the layers 81, 70 and 52 is h₂. Reactive ion etching is then performed on the device such that an identical thickness of the material 52 is removed at each point.

L'épaisseur de matériau 52 étant pratiquement égale à h₂ le long des flancs de l'ouverture E₁ dans la couche 81 (voir figures 3a et 2k) après cette gravure il reste le long de ces flancs une portion de la couche 52 qui y est ap­puyée et qui a pour dimension latérale h₁ obtenue avec une précision ≃ 1 % (voir figures 3b et 2l). Cette portion de couche 52 restante prend le nom "d'espaceur". L'espaceur a pour fonction de modifier la limite d'un masque par exemple. Ici les espaceurs 52 modifient l'ouverture E₁ pratiquée dans la couche 81, (voir fig.2j) et sont prévus de manière à laisser subsister une ouverture égale à la longueur E₀ d'émet­teur souhaitée pour le transistor E₀ = E₁-2h₁, typiquement une dimension de l'ordre de 0,5 µm. Cette méthode est extrêmement précise et répétitive contrairement à l'art antérieur.The thickness of material 52 being practically equal to h₂ along the flanks of the opening E₁ in the layer 81 (see FIGS. 3a and 2k) after this etching there remains along these flanks a portion of the layer 52 which is there. supported and which has the lateral dimension h₁ obtained with an accuracy ≃ 1% (see Figures 3b and 2l). This remaining layer portion 52 takes the name "spacer". The function of the spacer is to modify the limit of a mask, for example. Here the spacers 52 modify the opening E₁ made in the layer 81, (see fig.2j) and are provided so as to leave an opening equal to the length E₀ of emitter desired for the transistor E₀ = E₁-2h₁, typically a dimension of the order of 0.5 μm. This method is extremely precise and repetitive unlike the prior art.

De plus, les espaceurs 52 vont définir aussi, avec la même précision, la distance h₁ entre les contacts de base B de métal 70, et le contact d'émetteur E réalisé ultérieure­ment ; et la distance entre les contacts de base B et les con­tacts de collecteur C réalisés ultérieurement.In addition, the spacers 52 will also define, with the same precision, the distance h₁ between the base contacts B of metal 70, and the emitter contact E made subsequently; and the distance between the base contacts B and the collector contacts C made subsequently.

Dans l'exemple de réalisation décrit ici, l'épais­seur h₁ est choisie entre 0,1 et 0,3 µm.In the embodiment described here, the thickness h₁ is chosen between 0.1 and 0.3 μm.

La gravure de la couche 52 pour obtenir les espa­ceurs est réalisée de préférence par RIE au moyen des gaz CHF₃ (30 SSCM) et SF₆ (1 SCCM).The etching of the layer 52 to obtain the spacers is preferably carried out by RIE using the gases CHF₃ (30 SSCM) and SF₆ (1 SCCM).

m/ dépôt d'une couche métallique 90 propre à for­mer les contacts d'émetteur E et de collecteur C, les plots de la couche de silice 81 et les espaceurs 52 servant de masque, puis élimination des couches diélectriques de silice 81 et de nitrure de silicium 52. Le contact d'émetteur se forme dans l'ouverture E₀, et les contacts de collecteurs se forment de part et d'autre des plots 81 (voir les figures 1b et 2m).m / deposit of a metallic layer 90 suitable for forming the contacts of emitter E and of collector C, the pads of the silica layer 81 and the spacers 52 serving as a mask, then elimination of the dielectric layers of silica 81 and silicon nitride 52. The emitter contact is formed in the opening E₀, and the collector contacts are formed on the one hand and other of the pads 81 (see Figures 1b and 2m).

Le métal pour constituer la couche 90 de contact d'émetteur et de collecteur sera avantageusement une multi-­couches de l'alliage AU-Ge surmonté d'une couche de nickel (voir la figure 2m). Les métallisations de contacts 40 su­bissent un recuit à environ 400°C.The metal to constitute the emitter and collector contact layer 90 will advantageously be a multi-layer of the AU-Ge alloy surmounted by a layer of nickel (see FIG. 2m). The contact metallizations 40 are annealed at around 400 ° C.

Lors du dépôt, la couche métallique 90 a aussi couvert les plots de silice 81 et le nitrure 52 ; cette partie de la couche 90 indésirable sera éliminée par LIFT-OFF lors de l'élimination de la silice et du nitrure, par exemple au moyen d'une solution d'HF tamponnée.During deposition, the metal layer 90 also covered the silica pads 81 and the nitride 52; this part of the undesirable layer 90 will be removed by LIFT-OFF during the removal of the silica and the nitride, for example by means of a buffered HF solution.

On obtient alors le dispositif du transistor à hé­térojonction de la forme planar recherchée (voir la figure 2n). De plus ce dispositif a été obtenu par l'autoalignement des contacts collecteur-émetteur sur les contacts de base en une seule opération consistant la formation d'espaceurs de dimension très précise.The device for the heterojunction transistor of the desired planar shape is then obtained (see FIG. 2n). In addition, this device was obtained by self-alignment of the collector-emitter contacts on the basic contacts in a single operation consisting in the formation of spacers of very precise dimension.

n/ implantation ionique localisée entre les con­tacts de collecteur C de base B et d'émetteur E servant de masque, d'espèces propres à former des caissons isolants 110 entre ces électrodes pour éviter les courants de fuite, avec une énergie permettant d'atteindre la surface supérieure de la couche 3 d'émetteur de type n. On pourra à cet effet implanter des ions bore (B), oxygène (O), ou bien implanter des protons à une concentration d'environ 2.10¹⁸ cm⁻³ (voir la figure 1a).n / localized ion implantation between the contacts of base collector C and of emitter E serving as a mask, of species capable of forming insulating boxes 110 between these electrodes to avoid leakage currents, with an energy making it possible to reach the upper surface of layer 3 of n-type emitter. To this end, boron (B), oxygen (O) ions can be implanted, or protons can be implanted at a concentration of about 2.10¹ (cm⁻³ (see Figure 1a).

Ainsi le dispositif selon l'invention présente différents avantages : tout d'abord l'utilisation d'un subs­trat semi-isolant en arséniure de gallium permet de se trouver en synergie de réalisation avec d'autres dispositifs tels que les transistors à effet de champ, les diodes etc..., l'utili­sation du substrat SI permet aussi d'éliminer les capacités parasites des plots de contacts.Thus the device according to the invention has various advantages: first of all the use of a semi-insulating substrate of gallium arsenide makes it possible to be in synergy of realization with other devices such as the field effect transistors , diodes, etc., the use of the substrate SI also makes it possible to eliminate the stray capacitances of the contact pads.

Dans une variante de l'invention le substrat semi-­isolant est en arséniure de gallium et d'indium, qui est obtenu directement semi-isolant par recuit, et qui est parti­culièrement exempt de dislocations comme il est connu de la demande de brevet européen EP-A-0176130.In a variant of the invention, the semi-insulating substrate is made of gallium and indium arsenide, which is obtained directly semi-insulating by annealing, and which is particularly free of dislocations as is known from European patent application EP -A-0176130.

D'autre part dans cette variante, la couche 1 du collecteur peut être réalisée par implantation ionique par exemple de sélénium (Se) directement dans le substrat semi-­isolant 100.On the other hand, in this variant, layer 1 of the collector can be produced by ion implantation, for example of selenium (Se) directly in the semi-insulating substrate 100.

On notera que le fait de réaliser les doigts d'émetteur très étroits permet d'améliorer les performances du dispositif. En effet, le schéma équivalent du transistor HBT montre une résistance en série avec la base et une capacité base-collecteur.Note that making the transmitter fingers very narrow improves the performance of the device. Indeed, the equivalent diagram of the HBT transistor shows a resistance in series with the base and a base-collector capacity.

La réponse en fréquence du transistor est déter­minée par le produit de la résistance de base par la capacité base-collecteur. La réduction des dimensions du transistor permet de réduire le produit de ces deux facteurs, et par con­séquent d'augmenter la réponse en fréquence du transistor. Il s'ensuit que ce dernier montre alors des performances réelle­ment et nettement améliorées par rapport au dispositif connu de l'art antérieur.The frequency response of the transistor is determined by the product of the base resistance by the base-collector capacity. The reduction in the dimensions of the transistor makes it possible to reduce the product of these two factors, and consequently to increase the frequency response of the transistor. It follows that the latter then shows really and significantly improved performance compared to the device known from the prior art.

Le procédé selon l'invention peut en outre com­prendre une étape d'isolation pour délimiter le transistor. A cet effet, une étape d′/ peut être intercalée entre l'étape d/ et l'étape e/.The method according to the invention can also include an isolation step to delimit the transistor. To this end, a step d ′ / can be inserted between step d / and step e /.

d′/ Implantation d'ions favorablement O⁺ dans les ouvertures d'un masque MK₄ et qui couvre la zone active (voir la figure 2c) à l'exception de la périphérie du transistor. Les ions sont implantés dans les zones périphériques 101 d'isolement du transistor.d ′ / Implantation of ions favorably O⁺ in the openings of a mask MK₄ and which covers the active area (see FIG. 2c) with the exception of the periphery of the transistor. The ions are implanted in the peripheral regions 101 of isolation of the transistor.

Il est déjà connu de l'état de la technique d'im­planter des ions bore (B) pour réaliser l'isolation des zones actives. Ce type d'implantation au bore crée des défauts et permet d'isoler par exemple des couches de type n et p, ce qui est nécessaire lorsque la couche de base est réalisée par épi­taxie sur toute la surface du dispositif et n'est pas loca­lisée comme ici, selon l'invention, à une couche 31 parfaite­ment délimitée.It is already known from the state of the art to implant boron ions (B) in order to insulate the active areas. This type of boron implantation creates defects and makes it possible to isolate, for example, n and p type layers, which is necessary when the base layer is produced by epitaxy over the entire surface of the device and is not localized as here, according to the invention, to a layer 31 perfectly delimited.

Ici l'isolation à l'aide d'oxygène est choisie de préférence à l'isolation au bore du fait que, si cette dernière était choisie, son efficacité disparaîtrait lors de recuits à des températures supérieures à 500-600°C. Or de tels recuits supérieurs à 600°C sont utilisés ultérieurement dans le présent procédé.Here the insulation with oxygen is chosen in preference to the boron insulation because, if the latter were chosen, its efficiency would disappear during annealing at temperatures above 500-600 ° C. However, such anneals above 600 ° C. are used later in the present process.

Ainsi l'isolation au bore n'étant pas nécessaire puisque la couche de base est délimitée par une méthode autre que l'isolation, l'isolation à l'oxygène est au contraire favorable.Thus, boron insulation is not necessary since the base layer is delimited by a method other than insulation, oxygen isolation is on the contrary favorable.

Le procédé selon l'invention peut en outre com­prendre la réalisation d'une couche destinée à éviter la dif­fusion des porteurs p de la couche de base 31 vers la couche émetteur 3. A cet effet, ce procédé comprend alors entre l'étape c/ et l'étape d/, une étape c′/ telle que :The method according to the invention can also comprise the production of a layer intended to avoid the diffusion of the carriers p from the base layer 31 towards the emitter layer 3. For this purpose, this method then comprises, between step c / and step d /, step c ′ / such that:

c′/ Réalisation d'une couche épitaxiale 32 en sur­face de la couche 2, en GaAs, non dopée intentionnellement ou faiblement dopée p, de l'ordre de 10 à 20 nm pour éviter la diffusion des porteurs p de la couche 31 vers la couche 3 (voir la figure 4).c ′ / Realization of an epitaxial layer 32 on the surface of layer 2, in GaAs, intentionally undoped or lightly doped p, of the order of 10 to 20 nm to avoid the diffusion of the carriers p from layer 31 towards the layer 3 (see Figure 4).

Le procédé selon l'invention peut aussi comprendre une étape c˝ entre l'étape c′/ et l'étape d/ telle que :The method according to the invention can also include a step c˝ between step c ′ / and step d / such that:

c˝ Réalisation d'une couche épitaxiale 33 en GaAlAs présentant un gradient de composition en Al de 0 à 25 % de façon à obtenir une hétérojonction graduelle entre l'émet­teur et la base, ce qui permet d'obtenir un meilleur gain en courant (voir la figure 4).c˝ Creation of an epitaxial layer 33 in GaAlAs having an Al composition gradient of 0 to 25% so as to obtain a gradual heterojunction between the emitter and the base, which makes it possible to obtain a better current gain ( see figure 4).

Le procédé selon l'invention peut aussi comprendre entre l'étage g/ et l'étape h/ une étape g′/ telle que :The process according to the invention can also comprise, between stage g / and stage h / a stage g ′ / such that:

g′/ Implantation dans les ouvertures B₀ d'ions oxygène pour des zones d'isolement 34 sous les zones de base extrinsèques et ainsi réduire la capacité base-collecteur, permettant alors d'améliorer la réponse en fréquence du tran­sistor. La concentration favorable en oxygène implanté sera de 5.10¹⁶ cm⁻³ à 5.10¹⁸ cm⁻³. La profondeur d'implantation sera dans la zone entre la couche 31 et la couche 1 (voir la figure 2f).g ′ / Installation of oxygen ions in the openings B₀ for isolation zones 34 under the basic zones extrinsic and thus reduce the base-collector capacity, thereby improving the frequency response of the transistor. The favorable concentration of implanted oxygen will be from 5.10¹⁶ cm⁻³ to 5.10¹⁸ cm⁻³. The installation depth will be in the area between layer 31 and layer 1 (see Figure 2f).

La figure 1b représente vu du dessus un exemple de réalisation du dispositif. La ligne en trait discontinu re­présente les bords du masque MK₄ qui couvrait la zone active durant l'étape d′/ et qui délimite de ce fait cette zone ac­tive.Figure 1b shows a top view of an embodiment of the device. The dashed line represents the edges of the mask MK₄ which covered the active area during step d ′ / and which therefore delimits this active area.

D'autres formes du transistor sont possibles et notamment de nombreuses autres configurations des électrodes sans sortir du cadre de la présente invention.Other forms of the transistor are possible and in particular numerous other configurations of the electrodes without departing from the scope of the present invention.

Enfin au lieu de réaliser l'isolation de la zone active lors de l'étape d′/, cette isolation peut être réalisée lors d'une ultime étape m′/ par implantation de protons ou bore autour d'un masque couvrant la zone active du transistor.Finally instead of performing the isolation of the active area during step d ′ /, this isolation can be performed during a final step m ′ / by implantation of protons or boron around a mask covering the active area of the transistor.

Des valeurs préférentielles pour les différentes dimensions mises en oeuvre dans le procédé sont données ci-­dessous :
B₀ = 1 à 2 µm
E₁ = 0,9 à 1,6 µm
h₁ ≃ 0,2 à 0,3 µm
E₀ ≃ 0,5 à 1 µmPreferred values for the different dimensions used in the process are given below:
B₀ = 1 to 2 µm
E₁ = 0.9 to 1.6 µm
h₁ ≃ 0.2 to 0.3 µm
E₀ ≃ 0.5 to 1 µm

On peut aussi réaliser la couche de base dans une variante de l'invention en remplaçant l'étape c/, connue de l'état de la technique, par une étape c₀/ telle que :It is also possible to produce the base layer in a variant of the invention by replacing step c /, known from the state of the art, with a step c₀ / such that:

c₀/ Réalisation d'une couche épitaxiale 31′ en un matériau binaire du groupe III-V de type de conductivité p⁺ pour former une couche de base, suivie d'une gravure, autour d'un masque définissant la zone de base, jusqu'au niveau supérieur de la couche collecteur 2. La gravure peut être faite par voie sèche ou humide. La zone de base 31′ se trouve alors en relief sur la couche collecteur 2. Le procédé est repris comme précédemment. L'épaisseur de la couche p⁺ 31′ est de l'ordre de 0,1 µm. Le dispositif obtenu est donc quasi-planaire.c₀ / Realization of an epitaxial layer 31 ′ in a binary material of group III-V of type of conductivity p⁺ to form a base layer, followed by etching, around a mask defining the base area, up to 'at the upper level of the collecting layer 2. The etching can be done dry or wet. The base area 31 ′ is then in relief on the collector layer 2. The process is resumed as before. The thickness of the layer p⁺ 31 ′ is of the order of 0.1 μm. The device obtained is therefore almost planar.

D'autres matériaux III-V peuvent être envisagés pour réaliser le transistor, pourvu que les conditions néces­saires à l'obtention des hétérojonctions soient respectées.Other III-V materials can be envisaged for producing the transistor, provided that the conditions necessary for obtaining the heterojunctions are met.

Claims (14)

1. Procédé de réalisation d'un dispositif semiconduc­teur du type transistor bipolaire à hétérojonction à structure planaire, ce procédé comprenant au moins la réalisation d'une structure comportant successivement au moins une couche de collecteur d'un premier type de conductivité, une couche de base du second type de conductivité opposé au premier, une couche d'émetteur du premier type de conductivité et une couche de contact fortement dopée du premier type de conducti­vité, caractérisé en ce qu'il comprend en outre les étapes de : a/ dépôt d'une couche de nitrure de silicium (Si₃N₄), b/ mise en place d'un masque MK₂ délimitant des ouvertures en surplomb des régions de base et gravure de la couche de nitrure à travers ces ouvertures jusqu'à mettre à nu la surface de la couche de contact par une méthode permettant d'obtenir des flancs de gravure perpendiculaires au plan des couches, formant ainsi des ouvertures dans la couche de ni­trure, éloignées l'une de l'autre, c/ implantation localisée de porteurs de type de conductivité à travers les ouvertures avec une énergie suffisant à atteindre la couche de base, pour former des caissons du second type de conductivité reliant la couche de base à la surface de la couche de contact, d/ dépôt d'une couche métallique s'établissant dans les ouvertures pour former les contacts de base, ainsi que sur les parties restantes de la couche de nitrure, e/ réalisation d'une couche de silice (SiO₂), épaisse, puis planarisation du dispositif ainsi obtenu jus­qu'au niveau supérieur de la couche de nitrure, par gravure ionique réactive et usinage ionique, f/ gravure sélective des parties restantes de la couche de nitrure pour conserver des plots de silice couvrant les métallisations de base, g/ dépôt d'une nouvelle couche de nitrure de sili­cium et formation par une méthode connue en soi, d'espaceurs du matériau appuyés contre les flancs des plots de silice pour délimiter entre ces plots une ouverture définissant la largeur du contact d'émetteur, ces espaceurs définissant aussi les distances des électrodes de collecteur, base et émetteur entre elles, h/ dépôt d'une couche métallique propre à former les contacts d'émetteur et de collecteur, les plots de silice et les espaceurs servant de masque, puis élimination de ces parties diélectriques, i/ implantation localisée entre les contacts de collecteur, base, et émetteur E servant de masques, d'espèces propres à former des caissons isolants entre ces électrodes et avec une énergie permettant d'atteindre la surface supérieure de la couche d'émetteur du premier type de conductivité. 1. Method for producing a semiconductor device of the bipolar heterojunction transistor type with planar structure, this method comprising at least the production of a structure successively comprising at least one collector layer of a first conductivity type, a layer of base of the second type of conductivity opposite to the first, an emitter layer of the first type of conductivity and a heavily doped contact layer of the first type of conductivity, characterized in that it further comprises the steps of: a / deposition of a layer of silicon nitride (Si₃N₄), b / fitting of an MK₂ mask delimiting openings overhanging the base regions and etching of the nitride layer through these openings until exposing the surface of the contact layer by a method making it possible to obtain etching sides perpendicular to the plane of the layers, thus forming openings in the nitride layer, distant from each other, c / localization of conductivity type carriers through the openings with sufficient energy to reach the base layer, to form boxes of the second conductivity type connecting the base layer to the surface of the contact layer, d / deposit of a metal layer establishing in the openings to form the base contacts, as well as on the remaining parts of the nitride layer, e / production of a thick layer of silica (SiO₂), then planarization of the device thus obtained up to the upper level of the nitride layer, by reactive ion etching and ion machining, f / selective etching of the remaining parts of the nitride layer to keep silica pads covering basic metallizations, g / deposition of a new layer of silicon nitride and formation, by a method known per se, of spacers of the material pressed against the sides of the silica pads to delimit between these pads an opening defining the width of the emitter contact, these spacers also defining the distances of the collector, base and emitter electrodes between them, h / deposit of a metallic layer suitable for forming the emitter and collector contacts, the silica pads and the spacers serving as a mask, then elimination of these dielectric parts, i / localization between the collector, base and emitter contacts E serving as masks, of species capable of forming insulating boxes between these electrodes and with an energy making it possible to reach the upper surface of the emitter layer of the first conductivity type. 2. Procédé selon la revendication 1, caractérisé en ce que la structure des couches de collecteur de base et d'émetteur est formée sur un substrat semi-isolant, et en ce que dans cette structure :
- le collecteur est constitué par la superposition de deux couches binaires du premier type de conductivité dont la première est fortement dopée,
- la couche de base est réalisée par une implanta­tion localisée d'ions du second type de conductivité dans la région superficielle de la seconde couche collecteur,
- des caissons reliant la première couche de col­lecteur à la couche de contact sont réalisés par une implan­tation localisée, dans une région choisie pour former le collecteur, d'ions du premier type de conductivité.2. Method according to claim 1, characterized in that the structure of the base collector and emitter layers is formed on a semi-insulating substrate, and in that in this structure:
the collector is formed by the superposition of two binary layers of the first type of conductivity, the first of which is heavily doped,
the base layer is produced by localized implantation of ions of the second type of conductivity in the surface region of the second collector layer,
- caissons connecting the first collector layer to the contact layer are produced by localized implantation, in a region chosen to form the collector, of ions of the first type of conductivity. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que le transistor est isolé par une implantation d'ions propres à former des régions d'isolement délimitant la zone active du transistor, cette dernière étant masquée durant cette opération.3. Method according to claim 1 or 2, characterized in that the transistor is isolated by implantation of ions suitable for forming isolation regions delimiting the active area of the transistor, the latter being masked during this operation. 4. Procédé selon l'une des revendications précé­dentes, caractérisé en ce qu'entre la couche binaire de base et la couche ternaire d'émetteur, une couche binaire, non do­pée intentionnellement est réalisée pour éviter la diffusion des porteurs de la couche binaire de base vers la couche ter­naire d'émetteur.4. Method according to one of the preceding claims, characterized in that between the basic binary layer and the ternary emitter layer, a binary layer, not intentionally doped is produced to avoid the diffusion of the carriers of the binary layer of base towards the ternary layer of emitter. 5. Procédé selon la revendication 4, caractérisé en ce qu'entre la couche binaire non dopée intentionnellement et la couche ternaire d'émetteur on réalise une couche ternaire présentant un gradient de composition pour obtenir une hétéro­jonction graduelle entre l'émetteur et la base.5. Method according to claim 4, characterized in that between the intentionally undoped binary layer and the ternary layer of emitter is produced a ternary layer having a composition gradient to obtain a gradual heterojunction between the emitter and the base. 6. Procédé selon l'une des revendications précé­dentes, caractérisé en ce qu'entre l'étape b) et l'étape c), il comprend une étape b′) telle que :
b′) implantation dans les ouvertures d'ions propres à créer des zones d'isolement sous les régions de base.6. Method according to one of the preceding claims, characterized in that between step b) and step c), it comprises a step b ′) such that:
b ′) implantation in the openings of ions suitable for creating isolation zones under the base regions. 7. Procédé selon l'une des revendications 2 à 5, ca­ractérisé en ce que :
- le substrat est en arséniure de gallium (GaAs) semi-isolant orienté selon une direction cristallographique [100] ;
- les couches binaires sont en arséniure de gallium (GaAs) ;
- les couches ternaires sont en arséniure de gallium et d'aluminium (GaAlAs), présentant éventuellement un gradient de composition de l'élément Al lorsque ce gradient est prévu ;
- le premier type de conductivité est le type n ;
- le second type de conductivité opposé est le type p.7. Method according to one of claims 2 to 5, characterized in that:
- the substrate is semi-insulating gallium arsenide (GaAs) oriented in a crystallographic direction [100];
- the binary layers are made of gallium arsenide (GaAs);
- The ternary layers are made of gallium and aluminum arsenide (GaAlAs), possibly having a composition gradient of the element Al when this gradient is provided;
- the first type of conductivity is type n;
- the second type of opposite conductivity is the p type. 8. Procédé selon la revendication 7, caractérisé en ce que, pour obtenir le type de conductivité n⁺ ou n les cou­ches sont dopées à l'aide d'ions Si⁺.8. Method according to claim 7, characterized in that, to obtain the type of conductivity n⁺ or n the layers are doped using Si⁺ ions. 9. Procédé selon l'une des revendications 7 ou 8, caractérisé en ce que pour obtenir des caissons de type de conductivité n⁺, l'implantation ionique prévue est réalisée au moyen d'ions Si⁺.9. Method according to one of claims 7 or 8, characterized in that to obtain boxes of conductivity type n⁺, the planned ion implantation is carried out by means of Si⁺ ions. 10. Procédé selon l'une des revendications précé­dentes, caractérisé en ce que pour obtenir des zones de type de conductivité p⁺, l'implantation ionique prévue est réalisée au moyen d'ions choisis parmi Be, Mg, Zn, et parmi une asso­ciation de F avec Be, ou P avec Mg.10. Method according to one of the preceding claims, characterized in that to obtain zones of p zones conductivity type, the planned ion implantation is carried out by means of ions chosen from Be, Mg, Zn, and from a combination from F with Be, or P with Mg. 11. Procédé selon l'une des revendications précé­dentes, caractérisé en ce que la couche métallique déposée lors de l'étape d) pour former les contacts de base est choi­sie parmi les composés Au-Mn, Au-Be, Au-Zn, et en ce que la couche métallique déposée lors de l'étape h) pour former les contacts d'émetteur et collecteur est une multicouche d'Au-Ge surmontée de Ni.11. Method according to one of the preceding claims, characterized in that the metal layer deposited during step d) to form the basic contacts is chosen from the compounds Au-Mn, Au-Be, Au-Zn, and in that the metal layer deposited during step h) to form the emitter and collector contacts is a multilayer of Au-Ge surmounted by Ni. 12. Procédé selon l'une des revendications 3 ou 6, ca­ractérisé en ce que pour former les zones isolantes, il est implanté des ions oxygène (O⁺).12. Method according to one of claims 3 or 6, characterized in that to form the insulating zones, there is implanted oxygen ions (O⁺). 13. Procédé selon l'une des revendications précé­dentes, caractérisé en ce que pour former les zones isolantes entre les électrodes, lors de l'étape i), il est implanté des éléments choisis parmi des ions B, des ions O⁺, et des pro­tons.13. Method according to one of the preceding claims, characterized in that, to form the insulating zones between the electrodes, during step i), elements chosen from B ions, O⁺ ions, and protons. 14. Procédé selon l'une des revendications précé­dentes, caractérisé en ce que la couche de base est une couche additionnelle en un matériau binaire du groupe III-V du second type de conductivité avec une gravure, autour d'un masque dé­finissant la zone de base, jusqu'au niveau supérieur de la couche collecteur.14. Method according to one of the preceding claims, characterized in that the base layer is an additional layer of a binary material of group III-V of the second type of conductivity with an etching, around a mask defining the area of base, up to the upper level of the collecting layer.
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