EP0000384A1 - Arrangement for packing high-speed integrated circuits, including decoupling capacitors for the power input terminals, and method for realizing it. - Google Patents

Arrangement for packing high-speed integrated circuits, including decoupling capacitors for the power input terminals, and method for realizing it. Download PDF

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EP0000384A1
EP0000384A1 EP78100332A EP78100332A EP0000384A1 EP 0000384 A1 EP0000384 A1 EP 0000384A1 EP 78100332 A EP78100332 A EP 78100332A EP 78100332 A EP78100332 A EP 78100332A EP 0000384 A1 EP0000384 A1 EP 0000384A1
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holes
decoupling capacitors
metal
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Definitions

  • the invention relates to an arrangement for packing fast-switching monolithically integrated semiconductor circuits, which has decoupling capacitors for the connection points of the power supply of the semiconductor die, and a method for producing the arrangement.
  • Monolithically integrated semiconductor circuits have been developed to operate at increasing operating speeds.
  • logic circuits have been developed for use in computers.
  • the increased frequency of the signals of the monolithically integrated semiconductor circuits has also required comparable improvements in the structure of the arrangement for packaging the monolithically integrated semiconductor circuits.
  • the crosstalk resulting from the coupling between circuits adjacent to the signal lines becomes significant when operating very quickly because of the rates of change of the electric and magnetic fields during the transitions. This problem is pronounced when using high-frequency signals.
  • Another important problem is the limitation of Voltage fluctuations in the power supply lines of the driver stages, which are often referred to as driver interference voltages. Since the current flowing in the lines of the driver circuit is relatively high, the driver interference voltages are primarily influenced by the inductance of the lines.
  • Decoupling capacitors have been proposed to reduce driver interference voltages.
  • conventional decoupling capacitors are designed as discrete components and are necessarily at a certain distance from the driver stage and normally require additional transmission lines which increase the inductance, as a result of which the effect of the decoupling capacitors is reduced.
  • the structure of an arrangement for packaging the monolithically integrated semiconductor circuits is often the limiting factor which prevents the better operating properties of the semiconductor components from being fully exploited.
  • the invention seeks to remedy this.
  • the invention as characterized in the claims, achieves the object of providing an arrangement for packing fast-switching monolithically integrated semiconductor circuits which has decoupling capacitors for the connection points of the power supply and in which, due to their structure, those which occur in the power supply lines when the semiconductor components are switched Voltage fluctuations, which represent interference voltages, are reduced.
  • the invention solves the problem of specifying a method for producing such an arrangement.
  • Fig. 1 is a plan view of a preferred embodiment of the arrangement for packaging monolithically integrated semiconductor circuits without a semiconductor die attached to it.
  • the arrangement has a substrate 10 made of ceramic material, which preferably has an expansion coefficient which is very close to that of silicon.
  • a large number of solder pads are arranged on the surface in a configuration which corresponds to the configuration of connection pads on the semiconductor die to be soldered.
  • the outer rows 12 and 14 of the solder pads are used for connection to the signal input / output connection points on the semiconductor die.
  • Conductor tracks 16 and 18 applied to the substrate 10 make electrical contact with the surfaces 12 and 14 for the input / output signals and via pins which extend through the substrate 10 to a connection point (not shown) on the underside.
  • connection areas 20 for connection to the connection points for the power supply and the ground potential of the semiconductor die to be fastened on the substrate. In general, these pads are more widely dispersed than that shown in FIG. 1.
  • Each of the pads 20 is connected to an underlying via that is in a hole in the substrate 10 and is connected to a connection point on the opposite lower side of the substrate.
  • a decoupling capacitor is arranged above the through pin, which lies below the connection area 20, which is explained in more detail in the description below.
  • the inventive device for packaging monolithically integrated semiconductor circuits seeks to alleviate three significant problems associated with such devices in general, thereby making the device more compatible with today's very sophisticated semiconductor circuits, particularly those designed to perform logic operations quickly working computers were developed.
  • the arrangement according to the invention for packaging monolithically integrated semiconductor circuits can be produced using currently known production methods.
  • a first problem in sophisticated structures for packaging monolithically integrated semiconductor circuits is signal delay.
  • the operating speed of monolithically highly integrated circuits is largely limited by the transmission delay caused by the arrangement for packaging the circuits. This is because the switching delay of the active Switching elements becomes relatively insignificant with regard to the propagation delay in the arrangement for packing the monolithically highly integrated semiconductor circuits.
  • the propagation delay is due in large part to the large dielectric constant of the insulating material between the layers of a conventional arrangement for packaging the monolithically integrated semiconductor circuits.
  • the dielectric constant of insulating material is greater than one.
  • the dielectric constant of ceramic material is approximately nine. The greater the dielectric constant, the lower the speed of signal propagation. In the arrangement according to the invention, air insulation is partially used for the insulation of the conductor tracks.
  • a second problem associated with conventional arrangements for packaging monolithically integrated semiconductor circuits is the crosstalk between the signal lines. The crosstalk between generally parallel signal lines is caused by the inductive and capacitive coupling of the lines.
  • a metal plate connected to the reference potential is arranged in the immediate vicinity of the signal lines and above them in order to reduce the capacitive coupling of adjacent lines.
  • a third problem that arises with arrangements for packaging monolithically integrated semiconductor circuits is the reduction of the driver interference voltage. This is the voltage change in the driver circuit caused by the inductance of the power supply lines and the other lines. In order to increase the operating speed of a computer system, it is very desirable that many driver switch lengths switch at the same time. The limiting factor for the number of driver stages that are operated simultaneously, the driver interference voltage.
  • decoupling capacitors are provided in the immediate vicinity of the connections for the power supply.
  • the driver interference voltage V in which n is the number of driver stages switching simultaneously during the time interval dt, L is the inductance and is the change in current over time during switching. The value of is determined by the operating parameters of the monolithically integrated semiconductor circuit and cannot be changed significantly.
  • the inductance L is a variable which, if reduced, also reduces the driver interference voltage according to the relationship given above.
  • the following relationship is of interest where v is the speed of light, L is inductance and C is capacitance. As the relationship shows, the product C x L is a constant. Therefore, if C is made larger, L becomes smaller, which is desirable. Therefore, the driver interference voltage can be made smaller by increasing the capacity of the power supply lines. This capacitance can be increased by using decoupling capacitors which are assigned to the conductor tracks of the arrangement for packing monolithically integrated semiconductor circuits.
  • a substrate 10 is formed from an insulating material, preferably a material that has a coefficient of thermal expansion that substantially corresponds to the coefficient of thermal expansion of silicon. Ceramic and glass ceramic are the usual materials suitable for this purpose.
  • the thickness of the substrate 10 is preferably on the order of 0.5 to 1.5 mm.
  • Holes 22 are provided, which are preferably conical, as shown. In general, the holes 22 have a diameter of 75 to 150 p at the narrower end and one of 250 to 500 p at the larger end.
  • the perforated substrate can be made in any suitable manner.
  • a ceramic slurry containing a finely divided ceramic material and a binder can be brought to the desired thickness with a doctor blade.
  • the holes are punched or shaped and the sheet of unfired ceramic material obtained is sintered.
  • the substrate can be pressed and sintered if desired.
  • the holes 22 are formed in the substrate 10 so that their configuration lies under the pads 20 of the semiconductor die which supply the electrical energy to it, as shown in FIG. 1.
  • the substrate 10 can be made in any suitable size and can accommodate any suitable number of dies. In general, however, it is difficult to place more than three dies on a substrate if only one metallization level is used.
  • the configuration of the holes 22 must be designed before punching and must take into account the substrate shrinkage during sintering. Therefore, the output pattern in the green substrate must be larger than the pattern on the die by the amount the substrate shrinks during sintering. As shown in FIG. 3, the substrate is masked with a photoresist layer 24 on the surface on which the holes have the larger diameter.
  • the photoresist is exposed and developed to leave an opening 25 above the holes in which the decoupling capacitors are formed. In general, these openings are below the connections for the power supply and the ground potential of the semiconductor die after it has been applied.
  • the layer 24 therefore covers openings 22, which serve as simple through-holes for the signal lines.
  • a thin layer 26 of a base metal and a layer 27 within the holes are then deposited on the substrate not covered by the mask 24.
  • the deposition of metal can be achieved by vapor deposition, deposition by sputtering or by electroless metal deposition.
  • the film that deposits on the surface of photoresist 24 is removed along with that layer.
  • the thickness of layers 26 and 27 can be increased by electroplating, if desired. This method is known and will be generally carried out so that the conductive layers 26 and 27 form the cathode in a galvanic bath.
  • the reinforced layers 26 and 27 are anodized to form a thin dielectric layer 28, which preferably has a thickness in the range from 0.25 to a few nanometers, as indicated in FIG. 4.
  • This dielectric layer 28 is formed by anodizing the metal layer in a suitable solution. The oxide thus formed depends on the nature of the starting layer.
  • layers 26 and 27 are made of aluminum, Al203 is formed, if the initial layers are made of titanium, TiO 2 is formed and if they are made of tantalum, Ta 2 O 5 is formed.
  • the anodized substrate can then be heated in an oxidizing atmosphere to oxidize the metal that was not well covered by the anodizing process due to the presence of pinholes in the anodized oxide.
  • the base metal is copper, a thin oxide layer such as SiO 2 , A1 2 0 3 etc. is deposited on the copper by sputtering or otherwise.
  • a mask 30, which has a relatively large thickness in the range from 75 to 150 micrometers, is formed on a surface of the substrate 10.
  • the mask 30 can be formed by pre-punching a plastic film which has openings 31 with a larger diameter than the exposed openings of the holes 22.
  • the masking film 30 is attached to the surface of the substrate 10 and the openings are filled with an electrically conductive paste which preferably consists of copper with 3 to 6% zinc and / or tin in combination with a suitable carrier.
  • the paste can be pressed into the openings 22 and the openings 31 of the mask. If that if desired, the holes 22 may be filled separately before the mask 30 is applied. Alternatively, holes 22 and 31 can be chemically metallized.
  • At least one of the holes 22 can be masked prior to anodizing.
  • the hole can be masked by forming a layer of photoresist over the opening or by covering it with paraffin. The inner surface of the masked hole is not anodized during anodizing.
  • the conductive paste is subsequently introduced, as shown in FIG. 5, the conductive cone 41 thus formed is in direct contact with the conductive layer 27.
  • the conductive paste is Cones formed in the holes are separated from the conductive layer 26 by the anodized layer 28, which is made of a dielectric material.
  • the structure obtained after the removal of the masking layer 30 is, as indicated in FIG.
  • the cone 41 which is in direct contact with the layer 27, forms the ground connection for the layer 26, which connects all the layers 27 of the decoupling capacitors to one another.
  • a metallization pattern is formed from the strips 16 and 18 on the opposite side of the substrate 10 and, as is shown in FIG. 1, connects the signal connections of the semiconductor die to be applied to the substrate with the through connections 38, which are not underneath the semiconductor chip.
  • This metallization pattern can be formed in any suitable manner are, for example by attaching a perforated masking layer to the surface of the substrate, forming the openings for the metallization strips by cutting with an electron beam and then filling the openings with a conductive paste.
  • a metallic cover layer can be applied and a suitable pattern can be produced by subtractive etching, which is known.
  • Another alternative method is to deposit a thin metal layer (0.1 nm), form a photoresist window corresponding to the pattern of the signal lines, then electrodeposition in the window, remove the photoresist, and finally dip-etch to remove the initial thin metal coating along the Remove lines and thereby separate them electrically.
  • the structure obtained has a series of signal connections 39 and a series of power supply connections 43, to which a decoupling capacitor is assigned, which is arranged in the immediate vicinity of the power supply connections of the semiconductor die.
  • FIG. 6A Another structure is shown in FIG. 6A, which was produced in a different way.
  • the substrate 10A is provided with cylindrical holes 22A arranged in the same basic configuration that was explained in connection with FIG. 2.
  • a masking photoresist layer which is similar to the layer 24 shown in FIG.
  • a metal layer 27A is then deposited in the exposed area by any suitable method. This layer 27A need not extend to the through hole walls 22A, although it may be provided if desired.
  • coaxial cable pieces 40A are inserted into the through holes for supplying the power supply voltage, the ends 43A of which extend beyond the surface and thereby form connections for fastening on a supporting card or other structure.
  • the upper ends of the coaxial cable pieces 40A are stripped of the insulating layer 28A.
  • the outer metal layer 26A of the coaxial cable makes electrical contact with layer 27A.
  • the insulating layer 28A electrically insulates the coaxial cable piece 40A from its outer metal layer 26A, thereby forming a decoupling capacitor.
  • a piece of wire 41A is inserted into the hole 22A and forms the connection 45A of the decoupling capacitors, which is connected to the ground potential.
  • Equal pieces 38A are inserted into the signal via holes, thereby forming the Si g nalan whatever 39A.
  • the side for receiving the semiconductor die is kept flat, if necessary by grinding.
  • a dielectric cover layer 42A is formed over the side intended to receive the semiconductor die and holes are etched into the cover layer where the wire pieces 38A, 41A and 40A are located.
  • a multilayer metallic cover layer such as Cr-Cu-Cr is applied by any suitable method and the metallization patterns 16A and 18A and contact areas 20A are produced by conventional subtractive etching.
  • This substrate can be processed further in the same manner as that described for the first exemplary embodiment shown in FIG. 6.
  • recesses can be formed between the conductor tracks 16 and 18, which reduce the capacitive coupling by increasing the amount of air dielectric.
  • the recesses 30 can be cut with an electron beam or with a wet saw and are preferably 25 to 35 micrometers deep. If glass ceramic is used as the substrate 10, the recesses can be formed by etching, the metal surface serving as an etching mask.
  • FIG. 7 The cross section of the substrate at this stage of the process is shown in FIG. 7.
  • a silicon die 34 with monolithically integrated circuits is soldered onto the solder pads 20 and the pads 12 and 14 of the metallization for the signals.
  • the terminals 43, which form part of the driver circuit, and the terminals 39, which form part of the metallization for the signals, are connected to terminals on a suitable circuit card or other carrier.
  • a ground plane 50 is provided above it, which is located just above the strip-shaped metallization for the signal lines 16 and 18.
  • the ground plane 50 has an opening 51 for receiving the semiconductor die 34 and is provided with spacers 52 made of insulating material which touch the surface of the substrate or the strip-like metallization and thereby maintain a certain distance.
  • the spacers 52 made of insulating material can alternatively also be provided on the substrate. 8 shows the substrate 10 with the ground plane 50 arranged above it.
  • the ground plane 50 is connected to the ground potential by means of suitable electrical connections.
  • a water cooling plate 60 is attached to the module with a preferably serpentine-like water path.
  • the water cooling plate 60 may be connected to the ground plane 50 or, alternatively, the ground plane may be an integral part of the water cooling plate.
  • the central region of the water cooling plate above the semiconductor plate 34 is fastened to the latter with a highly heat-conducting, electrically insulating paste-like material 62 in order to improve the heat dissipation from the semiconductor plate 34 to the water cooling plate 60.
  • the thermally conductive paste-like material conducts the heat from the semiconductor die to the water cooling plate and serves as a buffer for the thermal expansion and contraction of the semiconductor die, thereby avoiding thermal stresses in the semiconductor die 34.
  • Inlet 64 and outlet 66 may be any suitable water source for the circulation of the water.
  • the space surrounding the die can be easily and effectively sealed by a seal 52 between the flange 50 and the substrate 10 and a second seal 53 between the water cooling plate 60 and the ground plane 50.
  • the seals 52 and 53 can be formed from any suitable material, e.g. made of an organic resin material or a low-melting solder.
  • Figs. 10-12 shows another preferred embodiment for the ground plane.
  • the ground plane 70 is divided into a number of sections.
  • insulating layers 72 and 74 are applied to the metal plate 70 forming the substrate, which has a hole 71 which corresponds to the semiconductor die, on the upper and lower main surfaces.
  • Metal layers 76 and 78 are deposited over the insulating layers 72 and 74 on the sections.
  • a water connection 80 is provided in the space between the quadrants of the metal layer 78 and extends through the dielectric layer 74 to the metal substrate 70.
  • Pads 82 are formed on the metal layer 78 in direct electrical contact with it.

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Abstract

Bei einer Anordnung zum Packen schnell schaltender monolithisch integrierter Halbleiterschaltungen sind Entkoppelkondensatoren für die Anschlusspunkte zur Stromversorgung des Halbleiterplättchens vorgesehen. Diese verringern die Induktivität der Stromversorgungsleitungen. Dadurch werden auch die beim Schalten der Halbleiterbauelemente in den Stromversorgungsleitungen auftretenden Spannungsschwankungen, die als Störspannungen wirken, verringert, da ihre Grösse auch von der Grösse der Induktivität der Stromversorgungsleitungen abhängt. Für eine wirksame Verringerung der Störspannungen sind jedoch induktivitätsarme Entkoppelkodensatoren erforderlich. Diese werden dadurch erhalten, dass sich die Entkoppelkondensatoren in den Löchern einer das Halbleiterplättchen aufnehmenden Substratplatte aus dielektrischem Material befinden, die für die Zufuhr der Versorgungsspannung zum Halbleiterplättchen vorgesehen sind. Die Herstellung der Entkoppelkondensatoren erfolgt dabei durch Verfahrensschritte, die mit der Herstellung des Substrates verträglich sind. Die Lochwandungen werden mit einer ersten Metallschicht (27) versehen, die zur Bildung eines über ihr befindlichen Dielektrikums (28) teilweise eloxiert wird. Anschliessend werden die Löcher mit Metall gefüllt (40) und die Substratplatte mit Leiterzügen versehen, die die Kondensatoren kontaktieren.In an arrangement for packing rapidly switching monolithically integrated semiconductor circuits, decoupling capacitors are provided for the connection points for the power supply of the semiconductor die. These reduce the inductance of the power supply lines. This also reduces the voltage fluctuations which occur in the power supply lines when the semiconductor components are switched and which act as interference voltages, since their size also depends on the size of the inductance of the power supply lines. However, decoupling encoders with low inductance are required for an effective reduction of the interference voltages. These are obtained in that the decoupling capacitors are located in the holes of a substrate plate made of dielectric material which receives the semiconductor die and are provided for supplying the supply voltage to the semiconductor die. The decoupling capacitors are produced by process steps which are compatible with the production of the substrate. The walls of the hole are provided with a first metal layer (27) which is partially anodized to form a dielectric (28) located above it. The holes are then filled with metal (40) and the substrate plate is provided with conductor tracks which contact the capacitors.

Description

Die Erfindung bezieht sich auf eine Anordnung zum Packen schnell schaltender monolithisch integrierter Halbleiterschaltungen, die für die Anschlußpunkte der Stromversorgung des Halbleiterplättchens Entkoppelkondensatoren aufweist, und ein Verfahren zur Herstellung der Anordnung.The invention relates to an arrangement for packing fast-switching monolithically integrated semiconductor circuits, which has decoupling capacitors for the connection points of the power supply of the semiconductor die, and a method for producing the arrangement.

Monolithisch integrierte Halbleiterschaltungen sind entwickelt worden, um bei höher werdenden Arbeitsgeschwindigkeiten betrieben zu werden. Insbesondere wurden logische Schaltungen für die Anwendung in Computern entwickelt. Die erhöhte Frequenz der Signale der monolithisch integrierten Halbleiterschaltungen hat auch vergleichbare Verbesserungen bezüglich der Struktur der Anordnung zum Packen der monolithisch integrierten Halbleiterschaltungen erfordert. Beispielsweise wird das Ubersprechen, das aus der Kopplung zwischen Schaltungen, die den Signalleitungen benachbart sind, herrührt, bei sehr schneller Arbeitsweise wegen der Änderungsgeschwindigkeiten der elektrischen und magnetischen Felder während der übergangsvorgänge bedeutsam. Dieses Problem wird bei der Benutzung von hochfrequenten Signalen ausgeprägt. Ein anaeres bedeutendes Problem stellt das Begrenzen von Spannungsschwankungen in den Stromversorgungsleitungen der Treiberstufen dar, die häufig als Treiberstörspannungen bezeichnet werden. Da der in den Leitungen der Treiberschaltung fließende Strom verhältnismäßig hoch ist, werden die Treiberstörspannungen in erster Linie durch die Induktivität der Leitungen beeinflußt.Monolithically integrated semiconductor circuits have been developed to operate at increasing operating speeds. In particular, logic circuits have been developed for use in computers. The increased frequency of the signals of the monolithically integrated semiconductor circuits has also required comparable improvements in the structure of the arrangement for packaging the monolithically integrated semiconductor circuits. For example, the crosstalk resulting from the coupling between circuits adjacent to the signal lines becomes significant when operating very quickly because of the rates of change of the electric and magnetic fields during the transitions. This problem is pronounced when using high-frequency signals. Another important problem is the limitation of Voltage fluctuations in the power supply lines of the driver stages, which are often referred to as driver interference voltages. Since the current flowing in the lines of the driver circuit is relatively high, the driver interference voltages are primarily influenced by the inductance of the lines.

Entkoppelkondensatoren sind zur Verringerung der Treiberstörspannungen vorgeschlagen worden. Jedoch sind übliche Entkoppelkondensatoren als diskrete Bauelemente ausgeführt und befinden sich notwendigerweise in einem bestimmten Abstand von der Treiberstufe und erfordern normalerweise zusätzliche übertragungsleitungen, die die Induktivität erhöhen, wodurch die Wirkung der Entkoppelkondensatoren verringert wird. Gegenwärtig ist die Struktur einer Anordnung zum Packen der monolithisch integrierten Halbleiterschaltungen häufig der begrenzende Faktor, der das vollständige Ausnutzen der besseren Betriebseigenschaften der Halbleiterbauelemente verhindert.Decoupling capacitors have been proposed to reduce driver interference voltages. However, conventional decoupling capacitors are designed as discrete components and are necessarily at a certain distance from the driver stage and normally require additional transmission lines which increase the inductance, as a result of which the effect of the decoupling capacitors is reduced. At present, the structure of an arrangement for packaging the monolithically integrated semiconductor circuits is often the limiting factor which prevents the better operating properties of the semiconductor components from being fully exploited.

Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, eine Anordnung zum Packen schnell schaltender monolithisch integrierter Halbleiterschaltungen zu schaffen, die für die Anschlußpunkte der Stromversorgung Entkoppelkondensatoren aufweist und bei der aufgrund ihrer Struktur die beim Schalten der Halbleiterbauelemente in den Stromversorgungsleitungen auftretenden Spannungsschwankungen, die Störspannungen darstellen, verringert sind. Außerdem löst die Erfindung die Aufgabe, ein Verfahren zur Herstellung einer solchen Anordnung anzugeben.The invention seeks to remedy this. The invention, as characterized in the claims, achieves the object of providing an arrangement for packing fast-switching monolithically integrated semiconductor circuits which has decoupling capacitors for the connection points of the power supply and in which, due to their structure, those which occur in the power supply lines when the semiconductor components are switched Voltage fluctuations, which represent interference voltages, are reduced. In addition, the invention solves the problem of specifying a method for producing such an arrangement.

Die Erfindung wird im folgenden durch Beschreibung bevorzugter Ausführungsbeispiele in Verbindung mit den Zeichnungen näher erläutert, von denen zeigen:

  • Fig. 1 eine Draufsicht auf ein bevorzugtes Ausführungsbeispiel der Anordnung zum Packen monolithisch integrierter Halbleiterschaltungen gemäß der Erfindung, das jedoch ohne ein darauf befestigtes Halbleiterplättchen mit integrierten Schaltungen dargestellt ist;
  • Die Fign. 2, 3, 4, 5 und 6 eine Reihe von Teil-Schnittansichten, die die Verfahrensschritte erläutern, die erforderlich sind, um den Entkopplungskondensator gemäß dem Verfahren nach der Erfindung innerhalb des Substrates herzustellen;
  • Fig. 6A ein anderes Ausführungsbeispiel der Erfindung;
  • Fig. 7 eine Schnittansicht, die die Beziehung einer bevorzugten Ausführungsform des Substrates zu einer darüber befindlichen Masseebene in auseinandergezogener Darstellung wiedergibt;
  • Fig. 8 eine Seitenansicht, teilweise im Schnitt, die eine bevorzugte Ausführungsform des Substrates und der Masseebene in zusammengebautem Zustand wiedergibt;
  • Fig. 9 eine Seitenansicht, teilweise im Schnitt, die die Kombination bevorzugter Ausführungsformen des Substrates, der darüber befindlichen Masseebene und einer Kühlplatte in zusammengebautem Zustand darstellt;
  • Fig. 10 eine Draufsicht auf die Unterseite eines anderen bevorzugten Ausführungsbeispieles einer Masse-Platte gemäß der Erfindung;
  • Fig. 11 die Ansicht eines längs der Linie 11-11 der Fig. 10 geführten Schnittes und
  • Fig. 12 die Ansicht eines längs der Linie 12-12 der Fig. 10 geführten Schnittes.
The invention is explained in more detail below by describing preferred exemplary embodiments in conjunction with the drawings, of which:
  • Figure 1 is a plan view of a preferred embodiment of the arrangement for packaging monolithically integrated semiconductor circuits according to the invention, but which is shown without an attached semiconductor die with integrated circuits.
  • The figures 2, 3, 4, 5 and 6 are a series of partial sectional views explaining the process steps required to manufacture the decoupling capacitor according to the method of the invention within the substrate;
  • 6A shows another embodiment of the invention;
  • 7 is a sectional view showing the relationship of a preferred embodiment of the substrate to an overlying ground plane in an exploded view;
  • 8 is a side view, partly in section, showing a preferred embodiment of the substrate and the ground plane in the assembled state;
  • 9 is a side view, partly in section, illustrating the combination of preferred embodiments of the substrate, the ground plane above it and a cooling plate in the assembled state;
  • 10 is a plan view of the underside of another preferred embodiment of a mass plate according to the invention;
  • Fig. 11 is a view taken along the line 11-11 of Fig. 10 and
  • Fig. 12 is a view taken along the line 12-12 of Fig. 10 section.

Fig. 1 ist die Draufsicht auf eine bevorzugte Ausführungsform der Anordnung zum Packen monolithich integrierter Halbleiterschaltungen ohne ein auf ihr befestigtes Halbleiterplättchen dargestellt. Die Anordnung weist ein Substrat 10 aus keramischem Material auf, das vorzugsweise einen Ausdehnungskoeffizienten besitzt, der dem von Silicium sehr nahe kommt. Auf der Oberfläche ist eine große Anzahl von Lötflächen in einer Konfiguration angeordnet, die der Konfiguration von Anschlußflächen auf dem aufzulötenden Halbleiterplättchen entspricht. Im allgemeinen dienen die äußeren Reihen 12 und 14 der Lötflächen der Verbindung mit den Signaleingangs-/Ausgangsanschlußpunkten auf dem Halbleiterplättchen. Auf dem Substrat 10 aufgebrachte Leiterzüge 16 und 18, stellen den elektrischen Kontakt mit den Flächen 12 und 14 für die Eingangs-/ Ausgangssignale her und über Stifte, die sich durch das Substrat 10 erstrecken, zu einem nicht dargestellten Anschlußpunkt auf der Unterseite. Die genaue Anzahl der Eingangs-/Ausgangsanschlußflächen und ihre Anordnung ist eine Frage des Entwurfs und kann selbstverständlich gegenüber der dargestellten bevorzugten Ausführungsform variiert werden. Wie noch erläutert wird, ist es jedoch vorzuziehen, daß die Anschlußflächen für die Eingangs-/Ausgangssignale längs der äußeren Peripherie des Halbleiterplättchens angeordnet werden. In dem zentralen Teil des für die Anschlußflächen vorgesehenen Teiles des Substrates 10 sind Anschlußflächen 20 für die Verbindung mit den Anschlußpunkten für die Stromversorgung und das Massepotential des auf dem Substrat zu befestigenden Halbleiterplättchens. Im allgemeinen sind diese Anschlußflächen weiter verstreut als das in Fig. 1 dargestellt ist. Jede der Anschlußflächen 20 ist an eine darunterliegende Durchverbidung angeschlossen, die sich in einem Loch in dem Substrat 10 befindet und mit einem Anschlußpunkt auf der gegenüberliegenden unteren Seite des Substrates verbunden ist. Über dem Durchverbindungsstift, der unter der Anschlußfläche 20 liegt, ist ein Entkopplungskondensator angeordnet, was in der nachfolgenden Beschreibung genauer erläutet wird.Fig. 1 is a plan view of a preferred embodiment of the arrangement for packaging monolithically integrated semiconductor circuits without a semiconductor die attached to it. The arrangement has a substrate 10 made of ceramic material, which preferably has an expansion coefficient which is very close to that of silicon. A large number of solder pads are arranged on the surface in a configuration which corresponds to the configuration of connection pads on the semiconductor die to be soldered. Generally, the outer rows 12 and 14 of the solder pads are used for connection to the signal input / output connection points on the semiconductor die. Conductor tracks 16 and 18 applied to the substrate 10 make electrical contact with the surfaces 12 and 14 for the input / output signals and via pins which extend through the substrate 10 to a connection point (not shown) on the underside. The exact number of input / output pads and their arrangement is a matter of design and can of course be varied over the preferred embodiment shown. However, as will be explained, it is preferable that the pads for the input / output signals be along the outer periphery of the semiconductor can be arranged. In the central part of the part of the substrate 10 provided for the connection areas there are connection areas 20 for connection to the connection points for the power supply and the ground potential of the semiconductor die to be fastened on the substrate. In general, these pads are more widely dispersed than that shown in FIG. 1. Each of the pads 20 is connected to an underlying via that is in a hole in the substrate 10 and is connected to a connection point on the opposite lower side of the substrate. A decoupling capacitor is arranged above the through pin, which lies below the connection area 20, which is explained in more detail in the description below.

Die erfindungsgemäße Anordnung zum Packen von monolithisch integrierten Halbleiterschaltungen sucht drei bedeutende Probleme, die mit derartigen Anordnungen im allgemeinen verbunden sind, zu mildern, wodurch die Anordnung verträglicher gemacht wird mit heutigen sehr hoch entwickelten Halbleiterschaltungen, insbesondere mit solchen, die zur Durchführung logischer Operationen in schnell arbeitenden Computern entwickelt wurden. Darüber hinaus kann die erfindungsgemäße Anordnung zum Packen monolithisch integrierter Halbleiterschaltungen mit gegenwärtig bekannten Herstellungsverfahren hergestellt werden. Ein erstes Problem in hochentwickelten Strukturen zum Packen monolithisch integrierter Halbleiterschaltungen ist die Signalverzögerung. Die Arbeitsgeschwindigkeit monolithisch hochintegrierter Schaltungen wird zu einem großen Teil begrenzt durch die durch die Anordnung zum Packen der Schaltungen bedingte Übertragungsverzögerung. Das ist deshalb der Fall, weil die Schaltverzögerung der aktiven Schaltelemente verhältnismäßig unbedeutend wird im Hinblick auf die Ausbreitungsverzögerung in der Anordnung zum Packen der monolithisch hochintegrierten Halbleiterschaltungen. Die Ausbreitungsverzögerung beruht zu einem großen Teil auf der großen Dielektrizitätskonstante des isolierenden Materials zwischen den Schichten einer üblichen Anordnung zum Packen der monolithisch integrierten Halbleiterschaltungen. Die Dielektrizitätskonstante von isolierendem Material ist größer als Eins. Die Dielektrizitätskonstante von keramischem Material beträgt etwa Neun. Je größer die Dielektrizitätskonstante ist, um so geringer ist die Signalausbreitungsgeschwindigkeit. Bei der Anordnung nach der Erfindung wird teilweise eine Luftisolation für das Iolieren der Leiterzüge benutzt. Ein zweites Problem, das mit üblichen Anordnungen zum Packen monolithisch integrierter Halbleiterschaltungen verbunden ist, ist das übersprechen zwischen den Signalleitungen. Das Übersprechen wird zwischen im allgemeinen parallel verlaufenden Signalleitungen durch die induktive und kapazitive Kopplung der Leitungen verursacht. Bei der erfindungsgemäßen Anordnung zum Packen monolithisch integrierter Halbleiterschaltungen ist in unmittelbarer Nachbarschaft zu den Signalleitungen und über ihnen eine mit dem Bezugspotential verbundene Metallplatte angeordnet, um die kapazitive Kopplung benachbarter Leitungen zu verringern. Ein drittes Problem, das bei Anordnungen zum Packen monolithisch integrierter Halbleiterschaltungen auftritt, besteht in der Verringerung der Treiberstörspannung. Das ist die Spannungsänderung in der Treiberschaltung, die durch die Induktivität der Stromversorgungsleitungen und der übrigen Leitungen verursacht wird. Um aie Arbeitsgeschwindigkeit eines Computersystems zu erhöhen, ist es sehr erwünscht, daß viele Treiberschal- Langen gleichzeitig schalten. Der begrenzende Faktor für die Anzahl der Treiberstufen, die gleichzeitig betrieben werden, ist die Treiberstörspannung. Bei der erfindungsgemäßen Anordnung zum Packen monolithisch integrierter Halbleiterschaltungen sind Entkoppelkondensatoren in unmittelbarer Nachbarschaft der Anschlüsse für die Stromversorgung vorgesehen. Für die Treiberstörspannung V gilt die Beziehung:

Figure imgb0001
in der n die Anzahl der während des Zeitintervalles dt gleichzeitig schaltenden Treiberstufen ist, L die Induktivität und
Figure imgb0002
 die zeitliche Änderung des Stromes während des Schaltens ist. Der Wert von
Figure imgb0003
 ist festgelegt durch die Betriebsparameter der monolithisch integrierten Halbleiterschaltung und kann nicht wesentlich geändert werden. Die Induktivität L ist jedoch eine Variable, die, wenn sie verringert wird, auch die Treiberstörspannung gemäß der oben angegebenen Beziehung verringert. Von Interesse ist jedoch die folgende Beziehung
Figure imgb0004
in der v die Lichtgeschwindigkeit, L die Induktivität und C die Kapazität bedeuten. Wie die Beziehung zeigt, ist das Produkt C x L eine Konstante. Wenn daher C größer gemacht wird, dann wird L kleiner, was erwünscht ist. Daher kann die Treiberstörspannung kleiner gemacht werden durch Vergrößern der Kapazität der Stromversorgungsleitungen. Diese Kapazität kann vergrößert werden durch die Verwendung von Entkoppelkondensatoren, die den Leiterzügen der Anordnung zum Packen monolithisch integrierter Halbleiterschaltungen zugeordnet sind.The inventive device for packaging monolithically integrated semiconductor circuits seeks to alleviate three significant problems associated with such devices in general, thereby making the device more compatible with today's very sophisticated semiconductor circuits, particularly those designed to perform logic operations quickly working computers were developed. In addition, the arrangement according to the invention for packaging monolithically integrated semiconductor circuits can be produced using currently known production methods. A first problem in sophisticated structures for packaging monolithically integrated semiconductor circuits is signal delay. The operating speed of monolithically highly integrated circuits is largely limited by the transmission delay caused by the arrangement for packaging the circuits. This is because the switching delay of the active Switching elements becomes relatively insignificant with regard to the propagation delay in the arrangement for packing the monolithically highly integrated semiconductor circuits. The propagation delay is due in large part to the large dielectric constant of the insulating material between the layers of a conventional arrangement for packaging the monolithically integrated semiconductor circuits. The dielectric constant of insulating material is greater than one. The dielectric constant of ceramic material is approximately nine. The greater the dielectric constant, the lower the speed of signal propagation. In the arrangement according to the invention, air insulation is partially used for the insulation of the conductor tracks. A second problem associated with conventional arrangements for packaging monolithically integrated semiconductor circuits is the crosstalk between the signal lines. The crosstalk between generally parallel signal lines is caused by the inductive and capacitive coupling of the lines. In the arrangement according to the invention for packaging monolithically integrated semiconductor circuits, a metal plate connected to the reference potential is arranged in the immediate vicinity of the signal lines and above them in order to reduce the capacitive coupling of adjacent lines. A third problem that arises with arrangements for packaging monolithically integrated semiconductor circuits is the reduction of the driver interference voltage. This is the voltage change in the driver circuit caused by the inductance of the power supply lines and the other lines. In order to increase the operating speed of a computer system, it is very desirable that many driver switch lengths switch at the same time. The limiting factor for the number of driver stages that are operated simultaneously, the driver interference voltage. In the arrangement according to the invention for packing monolithically integrated semiconductor circuits, decoupling capacitors are provided in the immediate vicinity of the connections for the power supply. The following applies to the driver interference voltage V:
Figure imgb0001
 in which n is the number of driver stages switching simultaneously during the time interval dt, L is the inductance and
Figure imgb0002
 is the change in current over time during switching. The value of
Figure imgb0003
 is determined by the operating parameters of the monolithically integrated semiconductor circuit and cannot be changed significantly. However, the inductance L is a variable which, if reduced, also reduces the driver interference voltage according to the relationship given above. However, the following relationship is of interest
Figure imgb0004
 where v is the speed of light, L is inductance and C is capacitance. As the relationship shows, the product C x L is a constant. Therefore, if C is made larger, L becomes smaller, which is desirable. Therefore, the driver interference voltage can be made smaller by increasing the capacity of the power supply lines. This capacitance can be increased by using decoupling capacitors which are assigned to the conductor tracks of the arrangement for packing monolithically integrated semiconductor circuits.

In den Fign. 2 bis 9 ist ein bevorzugtes Verfahren zur Herstellung der Anordnung zum Packen von monolithisch integrierten Halbleiterschaltungen erläutert. Ein Substrat 10 wird aus einem isolierenden Material geformt, vorzugsweise aus einem Material, das einen Wärmeausdehnungskoeffizienten besitzt, der im wesentlichen dem Wärmeausdehnungskoeffizienten von Silicium entspricht. Keramik und Glaskeramik sind die üblichen für diesen Zweck geeigneten Materialien. Die Dicke des Substrates 10 liegt vorzugsweise in der Größenordnung von 0,5 bis 1,5 mm. Es sind Löcher 22 vorgesehen, die vorzugsweise kegelförmig ausgebildet sind, wie das dargestellt ist. Im allgemeinen weisen die Löcher 22 einen Durchmesser von 75 bis 150 p am schmaleren und einen von 250 bis 500 p am größeren Ende auf. Das mit Löchern versehene Substrat kann in jeder geeigneten Weise hergestellt werden. Wenn ein keramisches Material verwendet wird, kann ein Keramikschlamm, der ein feinverteiltes keramisches Material und ein Bindemittel' enthält, mit einem Abstreifmesser auf die gewünschte Dicke gebracht werden. Es werden die Löcher gestanzt oder geformt und das erhaltene Blatt aus ungebranntem keramischem Material wird gesintert. Alternativ kann das Substrat auch gepreßt und gesintert werden, wenn das erwünscht ist.In Figs. 2 to 9, a preferred method for producing the arrangement for packaging monolithically integrated semiconductor circuits is explained. A substrate 10 is formed from an insulating material, preferably a material that has a coefficient of thermal expansion that substantially corresponds to the coefficient of thermal expansion of silicon. Ceramic and glass ceramic are the usual materials suitable for this purpose. The thickness of the substrate 10 is preferably on the order of 0.5 to 1.5 mm. Holes 22 are provided, which are preferably conical, as shown. In general, the holes 22 have a diameter of 75 to 150 p at the narrower end and one of 250 to 500 p at the larger end. The perforated substrate can be made in any suitable manner. If a ceramic material is used, a ceramic slurry containing a finely divided ceramic material and a binder can be brought to the desired thickness with a doctor blade. The holes are punched or shaped and the sheet of unfired ceramic material obtained is sintered. Alternatively, the substrate can be pressed and sintered if desired.

In dem Substrat 10 sind die Löcher 22 so gebildet, daß ihre Konfiguration unter den Anschlußflächen 20 des Halbleiterplättchens liegt, die ihm die elektrische Energie zuführen, wie das in Fig. 1 dargestellt ist. Das Substrat 10 kann in jeder geeigneten Größe hergestellt werden und jede passende Anzahl von Halbleiterplättchen aufnehmen. Im allgemeinen ist es jedoch schwierig, mehr als drei Halbleiterplättchen auf einem Substrat unterzubringen, wenn nur eine Metallisierungsebene verwendet wird. Die Konfiguration der Löcher 22 muß vor dem Stanzen entworfen werden und das Schrumpfen des Substrates beim Sintern berücksichtigen. Daher muß das Ausgangsmuster in dem ungesinterten Substrat um den Betrag, um den das Substrat während des Sinterns schrumpft, größer sein als das Muster auf dem Halbleiterplättchen. Wie das in Fig. 3 gezeigt ist, ist das Substrat mit einer Photolackschicht 24 auf derjenigen Oberfläche maskiert, auf der die Löcher den größeren Durchmesser aufweisen.The holes 22 are formed in the substrate 10 so that their configuration lies under the pads 20 of the semiconductor die which supply the electrical energy to it, as shown in FIG. 1. The substrate 10 can be made in any suitable size and can accommodate any suitable number of dies. In general, however, it is difficult to place more than three dies on a substrate if only one metallization level is used. The configuration of the holes 22 must be designed before punching and must take into account the substrate shrinkage during sintering. Therefore, the output pattern in the green substrate must be larger than the pattern on the die by the amount the substrate shrinks during sintering. As shown in FIG. 3, the substrate is masked with a photoresist layer 24 on the surface on which the holes have the larger diameter.

Der Photolack wird belichtet und entwickelt, um eine öffnung 25 über den Löchern zurückzulassen, in der die Entkoppelkondensatoren gebildet werden. Im allgemeinen liegen diese Öffnungen unter den Anschlüssen für die Stromversorgung und das Massepotential des Halbleiterplättchens nach dessen Aufbringen. Die Schicht 24 bedeckt daher öffnungen 22, die als einfache Durchverbindungslöcher für die Signalleitungen dienen. Eine dünne Schicht 26 eines Basismetalles und eine Schicht 27 innerhalb der Löcher, wird dann auf dem nicht von der Maske 24 bedeckten Substrat abgeschieden. Als Basismetall dient vorzugsweise entweder Aluminium, Titan, Tantal oder Kupfer, das bis zu einer Dicke in der Größenordnung von einigen Mikrometern abgeschieden wird. Das Abscheiden von Metall kann erreicht werden durch Aufdampfverfahren, Abscheiden durch Zerstäuben oder durch stromlose Metallabscheidung. Wenn das Metall der Schichten 26 und 27 durch Aufdampfen oder durch Zerstäuben aufgebracht wird, wird der Film, der sich auf der Oberfläche des Photolackes 24 abscheidet zusammen mit dieser Schicht entfernt. Die Dicke der Schichten 26 und 27 kann, wenn das erwünscht ist, durch Galvanisieren verstärkt werden. Dieses Verfahren ist bekannt und wird im allgemeinen so ausgeführt, daß die leitenden Schichten 26 und 27 die Kathode in einem galvanischen Bad bilden. Nach dem Entfernen der Maske 24, werden die verstärkten Schichten 26 und 27 eloxiert, um eine dünne dielektrische Schicht 28 zu bilden, die vorzugsweise eine Dicke im Bereich von 0,25 bis zu einigen Nanometern aufweist, wie das in Fig. 4 angedeutet ist. Diese dielektrische Schicht 28 wird durch Eloxieren der Metallschicht in einer geeigneten Lösung gebildet. Das so gebildete Oxid hängt ab von der Beschaffenheit der Ausgangsschicht. Wenn die Schichten 26 und 27 aus Aluminium bestehen, wird Al203 gebildet, wenn die Anfangsschichten aus Titan bestehen, wird TiO2 gebildet und wenn sie aus Tantal bestehen, so wird Ta2O5 gebildet. Das eloxierte Substrat kann dann in einer oxidierenden Atmosphäre erhitzt werden, um das Metall zu oxidieren, das durch das Eloxierverfahren nicht gut bedeckt wurde infolge des Vorhandenseins von feinen Löchern in dem eloxierten Oxid. Wenn das Basismetall Kupfer ist, wird eine dünne Oxidschicht wie z.B. SiO2, A1203 usw. auf dem Kupfer durch Zerstäuben oder in anderer Weise abgeschieden. Wie das in Fig. 5 angedeutet ist, wird eine Maske 30, die eine verhältnismäßig große Dicke in dem Bereich von 75 bis 150 Mikrometer besitzt, auf einer Oberfläche des Substrates 10 gebildet. Die Maske 30 kann durch Vorstanzen einer Kunststoffolie gebildet werden, die öffnungen 31 mit einem größeren Durchmesser aufweist als die freiliegenden öffnungen der Löcher 22. Die maskierende Folie 30 wird auf der Oberfläche des Substrates 10 befestigt und die öffnungen mit einer elektrisch leitenden Paste gefüllt, die vorzugsweise aus Kupfer mit 3 bis 6 % Zink und/oder Zinn in Kombination mit einem geeigneten Träger besteht. Die Paste kann in die Öffnungen 22 und die Öffnungen 31 der Maske gedrückt werden. Wenn das erwünscht ist, können die Löcher 22 vor dem Anwenden der Maske 30 getrennt gefüllt werden. Alternativ können die Löcher 22 und 31 chemisch metallisiert werden.The photoresist is exposed and developed to leave an opening 25 above the holes in which the decoupling capacitors are formed. In general, these openings are below the connections for the power supply and the ground potential of the semiconductor die after it has been applied. The layer 24 therefore covers openings 22, which serve as simple through-holes for the signal lines. A thin layer 26 of a base metal and a layer 27 within the holes are then deposited on the substrate not covered by the mask 24. Either aluminum, titanium, tantalum or copper, which is deposited to a thickness of the order of a few micrometers, is preferably used as the base metal. The deposition of metal can be achieved by vapor deposition, deposition by sputtering or by electroless metal deposition. When the metal of layers 26 and 27 is deposited by vapor deposition or sputtering, the film that deposits on the surface of photoresist 24 is removed along with that layer. The thickness of layers 26 and 27 can be increased by electroplating, if desired. This method is known and will be generally carried out so that the conductive layers 26 and 27 form the cathode in a galvanic bath. After the mask 24 is removed, the reinforced layers 26 and 27 are anodized to form a thin dielectric layer 28, which preferably has a thickness in the range from 0.25 to a few nanometers, as indicated in FIG. 4. This dielectric layer 28 is formed by anodizing the metal layer in a suitable solution. The oxide thus formed depends on the nature of the starting layer. If layers 26 and 27 are made of aluminum, Al203 is formed, if the initial layers are made of titanium, TiO 2 is formed and if they are made of tantalum, Ta 2 O 5 is formed. The anodized substrate can then be heated in an oxidizing atmosphere to oxidize the metal that was not well covered by the anodizing process due to the presence of pinholes in the anodized oxide. If the base metal is copper, a thin oxide layer such as SiO 2 , A1 2 0 3 etc. is deposited on the copper by sputtering or otherwise. As indicated in FIG. 5, a mask 30, which has a relatively large thickness in the range from 75 to 150 micrometers, is formed on a surface of the substrate 10. The mask 30 can be formed by pre-punching a plastic film which has openings 31 with a larger diameter than the exposed openings of the holes 22. The masking film 30 is attached to the surface of the substrate 10 and the openings are filled with an electrically conductive paste which preferably consists of copper with 3 to 6% zinc and / or tin in combination with a suitable carrier. The paste can be pressed into the openings 22 and the openings 31 of the mask. If that if desired, the holes 22 may be filled separately before the mask 30 is applied. Alternatively, holes 22 and 31 can be chemically metallized.

Um Kontakt mit der Metallschicht 26 herzustellen, kann zumindest eines der Löcher 22 vor dem Eloxieren maskiert werden. Das Loch kann maskiert werden durch Bilden einer Photolackschicht über der öffnung oder durch ihre Abdeckung mit Paraffin. Während des Eloxierens wird die innere Fläche des maskierten Loches nicht eloxiert. Wenn anschließend die leitende Paste eingebracht wird, wie das in Fig. 5 dargestellt ist, steht der so gebildete leitende Kegel 41 in direktem Kontakt mit der leitenden Schicht 27. In all den restlichen Löchern, in denen Entkoppelkondensatoren gebildet werden, ist der aus leitender Paste in den Löchern gebildete Kegel von der leitenden Schicht 26 durch die eloxierte Schicht 28 getrennt, die aus einem dielektrischen Material besteht. Die nach dem Entfernen der maskierenden Schicht 30 erhaltene Struktur ist, wie in Fig. 6 angedeutet, eine Reihe von Kondensatoren, bei denen der leitende Kegel 40 die eine Elektrode, die leitende Schicht 27 die andere Elektrode ist und die dielektrische Schicht 28 aus der eloxierten Schicht oder dem niedergeschlagenen Oxid 26 gebildet wird. Der in direktem Kontakt mit der Schicht 27 stehende Kegel 41 bildet den Masseanschluß für die Schicht 26, die alle Schichten 27 der Entkoppelkondensatoren untereinander verbindet. Nach Fig. 6 ist auf der gegenüberliegenden Seite des Substrates 10 ein Metallisierungsmuster aus den Streifen 16 und 18 gebildet, das, wie das in Fig. 1 dargestellt ist, die Signalanschlüsse des auf das Substrat aufzubringenden Halbleiterplättchens mit den Durchverbindungen 38 verbindet, die nicht unter dem Halbleiterplättchen liegen. Dieses Metallisierungsmuster kann in irgendeiner geeigneten Art gebildet werden, z.B. durch Befestigen einer gelochten Maskierungsschicht an der Oberfläche des Substrates, Bilden der Öffnungen für die Metallisierungsstreifen durch Schneiden mit einem Elektronenstrahl und anschließendes Füllen der öffnungen mit einer leitenden Paste. Alternativ kann eine metallische Deckschicht aufgebracht werden und ein geeignetes Muster durch subtraktives Ätzen erzeugt werden, was bekannt ist. Ein anderes alternatives Verfahren besteht im Abscheiden einer dünnen Metallschicht (0,1 nm), Bilden eines dem Muster der Signalleitungen entsprechenden Fensters aus Photolack, anschließend galvanische Metallabscheidung in dem Fenster, Entfernen des Photolacks und schließlich Tauchätzen,' um die anfängliche dünne Metallbelegung längs der Leitungen zu entfernen und sie dadurch elektrisch voneinander zu trennen.To make contact with the metal layer 26, at least one of the holes 22 can be masked prior to anodizing. The hole can be masked by forming a layer of photoresist over the opening or by covering it with paraffin. The inner surface of the masked hole is not anodized during anodizing. When the conductive paste is subsequently introduced, as shown in FIG. 5, the conductive cone 41 thus formed is in direct contact with the conductive layer 27. In all the remaining holes in which decoupling capacitors are formed, the conductive paste is Cones formed in the holes are separated from the conductive layer 26 by the anodized layer 28, which is made of a dielectric material. The structure obtained after the removal of the masking layer 30 is, as indicated in FIG. 6, a series of capacitors in which the conductive cone 40 is one electrode, the conductive layer 27 is the other electrode and the dielectric layer 28 is made of anodized Layer or the deposited oxide 26 is formed. The cone 41, which is in direct contact with the layer 27, forms the ground connection for the layer 26, which connects all the layers 27 of the decoupling capacitors to one another. According to FIG. 6, a metallization pattern is formed from the strips 16 and 18 on the opposite side of the substrate 10 and, as is shown in FIG. 1, connects the signal connections of the semiconductor die to be applied to the substrate with the through connections 38, which are not underneath the semiconductor chip. This metallization pattern can be formed in any suitable manner are, for example by attaching a perforated masking layer to the surface of the substrate, forming the openings for the metallization strips by cutting with an electron beam and then filling the openings with a conductive paste. Alternatively, a metallic cover layer can be applied and a suitable pattern can be produced by subtractive etching, which is known. Another alternative method is to deposit a thin metal layer (0.1 nm), form a photoresist window corresponding to the pattern of the signal lines, then electrodeposition in the window, remove the photoresist, and finally dip-etch to remove the initial thin metal coating along the Remove lines and thereby separate them electrically.

Nachdem das Metall und der Träger durch Siebdruck in die Durchverbindungslöcher 22 gebracht wurden, folgt das Sintern, was zum Verbrennen des Trägers und zum Zusammenbacken der Teilchen zu einer einzigen festen Masse führt. Wie in Fig. 6 dargestellt, weist die erhaltene Struktur eine Reihe von Signalanschlüssen 39 und eine Reihe von Stromversorgungsanschlüssen 43 auf, denen ein Entkoppelkondensator zugeordnet ist, der in unmittelbarer Nachbarschaft zu den Stromversorgungsanschlüssen des Halbleiterplättchens angeordnet ist. In Fig. 6A ist eine andere Struktur dargestellt, die auf andere Weise herge- stellt wurde. Bei diesem Ausführungsbeispiel ist das Substrat 10A mit zylindrischen Löchern 22A versehen, die in der gleichen grundsätzlichen Konfiguration angeordnet sind, die in Verbindung mit Fig. 2 erläutert wurde. Eine maskierende Photolackschicht, die mit der in Fig. 3 dargestellten Schicht 24 gleichartig ist, wird abgeschieden, belichtet und entwickelt, um den Bereich freizulegen, der die Durchverbindungslöcher für das Zuführen der Versorgungsspannungen und des Massepotentials umgibt. Eine Metallschicht 27A wird dann in dem freigelegten Bereich durch irgend ein geeignetes Verfahren abgeschieden. Diese Schicht 27A braucht sich nicht auf die Wandungen 22A der Durchverbindungslöcher erstrecken, obwohl sie dort vorgesehen werden kann, wenn das erwünscht ist. Nach dem Entfernen der Photolackschicht werden Koaxialkabelstücke 40A in die Durchverbindungslöcher zur Zuführung der Stromversorgungsspannung eingefügt, deren Enden 43A sich über die Oberfläche hinaus erstrecken und dadurch Anschlüsse für die Befestigung auf einer tragenden Karte oder einer anderen Struktur bilden. Die oberen Enden der Koaxialkabelstücke 40A werden von der Isolierschicht 28A befreit. Die äußere Metallschicht 26A des Koaxialkabels bildet einen elektrischen Kontakt mit der Schicht 27A. Die isolierende Schicht 28A isoliert das Koaxialkabelstück 40A elektrisch von dessen äußerer Metallschicht 26A und bildet dadurch einen Entkopplungskondensator. Ein Drahtstück 41A ist in das Loch 22A eingesetzt und bildet den Anschluß 45A der Entkoppelkondensatoren, der mit dem Massepotential verbunden ist. Gleiche Stücke 38A sind in die Signal-Durchverbindungslöcher eingesetzt und bilden dadurch die Signalanschlüsse 39A. Die Seite für die Aufnahme des Halbleiterplättchens wird eben gehalten, erforderlichenfalls durch Abschleifen. Eine dielektrische Deckschicht 42A wird über der Seite gebildet, die zur Aufnahme des Halbleiterplättchens bestimmt ist und es werden Löcher in die Deckschicht geätzt an den Stellen, wo sich die Drahtstücke 38A, 41A und 40A befinden. Es muß besondere Sorgfalt aufgewandt werden, um sicherzustellen, daß das LOch über dem Innenleiter 40A des Koaxialkabelstückes i sich nicht bis zu der dielektrischen Schicht 28A erstreckt. Eine mehrschichtige metallische Deckschicht wie beispielsweise Cr-Cu-Cr wird durch irgend ein geeignetes Verfahren aufgebracht und die Metallisierungsmuster 16A und 18A sowie Kontaktflächen 20A durch übliches subtraktives Ätzen erzeugt. Dieses Substrat kann in der gleichen Weise weiterverarbeitet werden, wie das für das erste in Fig. 6 dargestellte Ausführungsbeispiel beschrieben wurde.After the metal and the carrier have been screen printed into the vias 22, sintering follows, resulting in burning of the carrier and caking of the particles into a single solid mass. As shown in FIG. 6, the structure obtained has a series of signal connections 39 and a series of power supply connections 43, to which a decoupling capacitor is assigned, which is arranged in the immediate vicinity of the power supply connections of the semiconductor die. Another structure is shown in FIG. 6A, which was produced in a different way. In this embodiment, the substrate 10A is provided with cylindrical holes 22A arranged in the same basic configuration that was explained in connection with FIG. 2. A masking photoresist layer, which is similar to the layer 24 shown in FIG. 3, is removed separated, exposed and developed to expose the area surrounding the via holes for supplying the supply voltages and the ground potential. A metal layer 27A is then deposited in the exposed area by any suitable method. This layer 27A need not extend to the through hole walls 22A, although it may be provided if desired. After removal of the photoresist layer, coaxial cable pieces 40A are inserted into the through holes for supplying the power supply voltage, the ends 43A of which extend beyond the surface and thereby form connections for fastening on a supporting card or other structure. The upper ends of the coaxial cable pieces 40A are stripped of the insulating layer 28A. The outer metal layer 26A of the coaxial cable makes electrical contact with layer 27A. The insulating layer 28A electrically insulates the coaxial cable piece 40A from its outer metal layer 26A, thereby forming a decoupling capacitor. A piece of wire 41A is inserted into the hole 22A and forms the connection 45A of the decoupling capacitors, which is connected to the ground potential. Equal pieces 38A are inserted into the signal via holes, thereby forming the Si g nalanschlüsse 39A. The side for receiving the semiconductor die is kept flat, if necessary by grinding. A dielectric cover layer 42A is formed over the side intended to receive the semiconductor die and holes are etched into the cover layer where the wire pieces 38A, 41A and 40A are located. Special care must be taken to ensure that the hole over the inner conductor 40A of the coaxial cable piece i does not extend to the dielectric layer 28A. A multilayer metallic cover layer such as Cr-Cu-Cr is applied by any suitable method and the metallization patterns 16A and 18A and contact areas 20A are produced by conventional subtractive etching. This substrate can be processed further in the same manner as that described for the first exemplary embodiment shown in FIG. 6.

Wie das in Fig. 7 angegeben ist, können zwischen den Leiterzügen 16 und 18 Aussparungen gebildet werden, die die kapazitive Kopplung durch Vergrößern der Menge an Luftdielektrikum verringern. Die Aussparungen 30 können mit einem Elektronenstrahl oder mit einer Naßsäge geschnitten werden und sind vorzugsweise 25 bis 35 Mikrometer tief. Wenn Glaskeramik als Substrat 10 verwendet wird, können die Aussparungen durch Ätzen gebildet werden, wobei die Metallfläche als Ätzmaske dient.As indicated in FIG. 7, recesses can be formed between the conductor tracks 16 and 18, which reduce the capacitive coupling by increasing the amount of air dielectric. The recesses 30 can be cut with an electron beam or with a wet saw and are preferably 25 to 35 micrometers deep. If glass ceramic is used as the substrate 10, the recesses can be formed by etching, the metal surface serving as an etching mask.

Der Querschnitt des Substrates in dieser Stufe des Verfahrens ist in Fig. 7 dargestellt. Ein Siliciumplättchen 34 mit monolithisch integrierten Schaltungen ist auf die Lötflächen 20 und die Anschlußflächen 12 und 14 der Metallisierung für die Signale aufgelötet. Die Anschlüsse 43, die einen Teil der Treiberschaltung bilden, und die Anschlüsse 39, die einen Teil der Metallisierung für die Signale bilden, sind mit Anschlüssen auf einer geeigneten Schaltkarte oder einem anderen Träger verbunden. Der Anschluß 45, der in Kontakt mit der leitenden Schicht 27 ist, die eine gemeinsame Ebene für alle Entkoppelkondensatoren bildet, ist mit dem Massepotential verbunden.The cross section of the substrate at this stage of the process is shown in FIG. 7. A silicon die 34 with monolithically integrated circuits is soldered onto the solder pads 20 and the pads 12 and 14 of the metallization for the signals. The terminals 43, which form part of the driver circuit, and the terminals 39, which form part of the metallization for the signals, are connected to terminals on a suitable circuit card or other carrier. The terminal 45, which is in contact with the conductive layer 27, which forms a common plane for all decoupling capacitors, is connected to the ground potential.

Um die induktiven und kapazitiven Kopplungen zwischen den: Signalleitungen der streifenförmigen Signalmetallisierung auf der Oberfläche des Substrates 10 zu verringern, ist eine darüber angeordnete Masseebene 50 vorgesehen, die sich dicht über der streifenförmigen Metallisierung für die Signalleitungen 16 und 18 befindet. Die Masseebene 50 weist eine öffnung 51 zur Aufnahme des Halbleiterplättchens 34 auf und ist mit Abstandshaltern 52 aus Isoliermaterial versehen, die die Oberfläche des Substrates oder die streifenförmige Metallisierung berühren und dadurch einen bestimmten Abstand aufrechterhalten. Die Abstandshalter 52 aus Isoliermaterial können alternativ auch auf dem Substrat vorgesehen werden. In Fig. 8 ist das Substrat 10 mit der über ihm angeordneten Masseebene 50 dargestellt.The inductive and capacitive couplings between the: Signal lines of the strip-shaped signal metallization tion on the surface of the substrate 10, a ground plane 50 is provided above it, which is located just above the strip-shaped metallization for the signal lines 16 and 18. The ground plane 50 has an opening 51 for receiving the semiconductor die 34 and is provided with spacers 52 made of insulating material which touch the surface of the substrate or the strip-like metallization and thereby maintain a certain distance. The spacers 52 made of insulating material can alternatively also be provided on the substrate. 8 shows the substrate 10 with the ground plane 50 arranged above it.

Die Masseebene 50 ist an das Massepotential durch geeignete elektrische Verbindungen angeschlossen. Nach Fig. 9 ist eine Wasserkühlungs-Platte 60 mit einem vorzugsweise serpentinenartigen Wasserweg an dem Modul befestigt. Die Wasserkühlungs-Platte 60 kann mit der Masseebene 50 verbunden sein oder alternativ kann die Masseebene ein integraler Bestandteil der Wasserkühlungs-Platte sein. Der zentrale Bereich der Wasserkühlungs-Platte über dem Halbleiterplättchen 34 ist an diesen mit einem gut wärmeleitenden, elektrisch isolierenden pastenartigen Material 62 befestigt, um die Wärmeabfuhr von dem Halbleiterplättchen 34 zu der Wasserkühlungs-Platte 60 zu verbessern.The ground plane 50 is connected to the ground potential by means of suitable electrical connections. 9, a water cooling plate 60 is attached to the module with a preferably serpentine-like water path. The water cooling plate 60 may be connected to the ground plane 50 or, alternatively, the ground plane may be an integral part of the water cooling plate. The central region of the water cooling plate above the semiconductor plate 34 is fastened to the latter with a highly heat-conducting, electrically insulating paste-like material 62 in order to improve the heat dissipation from the semiconductor plate 34 to the water cooling plate 60.

Das wärmeleitende pastenartige Material leitet die Wärme von dem Halbleiterplättchen zu der Wasserkühlungs-Platte und dient als Puffer für die Wärmeausdehnung und das Zusammenziehen des Halbleiterplättchens, wodurch Wärmespannungen in dem Halbleiterplättchen 34 vermieden werden. Der Einlaß 64 und der Auslaß 66 können mit irgendeiner geeigneten Wasserquelle zwecks Zirkulation des Wassers verbunden werden.The thermally conductive paste-like material conducts the heat from the semiconductor die to the water cooling plate and serves as a buffer for the thermal expansion and contraction of the semiconductor die, thereby avoiding thermal stresses in the semiconductor die 34. Inlet 64 and outlet 66 may be any suitable water source for the circulation of the water.

Der das Halbleiterplättchen umgebende Raum kann in einfacher und wirksamer Weise durch eine Dichtung 52 zwischen dem Flansch 50 und dem Substrat 10 und einer zweiten Dichtung 53 zwischen der Wasserkühlungs-Platte 60 und der Masseebene 50 abgedichtet werden. Die Dichtungen 52 und 53 können ausirgendeinem geeignetem Material gebildet werden, z.B. aus einem organischen Harzmaterial oder einem niedrigschmelzenden Lot.The space surrounding the die can be easily and effectively sealed by a seal 52 between the flange 50 and the substrate 10 and a second seal 53 between the water cooling plate 60 and the ground plane 50. The seals 52 and 53 can be formed from any suitable material, e.g. made of an organic resin material or a low-melting solder.

In den Fign. 10-12 ist eine andere bevorzugte Ausführungsform für die Masseebene dargestellt. Bei dieser Ausfüh- ; rungsform ist die Masseebene 70 in eine Reihe von Abschnitten unterteilt. Wie aus Fig. 11 ersichtlich, sind auf der das Substrat bildenden Metallplatte 70, die ein Loch 71 aufweist, das dem Halbleiterplättchen entspricht, auf der oberen und unteren Hauptfläche Isolierschichten 72 und 74 aufgebracht. Metallschichten 76 und 78 sind über den isolierenden Schichten 72 und 74 auf den Abschnitten aufgebracht. Ein Wasseranschluß 80 ist in dem Raum zwischen den Quadranten der Metallschicht 78 vorgesehen und erstreckt sich durch die dielektrische Schicht 74 bis zu dem metallischen Substrat 70. Anschlußflächen 82 sind auf der Metallschicht 78 in direktem elektrischen Kontakt mit ihr gebildet. Wenn die Masse- ebene 70 auf das Substrat 10 gelegt wird, wie das in der Draufsicht nach Fig. 1 dargestellt ist, werden die An- ) schlußflächen 80 mit den Anschlußflächen 81 auf dem Substrat und die mit der Metallschicht 78 verbundenen An- schlußflächen 82 mit den Anschlußflächen 83 auf dem Substrat 10 verbunden. iIn Figs. 10-12 shows another preferred embodiment for the ground plane. In this execution; For example, the ground plane 70 is divided into a number of sections. As can be seen from FIG. 11, insulating layers 72 and 74 are applied to the metal plate 70 forming the substrate, which has a hole 71 which corresponds to the semiconductor die, on the upper and lower main surfaces. Metal layers 76 and 78 are deposited over the insulating layers 72 and 74 on the sections. A water connection 80 is provided in the space between the quadrants of the metal layer 78 and extends through the dielectric layer 74 to the metal substrate 70. Pads 82 are formed on the metal layer 78 in direct electrical contact with it. When the ground plane 70 is placed on the substrate 10, as is shown in the top view according to FIG. 1, the connection surfaces 80 with the connection surfaces 81 on the substrate and the connection surfaces 82 connected with the metal layer 78 connected to pads 83 on substrate 10. i

Claims (10)

1. Anordnung zum Packen schnellschaltender monolithisch integrierter Halbleiterschaltungen, die Entkoppelkondensatoren für die Stromversorgungsleitungen des Halbleiterplättchens aufweist, dadurch gekennzeichnet, daß die Entkoppelkondensatoren sich in den für die Zufuhr der Versorgungsspannung zum Halbleiterplättchen vorgesehenen Löchern einer das Halbleiterplättchen aufnehmenden Substratplatte aus elektrisch isolierendem Material befinden und die Versorgungsspannung dem Halbleiterplättchen über die eine Kondensatorelektrode zugeführt wird.1. Arrangement for packing fast-switching monolithically integrated semiconductor circuits, which has decoupling capacitors for the power supply lines of the semiconductor wafer, characterized in that the decoupling capacitors are located in the holes provided for supplying the supply voltage to the semiconductor wafer of a substrate plate made of electrically insulating material which receives the semiconductor wafer and the supply voltage the semiconductor chip via which a capacitor electrode is supplied. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Elektroden aller Entkoppelkondensatoren der Substratplatte untereinander und mit dem Bezugspotential verbunden sind.2. Arrangement according to claim 1, characterized in that the first electrodes of all decoupling capacitors of the substrate plate are connected to one another and to the reference potential. 3. Verfahren zur Herstellung einer Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß a) auf der mit Löchern versehenen Substratplatte aus elektrisch isolierendem Material eine Maske (24; Fig. 3) aufgebracht wird, die nur diejenigen Löcher und deren unmittelbare Umgebung nicht bedeckt, die für die Zufuhr der Versorgungsspannung zum Halbleiterplättchen vorgesehen sind, b) in den genannten Löchern und ihrer unmittelbaren Umgebung eine dünne Schicht (26, 27; Fig. 3) eines der Metalle Aluminium, Tantal oder Titan abgeschieden wird, c) die abgeschiedene dünne Metallschicht durch Galvanisieren verstärkt wird, d) die Maske entfernt und die Metallschicht zur Bildung einer über ihr befindlichen dielektrischen Schicht (28; Fig. 4) teilweise eloxiert wird, e) die Löcher der Substratplatte mit Metall gefüllt und f) die Substratplatte mit Leiterzügen versehen wird, die das Metall in den Löchern kontaktieren. 3. A method for producing an arrangement according to claims 1 and 2, characterized in that a) on the perforated substrate plate made of electrically insulating material, a mask (24; Fig. 3) is applied, which only does not cover those holes and their immediate surroundings which are provided for supplying the supply voltage to the semiconductor die, b) a thin layer (26, 27; FIG. 3) of one of the metals aluminum, tantalum or titanium is deposited in said holes and their immediate surroundings, c) the deposited thin metal layer is reinforced by electroplating, d) the mask is removed and the metal layer is partially anodized to form a dielectric layer (28; FIG. 4) above it, e) the holes in the substrate plate are filled with metal and f) the substrate plate is provided with conductors which contact the metal in the holes. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die im Schritt b) abgeschiedene dünne Metallschicht chemisch abgeschieden wird.4. The method according to claim 3, characterized in that the thin metal layer deposited in step b) is chemically deposited. 5, Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die im Schritt b) abgeschiedene dünne Metallschicht im Vakuum abgeschieden wird.5, Method according to claim 3, characterized in that the thin metal layer deposited in step b) is deposited in a vacuum. 6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Löcher der Substratplatte dadurch mit Metall gefüllt werden, daß eine Paste aus feinverteilten Metallteilchen und einem organischen Bindemittel im Siebdruckverfahren in die Löcher ; eingebracht wird.6. The method according to claim 3, characterized in that the holes of the substrate plate are filled with metal in that a paste of finely divided metal particles and an organic binder in the holes in the screen printing process; is introduced. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß eine vorgelochte Maske auf dem Substrat so befestigt wird, daß ihre Löcher, deren Durchmesser größer als der der Löcher des Substrates ist, konzentrisch zu diesen angeordnet sind, daß die Paste in die Löcher der Maske und des Substrates gebracht, die Maske entfernt und die Paste gesintert wird.7. The method according to claim 6, characterized in that a pre-punched mask is attached to the substrate so that its holes, the diameter of which is larger than that of the holes of the substrate, are arranged concentrically to these that the paste in the holes of the mask and the substrate, the mask is removed and the paste is sintered. 8. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Leiterzüge des Substrates gebildet werden durch a) Abscheiden einer metallischen Deckschicht auf dem Substrat, b) Aufbringen, Belichten und Entwickeln einer Photolackschicht, die das gewünschte Leiterzugsmuster definiert und c) Abätzen des nicht benötigten Metalles. 8. The method according to claim 3, characterized in that the conductor tracks of the substrate are formed by a) depositing a metallic cover layer on the substrate, b) applying, exposing and developing a photoresist layer which defines the desired conductor pattern and c) etching away the metal that is not required. 9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Leiterzugsmuster gebildet wird durch a) Aufbringen einer Metallmaske mit öffnungen, die dem gewünschten Leiterzugsmuster entsprechen, auf das Substrat und b) Füllen der Maskenöffnungen mit einer elektrisch leitenden Paste im Siebdruckverfahren. 9. The method according to claim 3, characterized in that the conductor pattern is formed by a) applying a metal mask with openings that correspond to the desired conductor pattern on the substrate and b) Filling the mask openings with an electrically conductive paste using the screen printing process. 10. Verfahren zum Herstellen einer Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Entkoppelkondensatoren durch Einsetzen von Koaxialkabelstückchen in die Löcher des aus elektrisch isolierendem Material bestehenden Substrates gebildet werden.10. A method for producing an arrangement according to claims 1 and 2, characterized in that the decoupling capacitors are formed by inserting pieces of coaxial cable into the holes of the substrate made of electrically insulating material.
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US815951 1977-07-15

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CA (1) CA1090002A (en)
DE (1) DE2861463D1 (en)
IT (1) IT1109828B (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0083405A2 (en) * 1981-12-31 1983-07-13 International Business Machines Corporation Chip carrier for large scale integrated circuits and a method for the fabrication of the carrier
EP0483946A1 (en) * 1990-10-30 1992-05-06 Chomerics, Inc. High temperature resistance mask
EP0573838A2 (en) * 1992-06-10 1993-12-15 Siemens Aktiengesellschaft Multi-chip-module
EP1001464A1 (en) * 1998-11-09 2000-05-17 Robert Bosch Gmbh Monolithic integrated circuit comprising a plurality of capacitors
DE102014004660A1 (en) 2014-02-10 2015-08-13 Joachim Kümmel Method for incinerating waste and biomass on an air-cooled grate, and device for carrying out the method
DE102014008858A1 (en) 2014-06-16 2015-12-17 Joachim Kümmel Method for incinerating waste and biomass on a fin-wall step grate and apparatus for carrying out the method

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4526784A (en) * 1981-05-05 1985-07-02 Bayer Aktiengesellschaft Amino-cyclitol derivatives and medicaments containing them
US4672421A (en) * 1984-04-02 1987-06-09 Motorola, Inc. Semiconductor packaging and method
GB8417785D0 (en) * 1984-07-12 1984-08-15 Pfizer Ltd Polycyclic ether antibiotic
US4816967A (en) * 1984-11-14 1989-03-28 Itt Gallium Arsenide Technology Center A Division Of Itt Corporation Low impedance interconnect method and structure for high frequency IC such as GaAs
US4945399A (en) * 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
US4744008A (en) * 1986-11-18 1988-05-10 International Business Machines Corporation Flexible film chip carrier with decoupling capacitors
US4808273A (en) * 1988-05-10 1989-02-28 Avantek, Inc. Method of forming completely metallized via holes in semiconductors
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5254493A (en) * 1990-10-30 1993-10-19 Microelectronics And Computer Technology Corporation Method of fabricating integrated resistors in high density substrates
US5120572A (en) * 1990-10-30 1992-06-09 Microelectronics And Computer Technology Corporation Method of fabricating electrical components in high density substrates
JP2766920B2 (en) * 1992-01-07 1998-06-18 三菱電機株式会社 IC package and its mounting method
US5404265A (en) * 1992-08-28 1995-04-04 Fujitsu Limited Interconnect capacitors
US5351163A (en) * 1992-12-30 1994-09-27 Westinghouse Electric Corporation High Q monolithic MIM capacitor
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5770875A (en) * 1996-09-16 1998-06-23 International Business Machines Corporation Large value capacitor for SOI
US5955704A (en) * 1996-11-21 1999-09-21 Dell U.S.A., L.P. Optimal PWA high density routing to minimize EMI substrate coupling in a computer system
US6777320B1 (en) * 1998-11-13 2004-08-17 Intel Corporation In-plane on-chip decoupling capacitors and method for making same
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
JP3647307B2 (en) * 1999-04-19 2005-05-11 キヤノン株式会社 Printed circuit board and electronic device
JP2001356136A (en) * 2000-06-15 2001-12-26 Advantest Corp Integrated microcontact pin and its manufacturing method
KR100480784B1 (en) * 2002-01-19 2005-04-06 삼성전자주식회사 Manufacturing Method of SMD type Package using Coaxial Cable
JP4138529B2 (en) * 2003-02-24 2008-08-27 浜松ホトニクス株式会社 Semiconductor device and radiation detector using the same
US7081650B2 (en) * 2003-03-31 2006-07-25 Intel Corporation Interposer with signal and power supply through vias
US7652896B2 (en) * 2004-12-29 2010-01-26 Hewlett-Packard Development Company, L.P. Component for impedance matching
JP4912992B2 (en) * 2007-09-12 2012-04-11 新光電気工業株式会社 Capacitor-embedded substrate and manufacturing method thereof
US8097946B2 (en) * 2007-10-31 2012-01-17 Sanyo Electric Co., Ltd. Device mounting board, semiconductor module, and mobile device
CN107196145B (en) * 2017-05-05 2019-07-30 番禺得意精密电子工业有限公司 The manufacturing method of shielded connector
CN108585443B (en) * 2018-05-11 2021-01-12 彩虹集团有限公司 Electrode water cooling plate used for G8.5H substrate glass tank furnace and manufacturing method thereof
US10999917B2 (en) * 2018-09-20 2021-05-04 Apple Inc. Sparse laser etch anodized surface for cosmetic grounding
TW202119877A (en) * 2019-11-05 2021-05-16 南韓商普因特工程有限公司 Multi layer wiring board and probe card including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1816808A1 (en) * 1967-12-26 1969-09-11 Corning Glass Works Printed circuit
GB1249108A (en) * 1967-10-02 1971-10-06 Electrosil Ltd Electric circuit assemblies
DE2523913A1 (en) * 1975-05-30 1976-12-02 Siemens Ag Current supply network for fast switching components - comprises coplanar strip lines with low characteristic impedance divided into approx. equal sections

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3049647A (en) * 1958-09-02 1962-08-14 Sylvania Electric Prod Electrical chassis
US3191098A (en) * 1960-05-26 1965-06-22 Lockheed Aircraft Corp Structurally integrated capacitor assembly
US3351816A (en) * 1965-02-04 1967-11-07 Bunker Ramo Planar coaxial circuitry
DE1765507A1 (en) * 1968-05-30 1971-09-30 Siemens Ag Connector with short signal path lengths
US3530411A (en) * 1969-02-10 1970-09-22 Bunker Ramo High frequency electronic circuit structure employing planar transmission lines
JPS547196B2 (en) * 1971-08-26 1979-04-04
US3922479A (en) * 1971-09-15 1975-11-25 Bunker Ramo Coaxial circuit construction and method of making
DE2238594A1 (en) * 1972-08-05 1974-02-21 Stettner & Co CERAMIC MULTIPLE FEED-THROUGH CAPACITOR
US4034469A (en) * 1976-09-03 1977-07-12 Ibm Corporation Method of making conduction-cooled circuit package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1249108A (en) * 1967-10-02 1971-10-06 Electrosil Ltd Electric circuit assemblies
DE1816808A1 (en) * 1967-12-26 1969-09-11 Corning Glass Works Printed circuit
DE2523913A1 (en) * 1975-05-30 1976-12-02 Siemens Ag Current supply network for fast switching components - comprises coplanar strip lines with low characteristic impedance divided into approx. equal sections

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0083405A2 (en) * 1981-12-31 1983-07-13 International Business Machines Corporation Chip carrier for large scale integrated circuits and a method for the fabrication of the carrier
EP0083405A3 (en) * 1981-12-31 1985-05-15 International Business Machines Corporation Chip carrier for large scale integrated circuits and a method for the fabrication of the carrier
EP0483946A1 (en) * 1990-10-30 1992-05-06 Chomerics, Inc. High temperature resistance mask
EP0573838A2 (en) * 1992-06-10 1993-12-15 Siemens Aktiengesellschaft Multi-chip-module
EP0573838A3 (en) * 1992-06-10 1994-08-31 Siemens Ag
EP1001464A1 (en) * 1998-11-09 2000-05-17 Robert Bosch Gmbh Monolithic integrated circuit comprising a plurality of capacitors
US6469331B2 (en) 1998-11-09 2002-10-22 Robert Bosch Gmbh Monolithic integrated circuit with several capacitors forming bypass to ground
DE102014004660A1 (en) 2014-02-10 2015-08-13 Joachim Kümmel Method for incinerating waste and biomass on an air-cooled grate, and device for carrying out the method
DE102014008858A1 (en) 2014-06-16 2015-12-17 Joachim Kümmel Method for incinerating waste and biomass on a fin-wall step grate and apparatus for carrying out the method

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Publication number Publication date
IT7824893A0 (en) 1978-06-23
CA1090002A (en) 1980-11-18
EP0000384B1 (en) 1981-12-30
IT1109828B (en) 1985-12-23
DE2861463D1 (en) 1982-02-18
JPS5710577B2 (en) 1982-02-26
JPS5421170A (en) 1979-02-17
US4153988A (en) 1979-05-15

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