DE69930734T2

DE69930734T2 - Vorrichtung und verfahren zur bestimmung der parität

Info

Publication number: DE69930734T2
Application number: DE69930734T
Authority: DE
Inventors: Keith James Woodbridge BLOW; Alistair James Ipswich POUSTIE; Robert John Ipswich MANNING
Original assignee: British Telecommunications PLC
Current assignee: British Telecommunications PLC
Priority date: 1998-03-24
Filing date: 1999-03-17
Publication date: 2006-11-02
Anticipated expiration: 2019-03-18
Also published as: EP1066695A1; EP1066695B1; US6369921B1; DE69930734D1; JP2002508527A; WO1999049600A1; GB9806283D0

Description

Hintergrund der Erfindung
Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zum Bestimmen der Parität eines optischen Binärwortes, wobei das Binärwort von einer Sequenz von W optischen Bitschlitzen dargestellt wird.
In dem Gebiet aller optischen Verarbeitungen werden optische Signalströme für Datenverarbeitungsanwendungen verwendet. Diese optischen Ströme bestehen aus einer optischen Pulsfolge, die in eine Reihe von Bitschlitzen unterteilt ist. Jeder Bitschlitz, der eine vorgegebene Länge in der Pulsfolge hat, stellt ein einzelnes Datenbit dar, wobei das Vorhandensein oder Fehlen eines optischen Pulses in einem Bitschlitz komplementäre logische Zustände darstellt.
Somit kann zum Beispiel das Vorhandensein eines Pulses eine binäre „1" darstellen, während das Fehlen eines optischen Pulses eine binäre „0" darstellen kann oder umgekehrt. In dieser Spezifikation soll somit die Terminologie „optisches Binärwort" ein Binärwort bedeuten, das auf diese Weise optisch dargestellt wird.
Eine der grundlegenden optischen Verarbeitungsanwendungen, die erforderlich ist, ist die Fähigkeit, die Parität eines optischen Binärwortes zu bestimmen.
Paritätswörter werden häufig in Fehlerprüfungs- und Fehlerkorrektursystemen verwendet. In derartigen Systemen wird eine Prüfsumme in dem Paket vorgesehen, das mit einem Paritätswort verglichen wird, das durch Zählen der Parität von Bitschlitzen in dem Datenpaket bestimmt wird. Jede Abweichung in dem Ergebnis dieses Ver gleichs zeigt dann an, dass ein Fehler während der Übertragung des Pakets derart aufgetreten ist, so dass entweder eine Korrektur oder eine erneute Übertragung des Datenpakets erforderlich ist.
Eine weitere Verwendung von Paritätswörtern ist die Identifizierung von fehlerhaften (rogue – „bösartigen") Paketen in einem Datennetzwerk. In einem Netzwerk, in dem Daten in Datenpaketen übertragen werden, ist es ein gängiges Problem, dass nicht korrekt adressierte Pakete sich weiterhin auf unbegrenzte Zeit durch das Netzwerk ausbreiten. Ein möglicher Weg zur Vermeidung dieses Problems liegt darin, nur Adressen mit einer geraden (oder ungeraden) Parität zu verwenden und dann alle Pakete zu entfernen, die eine Adresse mit der entgegengesetzten Parität aufweisen. Die Parität der Adresse, die sich in dem Paket-Kopf (header) befindet, wird dann aus dem Paritätswort bestimmt, das dem Paket-Header entspricht, wodurch alle Pakete mit einer Adresse der nicht korrekten Parität entfernt werden können.
Zusammenfassung der Erfindung
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist vorgesehen eine Paritätsbestimmungsvorrichtung zur Bestimmung der Parität eines Binärwortes, wobei das Binärwort von einer Sequenz von W optischen Bitschlitzen dargestellt wird, wobei jeder Bitschlitz jeweils einen ersten oder zweiten komplementären logischen Zustand definiert, und wobei die Vorrichtung aufweist einen Eingangspulsstrom(stream)generator, der Kopien des W-Bitschlitzwortes erzeugt; ein Kombinierungsmittel, das erste und zweite Binärwörter empfängt, die ersten und zweiten Binärwörter um einen Bitschlitz versetzt und die relativ versetzten ersten und zweiten Binärwörter in einer Exklusiv-ODER-Verknüpfung kombiniert, um ein Kombinationswort zu bilden; und Mittel zum P-maligen aufeinander folgenden Zuführen einer Kopie des W-Bitschlitzbinärwortes und des vorher erzeugten Kombinationswortes zu dem Kombinierungsmittel, wodurch die Parität der ersten P Bitschlitze des W-Bitschlitzwortes durch die ersten P Bitschlitze des resultierenden Kombinationswortes geliefert wird.
Gemäß einem zweiten Aspekt der Erfindung ist vorgesehen ein Verfahren zur Bestimmung der Parität eines Binärwortes, wobei das Binärwort von einer Sequenz von W optischen Bitschlitzen dargestellt wird, wobei jeder Bitschlitz jeweils einen ersten oder zweiten komplementären logischen Zustand definiert, wobei das Verfahren aufweist Erzeugen von Kopien des W-Bitschlitzwortes; Bilden eines Kombinationswortes aus ersten und zweiten Binärwörtern durch Versetzen der ersten und zweiten Binärwörter um einen Bitschlitz und Kombinieren der relativ versetzten ersten und zweiten Binärwörter in einer Exklusiv-ODER-Verknüpfung; und Bilden des Kombinationswortes P-mal aufeinander folgend aus einer Kopie des W-Bitschlitzbinärwortes und des vorher erzeugten Kombinationswortes, wodurch die Parität der ersten P Bitschlitze des W-Bitschlitzwortes durch die Parität der ersten P Bitschlitze des resultierenden Kombinationswortes geliefert wird.
Es wurde ein Verfahren und eine Vorrichtung zur Bestimmung der Parität eines Binärwortes entwickelt. Die Parität des Binärwortes wird für jeden Bitschlitz des Binärwortes bestimmt durch Kombinieren einer Kopie des Binärwortes mit einer Kopie des um einen Schlitz versetzten Binärwortes, um ein Kombinationswort zu bilden.
Das Kombinationswort wird dann um einen einzelnen Bitschlitz versetzt und wieder mit einer Kopie des Binärwortes kombiniert. Dies wird dann wiederholt mit dem neu gebildeten Kombinationswort, das versetzt und mit einer Kopie des Binärwortes kombiniert wird. Wenn P verschiedene Kopien des ursprünglichen Binärwortes in den Kom binationen verwendet werden, zeigt das letzte erzeugte Kombinationswort die Parität der ersten P Bitschlitze des ursprünglichen Wortes.
Demgemäß sieht die vorliegende Erfindung ein Verfahren und eine Vorrichtung zur Bestimmung der Parität eines vollständig optischen Binärwortes unter Verwendung nur von optischer Verarbeitung vor. Dies steht im Gegensatz zu Systemen nach dem Stand der Technik, die eine nicht-optische Verarbeitung erfordern, um erfolgreich die Parität von Datenwörtern zu bestimmen. Die Verwendung derartiger nicht-optischer Techniken führt zu längerer Verarbeitungszeit und zu einer übermäßig komplizierten Vorrichtung.
Vorzugsweise erzeugt der Eingangspulsstromgenerator einen optischen Eingangspulsstrom (stream), der das optische W-Bitschlitzwort, wiederholt in Intervallen von L Bitschlitzen, aufweist.
Vorzugsweise weist das Kombinierungsmittel auf einen optischen Kombinierer mit ersten und zweiten Kombinierereingängen und einem Kombiniererausgang, der einen kombinierten optischen Signalstrom erzeugt, der die Kombination von optischen Bitschlitzen darstellt, die jeweils an die ersten und zweiten Kombinierereingängen angelegt werden; und eine L+1-Bitschlitz-Verzögerungsleitung, wobei der Kombiniererausgang mit dem zweiten Kombinierereingang über die L+1-Bitschlitz-Verzögerungsleitung verbunden ist, und wobei der optische Eingangspulsstrom an den ersten optischen Kombinierereingang angelegt wird.
Alternativ kann statt der L+1-Bitschlitz-Verzögerungsleitung eine L–1-Bitschlitz-Verzögerungsleitung verwendet werden. Dies ist aufgrund der Anforderung, dass das W-Bitschlitz-Binärwort und das Kombina tions-Binärwort um einen einzelnen Bitschlitz versetzt sind, wobei die Reihenfolge der Versetzung nicht wichtig ist.
Während das obige System, das einen einzelnen optischen Kombinierer verwendet, eine Rückkopplung (feedback) verwendet, um die wiederholte Kombination des Kombinationswortes und einer Kopie des Binärwortes zu erzielen, ist es auch möglich, mehrere optische Kombinierer zu verwenden, wobei der Ausgang eines Kombinierers mit dem zweiten Eingang eines nachfolgenden „stromabwärtigen" Kombinierers verbunden ist. Durch Anlegen von Kopien des W-Bitschlitzwortes an den ersten Eingang des nachfolgenden „stromabwärtigen" Kombinierers zu den geeigneten Zeiten, kann das Paritätswort bestimmt werden.
Damit das Timing beibehalten wird, ist es für die Kopie des W-Bitschlitzwortes erforderlich, hinsichtlich der Kopie des Kombinationswortes um einen Bitschlitz versetzt anzukommen. Die Versetzung kann erzielt werden, indem das N-Bitschlitzwort einen Bitschlitz vor oder einen Bitschlitz nach dem Kombinationswort ankommt. Dies kann erreicht werden durch Liefern des optischen Eingangspulsstroms, der das optische W-Bitschlitzwort wiederholt in Intervallen von L Bitschlitzen aufweist, an den ersten Kombinierereingang jedes Kombinierers. Eine L+1-Bitschlitz-Verzögerungsleitung oder alternativ eine L–1-Bitschlitz-Verzögerungsleitung wird dann zwischen dem Ausgang eines Kombinierers und dem zweiten Eingang des nachfolgenden „stromabwärtigen" Kombinierers angeordnet, wodurch die Versetzung um einen Bitschlitz eingeführt wird.
Die Verwendung des W-Bitschlitzwortes, wiederholt in Intervallen von L Bitschlitzen, in Verbindung mit entweder der L+1- oder der L–1-Bitschlitz-Verzögerungsleitung ist insbesondere vorteilhaft, da die einzelne Bitschlitz-Versetzung erzielt werden kann ohne die Notwen digkeit für eine einzige Bitschlitzverzögerung, was bei hohen Bitflussraten schwierig zu erreichen ist.
Zur einfacheren Diskussion diskutiert der Rest der Spezifikation das Beispiel, in dem das W-Bitschlitzwort vor dem Kombinationswort ankommt. Demgemäß verwenden alle Beispiele eine L+1-Bitschlitz-Verzögerungsleitung, obwohl angemerkt wird, dass eine L–1-Bitschlitz-Verzögerungsleitung verwendet werden kann.
Typischerweise umfasst das Kombinierungsmittel eine optische Pulsquelle, die optische Pulse in aufeinander folgenden Bitschlitzen erzeugt, wobei jeder optische Puls einen logischen Zustand darstellt, und ein rein optisches nicht-lineares Gatter. Diese werden verwendet, um sicherzustellen, dass der von dem Kombinierer erzeugte Kombinationssignalstrom nicht mehr als einen optischen Puls in einem Bitschlitz aufweist.
Typischerweise weist das nicht-lineare Gatter einen Gattereingang, der mit der optischen Pulsquelle verbunden ist, einen Gatterausgang, der mit der L+1-Bitschlitz-Verzögerungsleitung verbunden ist, der einen Gatterausgangsstrom erzeugt, und einen Gatterschalteingang auf, der mit dem Kombiniererausgang verbunden ist. In diesem Fall schaltet das Anlegen eines Schaltungssignals an den Gatterschalteingang selektiv eine Verbindung zwischen dem Gattereingang und dem Gatterausgang, um so den logischen Zustand des Gatterausgangsstroms für ein Zeitintervall zu ändern, das einem einzelnen Bitschlitz entspricht. Jedoch kann jedes geeignete nicht-lineare Gatter verwendet werden.
Wenn das oben erwähnte nicht-lineare Gatter verwendet wird, wirkt der kombinierte optische Signalstrom derart als eine Serie von Schaltungssignalen, dass der Gatterausgangsstrom eine Kopie des kombinierten Signalstroms ist.
Vorzugsweise weist der Eingangspulsstromgenerator auf einen optischen Wortgenerator, der das optische W-Bitschlitzwort erzeugt, und einen regenerativen L-Bit-Speicher mit einem Speicherworteingang, der mit dem optischen Wortgenerator verbunden ist, um das zu speichernde W-Bitschlitzwort zu empfangen, und einem Speicherwortausgang, der den optischen Eingangspulsstrom erzeugt. Der regenerative Speicher liefert ein einfaches Verfahren zum zuverlässigen Erzeugen einer wiederholenden optischen Bitschlitzsequenz aus einer einzelnen ursprünglichen Kopie ohne die Notwendigkeit für zusätzliche Kopien des ursprünglichen Wortes.
Typischerweise umfasst die Vorrichtung auch eine optische Pulsquelle, die optische Pulse in aufeinander folgenden Bitschlitzen erzeugt, wobei der regenerative L-Bit-Speicher einen mit der optischen Pulsquelle verbundenen Eingang aufweist, der die erzeugten optischen Pulse empfängt. Es können jedoch alternative Pulsstromquellen, wie ein Fenster-Generator, verwendet werden, um optische Signalströme zu erzeugen, denen optische Bitschlitze fehlen. Derartige Signalströme können verwendet werden, um den Speicher wie erforderlich zurückzusetzen.
Obwohl ein System, bei dem L = 0 ist, implementiert werden könnte, würde dies die Erzeugung einer Bitschlitz-Verzögerungsleitung mit einer einzelnen Bitschlitz-Verzögerung erfordern, was bei hohen Bitflussraten schwierig zu erreichen ist. Demgemäß ist es vorzuziehen, dass L ≥ W.
Um ein Funktionieren der Vorrichtung weiter zu verbessern und die Anzahl von Bitschlitzen des W-Bitschlitz-Binärwort zu erhöhen, für das die Parität bestimmt werden kann, ist es vorzuziehen, dass, wenn eine L+1-Bitschlitz-Verzögerungsleitung verwendet wird, L ≥ W + P – 2 ist, und dass, wenn eine L–1-Bitschlitz-Verzögerungsleitung verwendet wird, L ≥ W + P – 1 ist. Im Allgemeinen ist L jedoch viel größer als P oder W und dies ermöglicht dem Paritätswort, in der Rückkopplungsschleife (feedback loop), die von dem Kombinierungsmittel und der L+1-(oder L–1)Bitschlitz-Verzögerungsleitung gebildet wird, wieder in Umlauf zu sein, ohne dass die Parität aufgrund der Kombination mit einem nachfolgende eingegebenen W-Bitschlitz-Binärwort fehlerhaft wird.
Typischerweise sind die zum Schalten des nicht-linearen Gatters verwendeten Schaltungssignale ein einzelner optischer Puls in einem Bitschlitz.
Typischerweise enthält ein Bitschlitz mit dem zweiten logischen Zustand einen einzelnen optischen Puls.
Kurze Beschreibung der Zeichnungen
Beispiele der vorliegenden Erfindung werden nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei
1a eine schematische Darstellung einer Verzögerungsleitung zeigt;
1b eine schematische Darstellung eines optischen Kombinierers zeigt;
1c eine schematische Darstellung eines rein optischen nichtlinearen Gatters zeigt;
1d eine schematische Darstellung einer optischen Pulsquelle zeigt;
1e eine schematische Darstellung eines regenerativen Speichers zeigt;
2 eine schematische Darstellung einer Paritätsbestimmungsvorrichtung gemäß der vorliegenden Erfindung zeigt; und
3 Bitschlitz-Zeitlinien zeigt, die das Vorhandensein von optischen Pulsen an mehreren Orten der Paritätsbestimmungsvorrichtung von 2 anzeigen.
Beschreibung von Beispielen
Zur Erläuterung der Erfindung wurden in den Figuren bestimmte Symbole verwendet, die der Beschreibung entsprechen. Diese Symbole werden in den 1a bis 1d gezeigt und ihre Bedeutung wird nun diskutiert.
1a zeigt eine Verzögerungsleitung 1, die arbeitet, um die Übertragung eines optischen Pulsstroms, der an einem Ende der Verzögerungsleitung 1 angelegt wird, zu dem anderen Ende um ein vorgegebenes Zeitintervall zu verzögern. Dieses Zeitintervall entspricht normalerweise einer vorgegebenen Anzahl von Bitschlitzen. Die Verzögerung wird unter Verwendung entweder einer Länge einer optischen Faser, eines ebenen Silica-Wellenleiters oder eines freien Raumpfads oder Ähnlichem derart erzielt, dass der optische Puls eine vorgegebene Zeitdauer benötigt, um die Länge des Elements zurückzulegen.
Die Länge einer Verzögerung auf einer Verzögerungsleitung hängt ab von der physikalischen Länge des verwendeten Wellenleiters, des freien Raumpfads oder der optischen Faser und auch von dem Brechungsindex des bestimmten Übertragungsmediums (der die Geschwindigkeit des Lichts in dem Medium betreffen wird).
1b zeigt einen rein optischen Kombinierer 2, der zwei Kombinierereingänge 3, 4 und einen Kombiniererausgang 5 hat. Der Kombinierer 2 kombiniert zwei optische Pulsströme, die an die zwei Kombinierereingänge 3, 4 angelegt werden, auf eine Weise, die ein interferometrisches Mischen von Pulsen vermeidet.
In der Praxis wird dies normalerweise erreicht, indem die Pulse der zwei verschiedenen Pulsströme an unterschiedlichen Positionen in den jeweiligen Bitschlitzen so angeordnet werden, dass die Pulse zeitlich nicht überlappen, sich aber noch immer in demselben Bitschlitz befinden. Alternativ kann dies jedoch mit orthogonal polarisierten optischen Kombinierereingängen erreicht werden, wobei die empfangenen optischen Pulsströme zumindest einige Komponenten aufweisen, die durch die polarisierenden Elemente durchgehen.
Als ein Ergebnis dieses nicht-interferometrischen Mischens von Pulsen ist die gesamte optische Energieausgabe aus dem optischen Kombinierer während eines Bitschlitzes die Summe der gesamten empfangenen optischen Energie.
Der optische Kombinierer hat normalerweise die Form eines optischen Faser-Kopplers, eines ebenen Silica-Wellenleiters oder eines Massen-Strahlenteilers.
1c zeigt ein rein optisches nicht-lineares Gatter 6, das eine Form eines nicht-linearen optischen Schaltungselements ist, wie ein nichtlinearer optischer Faser-Schleifenspiegel (NOLM – non-linear optical loop mirror), ein Faser-NOLM mit einem Offset-Halbleiter-Verstärker oder ein integrierter ebener NOLM. Mach-Zender, Michaelson und Zeitteilungs-Versionen dieser Vorrichtungen sind ebenso möglich, obwohl sie in der Spezifikation nicht im Detail betrachtet werden. Ein spezifischer Typ eines optischen Schaltungselements dieses Typs sind die optischen asymmetrischen Terahertz-Demultiplexer (TOADS – terahertz optical asymmetric demultiplexers), die beschrieben werden in der Veröffentlichung mit dem Titel „Asymmetrical Optical Loop Mirror: analysis of an all-optical switch", Applied Optics, Vol. 33, Nr. 29 1994.
Das rein optische Gatter hat zwei Gattereingänge 7, 39, zwei Gatterausgänge 8, 9 und einen Gatterschalteingang 10. Jeder Gattereingang 7, 39 ist intern mit einem jeweiligen Gatterausgang 8, 9 verbunden, wobei die Verbindungen abhängen von dem Zustand des Schalters. Wenn sich das Gatter somit in einem nicht-geschalteten Zustand befindet, ist der Gattereingang 7 mit dem Gatterausgang 9 verbunden und der Gattereingang 39 ist mit dem Gatterausgang 8 verbunden. Wenn sich jedoch das Gatter in einem geschalteten Zustand befindet, ist der Gattereingang 7 mit dem Gatterausgang 8 verbunden und der Gattereingang 39 ist mit dem Gatterausgang 98 verbunden.
In Betrieb wird der Zustand des Schalters durch das Anlegen von optischen Pulsen an den Gatterschalteingang 10 gesteuert. Dies wird erreicht unter Verwendung eines optischen Pulsstroms mit einer Anzahl von Bitschlitzen, wobei der Strom eine Anzahl von optischen Pulsen enthält. Diese optischen Pulse werden von dem Gatter empfangen, das arbeitet, um die gesamte über eine vorgegebene Zeitdauer empfangene optische Energie zu integrieren. Im Folgenden wird angenommen, dass diese Zeitdauer einem einzelnen Bitschlitz entspricht, obwohl unter bestimmten Umständen längere oder kürzere Zeitabschnitte wünschenswert sein können.
Wenn zum Beispiel ein einzelner optischer Puls eine Gesamtenergie E hat und ein Bitschlitz, der einen einzelnen optischen Puls enthält, an den Gatterschalteingang 10 angelegt wird, würde eine Gesamtenergie E erfasst. Wenn jedoch zwei optische Pulse in einem einzelnen Bitschlitz vorhanden sind, würde der Schalteingang eine Gesamtenergie 2E äquivalent zu zwei optischen Pulsen erfassen.
Das Gatter hat eine ungefähr sinusförmige Antwort auf die Gesamtmenge von Energie, die während der vorgegebenen Zeitdauer empfangen wird, so dass, wenn die empfangene Gesamtenergie ein ungerades ganzzahliges Vielfaches der in einem optischen Puls enthaltenen Energie ist, der Schalter in den geschalteten Zustand eintritt, um so die an einem der Gattereingänge 7, 39 empfangenen Daten an den entsprechenden Gatterausgang zu übertragen. Das Gatter kehrt am Beginn des nächsten Bitschlitzes zu dem nicht-geschalteten Zustand zurück. Wenn ein gerades ganzzahliges Vielfaches empfangen wird, verbleibt der Schalter in dem nicht-geschalteten Zustand.
Es gibt jedoch eine Begrenzung der Anzahl von optischen Pulsen, die während einer Zeitdauer erfasst werden können. Um einen Rechenfehler bei der Anzahl der empfangenen Pulse zu vermeiden, wird demgemäß vorzugsweise sichergestellt, dass nicht mehr als zwei optische Pulse von der Schaltung während eines einzelnen Bitschlitzes empfangen werden. Folglich tritt die Schaltung nur dann in einen geschalteten Zustand, wenn ein einzelner optischer Puls während des Bitschlitzes empfangen wird. Ein derartiger Bitschlitz mit einem einzelnen optischen Puls zum Anlegen an den Gatterschalteingang 10 wird im Folgenden als ein Schaltsignal bezeichnet.
Somit geht, wenn kein Puls oder zwei optische Pulse an den Gatterschalteingang 10 während eines Bitschlitzes angelegt werden, ein an dem Gattereingang 7 vorgesehener optischer Pulsstrom durch das rein optische Gatter zu dem zweiten Gatterausgang 9. Das Anlegen eines einzelnen optischen Pulses an den Gatterschalteingang 10 wirkt jedoch als ein Schaltsignal, das verursacht, dass ein an den Gattereingang 7 angelegter einzelner Bitschlitz des optischen Pulsstroms von dem zweiten Gatterausgang 9 weg hin zu dem ersten Gatterausgang 8 umgeleitet wird. Weitere Bitschlitze in dem optischen Eingangsstrom werden weiterhin von dem zweiten Gatterausgang 9 ausgegeben, außer wenn weitere Schaltsignale empfangen werden.
In logischer Hinsicht arbeitet das Gatter 6 derart, dass ein Empfang eines Bitschlitzes mit einem optischen Puls äquivalent ist zum Empfang eines logischen Signals eines logischen Zustands, während ein Empfang eines Bitschlitzes mit keinem oder zwei optischen Pulsen äquivalent ist zum Empfang eines logischen Signals des komplementären logischen Zustands.
1d zeigt eine optische Pulsquelle 11, die normalerweise die Form eines Halbleiter-Lasers hat, der Pulse mit einer Wellenlänge von ungefähr 1.5 Mikrometer erzeugt. Die Pulsfrequenz beträgt ungefähr 1 GHz, wobei der Laser 10 ps Pulse nach einer linearen Chirp-Kompensation in einer Länge einer nicht-streuenden optischen Faser liefert, obwohl Pulsfrequenzen über 100 GHz möglich sind. Eine derartige Pulsquelle 11 ist im Allgemeinen konfiguriert, eine von zwei optischen Pulssequenzen zu erzeugen. Die erste Konfiguration, die im Folgenden als ein Pulsstromgenerator bezeichnet wird, erzeugt einen optischen Pulsstrom mit einem optischen Puls in jedem Bitschlitz. Die zweite Konfiguration, die im Folgenden als ein Synchronisierungspulsgenerator bezeichnet wird, erzeugt einen optischen Pulsstrom mit einem optischen Puls nur in einem Bitschlitz.
1e zeigt einen regenerativen N-Bitschlitz-Speicher 40. Der Speicher 40, der einen Speichereingangsanschluss 41, einen Speicherausgangsanschluss 42 und einen Speicherworteingangsanschluss 43 hat, weist ein rein optisches nicht-lineares Gatter 44 auf. Der Gattereingang 45 ist über den Speichereingangsanschluss 41 mit einem Pulsstromgenerator 55 verbunden, der einen kontinuierlichen Strom von optischen Pulsen erzeugt. Der erste Gatterausgang 46 ist mit dem Speicherausgangsanschluss 42 und über eine Rückkopplungsschleife mit einer Verzögerungsleitung 49 mit einem rein optischen Kombinierer 50 verbunden.
Der rein optische Kombinierer 50 hat einen Kombiniererausgang 53, der mit dem Gatterschalteingang 48 des Gatters 44 verbunden ist, und zwei Kombinierereingänge 51, 52. Wie oben beschrieben, wirken der optische Kombinierer 50 und das optische Gatter 44 als ein X-ODER-Gatter (exklusiv-ODER-Gatter). Dies aufgrund dessen, da das Gatter 44 nur bei Empfang eines Bitschlitzes mit einem einzelnen optischen Puls, der als ein Schaltsignal wirkt, geschaltet wird.
Der erste Kombinierereingang 51 ist mit dem Speicherworteingangsanschluss 43 für den Empfang eines zu speichernden optischen N-Bitschlitzwortes verbunden, während der zweite Kombinierereingang 52 mit dem ersten Gatterausgangsanschluss 46 über die Verzögerungsleitung 49 verbunden ist. Die Verzögerungsleitung 49 führt eine Zeitverzögerung, die äquivalent zu N Bitschlitzen ist, für den Datenfluss von dem Gatterausgang zu dem Kombinierereingang ein.
Der Betrieb des Speichers 40 wird nun beschrieben. Wenn keine optischen Pulse an den Speicherworteingang 43 angelegt sind, wird der Strom von an den Speichereingangsanschluss 41 gelieferten optischen Pulsen von dem zweiten Gatterausgang 47 des Gatters 44 ausgegeben. Um ein Wort zu speichern, wobei es sich um Daten handelt, die ein optisches Signal der Länge von N Bitschlitzen aufweisen, wird das Wort in den Speicherworteingang 43 eingegeben und über den optischen Kombinierer 50 an den Gatterschalteingang 48 übertragen.
Das Wort wirkt als eine Serie von Schaltsignalen. Wenn jeder Bitschlitz des Wortes an den Schalteingang angelegt wird, verursacht dies eine Kopie von Inhalten des Bitschlitzes, der von dem ersten Gatterausgang 46 ausgegeben wird. Wenn zum Beispiel der erste Bitschlitz einen optischen Puls enthält, wirkt dieser als ein Schaltsignal, wodurch ein einzelner optischer Puls von dem an den Gattereingang 45 gelieferten optischen Pulsstrom an den ersten Gatterausgang 46 übertragen wird. Dieser optische Puls wird dann von dem Ausgangsanschluss 42 ausgegeben, wobei eine Kopie des Pulses über die Verzögerungsleitung 49 an den Kombinierer 50 rückgekoppelt wird.
Da die Verzögerungsleitung 49 eine N-Bitschlitzverzögerung einführt, erreicht dieser erste Bitschlitz mit einem optischen Puls den zweiten Kombiniereingang 52 nicht, bis alle N Bitschlitze in dem Wort durch den Kombinierer 50 gegangen sind.
Angenommen, der zweite Bitschlitz des Wortes enthält keinen optischen Puls, dann wirkt er nicht als ein Schaltsignal und der optische Puls in dem entsprechenden Bitschlitz in dem optischen Eingangspulsstrom wird an den zweiten Gatterausgang 47 übertragen. Demgemäß wird von dem ersten Gatterausgang 46 ein leerer Bitschlitz ausgegeben, der wieder über die Verzögerungsleitung an den zweiten Kombinierereingang 52 rückgekoppelt wird.
Dieser Vorgang wird für alle N Bitschlitze des Wortes derart wiederholt, dass eine Kopie des Wortes an dem zweiten Gatterausgang 46 erzeugt wird. Wie hinsichtlich jedem Bitschlitz erwähnt, wird das Wort kopiert, wobei eine Kopie zur Ausgabe von dem Speicher 40 an dem Speicherausgangsanschluss 42 verfügbar ist, während die andere Kopie über die Verzögerungsleitung 49 an den optischen Kombinierer 50 rückgekoppelt wird.
Da die Verzögerungsleitung 49 die Übertragung des Wortes um N Bitschlitze verzögert, erreicht der erste Bitschlitz des kopierten Wortes den Eingang 52 des optischen Kombinierers unmittelbar nach dem letzten Bitschlitz des Wortes, das ursprünglich in den Eingang 51 des Kombinierers 50 eingegeben wurde. Diese Kopie des Wortes wirkt dann als eine weitere Serie von Schaltsignalen, um weitere Kopien des Wortes zu erzeugen.
Wenn das Wort nur eine Länge von M Bitschlitzen hat, wobei N > M, erreicht der erste Bitschlitz des kopierten Wortes den Eingang 52 des optischen Kombinierers N-M Bitschlitze nachdem der letzte Bitschlitz des M-Bitschlitzwort ursprünglich in den Eingang 51 des Kombinierers 50 eingegeben wurde.
Während der Zeit nach dem Eintreffen des letzten Bitschlitzes des M-Bitschlitzwortes an dem Eingang 51 und vor dem Eintreffen des ersten Bitschlitzes des kopierten Wortes, werden keine optischen Pulse an den Gatterschalteingang 48 angelegt. Demgemäß ist das Anlegen eines M-Bitschlitz langen Wortes an einen regenerativen N-Bit-Speicher äquivalent zu einem Anlegen eines N-Bitschlitzwortes mit den letzten N-M Bitschlitzen des N-Bitschlitzwortes, die keine optischen Pulse enthalten. Somit speichert der regenerative Speicher 40 ein N-Bitschlitzwort, das das N-Bitschlitzwort gefolgt von einer Sequenz von N-M leeren Bitschlitzen aufweist.
Folglich zirkuliert eine Kopie des Wortes konstant in der Rückkopplungsschleife als ein Satz von Schaltsignalen, um zu veranlassen, dass weitere Kopien des Wortes erzeugt werden und von dem ersten Gatterausgang 46 ausgegeben werden.
Ein Beispiel der Paritätsbestimmungsvorrichtung gemäß der vorliegenden Erfindung wird in 2 gezeigt.
Wie gezeigt, weist die Vorrichtung zwei regenerative Speicher 140, 240 der in 1e gezeigten Form auf. In dem ersten regenerativen Speicher 140 ist die Verzögerungsleitung 149 eine L–1-Bitschlitz-Verzögerungsleitung, während in dem zweiten regenerativen Speicher 240 die Verzögerungsleitung 249 eine L+1-Bitschlitz-Verzögerungsleitung ist.
Ebenso ist ein Eingang 12 vorgesehen, der einen optischen Pulsstrom erzeugt, der ein optisches Binärwort der Länge von W Bitschlitzen aufweist. Der Eingang ist mit dem Speicherworteingangsanschluss 143 des regenerativen L-Bit-Speichers 140 verbunden. Der binäre Ausgangsanschluss 142 des regenerativen L-Bit-Speichers 140 ist mit dem Speicherworteingangsanschluss 243 des regenerativen L+1-Speichers 240 verbunden. Das Paritätswort, das die Parität des von dem Eingang 12 gelieferten Wortes anzeigt, wird an dem Speicherausgangsanschluss 242 des regenerativen L+1-Speichers 240 erzeugt.
Der Betrieb der Paritätsbestimmungsvorrichtung wird nun unter Bezugnahme auf Tabelle 1 und 3 beschrieben, die das Vorhandensein von optischen Pulsen an unterschiedlichen Orten in der Schaltung zeigen.
Tabelle 1
In diesem Beispiel ist W = 6 Bitschlitze, während L = 10 Bitschlitze.
Anfangs wird das W-Bitschlitz-Binärwort an den Speicherworteingangsanschluss 143 angelegt. Der Speicher funktioniert, wie unter Bezugnahme auf 1e beschrieben wurde, um einen Ausgangssignalstrom an dem Speicherausgangsanschluss 142 zu erzeugen. Dieser Signalstrom ist eine Sequenz von aufeinander folgenden L-Bitschlitz langen Wörtern, von denen die ersten W Bitschlitze das W-Bitschlitzwort aufweisen, die letzten L-W Bitschlitze keine optischen Pulse enthalten. Dies ist äquivalent zu einem Erzeugen eines Ausgangsstroms, der das W-Bitschlitzwort aufweist, wiederholt in Intervallen von L Bitschlitzen.
Wie in 3 und in der Tabelle 1 gezeigt, wird der an dem Speicherausgangsanschluss 142 erzeugte Ausgangssignalstrom an den Speicherworteingangsanschluss 243 des Speichers 240 übertragen.
Anfangs wird, wenn keine anderen optischen Pulse in dem Speicher 240 vorhanden sind, das erste L-Bitschlitzwort, das an dem Speicherworteingang 243 empfangen wird, einfach, wie oben unter Bezugnahme auf Speicher 40 beschrieben, gespeichert. Demgemäß wirkt das Wort als eine Serie von Schaltpulsen, die veranlassen, dass eine Kopie des Wortes an dem Gatterausgang 246 erzeugt wird. Obwohl dieses Wort nur eine Kopie des ursprünglichen L-Bitschlitz-Binärwortes ist, das durch Anlegen des W-Bitschlitzwortes an den regenerativen L-Bit-Speicher 240 erzeugt wird, stellt der erste Bitschlitz (d.h. Bitschlitz 1) die Parität (oder vielmehr den Zustand, d.h. null oder eins) des ersten Bitschlitzes des ursprünglichen L-Bitschlitzwortes dar. Demgemäß ist der an dem Gatterausgang 246 erzeugte Signalstrom ein Paritätswort, wobei dessen erster Bitschlitz die Parität des ersten Bitschlitzes des ursprünglichen Wortes darstellt. Eine Kopie dieses Paritätswortes wird von dem Speicherausgangsanschluss 242 ausgegeben, während eine zweite Kopie über die L+1-Bitschlitz-Verzögerungsleitung an den zweiten Kombinierereingang 252 übertragen wird.
Während der Bitschlitze 11–20 wird das an dem Speicherausgangsanschluss 142 erzeugte zweite L-Bitschlitzwort an den ersten Kombinierereingang 251 des Speichers 240 übertragen. Das an dem ersten Gatterausgang 246 erzeugte Paritätswort, das dazu um einen Bitschlitz versetzt ist, wird während der Bitschlitze 12–21 an den zweiten Kombinierereingang 252 übertragen.
Wie oben beschrieben, wirken der Kombinierer 250 und das nichtlineare Gatter 244, um das exklusive ODER der Bitschlitze, die jeweils an den ersten und zweiten Kombinierereingang 251, 252 angelegt werden, an dem Gatterausgang 246 zu erzeugen. Demgemäß stellt der Signalstrom, der von dem Gatterausgang 246 während der Bitschlitze 11–20 ausgegeben wird, die exklusive ODER- Kombination des ursprünglichen L-Bitschlitzwortes und des von dem Speicher 240 erzeugten versetzten Paritätswortes dar.
Die exklusive ODER-Kombination wird an dem Gatterausgang 246 erzeugt. Wiederum wird eine Kopie dieses Ausgangssignalstroms von dem Speicherausgangsanschluss 242 ausgegeben, während eine zweite Kopie über die Verzögerungsleitung 249 an den zweiten Kombinierereingang 252 angelegt wird.
Das während der Bitschlitze 11–20 erzeugte exklusive ODER-Kombinationswort stellt ein aktualisiertes Paritätswort dar, wobei die ersten zwei Bitschlitze des Paritätswortes die Parität der ersten zwei Bitschlitze des ursprünglichen L-Bitschlitzwortes darstellen.
Durch Wiederholen dieses Vorgangs, wobei das letzte erzeugte Paritätswort um einen einzelnen Bitschlitz versetzt wird und mit dem ursprünglichen L-Bitschlitzwort durch eine exklusive ODER-Operation verknüpft wird, kann das Paritätswort, das die Parität aller W Bitschlitze des W-Bitschlitzwortes darstellt, erzeugt werden.
Eine allgemeine Form des oben beschriebenen Beispiels wird in Tabelle 2 gezeigt, wobei das W-Bitschlitz-Binärwort Bitschlitze mit Werten W₁, W₂, W₃, W₄ aufweist.
Wie aus der Tabelle ersichtlich ist, stellen nach P Anwendungen des ursprünglichen L-Bitschlitzwortes auf den regenerativen L+1-Bit-Speicher die ersten P Bitschlitze des Paritätswortes, erzeugt an dem Speicherausgangsanschluss 242, die Parität der ersten P Bitschlitze des ursprünglichen L-Bitwortes dar.
Tabelle 2
Es gibt jedoch auch zusätzliche P–1 Bitschlitze, die auf die P Bitschlitze folgen, welche die Parität darstellen, welche die Parität des ursprünglichen Wortes nicht darstellen, sondern aufgrund des Rückkopplungsverfahrens entstehen. Wenn die Rückkopplung fortgesetzt wird, wird der letzte Bitschlitz in dem Paritätswort schließlich rückgekoppelt und mit dem ersten Bitschlitz eines späteren L-Bitschlitzwortes kombiniert, wie während des Bitschlitzes 81 gezeigt wird.
Demgemäß findet die letzte erfolgreiche Paritätsbestimmung statt, wenn die Länge des Paritätswortes derart größer ist als die Länge des L-Bitschlitzwortes, dass: W – 1 + P > LODER L = W + P – 2 wobei P = die zu bestimmende Anzahl der Paritätsbitschlitze.
Um somit sicherzustellen, dass die Parität einer gewünschten Anzahl von Bitschlitzen bestimmt werden kann, ist es notwendig, sicherzustellen, dass die Anzahl von Bitschlitzen L in dem ursprünglichen Wort derart ist, dass: L ≥ W + P – 2
Im Allgemeinen wird ein hoher Wert von L verwendet, um sicherzustellen, dass die gewünschte Anzahl von Paritätsbitschlitzen P erlangt werden kann, und um dem Paritätswort zu ermöglichen, in dem regenerativen L-Bitschlitz-Speicher 240 wieder zu zirkulieren.
Die Tabelle 2 zeigt, dass die Parität des P-ten Bitschlitzes eines W-Bitschlitz-Binärwort vorgesehen wird durch Erzeugen der exklusiven ODER(XOR)-Kombination des P-ten Bitschlitzes mit allen vorhergehenden Bitschlitzen (d.h. W_P XOR W_P-1 XOR ... XOR W₂ XOR W₁ für die allgemeine Verwendung).
Demgemäß kann das Paritätswort unter Verwendung eines regenerativen ein-Bit-Speichers bestimmt werden. Durch Anwenden des W-Bitschlitzwortes auf den Speicher wird jeder Bitschlitz mit der XOR-Kombination aller vorhergehenden Bitschlitze XOR-kombiniert. Demgemäß führt die Anwendung des P-ten Bitschlitzes des W-Bitschlitz-Binärwortes zu der Erzeugung des P-ten Bitschlitzes des Paritätswortes. Dies ist äquivalent zu der Situation, bei der L = 0. Eine geeignete Vorrichtung zu dieser Durchführung wird in unserer ebenfalls anstehenden Anmeldung GB 9719895.6 beschrieben.
Es ist offensichtlich, dass die Erfindung unter Verwendung einer L–1-Bitschlitz-Verzögerung statt einer L+1-Bitschlitz-Verzögerung implementiert werden kann, da dies nach wie vor zu der Erzeugung der XOR-Kombination des P-ten Bitschlitzes mit jedem der vorhergehenden Bitschlitze des W-Bitschlitz-Binärwortes führt. Bei dieser Anordnung wird der erste Bitschlitz des Paritätswortes schließlich mit dem letzten Bitschlitz des W-Bitschlitzwortes kombiniert. Dies findet statt, wenn die Anzahl von die Parität darstellenden Bitschlitzen P, die bestimmt wurde, derart größer ist als die Anzahl von leeren Bitschlitzen in dem L-Bitschlitzwort, dass: P > L – WODER P = L – W + 1
Demgemäß wird die Anzahl von in dem L-Bitschlitzwort erforderlichen Bitschlitzen geliefert durch: L ≥ W + P – 1
Ein Beispiel des Betriebs eines Systems, das eine L–1-Bitschlitz-Verzögerungsleitung statt einer L+1-Bitschlitz-Verzögerungsleitung verwendet, wird in Tabelle 3 gezeigt. In diesem Beispiel ist L = 7 und W = 4. Es ist zu sehen, dass, da das Paritätswort in einem L–1-Bitschlitz-Speicher zirkuliert, das Paritätswort eine maximale Länge von L – 1 = 6 Bitschlitzen sein kann.
Tabelle 3
In unserer ebenfalls anstehenden Anmeldung GB 9719895.6 wird beschrieben ein Verfahren zum Zurücksetzen des in 1e gezeigten regenerativen N-Bitschlitz-Speichers 40 durch Ersetzen des Pulsstromgenerators 55 mit einer Vorrichtung, die einen Pulsstrom einschließlich zumindest N leeren Bitschlitze liefert. Die N leeren Bitschlitze werden an den Gatterausgang 46 übertragen, wenn Schaltpulse an dem Gatterschalteingang 48 empfangen werden. Als ein Ergebnis werden die optischen Pulse, die über die Verzögerungsleitung 49 in der Rückkopplungsschleife zirkulieren, ersetzt, wodurch die Inhalte des Speichers zurückgesetzt werden.
Demgemäß kann dasselbe Prinzip in der vorliegenden Erfindung verwendet werden, um die Paritätsbestimmungsvorrichtung zurückzusetzen. Dies kann erreicht werden durch Ersetzen der Pulsstromge neratoren 155 und 155 mit einer Vorrichtung, die einen Pulsstrom einschließlich zumindest L+1 leeren Bitschlitze liefert. Dies kann unter Verwendung des in unserer ebenfalls anstehenden Anmeldung GB 9719895.6 beschriebenen Fenstergenerators erreicht werden.

Claims

Paritätsbestimmungsvorrichtung zur Bestimmung der Parität eines Binärwortes, wobei das Binärwort von einer Sequenz von W optischen Bitschlitzen dargestellt wird, wobei jeder Bitschlitz jeweils einen ersten oder zweiten komplementären logischen Zustand definiert, wobei die Vorrichtung aufweist: einen Eingangspulsstromgenerator (140), der Kopien des W-Bitschlitzwortes erzeugt; ein Kombinierungsmittel (249, 250), das erste und zweite Binärwörter empfängt, die ersten und zweiten Binärwörter um einen Bitschlitz versetzt und die relativ versetzten ersten und zweiten Binärwörter in einer Exklusiv-ODER-Verknüpfung kombiniert, um ein Kombinationswort zu bilden; und Mittel (240) zum P-maligen aufeinander folgenden Zuführen einer Kopie des W-Bitschlitzbinärwortes und des vorher erzeugten Kombinationswortes zu dem Kombinierungsmittel, wodurch die Parität der ersten P Bitschlitze des W-Bitschlitzwortes durch die Parität der ersten P Bitschlitze des resultierenden Kombinationswortes geliefert wird.
Paritätsbestimmungsvorrichtung gemäß Anspruch 1, wobei der Eingangspulsstromgenerator (140) einen optischen Eingangspulsstrom erzeugt, der das optische W-Bitschlitzwort, wiederholt in Intervallen von L Bitschlitzen, aufweist.
Paritätsbestimmungsvorrichtung gemäß Anspruch 2, wobei das Kombinierungsmittel aufweist: einen optischen Kombinierer (250) mit ersten und zweiten Kombinierereingängen (251, 252) und einem Kombiniererausgang, der einen kombinierten optischen Signalstrom erzeugt, der die Kombination von optischen Bitschlitzen darstellt, die jeweils an die ersten und zweiten Kombinierereingängen angelegt werden; und eine L+1-Bitschlitz-Verzögerungsleitung (249), wobei der Kombiniererausgang mit dem zweiten Kombinierereingang über die L+1-Bitschlitz-Verzögerungsleitung derart verbunden ist, dass die L+1-Bitschlitz-Verzögerungsleitung das Mittel zur Anwendung darstellt, und wobei der optische Eingangspulsstrom an den ersten optischen Kombinierereingang angelegt wird.
Paritätsbestimmungsvorrichtung gemäß Anspruch 3, wobei das Kombinierungsmittel weiter eine optische Pulsquelle (255), die optische Pulse in aufeinander folgenden Bitschlitzen erzeugt, wobei jeder optische Puls einen logischen Zustand darstellt, und ein rein optisches nicht-lineares Gatter (244) aufweist, wobei das nicht-lineare Gatter aufweist: einen Gattereingang, der mit der optischen Pulsquelle (255) verbunden ist; einen Gatterausgang (246), der mit der L+1-Bitschlitz-Verzögerungsleitung (249) verbunden ist, der einen Gatterausgangsstrom erzeugt; und einen Gatterschalteingang, der mit dem Kombiniererausgang verbunden ist, wobei das Anlegen eines Schaltungssignals an den Gatterschalteingang selektiv eine Verbindung zwischen dem Gattereingang und dem Gatterausgang schaltet, um so den logischen Zustand des Gatterausgangsstroms für ein Zeitintervall zu ändern, das einem einzelnen Bitschlitz entspricht.
Paritätsbestimmungsvorrichtung gemäß Anspruch 3 oder Anspruch 4, wobei L ≥ W + P – 2.
Paritätsbestimmungsvorrichtung gemäß Anspruch 2, wobei das Kombinierungsmittel aufweist: einen optischen Kombinierer (250) mit ersten und zweiten Kombinierereingängen (251, 252) und einem Kombiniererausgang, der einen kombinierten optischen Signalstrom erzeugt, der die Kombination von optischen Bitschlitzen darstellt, die jeweils an die ersten und zweiten Kombinierereingängen angelegt werden; und eine L–1-Bitschlitz-Verzögerungsleitung (249), wobei der Kombiniererausgang mit dem zweiten Kombinierereingang über die L-1-Bitschlitz-Verzögerungsleitung derart verbunden ist, dass die L–1-Bitschlitz-Verzögerungsleitung das Mittel zur Anwendung darstellt, und wobei der optische Eingangspulsstrom an den ersten optischen Kombinierereingang (251) angelegt wird.
Paritätsbestimmungsvorrichtung gemäß Anspruch 6, wobei das Kombinierungsmittel weiter eine optische Pulsquelle (255), die optische Pulse in aufeinander folgenden Bitschlitzen erzeugt, wobei jeder optische Puls einen logischen Zustand darstellt, und ein rein optisches nicht-lineares Gatter aufweist, wobei das nicht-lineare Gatter aufweist: einen Gattereingang, der mit der optischen Pulsquelle verbunden ist; einen Gatterausgang (246), der mit der L–1-Bitschlitz-Verzögerungsleitung verbunden ist, der einen Gatterausgangsstrom erzeugt; und einen Gatterschalteingang, der mit dem Kombiniererausgang verbunden ist, wobei das Anlegen eines Schaltungssignals an den Gatterschalteingang selektiv eine Verbindung zwischen dem Gattereingang und dem Gatterausgang schaltet, um so den logischen Zustand des Gatterausgangsstroms für ein Zeitintervall zu ändern, das einem einzelnen Bitschlitz entspricht.
Paritätsbestimmungsvorrichtung gemäß Anspruch 6 oder Anspruch 7, wobei L ≥ W + P – 1.
Paritätsbestimmungsvorrichtung gemäß Anspruch 4 oder Anspruch 7, wobei der kombinierte optische Signalstrom als eine Serie von Schaltungssignalen derart wirkt, dass der Gatterausgangsstrom eine Kopie des kombinierten Signalstroms ist.
Paritätsbestimmungsvorrichtung gemäß Anspruch 0, wobei jedes Schaltungssignal einen einzelnen optischen Puls in einem Bitschlitz aufweist.
Paritätsbestimmungsvorrichtung gemäß einem der vorhergehenden Ansprüche, wobei der Eingangspulsstromgenerator (140) aufweist: einen optischen Wortgenerator, der das optische W-Bitschlitzwort erzeugt; und einen regenerativen L-Bit-Speicher mit einem Speicherworteingang, der mit dem optischen Wortgenerator verbunden ist, um das zu speichernde W-Bitschlitzwort zu empfangen, und einem Speicherwortausgang, der den optischen Eingangspulsstrom erzeugt.
Paritätsbestimmungsvorrichtung gemäß Anspruch 11, wobei die Vorrichtung weiter eine optische Pulsquelle (155) aufweist, die optische Pulse in aufeinander folgenden Bitschlitzen erzeugt, wobei der regenerative L-Bit-Speicher weiter einen mit der opti schen Pulsquelle verbundenen Eingang aufweist, der die erzeugten optischen Pulse empfängt.
Paritätsbestimmungsvorrichtung gemäß einem der vorhergehenden Ansprüche, wobei ein Bitschlitz mit dem zweiten logischen Zustand einen einzelnen optischen Puls aufweist.
Verfahren zur Bestimmung der Parität eines Binärwortes, wobei das Binärwort von einer Sequenz von W optischen Bitschlitzen dargestellt wird, wobei jeder Bitschlitz jeweils einen ersten oder zweiten komplementären logischen Zustand definiert, wobei das Verfahren aufweist: Erzeugen von Kopien des W-Bitschlitzwortes; Bilden eines Kombinationswortes aus ersten und zweiten Binärwörtern durch Versetzen der ersten und zweiten Binärwörter um einen Bitschlitz und Kombinieren der relativ versetzten ersten und zweiten Binärwörter in einer Exklusiv-ODER-Verknüpfung; und Bilden des Kombinationswortes P-mal aufeinander folgend aus einer Kopie des W-Bitschlitzbinärwortes und des vorher erzeugten Kombinationswortes, wodurch die Parität der ersten P Bitschlitze des W-Bitschlitzwortes durch die Parität der ersten P Bitschlitze des resultierenden Kombinationswortes geliefert wird.
Verfahren gemäß Anspruch 14, wobei die Kopien des W-Bitschlitzwortes als ein optischer Eingangspulsstrom erzeugt werden, der das optische W-Bitschlitzwort wiederholt an Intervallen von L Bitschlitzen aufweist.
Verfahren gemäß Anspruch 15, wobei die Kopie des W-Bitschlitzbinärwortes und das vorher erzeugte Kombinationswort um einen Bitschlitz versetzt werden durch Versetzen des vorher erzeugten Kombinationswortes um L+1 Bitschlitze bezüglich des optischen Eingangspulsstroms und Kombinieren des versetzten vorher erzeugten Kombinationswortes mit dem optischen Eingangspulsstrom.
Verfahren gemäß Anspruch 16, wobei L ≥ W + P – 2.
Verfahren gemäß Anspruch 15, wobei die Kopie des W-Bitschlitzbinärwortes und das vorher erzeugte Kombinationswort um einen Bitschlitz versetzt werden durch Versetzen des vorher erzeugten Kombinationswortes um L–1 Bitschlitze bezüglich des optischen Eingangspulsstroms und Kombinieren des versetzten vorher erzeugten Kombinationswortes mit dem optischen Eingangspulsstrom.
Verfahren gemäß Anspruch 18, wobei L ≥ W + P – 1.
Verfahren gemäß einem der Ansprüche 14 bis 19, wobei ein Bitschlitz mit dem zweiten logischen Zustand einen einzelnen optischen Puls aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 20, wobei das erste Kombinationswort eine Sequenz von optischen Bitschlitzen mit dem ersten logischen Zustand aufweist.