DE69126459T2 - Fehlerkorrektursystem fähig zur Verbesserung des Kopfteils eines Paketes durch Verwendung eines Reed-Solomon-Codes - Google Patents

Description

• Diese Erfindung betrifft ein Fehlerkorrektursystem zur Verwendung in einem Paketaustauschsystem, das Pakete, wie Datum, Sprache und Bild, ohne Notwendigkeit einer Rückübertragung von Information Übertragen kann.
• Bislang wird ein Paketaustauschsystem der beschriebenen Art verwendet, um ein Paket von einer Sendeseite zu einem Bestimmungsort auf der Empfangsseite zu Übertragen. Dabei werden Informationssignale, wie ein Sprach- oder Stimmensignal und ein Bildsignal, von einem Paketkopfteil angeführt und werden von dem Paket in dem Paketaustauschsystem Übertragen oder übermittelt, das entsprechend einer Datenverbindungssteuerungsprozedur niedrigen Pegeis arbeitet. Der Paketkopfteil ist hilfreich bei der Spezifizierung des Bestimmungsortes auf der Empfangsseite und der Sendeseite.
• Anzumerken ist, daß in einem solchen System keine Rückübertragung ausgeführt wird und daß das Paket ohne Fehler an den Bestimmungsort auf der Empfangsseite ausgegeben werden sollte. Anderenfalls würden die Informationssignale unerwünschterweise zu einem falschen Ort auf der Empfangsseite gesendet. Daher ist, verglichen mit der Übertragung der Informationssignale, wie des Sprach- und Bildsignals, für den Paketkopfteil eine korrekte Übertragung erforderlich.
• Allgemein ist bekannt, daß in Verbindung mit einem Informationssignal einer vergleichsweisen kurzen Datenlänge von beispielsweise einigen Bit die Verwendung eines Hamming- Codes oder das Hinzufügen eines Paritätbits in Betracht gezogen wird. In diesem Fall wird ein einzelner Bitfehler oder ein doppelter Bitfehler durch Verwendung des Hamming-Codes oder durch Hinzufügen des Paritätbits korrigiert, wenn das Infomationssignal, wie vorstehend erwähnt, eine kurze Datenlänge hat.
• Hier ist zu erwähnen, daß der Paketkopfteil normalerweise aus einer langen Datenlänge von zum Beispiel einigen zehn Bit besteht. Außerdem wird das Paketaustauschsystem oft unter sehr schlechten Bedingungen verwendet, wie beispielsweise, daß der Paketkopfteil einen Einfluß von Rauschen ausgesetzt ist. In Anbetracht dessen tritt oft ein doppelter Fehler, ein dreifacher Fehler oder ein mehr als ein dreifacher t-facher Fehler in dem Paketkopfteil auf und kann vorzugsweise in jedem Paketkopfteil korrigiert werden.
• Konventionell richtet sich jedoch die Überlegung weder auf die Korrektur des Paketkopfteils noch auf die Korrektur eines doppelten oder dreifachen Fehlers.
• Die GB-A-2216752 offenbart einen Sender zur Verwendung in der Übertragung eines Pakets mit: auf das Informationssignal ansprechende und gemäß einem vorgegebenen festen Algorithmus für die Erzeugung eines Reed-Solomon-Codes arbeitende Paketbildungeinrichtung zur Bildung eines Pakets, das aus dem Informationssignal und einem fehlerkorrigierenden Codesignal zum Korrigieren des Informationssignals besteht, wobei das fehlerkorrigierende Codesignal durch den Reed-Solomon-Code gebildet wird; und Erzeugungseinrichtungen zur Erzeugung des Pakets.
• Die IEEE TRANSACTIONS ON COMMUNICATIONS, Bd. 35, Nr. 11, November 1987, NEW YORK, US; Seite 1113-1123, MORTIMER ET AL "The design of a high-performance error-correcting coding scheme for the canadian broadcast telidon system based on reed-solomon codes" offenbart ein fehlerkorrigierendes System. Ein Präfixcode geht dem Datenblockcode voraus. Der Präfixcode ist mit einem Hanning-Code kodiert, um einen Fehler in dem Präfix zu detektieren.
• Es ist eine Aufgabe dieser Erfindung, ein Fehlerkorrektursystem bereitzustellen, das auf ein Paketaustauschsystem anwendbar ist und das in der Lage ist, eine große Vielfalt von Fehlern in einem Paketkopfteil zu korrigieren.
• Es ist eine weitere Aufgabe dieser Erfindung, ein Fehlerkorrektursystem der beschriebenen Art bereitzustellen, das in der Lage ist, sowohl einzelne als auch doppelte Fehler in dem Paketkopfteil zu korrigieren.
• Es ist eine noch weitere Aufgabe dieser Erfindung, einen Sender bereitzustellen, der auf das Fehlerkorrektursystem anwendbar ist und der in der Lage ist, einen Paketkopfteil zu senden, der den einzelnen oder den doppelten Fehler korrigieren kann.
• Es ist eine noch weitere Aufgabe dieser Erfindung, einen Empfänger bereitzustellen, der auf das Fehlerkorrektursystem anwendbar ist und der eine kleine Abmessung hat und in der Lage ist, vorzugsweise den doppelten Fehler in dem Paketkopfteil zu korrigieren.
• Diese Aufgaben werden mit den Merkmalen der Ansprüche gelöst.
• Ein Sender wie beschrieben ist zur Verwendung in der Übertragung eines Pakets, das ein Eingangssignal und ein Kopfteilinformationssignal umfaßt, das dem Eingangssignal vorausgeht. Der Sender weist Paketkopfteilbildungseinrichtungen auf, die auf das Kopfteilinformationssignal ansprechen und gemäß einem vorgegebenen festen Algorithmus zur Erzeugung eines Reed-Solomon-Codes arbeiten. Die Paketkopfteilbildungseinrichtungen sind zur Bildung eines Paketkopfteils, der aus dem Kopfteilinformationssignal und einem fehlerkorrigiernden Codesignal zum Korrigieren des Kopfteilinformationssignals besteht. Dieses fehlerkorrigierende Codesignal wird durch den Reed-Solomon-Code gebildet. Der Sender weist ferner Signalerzeugungseinrichtungen zur Erzeugung des Paketkopfteils auf, dem das Eingangssignal folgt, um das Paket zu bilden.
• Fig. 1 ist ein Blockschaltbild eines Senders, der für ein Fehlerkorrektursystem gemäß einer bevorzugten Ausführungsform dieser Erfindung verwendet wird;
• Fig. 2 ist ein Blockschaltbild eines Empfängers, der für das Fehlerkorrektursystem gemäß der bevorzugten Ausführungsform dieser Erfindung verwendet wird;
• Fig. 3 ist ein Zeitdiagramm zur Beschreibung der Funktionsweise des in Fig. 1 dargestellten Senders;
• Fig. 4 ist ein Zeitdiagramm zur Beschreibung einer Beziehung zwischen einem Sendedatensignal, das von dem Sender erzeugt, und einem Empfangsdatensignal, das von dem Empfänger empfangen wird; und
• Fig. 5 ist ein Flußdiagramm zur Beschreibung der Funktionsweise des in Fig. 3 dargestellten Empfängers.
• Mit Bezug auf Fig. 1 weist ein Fehlerkorrektursystem gemäß einer bevorzugten Ausführungsform dieser Erfindung einen Sender und einen Empfänger auf, die jeweils in Fig. 1 bzw. Fig. 2 dargestellt sind, und die in der Praxis als VLSI- Schaltung (VLSI-Schaltung: very large scale integrated circuit, sehr hoch integrierte Schaltung) ausgeführt sind.
• Kurz gesagt, erzeugt der in Fig. 1 dargestellte Sender ein Paketinformationssignal, das zum Beispiel ein Datensignal, ein Sprachsignal oder ein Bildsignal sein kann. In diesem Fall geht dem Informationssignal ein Paketkopfteil voran, der einen Zielempfänger und dergleichen spezifiziert und der einen Kopfteil oder ein signifikantes Informationssignal von vierundzwanzig Bit und einen fehlerkorrigierenden Code (nämlich einen Redundanzcode) aufweist, der dem Kopfteilinformationssignal folgt. Das Paketinformationssignal selbst ist für diese Erfindung direkt nicht von Belang und wird weiter nicht beschrieben.
• In Fig. 3 ist der Paketkopfteil in das bei HI(Fig. 3) dargestellte Kopfteilinforrnationssignal und den fehlerkorrigierenden Code eingeteilt, der als ein vorfehlerkorrigierender Code (FEC) gezeigt ist. Das Kopfteilinformationssignal HI ist in sechs Signaleinheiten unterteilt, die jeweils aus vier Bit, nämlich einem Halbbyte, bestehen. Es wird angenommen, daß die vier Bit ein einzelnes Symbol bilden. Die sechs Signaleinheiten sind durch a5, a6, a7, a8, a9 und alo dargestellt, wobei a0 bis a4 weggelassen sind. Dies deshalb, weil in dieser Erfindung a0 bis a4 als Nulldateneinheiten betrachtet werden, wie im Verlaufe der Beschreibung erklärt wird. In diesem Zusammenhang können a5 bis alo jeweils als erste bis sechste Signaleinheit bezeichnet werden und jeweils als an der fünften bis zehnten Symbolposition angeordnet betrachtet werden.
• Andererseits ist der vorfehlerkorrigierende Code (FEC) der ersten bis der sechsten Signaleinheit a5 bis 10b hinzugefügt und besteht aus einer ersten bis vierten Fehlercodeeinheit r0 bis r3, die jeweils aus vier Bit, nämlich einem Halbbyte, bestehen. Anzumerken ist, daß der dargestellte Paketkopfteil durch einen Reed-Solomon-Code gebildet ist, der auf einem Galois-Feld GF (24) definiert ist. Hier soll der Reed-Solomon-Code eine Gesamtzahl von Symbolen gleich 15, eine Anzahl von signifikanten Informationssymbolen gleich 11 und eine minimale Hammingdistanz gleich 5 haben und durch RS (15,11,5) dargestellt sein. Der Reed-Solomon-Code (15,11,5) kann durch ein Polynom P(x) vierzehnter Ordnung definiert werden, das gegeben ist durch:
• P(x) a&sub0;x¹&sup4; + a&sub1;x¹³ + ... + a&sub1;&sub0;x&sup4; + r&sub0;x³ + r&sub1;x² + r&sub2;x + r&sub3;
• In dem Beispiel ist die Anzahl signifikanter Symbole auf 6 beschränkt und demzufolge ist die Anzahl der gesamten Symbole gleich 10, wie in Fig. 3 dargestellt ist. Unter diesen Umständen können die erste bis die vierte Fehlercodeeinheit r0 bis r3 zusammen Redundanzcode genannt werden und diese werden gemäß Gleichung 1 bis 4 berechnet, die gegeben sind durch: wobei
• und wobei der Reihe nach + eine EXKLUSIV-ODER-Operation zwischen vier Bit und vier Bit, ein Punkt ( ) eine Multiplikation zwischen einem Paar von vier Bit, und H eine hexadezimale Zahl bedeuten. Wenn x = αi und y= αj, ist eine solche Multiplikation durch α(i+j)mod15 gegeben und wird spezifische Multiplikation genannt. Wenn entweder x oder y gleich 0 ist, ist die Multiplikation von x und y gleich 0 (0000).
• In Fig. 1 berechnet der Sender die erste bis die vierte Fehlercodeeinheit r&sub0; bis r&sub3; gemäß den oben erwähnten Gleichungen 1 bis 4. Insbesondere wird der dargestellte Sender über einen Eingangsanschluß 101 seriell mit einem Eingangssignal von vier Bit oder mit jeder Symboleinheit parallel versorgt. Jede Symboleinheit des Paketkopfteils wird in der Reihenfolge a&sub5;, a&sub6;, a&sub7;, a&sub8;, a&sub9; und a&sub1;&sub0; zu dem Sender geschickt.
• In dem dargestellten Beispiel weist der Sender einen ersten bis dritten Multiplizierer 102 bis 104, die jeweils die oben erwähnte Multiplikation zwischen einem Paar von vier Bit ausführen, und ein erstes bis viertes Register 106 bis 109 von vier Bit auf, die jeweils mit dem ersten bis vierten EXKLUSIV- ODER-Gattern 111 bis 114 verbunden sind, die mit dem ersten bis dem dritten Multiplizierer 104, 103, 102 und dem Eingangsanschluß 101 verbunden sind.
• Mit dieser Struktur wird die erste Signaleinheit a&sub5; von vier Bit als die Eingangssymboleinheit zuerst an den Eingangsanschluß 101 gegeben und wird über das vierte Exklusiv-ODER- Gatter 114 zu dem ersten bis dem dritten Multiplizierer 102 bis 104 geschickt, um zu dem ersten bis dem vierten Register 106 bis 109 gekippt zu werden. Dabei wird das erste Register 106 mit einem Produkt von a&sub5; α&sup6; geladen, während das zweite Register 107 mit a5 geladen wird. Gleichermaßen werden das dritte Register 108 und das vierte Register 109 mit a&sub5; α&sup4; bzw. a&sub5; α¹² geladen. Anschließend wird die zweite bis die sechste Signaleinheit a6 bis alo über den Eingangsanschluß 101 und den vierten Exklusiv-ODER-Gatter 114 zu dem ersten bis dem dritten Multiplizierer 102 bis 104 geschickt. In der Folge wird die erste bis die vierte Fehlercodeeinheit r&sub0; bis r&sub3;, die durch die Gleichungen 1 bis 4 dargestellt sind, jeweils über eine erste bis vierte Ausgangsleitung 116 bis 119 erzeugt. Eine solche Erzeugung der ersten bis der vierten Fehlercodeeinheit r&sub0; bis r&sub3; wird gemäß dem vorgegebenen Polynom ausgeführt. Außerdem sind die Multiplizierer 102 bis 104 auf dem Fachgebiet bekannt und werden später nicht detailliert beschrieben werden. Somit dient eine Kombination aus den Multiplizierern 102 bis 104, den Registern 106 bis 109 und den Exklusiv-ODER- Gattern 111 bis 114 zur Bildung des Paketkopfteils und kann Paketkopfteilbildungsschaltung genannt werden. Die Ausgangsleitungen 116 bis 119 können als Signalerzeugungsschaltung für den Paketkopfteil bezeichnet werden.
• Mit Bezug vorübergehend auf Fig. 4 sei angenommen, daß die erste bis die sechste Signaleinheit a&sub5; bis a&sub1;&sub0; und die erste bis die vierte Fehlercodeeinheit r&sub0; bis r&sub3; von dem Sender zu dem Empfänger gesendet und als erste bis sechste Empfangssignaleinheit b&sub5; bis b&sub1;&sub0; und erste bis vierte Empfangsfehlercodeeinheit t&sub0; bis t&sub3; empfangen worden sind. Außerdem sind die erste bis die sechste Empfangssignaleinheit b&sub5; bis b&sub1;&sub0; mit Bezug auf die erste bis die vierte Empfangsfehlercodeeinheit t&sub0; bis t&sub3; in eine erste bis sechste dekodierte Signaleinheit dekodiert, die bei b5' bis b10' dargestellt sind und die in dem in Fig. 2 dargestellten Empfänger einer Fehlerkorrektur unterworfen werden.
• Mit Bezug wieder auf Fig. 2 und Fig. 5 wird eine Beschreibung über die Fehlerkorrektur des Paketkopfteils vorgenommen, die in dem Empfänger ausgeführt wird. In Fig. 2 wird der dargestellte Empfänger mit dem Paketkopfteil als Empfangspaketkopfteil versorgt und ist spezifiziert durch einen Dekodiererabschnitt zur Dekodierung des Paketkopfteils, der auf die in Fig. 1 dargestellte Weise erzeugt worden ist. Der Empfangspaketkopfteil umfaßt ein Empfangspaketkopfteilinformationssignal und ein fehlerkorrigierendes Empfangscodesignal, die dem Paketkopfteilinformationssignal und dem fehlerkorrigierenden Codesignal entsprechen. In Fig. 2 weist der Dekodiererabschnitt einen Syndromrechner 21 und einen Fehlerdetektor 23, die beide aus einer Hardware-Schaltung aufgebaut sind, und die restliche Hardwareschaltung auf, die nach einem von einem Spezialassembler gebildeten Mikroprogramm arbeitet es
• Insbesondere wird der Syndromrechner 21 der Reihe nach mit jeder der ersten bis der sechsten Empfangssignaleinheit b&sub5; bis b&sub1;&sub0; und der ersten bis der vierten Empfangsfehlercodeeinheit t&sub0; bis t3 versorgt.
• Andererseits werden die erste bis die sechste Empfangssignaleinheit b&sub5; bis b&sub1;&sub0; zu einem Empfangsregisterabschnitt 26 geschickt und in einem ersten bis einem sechsten Empfangsregister (dargestellt bei b&sub5; bis b&sub1;&sub0;) des Empfangsregisterabschnitts 26 gespeichert, die jeweils aus vier Bit bestehen. Der Syndromrechner 21 arbeitet in bekannter Weise, um ein erstes, zweites, drittes und viertes Syndrom S&sub0; bis S&sub3; zu berechnen, die jeweils aus vier Bit bestehen. Insbesondere berechnet der dargestellte syndromrechner 21 einen ersten, zweiten, dritten und vierten Wert d&sub0;, d&sub1;, d&sub2; und d&sub3;, die gegeben sind durch:
• Danach berechnet der Syndromrechner 21 ferner das erste bis das vierte Syndrom S&sub0; bis S&sub3; unter Verwendung des ersten bis des vierten Werts d&sub0; bis d&sub3; gemäß den folgenden Formeln. Anzumerken ist, daß hier die Logikschaltungen, die die Berechnungen von Gleichung 5 bis 12 ausführen, eine Kombination aus Registern, Multiplizierern und Exklusiv-ODER-Gattern wie in Fig. 1 sein können. Daher ist es für Fachleute ohne weiteres möglich, den durch solche Logikschaltungen gebildeten Syndromrechner zu entwerfen. In Anbetracht dessen wird eine Beschreibung über den Syndromrechner nicht weiter vorgenommen. Auf jeden Fall besteht jedes Syndrom S&sub0; bis S&sub3; aus vier Bit.
• Das erste bis das vierte Syndrom S&sub0; bis S&sub3; werden an den Fehlerdetektor 23 einerseits und an das erste bis vierte Syndromregister (dargestellt bei S&sub0; bis S&sub3;) des Empfangsregisterabschnitts 26 andererseits ausgegeben.
• Versorgt mit dem ersten bis dem vierten Syndrom S&sub0; bis S&sub3; detektiert der Fehlerdetektor 23 aus dem ersten bis dem vierten Syndrom S&sub0; bis S&sub3;, ob ein Fehler oder Fehler in dem empfangenen Paketkopfteil vorhanden sind oder nicht und erzeugt bei der Detektion des Fehlers oder der Fehler ein Fehlerdetektionssignal ED. Das Fehlerdetektionssignal wird zu einem Programmzähler 27 und einem Prozeßzyklusanzeiger 28 geschickt, um diese zu starten. In der Folge schickt der Programmzähler 27 sukzessiv ein Zählsignal als ein Adreßsignal zu einem ROM-Speicher (ROM: read-only-memory) 29.
• Der ROM-Speicher 29 hat ein aus einer Folge von Befehlen zusammengesetztes Fehlerkorrekturprogramm gespeichert. Jeder Befehl wird der Reihe nach aus dem ROM-Speicher 29 ausgelesen, um an einen ersten bis vierten Befehlsdekodierer 31 bis 34 ausgegeben zu werden. Der erste bis der vierte Befehlsdekodierer 31 bis 34 schicken dekodierte Signale zu einer Zeitablaufsteuerung 36, die von dem Prozeßzyklusanzeiger 28 gesteuert wird, der von dem Fehlerdetektor 23 aktiviert wird. Der erste Dekodierer 31 dekodiert eine Anweisung jedes Befehls, während der zweite bis der vierte Dekodierer 32 bis 34 zur Dekodierung von Operanden dienen, die nachstehend als X&sub1;, X&sub2; und X&sub0; dargestellt sind. Die Zeitablaufsteuerung 36 erzeugt ein erstes, zweites und drittes Gattersteuersignal, die A-, B- und C-Gattersteuersignale genannt werden können Daneben gibt die Zeitablaufsteuerung 36 ein Latchsignal LA und ein Sprungadressensignal JP an den Empfangsregisterabschnitt 26 bzwes den Programmzähler 27 aus. Das Sprungadressensignal JP spezifiziert eine Adresse, auf die zu springen ist. Überdies wird ebenfalls von der Zeitablaufsteuerung 36 ein erstes und ein zweites konstantes Signal CS&sub1; und CS&sub2; erzeugt, um eine erste und zweite Konstante darzustellen. Eine Kombination aus den Elementen 27, 28, 29, 31 bis 34 und 36 kann eine Programmschaltung zur Erzeugung einer Folge von Befehlen genannt werden.
• In dem dargestellten Beispiel weist der Empfangsregisterabschnitt 26 ferner ein I-, F-, K-, L-, R&sub1;-, R&sub2;- und R&sub3;- Register auf, die zusammen Registerschaltung genannt werden können und die in einer später zu beschreibenden Weise zusätzlich zu den Registern S&sub0; bis S&sub3; und b&sub5; bis b&sub1;&sub0; arbeiten. Alle Register S&sub0; bis S&sub3;, b&sub5; bis b&sub1;&sub0;, I, F, K, L und R&sub1; bis R&sub3; sind über Gatter, die in Fig. 2 mit A und B gekennzeichnet sind, in der in Tabelle 1 gezeigten Weise mit einem ersten und zweiten Bus 41 und 42 verbunden. Tabelle 1
• Zum Beispiel sind das erste bis das vierte Syndromregister S&sub0; bis S&sub3; über die Gatter sowohl mit dem A- als auch dem B-Bus verbunden und werden zu Anfang mit Ant angswerten geladen, wie aus der dritten, vierten und sechsten Spalte der Tabelle 1 zu entnehmen ist. Das erste und das zweite Syndromregister S&sub0; und S&sub1; sind nicht mit dem C-Bus 43 verbunden, während das dritte und das vierte Syndromregister S&sub2; und S&sub3; mit dem C-Bus 43 verbunden sind. Jedenfalls dienen das erste bis das vierte Syndromregister S&sub0; bis S&sub3; jeweils zur Speicherung des ersten bis vierten Syndroms S&sub0; bis S&sub3;. Neben anderen werden das dritte und das vierte Syndromregister S&sub2; und S&sub3; auch als Arbeitsregister verwendet.
• Gleichermaßen sind das erste bis das sechste Empfangsregister b&sub5; bis b&sub1;&sub0; über die A-Gatter mit dem A-Bus 41 und mit dem C-Bus 43 verbunden, aber nicht mit dem B-Bus 42 verbunden. Die Empfangsregister b&sub5; bis b&sub1;&sub0; speichern den Empfangspaketkopfteil oder einen korrigierten Paketkopfteil. Das I-Register ist zum Speichern eines Fehlerpositionssignals, das eine Fehlerposition angibt, während das F-Register als ein Index- Register dient, wenn spezielle Anweisungen wie LF und LFR ausgegeben werden, und erklärt werden wird. Außerdem dienen das K- und das L-Register zur Speicherung von Konstanten K und L, die später beschrieben werden und die berechnet werden, während das R&sub1;- bis R&sub3;-Register als Arbeitsregister dienen.
• Mit Bezug ferner auf Fig. 2 weist der Dekodiererabschnitt einen Berechnungskonvertierungs-ROM-Speicher 46, einen Zugriffsabschnitt 47 zum Zugriff auf den ROM-Speicher 46, einen Exklusiv-ODER-Abschnitt 48, einen Ladeabschnitt 49 und einen Komparatorabschnitt 50 auf, die alle durch Hardwareschaltungen gebildet sind und die als Verarbeitungsschaltung zur Verarbeitung des Empfangspaketkopfteils bezeichnet werden können. Wie in Fig. 2 dargestellt, sind der Zugriffsabschnitt 47 und der Exklusiv-ODER-Abschnitt 48 mit dem A- und dem B-Bus 41 und 42 und über die Gatter Cl und C2 mit dem C-Bus 43 verbunden, während der Ladeabschnitt 49 und der Komparatorabschnitt 50 über Datenleitungen mit dem A-Bus 41 und die C- Gatter C3 und C4 mit dem C-Bus 43 verbunden sind. Solche A-, B- und C-Gatter können als ein Teil der Verarbeitungsschaltung betrachtet werden, um die Register und die Hardwareschaltungen 46 bis 50 selektiv zu verbinden.
• Überdies werden die erste bis die sechste dekodierte Einheit b5' bis b10' von dem ersten bis dem sechsten Empfangsregister b&sub5; bis b&sub1;&sub0; erzeugt, wobei der Fehler oder die Fehler korrigiert sind.
• Somit ist der dargestellte Dekodiererabschnitt in Logikberechnungsschaltungen, wie den Syndromrechner 21 und den Fehlerdetektor 23) und eine mikroprogramm-gesteuerte Schaltung, wie 26, 27, 28, 29, 31 bis 34, 36, 46, 47, 48, 49 und 50, eingeteilt. Dies ermöglicht die Reduzierung der Größe der Dekodiererschaltung. Tabelle 2 (Tabelle 2 Fortsetzung)
• In Tabelle 2 sind Anweisungen und Operanden aufgelistet, die von dem in dem ROM-Speicher 29 gespeicherten Mikroprogramm ausgegeben werden, um die Fehler zu lokalisieren und sie zu korrigieren, wenn die Fehler von dem Fehlerdetektor 23 (Fig. 2) detektiert worden sind. Wie in Tabelle 2 tabelliert, sind eine erste bis siebzehnte Anweisung wie M, DM, B und dergleichen in dem Mikroprogramm beispielhaft dargestellt und werden auf eine später zu beschreibende Weise an den Zugriffsabschnitt 47, den Berechnungskonvertierungs-RAM-Speicher 46, den Exklusiv-ODER-Abschnitt 48, den Ladeabschnitt 49 und den Komparatorabschnitt 50 ausgegeben. In den Operanden bezeichnen die erste bis die siebzehnte Anweisung Operationen&sub1; die in den Spalten "Bedeutung" und "Zusätzliche Erklärung" gezeigt sind und X&sub1;, X&sub2; und X&sub0; bedeuten jeweils Werte auf dem A-Bus, dem B- Bus und dem C-Bus.
• Mit Bezug auf Fig. 5 zusammen mit Fig. 2 wird eine Beschreibung über einen Operationsablauf der Fehlerkorrektur vorgenommen. Eine solche Fehlerkorrektur wird von einem ersten Schritt 201 aus unter Verwendung des in dem ROM-Speicher 29 gespeicherten Mikroprogramms gestartet. Der erste Schritt 201 geht über zu einem zweiten Schritt 202, in dem unter Verwendung des Exklusiv-ODER-Abschnitts 48 das Exklusiv-ODER zwischen einem Quadratwert des zweiten Syndroms S&sub1; und einem Produkt des ersten Syndroms S&sub0; und des dritten Syndroms S&sub2; berechnet wird. Vor einer solchen Exklusiv-ODER-Berechnung wird das zweite Syndrom S&sub1; aus dem zweiten Syndromregister S&sub1; ausgelesen und an den Berechnungskonvertierungs-RAM-Speicher 46 ausgegeben, um gemäß der Anweisung "M" das Quadrat des zweiten Syndroms S&sub1; zu berechnen. Gleichermaßen werden auch das erste und das dritte Syndrom S&sub0; und S&sub2; aus dem ersten und dem dritten Syndromregister S&sub0; und S&sub2; ausgelesen, um das Produkt aus beiden Syndromen zu berechnen. Danach vergleicht der Komparatorabschnitt 50 ein Ergebnis der Exklusiv-ODER- Operation mit Null, um zu detektieren, ob ein einzelner Fehler in dem Empfangspaketkopfteil vorhanden ist oder nicht. Wenn das Ergebnis der Exklusiv-ODER-Operation gleich Null ist, ist in dem Empfangspaketkopfteil ein einzelner oder kein Fehler vorhanden, wie auf dem Fachgebiet bekannt ist. In diesem Fall folgt dem zweiten Schritt 202 ein dritter Schritt 203, um eine Einzelfehlerkorrektur auszuführen. Anderenfalls befindet sich in dem Empfangspaketkopfteil ein doppelter Fehler oder ein mehr als ein doppelter n-facher Fehler. Eine Operation wird ausgeführt, um auf eine Weise, die später beschrieben wird, den doppelten Fehler zu korrigieren.
• Anzumerken ist, daß hier die Korrektur eines einzelnen und eines doppelten Fehlers in dem Reed-Solomon-Code auf der Basis einer bekannten Prozedur ausgeführt wird, obgleich in der Prozedur eine kleine Modifikation vorgenommen ist, die nachstehend beschrieben wird, um so ohne weiteres einen Fehler oder Fehler zu verarbeiten.
• Es soll nun insbesondere das Ergebnis der Exklusiv-ODER- Operation in dem ersten Schritt 201 gleich null sein, und der zweite Schritt 202 zu einem dritten Schritt 203 übergehen. Im dritten Schritt 203 wird das zweite Syndrom S&sub1; durch das erste Syndrom S&sub0; dividiert, um ein Divisionsergebnis zu erhalten, das zu dem RI-Register (Fig. 2) geschickt wird und das als ein erster Inhalt, dargestellt durch eine Vektordarstellung, gespeichert wird. Eine solche Division wird unter Verwendung des Zugriffsabschnitts 47 und des Berechnungskonvertierungs- RAM-Speichers 46 ausgeführt. Anschließend wird der erste Inhalt des RI-Registers in eine Potenz von α umgewandelt, wie bei αR1 in Fig. 5 dargestellt ist, und als ein zweiter Inhalt wieder in dem RI-Register gespeichert. Wenn die Gesamtzahl der Symbole gleich 15 ist und, wie auf dem Fachgebiet bekannt, durch ein Polynom dargestellt werden kann, dessen maximale Ordnung gleich der vierzehnten Ordnung ist, wird der zweite Inhalt des RI-Registers von einer vorgegebenen Konstante "14" subtrahiert, um eine bei U dargestellte Fehlersymbolposition anzugeben.
• Es soll hier erinnert werden, daß die signifikante Informationseinheit zwischen der ersten und der sechsten Signaleinheit a&sub5; und a&sub1;&sub0; angeordnet ist, die sich an der fünften bis zehnten Symbolposition befinden, wie in Fig. 3 gezeigt ist, und daß eine nullte bis vierte Symbolposition übergangen worden sind. Dies zeigt, daß eine Fehlerkorrektur nur zwischen der fünften bis zehnten Symbolposition ausgeführt werden kann.
• In Anbetracht dessen sind ein vierter und fünfter Schritt 204 und 205 für eine Detektion, ob die Fehlersymbolposition U innerhalb eines signifikanten Bereichs zwischen der fünften und der zehnten Symbolposition, inklusive beiden, vorhanden ist oder nicht. Wenn die Fehlersymbolposition U innerhalb des signifikanten Bereichs nicht existiert, ist die Fehlerkorrektur beendet. Anderenfalls wird die Fehlersymbolposition U zu dem F-Register (Fig. 2) geschickt, um darin gehalten zu werden. Der vierte und der fünfte Schritt 204 und 205 werden unter Verwendung des in Fig. 2 dargestellten Komparatorabschnitts 50 ausgeführt. Unter diesen Umständen kann ein an der Fehlersymbolposition U angeordnetes Fehlerempfangssymbol bei b(u) dargestellt sein und sollte korrigiert werden.
• Zu diesem Zweck wird von dem Exklusiv-ODER-Abschnitt 48 eine Exklusiv-ODER-Operation zwischen dem Fehlerempfangssymbol b(u) und dem ersten Syndrom S&sub0; ausgeführt, um ein Ergebnis der Exklusiv-ODER-Operation zu einem von dem ersten bis dem sechsten Empfangsregister b&sub5; bis b&sub1;&sub0; zu schicken, das dem Fehlerempfangssymbol b(u) entspricht. In diesem Fall wird ein Fehlersymbol durch die oben erwähnte Exklusiv-ODER-Operation in ein korrektes Symbol korrigiert, das durch b(i) dargestellt ist.
• In einem sechsten Schritt 206 wird die Fehlersymbolposition b(i) durch den Ladeabschnitt 49 zur Korrektur neu geschrieben. Somit wird durch den dritten bis den sechsten Schritt 203 bis 206 die Korrektur des Einzelsymbolfehlers ausgeführt.
• Es soll nun andererseits im zweiten Schritt 202 das Ergebnis der Exklusiv-ODER-Operation nicht gleich null sein. In diesem Fall folgt dem zweiten Schritt 202 eine Doppelfehlerkorrekturoperation, die auf eine Weise ausgeführt wird, die nachstehend beschrieben wird. Die Doppelfehlerkorrektur wird durch Setzen des F- und I-Registers auf null bzw. fünf gestartet. Es ist hier zu erwähnen, daß das F- und das I- Register mit der Anzahl der Fehler bzw. einer Fehlersymbolposition geladen werden. Dies bedeutet, daß unter der Annahme, daß kein Fehler detektiert worden ist, die Doppelfehlerkorrektur von der fünften Symboleinheit ab gestartet wird.
• Unter diesen Umständen wird die Operation in einem siebten Schritt 207 ausgeführt, der zur Berechnung der Exklusiv-ODER-Operation zwischen einem Quadrat des zweiten Syndroms S&sub1; und einem Produkt des zweiten und des dritten Syndroms S&sub1; und S2 ist. Die Exklusiv-ODER-Berechnung wird unter Verwendung des Exklusiv-ODER-Abschnitts 48 vorgenommen und ein Ergebnis der Exklusiv-ODER-Berechnung wird in dem RI- Register als ein erster Inhalt des RI-Registers gespeichert.
• Unter Verwendung des Zugriffsabschnitts 47 und des Berechnungskonvertierungs-ROM-Speichers 46 wird ein erstes Produkt aus dem ersten und dem vierten Syndrom S&sub0; und 83 berechnet, zusammen mit einem zweiten Produkt aus dem zweiten und dem dritten Syndrom S&sub1; und S&sub2;. Das erste und das zweite Produkt werden in dem R&sub2;- und dem R&sub3;-Register gespeichert. Von dem Exklusiv-ODER-Abschnitt 48 wird eine Exklusiv-ODER- Berechnung zwischen dem ersten und dem zweiten Produkt ausgeführt, um ein erstes Ergebnis der Exklusiv-ODER- Berechnung zu erhalten, das durch den Inhalt des RI-Registers in ein erstes Divisionsergebnis dividiert wird. Das erste Divisionsergebnis wird in dem K-Register gehalten. Eine Exklusiv-ODER-Operation zwischen einem Produkt aus dem zweiten und dem vierten Syndrom S&sub1; und S&sub3; und einem Quadrat des dritten Syndroms S&sub2; wird ausgeführt, um ein zweites Ergebnis der Exklusiv-ODER-Operation zu erhalten. Das zweite Ergebnis der Exklusiv-ODER-Operation wird durch den ersten Inhalt des RI-Registers in ein zweites Divisionsergebnis dividiert, das zu dem K-Register geschickt wird. Eine solche im siebten Schritt 207 ausgeführte Operation wird gemäß dem Algorithmus vorgenommen, der gemäß dem Reed-Solomon-Code festgelegt ist.
• In einem achten Schritt 208 wird die in dem I-Register gespeicherte Potenz von alpha (α) in eine Vektordarstellung konvertiert, die als ein Inhalt des R&sub2;-Registers in dem R&sub2;- Register gespeichert wird. Außerdem wird eine Exklusiv-ODER- Operation zwischen einem Quadrat des Inhalts des R2-Registers und einem Produkt eines Inhalts des K-Registers und dem Inhalt des R&sub2;-Registers ausgeführt, um ein Teilergebnis der Exklusiv- ODER-Operation zu erhalten. Eine Exklusiv-ODER-Operation wird ferner zwischen dem Teilergebnis und einem Inhalt des L- Registers ausgeführt, um ein Gesamtergebnis der Exklusiv-ODER- Operation zu erhalten. Das Gesamtergebnis wird in dem R&sub2;- Register gespeichert.
• Danach geht der achte Schritt 208 über zu einem neunten Schritt 209, in dem das von dem achten Schritt 208 berechnete Gesamtergebnis von dem Komparatorabschnitt 50 mit null verglichen wird. Wenn das Gesamtergebnis nicht gleich null ist, geht der neunte Schritt 209 über zu einem zehnten Schritt 210, in dem der Inhalt des I-Registers von dem Komparatorabschnitt 50 mit zehn verglichen wird, um die oben erwähnte Verarbeitung an einer nächstfolgenden signifikanten Symboleinheit auszuführen. Aus dieser Tatsache heraus ist ohne weiteres zu verstehen, daß das Gesamtergebnis des R2-Registers nur gleich null wird, wenn ein Fehler vorhanden ist, und anderenfalls das Gesamtergebnis nicht gleich null wird.
• Wenn der Inhalt des I-Registers nicht gleich zehn ist, folgt dem zehnten Schritt 210 ein elfter Schritt 211, in dem eine Eins zu dem Inhalt des I-Registers addiert wird, um (I+1) zu erhalten, das wieder in dem I-Register gespeichert wird. Der achte bis der elfte Schritt werden wiederholt, bis der Inhalt des I-Registers gleich zehn ist.
• Wenn der Inhalt des I-Registers beim zehnten Schritt 210 gleich zehn ist, springt der zehnte Schritt 210 zu einem zwölften Schritt 212 der Detektion, ob der Inhalt des F- Registers gleich null ist oder nicht. Kein Fehler, was den Empfangspaketkopfteil betrifft, ist gefunden, wenn der Inhalt des F-Registers gleich null ist. In diesem Fall wird die Fehlerkorrekturoperation ohne irgendeine Korrektur eines Fehlers beendet.
• Es wird nun angenommen, daß im neunten Schritt 209 das Gesamtergebnis des R&sub2;-Registers gleich null ist. In diesem Fall folgt dem neunten Schritt 209 ein dreizehnter Schritt 213, in dem eine Eins zu dem Inhalt des F-Registers addiert wird. Dies zeigt, daß ein Fehler bei einer Symboleinheit, die durch den Inhalt des I-Registers angegeben ist, detektiert worden ist. In einem vierzehnten Schritt 214 wird der Inhalt des I-Registers von der vorgegebenen Zahl 14 subtrahiert, um eine Fehlersymboleinheitposition zu spezifizieren, die in den R-Registern gehalten wird. Dem vierzehnten Schritt 214 folgt ein fünfzehnter Schritt 215, in dem entschieden wird, ob der Inhalt des F-Registers gleich zwei ist oder nicht. Der fünf zehnte Schritt 215 wird unter Verwendung des Komparatorabschnitts 50 ausgeführt. Wenn der Inhalt des F-Registers gleich eins ist, folgt dem fünfzehnten Schritt 215 der zehnte Schritt 210, um auf die oben erwähnte Weise eine Fehlersymboleinheitposition zu lokalisieren.
• Wenn andererseits der Inhalt des F-Registers gleich zwei ist, wird eine Verarbeitung zur Korrektur eines Doppelfehlers gemäß einem bekannten Algorithmus ausgeführt, der in dem Reed- Solomon-Code festgelegt ist. Insbesondere wird in einem sechzehnten Schritt 216 der Inhalt des R-Registers von der vorgegebenen Zahl 14 subtrahiert, um ein Subtraktionsergebnis zu erhalten, das in dem R&sub3;-Register gehalten wird. In einem siebzehnten Schritt 217 wird eine Potenzdarstellung von ar3 unter Verwendung des Berechnungskonvertierungs-ROM-Speichers 46 in eine Vektordarstellung von R&sub3; konvertiert, die ein Vektorinhalt von R&sub3; genannt werden kann. Danach wird das Exklusiv-ODER zwischen dem zweiten Syndrom 81 und (S&sub0;xL)/R&sub3; berechnet, um ein Ergebnis der Exklusiv-ODER-Operation zu erhalten, das in dem R&sub3;-Register gespeichert wird. Ein Inhalt des R&sub3;-Registers wird durch den Inhalt des K-Registers in ein Divisionsergebnis dividiert, das in dem R&sub3;-Register gehalten wird. Ein Exklusiv-ODER zwischen dem Ergebnis der Division und b(R(F)) wird berechnet und zu dem b(R(f))-Register geschickt, das eine Fehlersymboleinheit spezifiziert. Eine solche Operation wird gemäß dem für den Reed-Solomon-Code festgelegten Algorithmus ausgeführt. In einem achtzehnten Schritt 218 wird eine Entscheidung getroffen, ob der Inhalt des F- Registers gleich eins ist oder nicht. Wenn der Inhalt des F- Registers gleich eins ist, wird in einem neunzehnten Schritt 219 ein Inhalt bi des b(R(f))-Registers neu geschrieben oder korrigiert. Somit wird in dem neunzehnten Schritt 219 ein Symboleinzelfehler korrigiert. Wenn andererseits der Inhalt des F-Registers nicht eins ist, wird in einem zwanzigsten Schritt 220 der Inhalt des I-Registers zu dem F-Register geschickt und es wird in den sechzehnten 216 zurückgekehrt, um einen anderen Fehler auf eine gleiche Weise zu korrigieren, wie im Zusammenhang mit den Schritten 217, 218 und 219 dargestellt ist. Jedenfalls ist der Doppelfehler in den signifikanten Symboleinheiten korrigiert.
• Wie oben erwähnt, wird der Paketkopfteil in dem Sender von einem Reed-Solomon-Code gebildet, der eine Kombination aus einem signifikanten Informationssignal von 24 Bit und einem fehlerkorrigierenden Code von 16 Bit ist. Eine solche Verwendung des Reed-Solomon-Codes ermöglicht unter Verwendung des Mikroprogramms, das die in Fig. 5 dargestellte Prozedur definiert, eine Fehlerkorrektur zweier Halbbyte in dem Empfänger. Mit dieser Struktur ist es möglich, die Größe einer Hardware-Schaltung zu reduzieren und die Verarbeitungszeit zu verkürzen. Zudem ist es möglich, ein Datensignal, ein Sprechsignal und ein Bildsignal zuverlässig zu Übertragen, ohne daß eine Unterscheidung zwischen diesen erforderlich wäre, und ohne Notwendigkeit einer Rückübertragung.
• Während diese Erfindung soweit im Zusammenhang mit einer bevorzugten Ausführungsform beschrieben worden ist, ist es für Fachleute ohne weiteres möglich, diese Erfindung auf verschiedene andere Arten in die Praxis umzusetzen. Zum Beispiel kann eine große Vielfalt von Reed-Solomon-Codes zur Korrektur des Fehlers oder der Fehler verwendet werden. In Fig. 2 kann der Berechnungskonvertierungs-ROM-Speicher 46 durch einen RAM-Speicher ersetzt werden.

Claims (4)

1. Empfänger, ansprechend auf ein Paket, das ein Eingangssignal aufweist, das ein Informationssignal übermittelt, dem ein Paketkopfteil vorangeht, der aus einem Paketkopfteilinformationssignal und einem durch einen Reed-Solomon-Code gebildeten fehlerkorrigierenden Codesignal besteht,

gekennzeichnet durch

eine auf den Paketkopfteil ansprechende Syndromberechnungseinrichtung (21) zur Berechnung mehrerer Syndrome auf der Basis von vorab gewählten, für den Reed-Solomon-Code festgelegten Formeln;

eine mit der Syndromberechnungseinrichtung (21) gekoppelte Fehlerdetektionseinrichtung (23) zur Detektion des Auftretens eines Fehlers in dem Paketkopfteil mittels Überprüfen der Syndrome, um bei der Detektion des Fehlers ein Fehlerdetektionssignal zu erzeugen; und

eine durch eine Hardwareschaltung gebildete, von dem Fehlerdetektionssignal aktivierte und gemäß einem festgelegten Programm zur Verarbeitung des Reed-Solomon-Codes arbeitende Fehlerkorrektureinrichtung zum Korrigieren des Fehlers in dem Paketkopfteil, um das der Fehlerkorrektur unterworfene Paketkofteilinformationssignal zu erzeugen.

2. Empfänger nach Anspruch 1, wobei das Programm aus einer Folge von Befehlen besteht, worin die Fehlerkorrektureinrichtung folgendes aufweist:

eine von dem Fehlerdetektionssignal aktivierte Programmeinrichtung (27-36) zum Speichern des Programms, um der Reihe nach jeden der Befehle zu erzeugen;

eine auf den Empfangspaketkopfteil ansprechende Registereinrichtung (26) zum Registrieren des Paketkopfteils; und

eine mit der Programmeinrichtung (27-36) und der Registereinrichtung (26) gekoppelte Verarbeitungseinrichtung zur Verarbeitung des Paketkopfteils gemäß dem Programm, um den Fehler in dem Paketkopfteil zu korrigieren und das Paketkopfteilinformationssignal zu erzeugen.

3. Empfänger nach Anspruch 2, wobei die Befehle einen ersten Befehl für Konvertierungen zwischen Vektor- und Potenzrechnungen, einen zweiten Befehl zum Ausführen von Exklusiv- ODER-Operationen und einen dritten Befehl zum Vergleichen aufweisen, worin die Verarbeitungseinrichtung aufweist:

eine mit der Registereinrichtung (26) und der Programmeinrichtung (27-36) gekoppelte Gattereinrichtung (A1-C4) zur selektiven Erzeugung des fehlerkorrigierenden Codesignals und des Paketkopfteilinformationssignals gemäß jedem der Befehle;

eine bei der Erzeugung des ersten Befehls mit der Gattereinrichtung (A1-C4) gekoppelte Berechnungskonvertierungseinrichtung (46) zur Ausführung von Konvertierungen zwischen Vektor- und Potenzrechnungen;

einen bei der Erzeugung des zweiten Befehls mit der Gattereinrichtung (A1-c4) gekoppelten Exklusiv-ODER-Abschnitt (48) zur Ausführung einer Exklusiv-ODER-Operation; und

einen bei der Erzeugung des dritten Befehls mit der Gattereinrichtung (A1-C4) gekoppelten Komparatorabschnitt (50) zur Ausführung einer Vergleichsoperation.

4. Fehlerkorrektursystem zur Verwendung in der Übertragung eines Pakets von einem Sender zu einem Empfänger, wobei das Paket ein Eingangssignal und ein Kopfteilinformationssignal umfaßt, das dem Eingangssignal vorausgeht, und von dem Empfänger als Empfangspaket empfangen wird, das ein dem Kopfteilinformationssignal entsprechendes Empfangskopfteilinformationssignal aufweist, wobei der Sender folgendes aufweist:

eine auf das Kopfteilinformationssignal ansprechende und gemäß einem vorgegebenen festgelegten Algorithmus zur Erzeugung eines Reed-Solomon-Codes arbeitende Paketkopfteilbildungseinrichtung (102-104, 106-109, 111-114) zur Bildung eines Paketkopfteils, der aus dem Kopfteilinformationssignal und einem fehlerkorrigierenden Codesignal zum Korrigieren des Kopfteilinformationssignals besteht, wobei das fehlerkorrigierende Codesignal durch den Reed-Solomon-Code gebildet ist, und

eine Signalerzeugungseinrichtung zur Erzeugung des Paketkopfteils, dem das Eingangssignal folgt, um das Paket zu bilden;

wobei der Empfänger mit dem Paketkopfteil als Empfangspaketkopfteil versorgt wird, der zusätzlich zu dem Empfangskopfteilinformationssignal ein dem fehlerkorrigierenden Codesignal entsprechendes fehlerkorrigierendes Empfangscodesignal aufweist,

wobei das Fehlerkorrektursystem dadurch gekennzeichnet ist, daß der Empfänger folgendes aufweist:

eine auf den Empfangspaketkopfteil ansprechende Syndromberechnungseinrichtung (21) zur Berechnung mehrerer Syndrome auf der Basis von vorab gewählten, für den Reed-Solomon-Code festgelegten Formeln;

eine mit der Syndromberechnungseinrichtung (21) gekoppelte Fehlerdetektionseinrichtung (23) zur Detektion des Auftretens eines Fehlers in dem Empfangspaketkopfteil mittels Überprüfen der Syndrome, um bei der Detektion des Fehlers ein Fehlerdetektionssignal zu erzeugen; und

eine durch eine Hardwareschaltung gebildete, von dem Fehlerdetektionssignal aktivierte und gemäß einem festgelegten Programm zur Verarbeitung des Reed-Solomon-Codes arbeitende Fehlerkorrektureinrichtung zum Korrigieren des Fehlers in dem Empfangspaketkopfteil, um das der Fehlerkorrektur unterworfene Empfangspaketkopfteilinformationssignal zu erzeugen.