DE102014215252A1

DE102014215252A1 - Wirksame fehlerkorrektur von mehrbitfehlern

Info

Publication number: DE102014215252A1
Application number: DE102014215252.6A
Authority: DE
Inventors: Thomas Kern; Michael Gössel; Christian Badack
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-08-02
Filing date: 2014-08-01
Publication date: 2015-02-05
Anticipated expiration: 2034-08-02
Also published as: US9362953B2; US20150039976A1; CN104348588A; DE102014215252B9; CN104348588B; DE102014215252B4

Abstract

Eine Schaltungsanordnung zur Fehlerkorrektur weist mehrere Unterschaltungen zum Bestimmen von Zwischenwerten Zw0, Zw1, Zw2, Zw3, die als Koeffizienten in einem Fehlerkorrekturausdruckzu verwenden sind, auf. Die Zwischenwerte Zw0, Zw1, Zw2, Zw3 werden abhängig von Untersyndromen s1, s3, s5 bestimmt, so dass im Fall eines 1-Bit-, 2-Bit- oder 3-Bit-Fehlers , zi2 , ..., zim ) = (0, 0, ..., 0) gilt, wenn ein Fehler an der Bitposition i aufgetreten ist, und , zi2 , ..., zim ) ≠ (0, 0, ... 0) gilt, wenn kein Fehler an der Bitposition i aufgetreten ist. Ein Korrekturwertfür die Bitposition i kann dann auf der Grundlage des fürausgewerteten Fehlerkorrekturausdrucks bestimmt werden.

Description

GEBIET
Einige Ausführungsformen betreffen eine Schaltungsanordnung zur Fehlerkorrektur und/oder zur Fehlererkennung. Einige Ausführungsformen betreffen ein Verfahren zur Fehlerkorrektur und/oder zur Fehlererkennung. Einige Ausführungsformen betreffen eine beliebige 3-Bit-Korrektur.
HINTERGRUND
Die Fehlererkennung und -korrektur oder Fehlerkontrolle sind Techniken, die eine zuverlässige Übermittlung von Digitaldaten über unzuverlässige Kommunikationskanäle und/oder unzuverlässige Datenspeichervorrichtungen ermöglichen können. Die Fehlererkennung und -korrektur gehören zum Gebiet der Informationstheorie und Codiertheorie und finden Anwendungen in der Informatik und der Telekommunikation. Viele Kommunikationskanäle und/oder Datenspeicher können Kanalrauschen und Interferenz ausgesetzt sein, so dass Fehler während der Übertragung/Speicherung von der Quelle zu einem Empfänger herbeigeführt werden können. Fehlererkennungstechniken können das Erkennen solcher Fehler ermöglichen, während eine Fehlerkorrektur die Rekonstruktion der ursprünglichen Daten ermöglichen kann. Die zu übertragenden oder zu speichernden Daten können beispielsweise in Form von Binärwörtern einer bestimmten Länge bereitgestellt werden.
Es ist bekannt, in binären Sequenzen oder Binärwörtern einer bestimmten Länge n zufällige 1-Bit-Fehler, 2-Bit-Fehler und zufällige 3-Bit-Fehler unter Verwendung von BCH-Codes durch kombinatorische Fehlerkorrekturschaltungen zu korrigieren, wie beispielsweise in Okano, H. und Imai, H., "A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Corp. C36 (10) 1165–1175, 1987 beschrieben ist.
Wenn BCH-Codes über einem Galois-Feld GF(2^m) verwendet werden, gilt n ≤ 2^m – 1, und das Fehlersyndrom s kann aus 3 m Komponenten bestehen, wobei die ersten m Komponenten das Untersyndrom s₁ bilden können, die zweiten m Komponenten das Untersyndrom s₃ bilden können und die dritten m Komponenten das Untersyndrom s₅ bilden können, wie es üblich ist, wenn BCH-Codes verwendet werden. Falls die vollständige Parität betrachtet wird, kann das Fehlersyndrom noch eine weitere Binärkomponente enthalten, die mit s_P zu bezeichnen ist.
KURZFASSUNG
Ausführungsformen sehen eine Schaltungsanordnung zur Fehlerkorrektur und möglicherweise zur Fehlererkennung zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v' = v'₁, ..., v'_n vor, das sich aus Bitfehlern eines n-stelligen Codeworts v = v₁, ..., v_n eines binären BCH-Codes C über dem Galois-Feld GF(2^m) ergeben hat, wobei m ≥ 4 ist. Der Code C weist einen Codeabstand von wenigstens d ≥ 7 auf. Der BCH-Code C weist eine H-Matrix H auf, so dass m erste Zeilen der H-Matrix eine Untermatrix H₁ bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H₃ bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H₅ bilden mit H₁ = (h 1 / 1, ..., h n / 1), H₃ = (h 1 / 3, ..., h n / 3) und H₅ = (h 1 / 5, ..., h n / 5) wobei
gilt, α ein Element des Galois-Felds GF(2^m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor und der jeweilige Exponent j von α^j modulo 2^m – 1 zu interpretieren ist und n ≤ 2^m – 1 gilt. Die Schaltungsanordnung weist die folgenden Merkmale auf und umfasst Folgendes:
einen Syndromgenerator Synd zum Bestimmen eines Fehlersyndroms s, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s₁ bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s₃ bilden und weitere m Komponenten von s ein drittes Untersyndrom s₅ bilden, wobei s₁ = H₁·v', s₃ = H₃·v' und s₅ = H₅·v' gelten,
mehrere Unterschaltungen, so dass für jedes Bit v_i', das einer möglichen Fehlerkorrektur des n-stelligen Binärworts v' = v'₁, ..., v'_n unterzogen wird, eine Unterschaltung SK_j existiert, die so ausgelegt ist, dass sie anhand Zwischenwerten Zw₀, Zw₁, Zw₂, Zw₃, die für alle der möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, einen Korrekturwert Δv_i nach der folgenden Beziehung
bildet, wobei
gilt und die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ abhängig von den Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt: zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ..., 0), wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠(0, 0, ..., 0) wenn kein Fehler an der Bitposition i aufgetreten ist,
zum Bestimmen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ jeweils eine Unterschaltung SZw₀, SZw₁, SZw₂ und SZw₃ existiert, die so konfiguriert ist, dass sie die gleichen Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ anhand der Untersyndrome s₁, s₃, s₅ für jede der möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition bereitstellt, und
eine kombinatorische Schaltung Vkn existiert, die so ausgelegt ist, dass sie einer möglichen Fehlerkorrektur unterzogene Bits v'_i komponentenweise mit durch die Unterschaltungen SK_i bereitgestellten entsprechenden Korrekturwerten Δv_i zu möglicherweise korrigierten Bits v cor / i kombiniert.
Ausführungsformen sehen ein entsprechendes Verfahren für eine Fehlerkorrektur und eine Fehlererkennung vor. Ausführungsformen sehen ein entsprechendes nicht flüchtiges Speichermedium vor.
KURZBESCHREIBUNG DER ZEICHNUNG
Ausführungsformen der vorliegenden Offenbarung werden unter Verwendung der anliegenden Figuren beschrieben. Es zeigen:
1 ein schematisches Blockdiagramm einer Schaltungsanordnung für eine Fehlerkorrektur,
2 ein schematisches Blockdiagramm einer möglichen Implementation einer Unterschaltung SK_i zum Bestimmen eines Korrektursignals Δv_i für das i-te Bit des Worts v' auf der Grundlage der gemeinsamen Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃,
3 ein schematisches Blockdiagramm einer möglichen Implementation einer kombinatorischen Schaltung, die dafür ausgelegt ist, die Korrektursignale Δv_i mit dem Wort v' zu kombinieren, um das fehlerkorrigierte Wort v^cor zu erhalten,
die 4A bis 4D schematische Blockdiagramme einer möglichen Implementation von Unterschaltungen SZw₀, SZw₁, SZw₂, SZw₃ zum Bestimmen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃,
5 ein schematisches Blockdiagramm einer Unterschaltung, die dafür ausgelegt ist, die Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ bereitzustellen,
6 ein schematisches Blockdiagramm der Schaltungsanordnung aus 1, welche durch eine Fehlererkennungsschaltung ergänzt ist,
7 ein schematisches Blockdiagramm einer gemeinsamen Implementation einer Fehlererkennungsschaltung und einer Unterschaltung SZw₀ zum Bereitstellen des Zwischenwerts Zw₀ und
8 ein schematisches Blockdiagramm einer möglichen Implementation der Fehlererkennungsschaltung aus 7.
DETAILLIERTE BESCHREIBUNG
Die herkömmliche Operation beim Korrigieren zufälliger 3-Bit-Fehler durch kombinationelle Fehlerkorrekturschaltungen kann typischerweise mit einem verhältnismäßig hohen Hardwareaufwand und einer verhältnismäßig langen Signallaufzeit zum Bestimmen der entsprechenden Fehlerkorrektursignale verbunden sein. Insbesondere kann eine verhältnismäßig lange Signallaufzeit für Korrektursignale eine begrenzende Wirkung auf die Taktrate haben.
Es wäre wünschenswert, die Korrektur von 1-Bit-, 2-Bit- und 3-Bit-Fehlern in binären Datenwörtern zu erleichtern und insbesondere die erforderlichen Fehlerkorrekturschaltungen zu verbessern, so dass ein möglichst geringer Aufwand getrieben wird und eine möglichst kurze Signallaufzeit erforderlich ist.
Theoretischer Hintergrund
Für die Fehlerkorrektur zufällig verteilter Mehrbitfehler können BCH-Codes verwendet werden, wie Fachleuten bekannt ist und beispielsweise in Lin, S., Costello, D. "Error Control Coding" Prentice Hall, 1983 beschrieben ist, wobei insbesondere auf die Seiten 143–160 Bezug genommen wird. Ebenso ist das Dokument von Okano, H. und Imai, H., „A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Corp. C36 (10) 1165–1175, 1987 zu erwähnen, worin kombinatorische Schaltungen für die Fehlerkorrektur von BCH-Codes vorgestellt sind.
Ein BCH-Code ist ein spezieller linearer Code, der als ein linearer Code durch eine Paritätsprüfmatrix H und eine Generatormatrix G, die beispielsweise von der Paritätsprüfmatrix abgeleitet werden kann, beschrieben werden kann. Falls der Code die Länge N hat und k Informationsbits aufweist, ist H eine (M, N)-Matrix mit M Zeilen und N Spalten, wobei M = N – k ist. Die Generatormatrix G ist dann eine (k, N)-Matrix mit k Zeilen und N Spalten, und der Code umfasst M Prüfbits.
Ein ungekürzter 3-Bit-Fehler korrigierender BCH-Code kann durch eine H-Matrix
beschrieben werden, wobei die H-Matrix in einer separierten Form präsentiert ist. Herkömmlich können H₁, H₃ und H₅ als H₁ = (α⁰, α¹, ..., αⁱ, ..., α^N-1) = (h 1 / 1, ... h 1 / i, ..., h 1 / N), H₃ = (α⁰, α³, ..., α³ⁱ, ..., α^3(N-1)) = (h 3 / 1, ... h 3 / i, ..., h 3 / N), und H₅ = (α⁰, α⁵, ..., α⁵ⁱ, ..., α^5(N-1)) = (h 5 / 1, ... h 5 / i, ..., h 5 / N), ausgewählt werden, wenn der Code ungekürzt ist.
Hier kann α als ein Element eines finiten Felds GF(2^m) ausgewählt werden, das auch als ein Galois-Feld bezeichnet wird. Häufig kann α als ein primitives Element ausgewählt werden. Dann kann α' für i = 0, ..., 2^m – 2 mit Ausnahme des Elements 0 jeden möglichen Wert des Galois-Felds annehmen. Es gilt dann N = 2^m – 1. Die Exponenten von α^j, α^3j und of α^5j können modulo 2^m – 1 bestimmt werden.
H₁, H₃ und H₅ können typischerweise jeweils (m, N)-Matrizen mit m Zeilen und N = 2^m – 1 Spalten sein. In speziellen Anwendungsfällen kann es der Fall sein, dass einige Zeilen der m Zeilen beispielsweise der Matrix H₅ linear abhängig sein können. In einem solchen Fall können Zeilen der Matrix H₅ fortgelassen werden, bis alle Zeilen linear unabhängig sind. Beispielsweise kann die Anzahl der Zeilen der Matrix H₅ dann auch kleiner als m sein.
Die Elemente α' des Galois-Felds GF(2^m) in ihrer Vektordarstellung können m-stellige binäre Spaltenvektoren sein.
Falls L Spalten der H-Matrix des ungekürzten BCH-Codes gelöscht werden, kann eine H-Matrix eines gekürzten BCH-Codes der Länge n = N – L erhalten werden. Für einen gekürzten Code gilt Folgendes: n = N – L < 2^m – 1.
Es ist möglich, die H-Matrix H durch eine Zeile zu ergänzen, die nur aus Einsen besteht. Eine zusätzliche nur aus Einsen bestehende Zeile in der H-Matrix entspricht der zusätzlichen Überlegung der vollständigen Parität.
Wenn die vollständige Parität berücksichtigt wird, kann die H-Matrix die Form
aufweisen, wobei P eine nur aus Einsen bestehende Zeile ist.
Es ist auch möglich, wenn der Code gekürzt wird, alle Spalten der H-Matrix zu löschen, die beispielsweise in den Komponenten, welche den Zeilen der Matrix H₃ entsprechen, eine gerade Anzahl von Einsen aufweisen. Die restlichen Spalten der H-Matrix können nur Spalten aufweisen, die in den Komponenten, welche der Teilmatrix H₃ entsprechen, stets eine ungerade Anzahl von Einsen aufweisen. In einem solchen Fall kann die Gesamtparität einfach als eine EXKLUSIV-ODER-Summe der Komponenten des Untersyndroms s₃ bestimmt werden, was vorteilhaft sein kann. Die Zeilen, die der Teilmatrix H₃ entsprechen, können dann eine Untermenge von Zeilen bilden, so dass die Komponenten von Spalten, die zu dieser Untermenge von Zeilen gehören, eine ungerade Anzahl von Einsen aufweisen. Es ist auch möglich, eine andere Untermenge von Zeilen auszuwählen und Spalten zu löschen, wenn die H-Matrix gekürzt wird, so dass die restlichen Spalten in den Komponenten, die zu der ausgewählten Untermenge gehören, eine ungerade Anzahl von Einsen aufweisen. Die Parität kann dann als eine EXKLUSIV-ODER-Summe der Komponenten des Syndroms, die zur ausgewählten Untermenge von Zeilen gehören, gebildet werden.
Nun wird ein gekürzter BCH-Code mit der Länge n betrachtet, wobei n = N – L < 2^m – 1. Ein Codewort dieses Codes v = v₁, ..., v_n, das auch als ein Codevektor bezeichnet werden kann, besteht aus n Komponenten v₁, v₂, ..., v_n. Hier kann ein Codevektor als ein Zeilenvektor oder als ein Spaltenvektor beschrieben werden. Falls eine Matrix von rechts mit einem Vektor multipliziert wird, ist der Vektor als ein Spaltenvektor zu interpretieren, und das Ergebnis ist ein Spaltenvektor. Falls eine Matrix von links mit einem Vektor multipliziert wird, ist der Vektor ein Zeilenvektor, und das Ergebnis der Multiplikation ist auch ein Zeilenvektor. Es ist dann nicht erforderlich, die entsprechenden Vektoren explizit als Spaltenvektoren oder Zeilenvektoren zu bezeichnen, weil es aus dem Zusammenhang klar ist, ob es sich um einen Spaltenvektor oder einen Zeilenvektor handelt. Falls speziell anzugeben ist, dass ein Vektor w als ein Spaltenvektor dargestellt ist, wird er als as w^T beschrieben.
Falls ein Codewort v = v₁, ..., v_n fälschlicherweise zu einem Wort v' = v₁, ..., geändert wird, kann die Differenz zwischen v und v' durch einen Fehlervektor e mit e = e₁, ..., e_n = v₁ ⊕ v'₁, ..., v_n ⊕ v'_n = v ⊕ v' beschrieben werden.
Eine Komponente e_i des Fehlervektors e ist gleich 1, wenn v_i und v'_i verschieden sind und
gilt. Eine Komponente e_j des Fehlervektors e ist gleich 0, wenn v_j und v'_j gleich sind und v_j = v'_j gilt.
Falls ein Fehler durch eine Fehlerkorrekturschaltung korrigiert werden kann, können die von der Fehlerkorrekturschaltung ausgegebenen Korrekturwerte gleich den Komponenten des Fehlervektors sein, und die Korrekturschaltung gibt in diesem Fall den Korrekturwert e_i am i-ten Ausgang ihrer n Ausgänge aus. Der Korrekturwert e_i kann dann durch eine EXKLUSIV-ODER-Verknüpfung mit der zu korrigierenden Komponente v'_i verknüpft werden: v^cor = v'_i ⊕ e_i. Die Korrekturwerte e_i können auch zu einem Korrekturvektor kombiniert werden. Der Korrekturvektor ist gleich dem Fehlervektor, falls der Fehler durch den Code korrigiert werden kann. Falls der Vektor v der Codevektor eines trennbaren Codes ist, wobei die Datenbits und die Prüfbits im Codevektor v getrennt sind, ist es auch möglich, nur die Datenbits oder sogar nur einen Teil der Datenbits des Vektors v' zu korrigieren. In diesen Fällen können die Bits, für welche die Möglichkeit einer Fehlerkorrektur erwünscht ist und/oder implementiert ist, als ”Bits, die einer möglichen Fehlerkorrektur ausgesetzt sind” bezeichnet werden.
Das Fehlersyndrom s = (s₁, s₃, s₅, s_P) eines Worts v' kann durch s = H·v' (1) bestimmt werden, wobei s₁ = H₁·v', (2) s₃ = H₃·v', (3) s₅ = H₅·v', (4) s_P = P·v' = (1, ..., 1)·v' = v'₁ ⊕ v'₂ ⊕ ... ⊕ v'_n (5) gelten.
Das Fehlersyndrom eines Codeworts v ist typischerweise gleich 0, so dass für ein Codewort v Folgendes gilt: s = H·v = 0 (6) und für ein Nicht-Codewort v' = v ⊕ e Folgendes gilt: s = H·v' = H·(v ⊕ e) = H·v ⊕ H·e = H·e ≠ 0. (7)
Das Fehlersyndrom s kann durch den Fehlervektor e bestimmt werden.
Zum Bestimmen des zugeordneten richtigen Codeworts anhand des fehlerhaften Nicht-Codeworts v' müssen jene Komponenten v'_j invertiert werden, für die e_j = 1 gilt, so dass e_j der durch die Fehlerkorrekturschaltung bestimmte entsprechende Korrekturwert ist.
Für den betrachteten gekürzten BCH-Code muss der Fehlervektor e anhand des Fehlersyndroms s = (s₁, s₃, s₅, s_P) mit der H-Matrix
bestimmt werden.
Die Matrizen H₁, H₃, H₅ werden durch ihre Spalten beschrieben:
Die Exponenten von α können, wie bereits erwähnt wurde, modulo 2^m – 1 bestimmt werden, und die Exponenten i₁, i₂, ..., in sind alle paarweise verschieden. Es ist nicht notwendig, dass i_j = j für j = 1, ..., n ist.
Falls ein 1-Bit-Fehler im j-ten Bit vorhanden ist, gilt Folgendes:
s_P = 1 (15) und s 3 / 1 = s₃, s 5 / 1 = s₅.
Falls ein 2-Bit-Fehler an den Bitpositionen j und l existiert, gilt Folgendes:
s_P = 0 (19) und s 3 / 1 ≠ s₃.
Falls ein 3-Bit-Fehler an den Bitpositionen j, l und k existiert, gilt Folgendes:
s_P = 1 (23) und s 3 / 1 ≠ s₃.
Es wäre wünschenswert, wenn die Fehlerkorrekturschaltung wirksam die Fehlerpositionen eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers anhand des Fehlersyndroms, d. h. der Syndromkomponenten s₁, s₃ und s₅ des BCH-Codes, bestimmen würde und eine Korrektur der als fehlerhaft erkannten Bits an den bestimmten Bitpositionen des Datenworts vornehmen würde.
Im Prinzip wäre dies durch einen Zuordner möglich, der beispielsweise als ein ROM oder als eine kombinatorische Funktion implementiert ist, wodurch die entsprechenden fehlerhaften Bits, die zu korrigieren sind, den Werten des Fehlersyndroms s = (s₁, s₃, s₅, s_P), d. h. allen möglichen Werten des Fehlersyndroms s, zugeordnet werden.
Aus Kosten- und Komplexitätsgründen kann dies praktisch unmöglich sein und daher in tatsächlichen Systemen infolge der großen Wortbreite des Syndroms s nicht implementiert werden.
BCH-Codes können in der Lage sein, die Position von fehlerhaften Bits durch Nullstellen oder Wurzeln entsprechender Lokalisierungspolynome zu bestimmen. Die Koeffizienten der Lokalisierungspolynome können durch die Komponenten des Fehlersyndroms bestimmt werden. Bei der Fehlerkorrektur kann zuerst die Anzahl der Fehler bestimmt werden. Abhängig von der Anzahl der Fehler kann ein Lokalisierungspolynom entsprechend der Anzahl der Fehler berechnet werden, dessen Nullstellen die Fehlerposition der zu korrigierenden Fehler bestimmen.
Typischerweise können verschiedene Lokalisierungspolynome verschiedener Grade für verschiedene Fehleranzahlen verwendet werden, um die zu korrigierenden Fehlerpositionen zu bestimmen.
Demgemäß kann für 3-Bit-Fehler ein Lokalisierungspolynom dritten Grades existieren, das drei Nullstellen aufweist, wobei diese drei Nullstellen die Bitpositionen bestimmen können, die im Fall eines 3-Bit-Fehlers zu korrigieren sind. Für 2-Bit-Fehler kann es ein Lokalisierungspolynom des zweiten Grades geben, welches zwei Nullstellen aufweist, wobei im Fall eines Zweibitfehlers diese beiden Nullstellen die Bitpositionen, die korrigiert werden, festlegen können.
Für 1-Bit-Fehler kann ein weiteres Lokalisierungspolynom des ersten Grades bereitgestellt werden, das eine Nullstelle aufweist, wobei im Fall eines 1-Bit-Fehlers die Nullstelle die Bitposition festlegen kann, die korrigiert wird.
Zum Bestimmen der aufgetretenen Fehlerpositionen kann zuerst die Anzahl der Fehler bestimmt werden. Auf der Grundlage der bestimmten Fehleranzahl kann dann das zu verwendende Lokalisierungspolynom bestimmt werden und können die Nullstellen dieses Lokalisierungspolynoms bestimmt werden. Diese Nullstellen entsprechen den Bitpositionen, die zu korrigieren sind.
In Okano, H. und Imai, H., "A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Comp. C36 (10) 1165–1175, 1987 ist beschrieben, dass das Lokalisierungspolynom dritten Grades im Fall nur zweier Fehler eine Nullstelle gleich 0 und zwei weitere Nullstellen, die den Positionen der beiden zu korrigierenden fehlerhaften Bits entsprechen, aufweist.
In dem Fall, dass nur ein Fehler existiert, ermöglicht das Lokalisierungspolynom des dritten Grades nicht das Ableiten der Position des nur einen existierenden Fehlers anhand dieses Polynoms dritten Grades. Abhängig davon, ob ein 1-Bit-Fehler oder ein 2-Bit-Fehler oder ein 3-Bit-Fehler existiert, ist ein Polynom ersten Grades oder ein Polynom dritten Grades zur Bestimmung der Korrekturstellen anhand der Nullstellen dieser Polynome zu verwenden. Im Prinzip kann die Bestimmung der zu korrigierenden Bits so ausgeführt werden, dass zuerst die Anzahl aller aufgetretenen Fehler bestimmt werden kann. Auf der Grundlage der Anzahl der aufgetretenen Fehler kann das entsprechende Lokalisierungspolynom ausgewählt werden. Die Nullstellen des ausgewählten Lokalisierungspolynoms können die zu korrigierenden Bitpositionen bestimmen. Im Prinzip können die Nullstellen und damit die zu korrigierenden Bitpositionen abhängig von den Koeffizienten des ausgewählten Lokalisierungspolynoms des entsprechenden Grads tabelliert werden und durch einen Zuordner bestimmt werden. Die Koeffizienten des entsprechenden Lokalisierungspolynoms können, wie angegeben, von den Untersyndromen s₁, s₃, s₅ des Fehlersyndroms abhängen, welche jeweils eine Wortbreite m aufweisen können, so dass die Nullstellen von Daten mit einer Wortbreite 3·m abhängen können. Für realistische Wortbreiten ist es infolge der großen Wortbreiten der Koeffizienten praktisch nicht möglich, die Nullstellen der bekannten Lokalisierungspolynome durch einen Zuordner zu bestimmen.
In Okano, H. und Imai, H., "A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Corp. C36 (10) 1165–1175, 1987 werden die Variablen des entsprechenden Lokalisierungspolynoms zuerst transformiert, so dass das transformierte Polynom nur einen einzigen Koeffizienten aufweist, der von den Werten der Untersyndrome s₁, s₃, s₅ abhängt. Der Koeffizient hat eine Wortbreite m. Die Transformation erfolgt derart, dass die weiteren Koeffizienten des transformierten Polynoms gleich 1 oder 0 sind und nicht mehr von den Untersyndromen s₁, s₃, s₅ abhängen. Die Nullstellen des transformierten Polynoms können dann durch einen Zuordner anhand dieses einen Koeffizienten bestimmt werden, der beispielsweise durch einen ROM anhand der Untersyndrome s₁, s₃, s₅ bestimmt wird und nur die Wortbreite m aufweist. Die Nullstellen des ursprünglichen Lokalisierungspolynoms können durch Rücktransformation und Verwenden eines Decodierers bestimmt werden.
Für andere Fehleranzahlen werden, wie vorstehend erwähnt wurde, verschiedene Lokalisierungspolynome verwendet, die in Tabelle 1 von Okano, H. und Imai, H., "A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Corp. C36 (10) 1165–1175, 1987 dargestellt sind.
Bei der Fehlerkorrektur nach Okano, H. und Imai, H., "A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes", IEEE Trans. Corp. C36 (10) 1165–1175, 1987 ist es beispielsweise nachteilig, dass für die Fehlerkorrektur verhältnismäßig komplizierte Transformationsverfahren erforderlich sind, dass abhängig von der Anzahl der Fehler verschiedene Polynome beurteilt werden müssen und dass die Fehlerkorrektur verhältnismäßig langsam ist.
Durch die Offenbarung müssen diese Nachteile zumindest teilweise verringert werden.
Gemäß wenigstens einem Aspekt der Offenbarung ist für jedes zu korrigierende Bit v'_i eine Unterschaltung SK_i zum Korrigieren des i-ten Bits bereitgestellt, die so implementiert ist, dass sie für jedes zu korrigierende Bit v'_i des n-stelligen Binärworts v' = V'₁ ..., V'_n parallel einen Korrekturwert Δv_i bilden kann. Die Fehlerkorrekturschaltung SK_i kann so ausgelegt sein, dass sie einen Korrekturwert Δv_i anhand der Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ nach der folgenden Beziehung bildet:
wobei
Hier werden für alle zu korrigierenden Bits die gleichen Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ verwendet, so dass die Zwischenwerte nur einmal in der Schaltungsanordnung bereitgestellt werden müssen.
Die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ können abhängig von den Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ...,0) gilt, wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ...,0) gilt, wenn kein Fehler an der Bitposition i aufgetreten ist. Es ist typischerweise nicht erforderlich, andere Gleichungen in anderen Fehlerfällen zu beurteilen, d. h. es ist typischerweise nicht erforderlich, eine andere Gleichung für 1-Bit-Fehler, 2-Bit-Fehler und 3-Bit-Fehler zu beurteilen.
Im Fall, dass kein Fehler vorhanden ist und s₁ = s₃ = s₅ = 0 gilt, gilt für alle zu korrigierenden Bits zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ...,0) und demgemäß Δv_i = 0, so dass das Abschalten der Fehlerkorrekturschaltung im fehlerfreien Fall nicht erforderlich ist.
Der Korrekturwert Δv_i ist gleich 1, falls alle Komponenten z'₁, ..., z'_m von z' gleich 0 sind oder falls z' gleich dem Nullwert in GF(2^m) ist. Der Korrekturwert Δv_i ist gleich 0, falls zumindest eine der Komponenten z i / l, ..., z i / m von zⁱ gleich 1 ist oder falls zⁱ nicht gleich dem Nullwert in GF(2^m) ist.
Daher werden die gleichen Korrekturwerte erhalten, falls alle Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ mit dem gleichen Faktor multipliziert werden, der für alle Werte der Untersyndrome s₁, s₃ und s₅ nicht gleich 0 ist. Daher ist die Multiplikation die Multiplikation im Galois-Feld GF(2^m).
Die Bestimmung der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ kann durch die entsprechende Unterschaltung SZw₀, SZw₁, SZw₂ und SZw₃ ausgeführt werden. Die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ können so implementiert werden, dass sie die Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ anhand der Untersyndrome s₁, s₃, s₅ bilden. Ferner kann eine kombinatorische Schaltung Vkn für eine komponentenweise Kombination der Bits v'_i von v', die zu korrigieren sind, existieren, wobei die kombinatorische Schaltung Vkn durch die Unterschaltung SK_i bereitgestellte Korrekturwerte Δv_i mit den zu korrigierenden Bits z'_i kombiniert. Sie ist so ausgelegt, dass sie die korrigierten Bits v cor / i anhand der zu korrigierenden Bits v'_i und der bereitgestellten Korrekturwerte Δv_i bildet, wobei beispielsweise v cor / i = v'_i ⊕ Δv_i gilt.
Es ist möglich, die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ so zu konfigurieren, dass sie abhängig von den Untersyndromen s₁, s₃ und s₅ die Zwischenwerte
Zw₂ = s₁, (26) Zw₃ = α⁰ (27) bereitstellen, wobei
gilt und (r₁, r₂, ..., r_m) = s₁ + s₃ gilt.
Die Operation + bezeichnet die Addition der entsprechenden Elemente im Galois-Feld GF(2^m), welche in der Vektordarstellung der komponentenweisen EXKLUSIV-ODER-Kombination der entsprechenden binären m-Komponenten-Vektoren entspricht. Die Operation·bezeichnet die Operation der Multiplikation im Galois-Feld GF(2^m).
Es ist ebenso möglich, dass die Unterschaltungen SZw₀, SZw₁, SZw₂, SZw₃ so ausgelegt werden, dass die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃, abhängig von den Untersyndromen s₁, s₃, s₅, die Zwischenwerte Zw₀ =s 6 / 1 + s 2 / 3 +s 3 / 1·s₃ + s₁·s₅, (28) Zw₁ = s 2 / 1s₃ + s₅, (29) Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] (30) Zw₃ = s 3 / 1 + s₃ + α·N(s₁, s₃) (31) bereitstellen, wobei
gilt und (r₁, r₂, ..., r_m) = s 3 / 1 + s₃ gilt.
Die Operation + bezeichnet die Addition der entsprechenden Elemente im Galois-Feld GF(2^m), welche in der Vektordarstellung der komponentenweisen EXKLUSIV-ODER-Kombination der entsprechenden binären m-Komponenten-Vektoren entspricht. Die Operation·bezeichnet die Operation der Multiplikation im Galois-Feld GF(2^m).
Die durch die Gleichungen (28) bis (31) bestimmten Zwischenwerte ergeben sich aus den durch die Gleichungen (24) bis (27) bestimmten Zwischenwerten durch Multiplizieren der durch die Gleichungen (24) bis (27) bestimmten entsprechenden Zwischenwerte mit dem folgenden Faktor: [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)].
Der Faktor [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] ist immer ungleich (0, 0, ..., 0). Falls s 3 / 1 + s₃ = (0, 0, ..., 0), gilt N(s₁, s₃) ≠ 0, und falls s 3 / 1 + s₃ ≠ (0, 0, ..., 0), gilt N(s₁, s₃) = 0.
Es gilt [(s 3 / 1 + s₃) + (α⁰·N(s₁, s₃))] = [(s 3 / 1 + s₃) ∨ (α⁰·N(s₁ , s₃))], wobei [(s 3 / 1 + s₃) + (α⁰·N(s₁, s₃))] die komponentenweise EXKLUSIV-ODER-Operation von (s 3 / 1 + s₃) und (α⁰·N(s₁, s₃)) in der Vektordarstellung beschreibt, während [(s 3 / 1 + s₃) ∨ (α⁰·N(s₁, s₃))] die komponentenweise ODER-Operation von (s 3 / 1 + s₃) und (α⁰·N(s₁, s₃)) in der Vektordarstellung beschreibt. Diese Gleichheit ergibt sich aus der Tatsache, dass nur dann, wenn s 3 / 1 + s₃ = (0, 0, ..., 0) ist, N(s₁, s₃) = 1 gilt und demgemäß α⁰·N(s₁, s₃) = α⁰ = 1, 0, ..., 0 ≠ (0, 0, ..., 0) gilt und dass immer dann, wenn s₁ + s₃ ≠ (0, 0, ..., 0) ist, N(s₁, s₃) = 0 und α⁰·N(s₁, s₃) = (0, 0, ..., 0) gelten. Die Werte 1 und 1 der Komponenten der zu kombinierenden Vektoren, für welche die EXKLUSIV-ODER-Operation 1 ⊕ 1 = 0 und 1 ∨ 1 = 1 der ODER-Operation verschiedene Ergebnisse liefern würde, treten nicht auf. Im Prinzip ist es dann natürlich auch möglich, einige Komponenten mit der Operation EXKLUSIV-ODER zu kombinieren und die restlichen Komponenten mit der Operation ODER zu kombinieren. Damit die Beschreibung so einfach wie möglich bleibt, wird in der folgenden Beschreibung die EXKLUSIV-ODER-Operation verwendet, wenngleich natürlich auch eine ODER-Operation verwendet werden kann.
Unabhängig davon, ob die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ nach den Gleichungen (24) bis (27) oder nach den Gleichungen (28) bis (31) bestimmt werden, ergeben sich die gleichen Korrekturwerte der zu korrigierenden Bits. Die durch die Gleichungen in (24) bis (27) und nach den Gleichungen (28) bis (31) bestimmten Zwischenwerte werden demgemäß als gleich bezeichnet. Es ist aus dem Zusammenhang klar, welche Zwischenwerte verwendet werden.
Die Offenbarung ist nun mit Bezug auf Ausführungsformen zu erklären. In 1 ist eine erfindungsgemäße Schaltungsanordnung für das Korrigieren von 1-Bit-, 2-Bit- und 3-Bit-Fehlern schematisch dargestellt. Sie umfasst einen Syndromgenerator Synd 11, eine Unterschaltung SZw₀ 120 zum Bestimmen eines Zwischenwerts Zw₀, eine Unterschaltung SZw₁ 121 zum Bestimmen eines Zwischenwerts Zw₁, eine Unterschaltung SZw₂ 122 zum Bestimmen eines Zwischenwerts Zw₂ und eine Unterschaltung SZw₃ 123 zum Bestimmen eines Zwischenwerts Zw₃ _. Die Schaltungsanordnung umfasst ferner für i = 1, ..., n, n Unterschaltungen SK_i 13i zum Bestimmen eines Korrekturwerts Δv_i. Die Schaltungsanordnung umfasst ferner eine kombinatorische Schaltung Vkn 14 zum komponentenweisen Kombinieren des zu korrigierenden Worts v' = v'₁, ..., v'_m mit den anhand der Unterschaltungen SK₁ 131, SK_n 13n bestimmten Korrekturwerten Δv₁, ..., Δv_n. Der Syndromgenerator Synd 11 bildet die Komponenten s₁, s₃, s₅ des Fehlersyndroms s = (s₁, s₃, s₅) beispielsweise durch EXKLUSIV-ODER-Operationen anhand des auf seine n-Komponenten-Binäreingabe angewendeten Datenworts v' = v'₁, ..., v'_n nach der folgenden Beziehung s₁ = H₁·v', s₃ = H₃·v', s₅ = H₅ welche der Syndromgenerator Synd 11 an seinen drei m Bit breiten binären Ausgängen bereitstellen kann.
Die Matrizen H₁, H₃, H₅ können Untermatrizen einer H-Matrix
eines BCH-Codes der Länge n über dem Galois-Feld GF(2^m) für eine Fehlerkorrektur von 1-Bit-, 2-Bit- und 3-Bit-Fehlern und mit 3·m Korrekturbits sein.
Der erste Ausgang des Syndromgenerators Synd 11, der das Untersyndrom s₁ trägt, kann zur Bildung von Zwischenwerten Zw₀, Zw₁, Zw₂, Zw₃ mit einem ersten Eingang von jeder der Unterschaltungen SZw₀ 120, SZw₁ 121, SZw₂ 122, SZw₃ 123 verbunden werden. Der zweite Ausgang des Syndromgenerators Synd 11, der das Untersyndrom s₃ trägt, kann mit einem zweiten Eingang von jeder der Unterschaltungen SZw₀ 120, SZw₁ 121, SZw₂ 122, SZw₃ 123 verbunden werden. Der dritte Ausgang des Syndromgenerators Synd 11, der das Untersyndrom s₅ trägt, kann mit einem dritten Eingang von jeder der Unterschaltungen SZw₀ 120, SZw₁ 121, SZw₂ 122, SZw₃ 123 verbunden werden.
Der m Bit breite Ausgang der Unterschaltung SZw₀ 120, der den Zwischenwert Zw₀ trägt, kann zur Bildung eines Korrekturwerts Δv_j mit einem ersten Eingang von jeder der Unterschaltungen SK_j 13j für j = 1, ..., n verbunden werden.
Der m Bit breite Ausgang der Unterschaltung SZw₁ 121, der den Zwischenwert Zw₁ trägt, kann für j = 1, ..., n zur Bildung des Korrekturwerts Δv_j mit einem zweiten Eingang von jeder der Unterschaltungen SK_j 13j verbunden werden.
Der m Bit breite Ausgang der Unterschaltung SZw₂ 122, der den Zwischenwert Zw₂ trägt, kann für j = 1, ..., n zur Bildung des Korrekturwerts Δv_j mit einem dritten Eingang von jeder der Unterschaltungen SK_j 13j verbunden werden.
Der m Bit breite Ausgang der Unterschaltung SZw₃ 123, der den Zwischenwert Zw₃ trägt, kann für j = 1, ..., n zur Bildung des Korrekturwerts Δv_j mit einem vierten Eingang von jeder der Unterschaltungen SK_j 13j verbunden werden.
Für k = 1, ..., n kann der 1 Bit breite Ausgang der Unterschaltung SK_k 13k mit dem 1 Bit breiten k-ten Eingang von jedem der ersten n binären Eingänge der kombinatorischen Schaltung Vkn 14, an deren n weiteren binären Eingänge die Komponenten v'₁, ..., v'_n des zu korrigierenden Datenworts v' = v'₁, ..., v'_n angelegt sind, verbunden werden. Die kombinatorische Schaltung Vkn 14 kann für l = 1, ..., n an ihren n binären Ausgängen die korrigierten Werte v cor / l ⊕ Δv_l ausgeben, welche beispielsweise durch komponentenweise EXKLUSIV-ODER-Operationen implementiert werden.
Mit anderen Worten kann die Schaltungsanordnung für die Fehlerkorrektur mehrere Unterschaltungen zum Bestimmen von Zwischenwerten Zw₀, Zw₁, Zw₂, Zw₃, die als Koeffizienten in einem Fehlerkorrekturpolynom
zu verwenden sind, aufweisen. Die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ können abhängig von Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-, 2-Bit- oder 3-Bit-Fehlers zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ..., 0) ist, wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ..., 0) ist, wenn kein Fehler an der Bitposition i aufgetreten ist. Ein Korrekturwert
für die Bitposition i kann dann auf der Grundlage des für den Punkt
ausgewerteten Fehlerkorrekturpolynoms bestimmt werden. Die Bestimmung von wenigstens einem der Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ kann einen algebraischen Term aufweisen, der eine Funktion von wenigstens zweien der Untersyndrome ist, wobei der algebraische Term angibt, ob ein 1-Bit-Fehler im möglicherweise fehlerhaften Binärwort v' existiert.
Gemäß einer Ausführungsform zeigt 2 eine mögliche Implementation einer Unterschaltung SK_i 2. Sie kann die konstanten Multiplizierer 21, 22 und 23, die EXKLUSIV-ODER-Schaltung 24 und die NICHT-ODER-Schaltung 25 aufweisen.
Der erste m Bit breite Eingang, an den der Zwischenwert Zw₀ angelegt wird, kann einem ersten m Bit breiten Eingang einer EXKLUSIV-ODER-Schaltung 24 zugeführt werden. Der zweite m Bit breite Eingang, der das Zwischensignal Zw₁ trägt, kann mit dem Eingang des Konstantenmultiplizierers 21 verbunden werden, dessen m Bit breiter Ausgang mit einem zweiten m Bit breiten Eingang der EXKLUSIV-ODER-Schaltung 24 verbunden werden kann. Im Konstantenmultiplizierer 21 kann der eingegebene Zwischenwert Zw₁ mit dem konstanten Faktor
multipliziert werden. Die Multiplikation kann eine Multiplikation im Galois-Feld GF(2^m) sein.
Die konkrete Implementation des Konstantenmultiplizierers 21 kann durch Multiplizieren sowohl von Zw₁ als auch von
in ihren jeweiligen Polynomdarstellungen miteinander modulo dem modularen Polynom des Galois-Felds GF(2^m) und durch Implementieren der sich ergebenden linearen Gleichungen durch EXKLUSIV-ODER-Operationen bestimmt werden.
Der dritte m Bit breite Eingang der Unterschaltung SK_i 2, der das Zwischensignal Zw₂ trägt, kann mit dem Eingang des Konstantenmultiplizierers 22 verbunden werden, dessen m Bit breiter Ausgang mit einem dritten m Bit breiten Eingang der EXKLUSIV-ODER-Schaltung 24 verbunden werden kann. Im Konstantenmultiplizierer kann der eingegebene Zwischenwert Zw₂ mit dem konstanten Faktor
multipliziert werden. Die Multiplikation kann wiederum eine Multiplikation im Galois-Feld GF(2^m) sein.
Die konkrete Implementation des Konstantenmultiplizierers 22 kann durch Multiplizieren sowohl von Zw₂ als auch von
in ihrer jeweiligen Polynomdarstellung miteinander modulo dem modularen Polynom des Galois-Felds GF(2^m) und durch Implementieren der sich ergebenden linearen Gleichungen durch EXKLUSIV-ODER-Operationen bestimmt werden.
Der vierte m Bit breite Eingang, der das Zwischensignal Zw₃ trägt, kann mit dem Eingang des Konstantenmultiplizierers 23 verbunden werden, dessen m Bit breiter Ausgang mit einem vierten m Bit breiten Eingang der EXKLUSIV-ODER-Schaltung 24 verbunden werden kann. Im Konstantenmultiplizierer kann der eingegebene Zwischenwert Zw₃ mit dem konstanten Faktor
multipliziert werden. Die Multiplikation kann wiederum eine Multiplikation im Galois-Feld GF(2^m) sein.
Die konkrete Implementation des Konstantenmultiplizierers 23 kann durch Multiplizieren sowohl von Zw₃ als auch von
in ihrer jeweiligen Polynomdarstellung miteinander modulo dem modularen Polynom des Galois-Felds GF(2^m) und durch Implementieren der sich ergebenden linearen Gleichungen durch EXKLUSIV-ODER-Operationen bestimmt werden.
Der m Bit breite Ausgang der EXKLUSIV-ODER-Schaltung 24, der den Wert z(i) trägt, kann mit dem m Bit breiten Eingang einer NICHT-ODER-Schaltung 25 verbunden werden, die an ihrem 1 Bit breiten Ausgang das Korrektursignal Δv_i trägt.
In dem Fall, dass der Zwischenwert Zw₃ ständig gleich α⁰ ist, kann eine spezielle Implementation für die Unterschaltung SK_i bereitgestellt werden.
Weil
gilt, ist funktionell an den vierten m Bit breiten Eingang der EXKLUSIV-ODER-Schaltung 24 der stets konstante Wert
angelegt. Durch eine einfache äquivalente Transformation kann dieser konstante Wert demgemäß in der EXKLUSIV-ODER-Summe berücksichtigt werden, welche den Wert z(i) durch einfaches Invertieren der Komponenten von z(i), deren entsprechende Komponenten
gleich 1 sind, bildet. Dies kann dadurch implementiert werden, dass die entsprechenden Ausgangszeilen der EXKLUSIV-ODER-Schaltung 24 mit den entsprechenden Eingängen der NICHT-ODER-Schaltung 25 über Inverter verbunden werden, während die Ausgangszeilen der EXKLUSIV-ODER-Schaltung 24, deren entsprechende Komponenten von
gleich 0 sind, direkt mit den entsprechenden Eingängen der NICHT-ODER-Schaltung 25 verbunden werden.
Am 1 Bit breiten Ausgang kann die NICHT-ODER-Schaltung 25 das 1 Bit breite Korrektursignal Δv_i ausgeben.
In 3 ist eine mögliche Implementation einer kombinatorischen Schaltung Vkn 3 dargestellt. Sie weist n erste binäre Eingänge auf, an denen die Korrekturwerte Δv₁, Δv_n eingegeben werden, welche von den entsprechenden Unterschaltungen SK₁, SK_n ausgegeben werden. Die Komponenten v'₁, ..., v'_n des zu korrigierenden Datenworts v' werden an weitere n zweite binäre Eingänge der kombinatorischen Schaltung Vkn 3 angelegt. Die korrigierten Werte v cor / 1, ..., v cor / n des korrigierten Datenworts v^cor = v cor / 1, ..., v cor / n werden an den n binären Ausgängen der kombinatorischen Schaltung Vkn 3 ausgegeben. Für i = 1, ..., n kann der i-te Eingang der ersten n Eingänge der Schaltung Vkn 3, welcher das Korrektursignal Δv_i trägt, mit einem ersten Eingang eines EXKLUSIV-ODER-Gatters 3i verbunden werden, dessen zweiter Eingang mit dem i-ten Eingang der n zweiten Eingänge verbunden werden kann, welcher den Wert v'_i trägt, und dessen Ausgang, der das korrigierte Signal trägt, als i-ter Ausgang der Schaltung Vkn 3 herausgeführt wird.
Es ist klar, dass die kombinatorische Schaltung beispielsweise entsprechend geändert werden kann, ohne irgendetwas in Bezug auf den Schutzumfang der Offenbarung zu ändern. Es ist demgemäß beispielsweise möglich, invertierte Korrektursignale zu verwenden und sie an EXKLUSIV-NICHT-ODER-Gatter statt an EXKLUSIV-ODER-Gatter anzulegen. Es ist ebenso beispielsweise möglich, Komponenten des gestörten Datenworts v' invertiert der kombinatorischen Schaltung Vkn zuzuführen und zumindest teilweise EXKLUSIV-NICHT-ODER-Gatter an Stelle von EXKLUSIV-ODER-Gattern zu implementieren, falls einer ihrer Eingänge gegenwärtig invertiert ist.
In 4A ist eine mögliche Implementation einer Unterschaltung SZw₀ zum Bestimmen eines Zwischenwerts Zw₀ dargestellt. Die Unterschaltung SZw₀ aus 4A ist bereitgestellt, um den Zwischenwert Zw₀ nach der folgenden Beziehung
zu bilden.
An einen ersten m Bit breiten Eingang der Unterschaltung SZw₀ wird die Syndromkomponente s₁ angelegt, an einen zweiten m Bit breiten Eingang wird die Syndromkomponente s₃ angelegt, und an einen dritten auch m Bit breiten Eingang wird die Syndromkomponente s₅ angelegt. Am m Bit breiten Ausgang wird der Zwischenwert Zw₀ ausgegeben. Der erste Eingang, der die Syndromkomponente s₁ trägt, ist mit einem m Bit breiten Eingang eines Quadrierers 41 und einem ersten Eingang eines Galois-Feld-Multiplizierers 48 verbunden. Der zweite m Bit breite Eingang, der die Syndromkomponente s₃ trägt, ist mit einem ersten Eingang eines Galois-Feld-Multiplizierers 42 verbunden, dessen zweiter m Bit breiter Eingang mit dem Ausgang des Quadrierers 41 verbunden ist, welcher den Wert s 2 / 1 trägt. Der dritte m Bit breite Eingang, der die Syndromkomponente s₅ trägt, ist mit einem ersten Eingang einer EXKLUSIV-ODER-Schaltung 43 verbunden, deren zweiter m Bit breiter Eingang mit dem Ausgang des Galois-Feld-Multiplizierers 42 verbunden ist, welcher den Wert s 2 / 1·s₃ trägt.
Die Syndromkomponenten s₁, s₃ und s₅ können an den Ausgängen des Syndromgenerators Synd 11 in 1 bereitgestellt werden. Die EXKLUSIV-ODER-Schaltung 43 kann eine komponentenweise EXKLUSIV-ODER-Operation implementieren. Der mit einem ersten Eingang eines Galois-Feld-Multiplizierers 45 verbundene m Bit breite Ausgang der EXKLUSIV-ODER-Schaltung 43 trägt den Wert s 2 / 1·s₃ + s₅. Der zweite m Bit breite Eingang des Galois-Feld-Multiplizierers 45 kann auch mit dem ersten Eingang von SZw₀ verbunden werden, der die Syndromkomponente s₁ trägt und auch mit dem Eingang des Quadrierers 41 und mit dem ersten Eingang des Galois-Feld-Multiplizierers 48 verbunden werden kann. Der Ausgang des Galois-Feld-Multiplizierers 45, der den Wert s₁(s 2 / 1·s₃ + s₅) trägt, kann mit einem ersten Eingang eines Galois-Feld-Multiplizierers 46 verbunden werden.
Der Ausgang des Galois-Feld-Multiplizierers 48, der das Signal s 3 / 1 trägt, kann mit dem ersten Eingang einer EXKLUSIV-ODER-Schaltung 49 verbunden werden, deren zweiter m Bit breiter Eingang mit dem zweiten Eingang der Unterschaltung SZw₀ verbunden werden kann, welcher die Syndromkomponente s₃ trägt, wobei dieser Eingang auch mit dem ersten Eingang des Galois-Feld-Multiplizierers 42 verbunden werden kann. Sein Ausgang, der den Wert s 3 / 1 + s₃ trägt, kann mit dem m Bit breiten Eingang einer NICHT-ODER-Schaltung 410 verbunden werden, die einen binären Ausgang aufweist, der mit einem ersten m Bit breiten Eingang einer EXKLUSIV-ODER-Schaltung 47 verbunden ist.
Der 1 Bit breite Ausgang der NICHT-ODER-Schaltung 410 kann den Wert 1 genau dann tragen, wenn s 3 / 1 + s₃ = 0 ist oder wenn s 3 / 1 = s₃ ist und demgemäß auch wenn s₁ = s₃ = 0 gilt und demgemäß auch α⁰·N(s₁, s₃) = (1, 0, ..., 0) gilt. Es sei bemerkt, dass α⁰ = (1, 0, 0, ..., 0) mit m Bits ist (siehe 4D). Der Ausgang der NICHT-ODER-Schaltung 410 kann mit einem ersten Eingang eines EXKLUSIV-ODER-Gatters 412 mit zwei binären Eingängen und einem binären Ausgang verbunden werden. An den zweiten Eingang des EXKLUSIV-ODER-Gatters 412 kann das höchstwertige Bit des Werts s 3 / 1 + s₃ angelegt werden. Dieses höchstwertige Bit kann genau dann invertiert werden, wenn s 3 / 1 + s₃ = 0 ist. In diesem Fall kann es auf den Wert 1 gelegt werden. In allen anderen Fällen kann es unverändert bleiben. Der vom EXKLUSIV-ODER-Gatter 412 als ein höchstwertiges Bit MSB ausgegebene Wert bildet zusammen mit den m – 1 niedrigstwertigen Bits der Ausgangsleitung der EXKLUSIV-ODER-Schaltung 49 den Wert s 3 / 1 + s₃ + α⁰·N(s₁, s₃), der an den m Bit breiten Eingang eines Inverters 413 angelegt wird, um den Wert zu bilden, der im Galois-Feld invers ist und an dessen Eingang, der mit dem zweiten m Bit breiten Eingang des Galois-Feld-Multiplizierers 46 verbunden sein kann, der Wert s 3 / 1 + s₃ + α⁰·N(s₁, s₃), ausgegeben werden kann. Gemäß einer Ausführungsform kann das EXKLUSIV-ODER-Gatter 412 auch durch ein ODER-Gatter ersetzt werden, das zwei binäre Eingänge und einen binären Ausgang aufweist, weil, wie vorstehend beschrieben, eine Verbindung der beiden Eingangswerte 1 und 1 nicht implementiert zu werden braucht und die ODER-Funktion und die EXKLUSIV-ODER-Funktion für die Eingangswerte [0, 0], [1, 0], [0, 1] gleich sind. An seinem Ausgang, der mit einem zweiten Eingang der EXKLUSIV-ODER-Schaltung 47 verbunden werden kann, kann der Galois-Feld-Multiplizierer 46 den Wert
ausgeben.
Dieser Wert kann an den zweiten Eingang der EXKLUSIV-ODER-Schaltung 47 angelegt werden, an deren ersten m Bit breiten Eingang der Wert s 3 / 1 + s₃ angelegt ist. Sie kann an ihrem Ausgang den Zwischenwert Zw₀ mit
ausgeben.
Die Unterschaltung 413 zum Invertieren des in das Galois-Feld eingegebenen Werts kann beispielsweise durch eine Tabelle mit m Eingängen und m Ausgängen implementiert werden, die als ein ROM oder als eine kombinatorische Funktion implementiert werden kann.
Das Implementieren von Quadrierern, Galois-Feld-Multiplizierern und Invertern ist einem Fachmann bekannt. Zusätzlich kann der Quadrierer 41 entweder auch als eine Tabelle mit m Eingängen und m Ausgängen implementiert werden. Es ist auch möglich, diese Schaltung als eine lineare Schaltung zu implementieren. Alle Elemente des betrachteten Galois-Felds in ihrer Polynomdarstellung können als Polynome des (m – 1)-ten Grads dargestellt werden, und die quadrierten Polynome können wiederum modulo dem modularen Polynom als Polynome des (m – 1)-ten Grads des Galois-Felds bestimmt werden, woraufhin die lineare Darstellung direkt folgt, die noch für eine konkrete Ausführungsform zu beschreiben ist.
Dementsprechend können die konkreten Implementationen für die Galois-Feld-Multiplizierer 42, 45, 46 und 48 auch durch Multiplizieren der entsprechenden Polynome der Operanden modulo dem modularen Polynom, das einem Fachmann bekannt ist und von dem verschieden ist, das noch für ein konkretes Galois-Feld zu beschreiben ist, abgeleitet werden.
In 4B ist eine mögliche Implementation einer Unterschaltung SZw₁ zum Implementieren eines Zwischenwerts Zw₁ schematisch dargestellt. Die Unterschaltung SZw₁ aus 4B ist für die Bildung des Zwischenwerts Zw₁ gemäß der folgenden Beziehung
bereitgestellt.
An einen ersten m Bit breiten Eingang der Unterschaltung SZw₁ kann die Syndromkomponente s₁ angelegt werden, an einen zweiten m Bit breiten Eingang kann die Syndromkomponente s₃ angelegt werden, und an einen dritten auch m Bit breiten Eingang kann die Syndromkomponente s₅ angelegt werden. Am m Bit breiten Ausgang kann der Zwischenwert Zw₁ ausgegeben werden. Der erste Eingang, der die Syndromkomponente s₁ trägt, kann mit einem m Bit breiten Eingang eines Quadrierers 414 und einem ersten Eingang eines Galois-Feld-Multiplizierers 418 verbunden werden. Der zweite m Bit breite Eingang, der die Syndromkomponente s₃ trägt, kann mit einem ersten Eingang eines Galois-Feld-Multiplizierers 415 verbunden werden, dessen zweiter m Bit breiter Eingang mit dem Ausgang des Quadrierers 414 verbunden werden kann, welcher den Wert s 2 / 1 tragen kann. Der Ausgang des Quadrierers 414 kann zusätzlich mit dem zweiten Eingang des Galois-Feld-Multiplizierers 418 verbunden werden.
Der Ausgang des Galois-Feld-Multiplizierers 415 kann mit einem ersten m Bit breiten Eingang der EXKLUSIV-ODER-Schaltung 416 verbunden werden, deren zweiter m Bit breiter Eingang mit dem dritten m Bit breiten Schaltungseingang der Schaltung SZw₁ verbunden werden kann, welcher die Syndromkomponente s₅ tragen kann. Der zweite m Bit breite Eingang der Schaltung SZw₁, der die Syndromkomponente s₃ tragen kann, kann mit einem ersten Eingang einer EXKLUSIV-ODER-Schaltung 419 verbunden werden, deren zweiter m Bit breiter Eingang mit dem Ausgang des Galois-Feld-Multiplizierers 418 verbunden werden kann, welcher den Wert s 3 / 1 tragen kann.
Die Syndromkomponenten s₁, s₃ und s₅ können an den Ausgängen des Syndromgenerators Synd 11 in 1 bereitgestellt werden. Die EXKLUSIV-ODER-Schaltung 416 kann eine komponentenweise EXKLUSIV-ODER-Operation implementieren. Der m Bit breite Ausgang der EXKLUSIV-ODER-Schaltung 416, der mit einem ersten Eingang eines Galois-Feld-Multiplizierers 417 verbunden werden kann, kann den Wert s 2 / 1·s₃ + s₅ tragen.
Der m Bit breite Ausgang der EXKLUSIV-ODER-Schaltung 419, der den Wert s 3 / 1 + s₃ tragen kann, kann mit dem m Bit breiten Eingang einer NICHT-ODER-Schaltung 420 mit einem binären Ausgang verbunden werden.
Der 1 Bit breite Ausgang der NICHT-ODER-Schaltung 420 kann genau dann eine ”1” tragen, wenn s 3 / 1 + s₃ = 0 ist. Dies ist typischerweise der Fall, wenn s 3 / 1 = s₃ oder wenn s₁ = s₃ = 0 gilt. In diesem Fall gilt α⁰·N(s₁, s₃) = (1, 0, ..., 0). Der Ausgang der NICHT-ODER-Schaltung 420 kann mit einem ersten Eingang eines ODER-Gatters 421 mit zwei binären Eingängen und einem binären Ausgang verbunden werden.
Das höchstwertige Bit des Werts s 3 / 1 + s₃, das von der EXKLUSIV-ODER-Schaltung 419 ausgegeben wird, kann an den zweiten Eingang des ODER-Gatters 421 angelegt werden. Der vom ODER-Gatter 421 ausgegebene Wert, welcher das höchstwertige Bit ist, wird gleichzeitig mit den m – 1 niedrigstwertigen Bits der m durch die EXKLUSIV-ODER-Schaltung 419 ausgegebenen Bits an den m Bit breiten Eingang eines Inverters 422 angelegt. An den Eingang des Inverters 422 kann der Eingangswert [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] angelegt werden. Der Inverter 422 kann den Wert [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)]^–1 bilden, der im Galois-Feld invers zum an seinen Eingang angelegten Eingangswert sein kann, und gibt diesen Kehrwert an seinem Ausgang aus. Der Ausgang des Inverters 411 kann mit dem zweiten m Bit breiten Eingang des Galois-Feld-Multiplizierers 417 verbunden werden.
Der Galois-Feld-Multiplizierer 417 gibt an seinem Ausgang den Zwischenwert
aus.
In 4B kann das höchstwertige Bit des an den Eingang des Inverters 422 angelegten Eingangswerts [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] anhand des von der EXKLUSIV-ODER-Schaltung 419 ausgegebenen Werts s 3 / 1 + s₃ unter Verwendung der NICHT-ODER-Schaltung 420 und des ODER-Gatters 421 erhalten werden.
Im Gegensatz dazu kann in 4A das höchstwertige Bit des an den Eingang des Inverters 413 angelegten Eingangswerts [s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] anhand des von der EXKLUSIV-ODER-Schaltung 49 ausgegebenen Werts s 3 / 1 + s₃ unter Verwendung der NICHT-ODER-Schaltung 410 und des EXKLUSIV-ODER-Gatters 412 erhalten werden.
An beide Eingänge des EXKLUSIV-ODER-Gatters 412 und des ODER-Gatters 421 wird das Paar (1, 1) von Eingangswerten typischerweise nie angelegt, so dass die durch ein ODER-Gatter ausgegebenen Werte nicht von durch ein EXKLUSIV-ODER-Gatter ausgegebenen Werten verschieden sind.
4C zeigt eine mögliche Implementation einer Unterschaltung SZw₂ zum Implementieren des Zwischenwerts Zw₂ = s₁. Sie kann einfach eine m-Komponenten-Leitung 423 aufweisen, die mit dem Ausgang des Syndromgenerators Synd 11 verbunden ist, welcher die Syndromkomponente s₁ ausgibt.
4D zeigt eine mögliche Implementation einer Unterschaltung SZw₃ zum Implementieren des Zwischenwerts
Sie kann eine m-Komponenten-Leitung aufweisen, deren höchstwertiges Bit konstant auf dem Wert ”1” liegt und deren m – 1 niedrigstwertige Komponenten konstant beim Wert ”0” liegen.
In 5 ist eine Ausführungsform für eine gemeinsame Implementation der Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ zum Erzeugen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ schematisch dargestellt, welche die Zwischenwerte gemäß den folgenden Beziehungen bestimmen: Zw₀ = s 6 / 1 + s 2 / 3 + s 3 / 1·s₃ + s₁·s₅, Zw₀ = s 2 / 1s₃ + s₅, Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰·N(s₁, s₃)]Zw₃ = s 3 / 1 + s₃ + α⁰·N(s₁, s₃).
Das Untersyndrom s₁ wird an einen ersten m Bit breiten Eingang angelegt, der sowohl mit einem Eingang eines Quadrierers 51 als auch mit einem ersten Eingang eines Galois-Feld-Multiplizierers 56 verbunden sein kann. Der Ausgang des Quadrierers 51 ist sowohl mit einem ersten m Bit breiten Eingang eines Galois-Feld-Multiplizierers 52 als auch mit dem zweiten m Bit breiten Eingang des Galois-Feld-Multiplizierers 56 verbunden. Das Untersyndrom s₃ kann an den zweiten m Bit breiten Eingang des Galois-Feld-Multiplizierers 52 angelegt werden. Der Ausgang dieses Galois-Feld-Multiplizierers, welcher den Wert s 2 / 1·s₃ trägt, kann mit einem ersten m Bit breiten Eingang einer EXKLUSIV-ODER-Schaltung 53 verbunden werden, an deren zweiten auch m Bit breiten Eingang der Wert s₅ des Untersyndroms s₅ angelegt werden kann. Die EXKLUSIV-ODER-Schaltung 53 kann die komponentenweise EXKLUSIV-ODER-Operation der an ihre beiden Eingänge angelegten m-Bit-Operanden ausführen, so dass sie den Wert s 2 / 1 + s₅ an ihrem Ausgang ausgeben kann. Dieser Ausgang kann mit einem ersten m Bit breiten Eingang eines Galois-Feld-Multiplizierers 54 und gleichzeitig mit dem Schaltungsausgang, der den Zwischenwert Zw₁ tragen kann, verbunden werden.
Der Wert des Untersyndroms s₁ kann an den zweiten m Bit breiten Eingang des Galois-Feld-Multiplizierers 54 angelegt werden. Der Ausgang dieses Galois-Feld-Multiplizierers 54, der den Wert s 2 / 1s₃ + s₁s₅ trägt, kann mit einem ersten m Bit breiten Eingang einer EXKLUSIV-ODER-Schaltung 55 verbunden werden.
Der Ausgang des Galois-Feld-Multiplizierers 56, der den Wert s 3 / 1 trägt, kann mit einem ersten m Bit breiten Eingang einer EXKLUSIV-ODER-Schaltung 57 verbunden werden, an deren zweiten m Bit breiten Eingang der Wert s₃ angelegt werden kann. Der m Bit breite Ausgang dieser EXKLUSIV-ODER-Schaltung 57, der den Wert s 3 / 1 + s₃ trägt, kann mit einem Quadrierer 58 und mit der NICHT-ODER-Schaltung 59 verbunden werden. Abgesehen davon kann das höchstwertige Bit MSB der Ausgabe der EXKLUSIV-ODER-Schaltung 57 mit einem ersten Eingang eines EXKLUSIV-ODER-Gatters 510 verbunden werden, mit dessen zweiten Eingang der Ausgang der NICHT-ODER-Schaltung 59 verbunden werden kann. Die m – 1 niedrigstwertigen Bits des Ausgangs der EXKLUSIV-ODER-Schaltung 57 und des am Ausgang des EXKLUSIV-ODER-Gatters 510 ausgegebenen Bits können an einen ersten m Bit breiten Eingang eines Galois-Feld-Multiplizierers 510 angelegt werden, an dessen zweiten m Bit breiten Eingang der Wert des Untersyndroms s₁ eingegeben werden kann und dessen Ausgang mit dem Schaltungsausgang verbunden werden kann, der den Zwischenwert Zw₂ ausgeben kann.
Die Ausgangsleitungen des Ausgangs der EXKLUSIV-ODER-Schaltung 57, welche die m – 1 niedrigstwertigen Bits tragen, und der Ausgang des EXKLUSIV-ODER-Gatters 510 können mit dem Schaltungsausgang verbunden werden, welcher den Zwischenwert Zw₃ ausgibt.
Der Ausgang des Quadrierers 58, der den Wert (s 3 / 1 + s₃)² = s 6 / 1 + s 2 / 3 trägt, kann mit dem m Bit breiten zweiten Eingang der EXKLUSIV-ODER-Schaltung 55 verbunden werden, deren Ausgang mit dem Schaltungsausgang verbunden werden kann, der den Zwischenwert Zw₀ trägt.
Der Ausdruck s 3 / 1 + s₃ + α⁰·N(s₁, s₃) kann unerwartet leicht auf der Grundlage des Ausdrucks s 3 / 1 + s₃ unter Verwendung der NICHT-ODER-Schaltung 59 und des EXKLUSIV-ODER-Gatters 510 bestimmt werden, wie nachfolgend erklärt wird.
s 3 / 1 + s₃ + α⁰·N(s₁, s₃) ist gleich s 3 / 1 + s₃ für s 3 / 1 + s₃ ≠ 0 und gleich
für s 3 / 1 + s₃ = 0.
Falls s 3 / 1 + s₃ ≠ 0 ist, gibt die NICHT-ODER-Schaltung 59 den Wert ”0” an ihrem 1 Bit breiten Ausgang aus, welcher an den zweiten Eingang des EXKLUSIV-ODER-Gatters 510 angelegt werden kann. Das höchstwertige Bit MSB von s 3 / 1 + s₃ kann in den ersten Eingang des EXKLUSIV-ODER-Gatters 510 eingegeben und am Ausgang dieses Gatters infolge der an den zweiten Eingang angelegten ”0” ungeändert ausgegeben werden. Das ungeänderte höchstwertige Bit und die m – 1 niedrigstwertigen Bits von s 3 / 1 + s₃ bilden den Wert s 3 / 1 + s₃, der sowohl an den ersten Eingang des Galois-Feld-Multiplizierers als auch an den Schaltungsausgang, der den Wert Zw₃ ausgibt, angelegt werden kann.
Falls s 3 / 1 + s₃ = 0 gilt, gibt die NICHT-ODER-Schaltung 59 den Wert 1 aus, der an den zweiten Eingang des EXKLUSIV-ODER-Gatters 510 angelegt werden kann. Das höchstwertige Bit (MSB) von s 3 / 1 + s₃ ist ebenso wie die weiteren m – 1 Bits gleich 0. Am Ausgang des EXKLUSIV-ODER-Gatters 510 kann demgemäß der Wert ”1” ausgegeben werden, so dass an den m Eingangsleitungen des ersten Eingangs des Galois-Feld-Multiplizierers 511 ebenso wie am Schaltungsausgang, der den Wert Zw₃ trägt, der Wert
ausgegeben wird.
Es ist einem Fachmann offensichtlich, dass die Schaltung entsprechend geändert werden kann. Es ist beispielsweise möglich, das EXKLUSIV-ODER-Gatter 510 durch ein ODER-Gatter zu ersetzen, ohne die Funktion der Schaltung zu ändern. Es ist ebenso beispielsweise möglich, an Stelle des Galois-Feld-Multiplizierers 56 und des vorgeschalteten Quadrierers 51 eine Unterschaltung zu verwenden, welche die dritte Potenz s 3 / 1 direkt aus s₁ bildet. Es ist ebenso möglich, beispielsweise an Stelle der gegebenen Signale teilweise invertierte Signale zu verwenden und die Schaltung mit verschiedenen Gatterbibliotheken zu implementieren.
Die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ in 5 können teilweise gemeinsam implementiert werden, was durch die Tatsache gekennzeichnet ist, dass Schaltungsteile gleichzeitig von mehreren Unterschaltungen verwendet werden können, was in Bezug auf den Schaltungsaufwand oder die Schaltungskomplexität vorteilhaft sein kann.
Die Unterschaltung SZw₀ kann hier die Schaltungsteile 51, 52, 53, 54, 55, 56, 57, 58 aufweisen.
Die Unterschaltung SZw₁ kann die Schaltungsteile 51, 52, 53 aufweisen, die auch alle zur Implementation der Unterschaltung SZw₀ verwendet werden.
Die Unterschaltung SZw₂ kann die Unterschaltungen 51, 56, 57, 59, 510, 511 aufweisen, und die Unterschaltung SZw₃ kann die Schaltungsteile 51, 56, 57, 59, 510 aufweisen, die auch alle zur Implementation der Unterschaltung SZw₂ verwendet werden.
Für ein besseres Verständnis der Offenbarung sind nun Schaltungsteile, die zur Implementation der Offenbarung verwendet werden können, noch für eine konkrete Ausführungsform zu erklären.
In dieser Hinsicht wird gemäß einer Ausführungsform m = 5 ausgewählt, so dass das zugrunde liegende Galois-Feld GF(2⁵) = GF(32) ist.

Die Elemente des Galois-Felds GF(2⁵) = GF(32) sind in Tabelle 1 in ihren verschiedenen Formen dargestellt. Das modulare Polynom des betrachteten Galois-Felds ist das Polynom m(x) = 1 + x² + x⁵.

Potenzdarstellung	Polynomdarstellung	Tupeldarstellung
0	0	(00000)
α⁰	1	(10000)
α¹	x¹	(01000)
α²	x²	(00100)
α³	x³	(00010)
α⁴	x⁴	(00001)
α⁵	1 + x²	(10100)
α⁶	x¹ + x³	(01010)
α⁷	x² + x⁴	(00101)
α⁸	1 + x² + x³	(10110)
α⁹	x¹ + x³ + x⁴	(01011)
α¹⁰	1 + x⁴	(10001)
α¹¹	1 + x¹ + x²	(11100)
α¹²	x¹ + x² + x³	(01110)
α¹³	x² + x³ + x⁴	(00111)
α¹⁴	1 + x² + x³ + x⁴	(10111)
α¹⁵	1 + x¹ + x² + x³ + x⁴	(11111)
α¹⁶	1 + x¹ + x³ + x⁴	(11011)
α¹⁷	1 + x¹ + x⁴	(11001)
α¹⁸	1 + x¹	(11000)
α¹⁹	x¹ + x²	(01100)
α²⁰	x² + x³	(00110)
α²¹	x³ + x⁴	(00011)
α²²	1 + x² + x⁴	(10101)
α²³	1 + x¹ + x² + x³	(11110)
α²⁴	x¹ + x² + x³ + x⁴	(01111)
α²⁵	1 + x³ + x⁴	(10011)
α²⁶	1 + x¹ + x² + x⁴	(11101)
α²⁷	1 + x¹ + x³	(11010)
α²⁸	x¹ + x² + x⁴	(01101)
α²⁹	1 + x³	(10010)
α³⁰	x¹ + x⁴	(01001)

Tabelle 1: Elemente von GF(2⁵), die durch das primitive Polynom p(x) = 1 + x² + x⁵ erzeugt werden

Die 31 Elemente des Galois-Felds sind in der ersten Spalte von Tabelle 1 in den Linien 2 bis 32 für i = 0, ..., 30 in ihrer Potenzdarstellung αⁱ dargestellt, die auch als exponentielle Darstellung bezeichnet werden kann. Das Element 0 in der ersten Zeile der ersten Spalte hat keine Potenzdarstellung, und α ist hier ein primitives Element des Galois-Felds.
In der zweiten Spalte sind die 32 Elemente des Galois-Felds in ihrer Polynomdarstellung für das modulare Polynom m(x) = 1 + x² + x⁵ angegeben. In der dritten Spalte ist die Tupel- oder Vektordarstellung angegeben. Die fünf Komponenten der Vektordarstellung entsprechen den fünf Koeffizienten der Potenzen x⁰, x¹, x², x³, x⁴ der Polynomdarstellung. Demgemäß entspricht die Vektordarstellung 00101 beispielsweise dem Polynom x² + x⁴ in der 9. Zeile von Tabelle 1.
Die entsprechende Polynomdarstellung ergibt sich aus der Potenzdarstellung α^j durch Bestimmen von [x^j modulo(1 + x² + x⁵)].
Demgemäß ist die Polynomdarstellung von α⁵ gleich 1 + x², weil Folgendes gilt: x⁵ modulo(1 + x² + x⁵) = 1 + x²
Demgemäß ist die Polynomdarstellung von α⁶ gleich x⁶ modulo(1 + x² + x⁵) = x + x³ ist die Polynomdarstellung von α⁷ gleich x⁷ modulo(1 + x² + x⁵) = x² + x⁴ und ist die Polynomdarstellung von α⁸ gleich x⁸ modulo(1 + x² + x⁵) = 1 + x² + x³, in den Zeilen 7, 8, 9 und 10 von Tabelle 1 angegeben ist.
Die Multiplikation der beiden Elemente des Galois-Felds kann in der exponentiellen Darstellung oder in der Polynomdarstellung erfolgen.
Falls zwei Elemente des Galois-Felds GF(2^m) = GF(2⁵) in der Polynomdarstellung αⁱ und α^j angegeben sind, ist ihr Produkt αⁱ·α^j = α^k mit k = i + j modulo(2^m – 1) = i + j modulo (31).
Falls die zu multiplizierenden Elemente des Galois-Felds in ihrer Vektordarstellung oder in ihrer Polynomdarstellung existieren, kann ihre Multiplikation durch einen Galois-Feld-Multiplizierer ausgeführt werden. Wenngleich Galois-Feld-Multiplizierer Fachleuten bekannt sind, ist die Multiplikation von zwei Elementen in ihrer Polynomdarstellung für ein besseres Verständnis der Offenbarung für ein Anwendungsbeispiel zu beschreiben.
Zum Multiplizieren zweier Elemente miteinander werden die Elemente des Galois-Felds GF(2^m) = GF(2⁵) in ihrer Polynomdarstellung angegeben, die Polynome sind dann wie gewöhnlich direkt miteinander zu multiplizieren, und das Ergebnis ist modulo dem modularen Polynom zu bestimmen.
Falls beispielsweise die Polynome 1 + x² + x³ und x + x³ gegeben sind, führt ihre direkte Multiplikation zu (1 + x² + x³)(x + x³) = x + x⁴ + x⁵ + x⁶ und weil x⁵ = 1 + x² modulo(1 + x² + x⁵) und x⁶ = x + x³ modulo(1 + x² + x⁵) ist, gilt x + x⁴ + x⁵ + x⁶ = x + x⁴ + 1 + x² + x + x³ = 1 + x² + x³ + x⁴ so dass für ihre Multiplikation im Galois-Feld Folgendes gilt: (1 + x² + x³)·(x + x³) = 1 + x² + x³ + x⁴.
Nun wird der Fall beschrieben, dass ein erstes Element a(x) mit α(x) = α₄x⁴ + α₃x³ + α₂x² + α₁x + α₀ und ein zweites Element b(x) mit b(x) = b₄x⁴ + b₃x³ + b₂x² + b₁x + b₀ multipliziert werden (im Galois-Feld GF(2⁵) mit dem modularen Polynom m(x) = x⁵ + x² + 1).
Durch direktes Multiplizieren der Polynome a(x) und b(x) ergibt sich ein Polynom achten Grades, und durch Bestimmen von x⁵, x⁶, x⁷ und x⁸ modulo(1 + x² + x⁵) als 1 + x², x + x³, x² + x⁴ bzw. 1 + x² + x³ kann direkt berechnet werden, dass sich ein Polynom vierten Grades ergibt und Folgendes gilt: c₄x⁴ + c₃x³ + c₂x² + c₁x¹ + c₀ = a(x)·b(x)modm(x) = = (a₀b₄ + a₁b₃ + a₂b₂ + a₃b₁ + a₃b₄ + a₄b₀ + a₄b₃ )x⁴ + (a₀b₃ + a₁b₂ + a₂b₁ + a₂b₄ + a₃b₀ + a₃b₃ + a₄b₂ + a₄b₄)x³ + (a₀b₂ + a₁b₁ + a₁b₄ + a₂b₀ + a₂b₃ + a₃b₂ + a₃b₄ + a₄b₁ + a₄b₃ + a₄b₄)x² + (a₀b₁ + a₁b₀ + a₂b₄ + a₃b₃ + a₄b₂)x¹ + (a₀b₀ + a₁b₄ + a₂b₃ + a₃b₂ + a₄b₁ + a₄b₄)
Diese Beziehung wird durch einen Galois-Feld-Multiplizierer mit fünf ersten binären Eingängen, fünf zweiten binären Eingängen und fünf binären Ausgängen implementiert, der nachfolgend zu beschreiben ist.
Die Binärwerte a₀, a₁, a₂, a₃, a₄ werden an die ersten fünf Eingänge des Galois-Feld-Multiplizierers angelegt. Die Binärwerte b₀, b₁, b₂, b₃, b₄ werden an die zweiten fünf Eingänge angelegt. Die sich ergebenden Werte c₀, c₁, c₂, C₃, c₄ mit (a₀b₀ + a₁b₄ + a₂b₃ + a₃b₂ + a₄b₁ + a₄b₄) = c₀, (32) (a₀b₁ + a₁b₀ + a₂b₄ + a₃b₃ + a₄b₂) = c₁ (33) (a₀b₂ + a₁b₁ + a₁b₄ + a₂b₀ + a₂b₃ + a₃b₂ + a₃b₄ + a₄b₁ + a₄b₃ + a₄b₄) = c₂ (34) (a₀b₃ + a₁b₂ + a₂b₁ + a₂b₄ + a₃b₀ + a₃b₃ + a₄b₂ + a₄b₄) = c₃ (35) (a₀b₄ + a₁b₃ + a₂b₂ + a₃b₁ + a₃b₄ + a₄b₀ + a₄b₃) = c₄ (36) werden an den fünf binären Ausgängen ausgegeben. Hier bezeichnet ”+” die Addition modulo 2 oder die EXKLUSIV-ODER-Operation.
Die Implementation der Gleichungen 32 bis 36 und demgemäß die Implementation eines Galois-Feld-Multiplizierers, beispielsweise durch UND- und EXKLUSIV-ODER-Gatter, stellt für einen Fachmann keine Schwierigkeit dar und ist demgemäß nicht weiter zu erklären. Herkömmlicherweise kann ein Fachmann ein Synthesewerkzeug verwenden.
Falls ein Element des Galois-Felds quadriert wird, kann es mit sich selbst multipliziert werden. Falls in der Polynomdarstellung ein Element als das Polynom a(x) = a₀ + a₁x¹ + a₂x² + a₃x³ + a₄x⁴ gegeben ist, gilt Folgendes (a(x))² modm(x) [a₀ + a₁x² + a₂x⁴ + a₃x⁶ + a₄x⁸] mod(1 + x² + x⁵) = (a₂)x⁴ + (a₃ + a₄)x³ + (a₁ + a₄)x² + a₃x¹ + (a₀ + a₄).
Das Quadrieren eines Elements im Galois-Feld GF(2⁵) kann demgemäß mit einem Quadrierer mit fünf binären Eingängen und fünf binären Ausgängen implementiert werden. An seinen fünf binären Eingängen können die Binärwerte a₀, a₁, a₂, a₃, a₄ eingegeben werden, und an seinen 5 binären Ausgängen können die Binärwerte d₀, d₁, d₂, d₃, d₄ ausgegeben werden, wobei Folgendes gilt a₀ + a₄ = d₀ (37) a₃ = d₁ (38) a₁ + a₄ = d₂ (39) a₃ + a₄ = d₃ (40) a₂ = d₄ (41) und ”+” wiederum die Addition modulo 2 oder die EXKLUSIV-ODER-Operation bezeichnet.
Zum Implementieren eines Quadrierers im Galois-Feld GF(2⁵) mit dem modularen Polynom m(x) = 1 + x² + x⁵ sind dann nur lineare Gleichungen 37 bis 41 zu implementieren, was für einen Fachmann keine Schwierigkeit darstellt und nicht weiter zu beschreiben ist.
Es ist mit Bezug auf das Beispiel des Galois-Felds GF(2⁵) wiederum zu beschreiben, wie die dritte Potenz eines in seiner Polynomdarstellung beschriebenen Elements bestimmt werden kann.
Falls die dritte Potenz (a(x))³ eines Polynoms a(x) = a₀ + a₁x¹ + a₂x² + a₃x³ + a₄x⁴ modulo dem modularen Polynom m(x) = 1 + x² + x⁵ bestimmt ist, gilt Folgendes (a(x))³modm(x) = (a₀a₂ + a₀a₄ + a₁a₂ + a₁a₃ + a₁a₄ + a₂a₃ + a₂a₄ + a₃ + a₃a₄)x⁴ + (a₀a₄ + a₁ + a₂ + a₂a₃ + a₂a₄ + a₃ + a₄)x³ + (a₀a₁ + a₀a₂ + a₀a₄ + a₁a₂ + a₂a₄ + a₃a₄ + a₄)x² +(a₀a₁ + a₀a₃ + a₂ + a₃ + a₃a₄ + a₄)x¹ + (a₀ + a₀a₄ + a₁a₂ + a₁a₃ + a₂a₃)
Die Bildung der dritten Potenz eines Elements im Galois-Feld GF(2⁵) kann dementsprechend mit einem Dritte-Potenz-Generator implementiert werden, der fünf binäre Eingänge und fünf binäre Ausgänge aufweist. An seinen fünf binären Eingängen werden die Binärwerte a₀, a₁, a₂, a₃, a₄ eingegeben, und an seinen fünf binären Ausgängen werden die fünf Binärwerte f₀, f₁, f₂, f₃, f₄ ausgegeben, wobei f₀ = a₀ + a₀a₄ + a₁a₂ + a₁a₃ + a₂a₃ (42) f₁ = a₀a₁ + a₀a₃ + a₂ + a₃ + a₃a₄ + a₄ (43) f₂ = a₀a₁ + a₀a₂ + a₀a₄ + a₁a₂ + a₂a₄ + a₃a₄ + a₄ (44) f₃ = a₀a₄ + a₁ + a₂ + a₂a₃ + a₂a₄ + a₃ + a₄ (45) f₄ = a₀a₂ + a₀a₄ + a₁a₂ + a₁a₃ + a₁a₄ + a₂a₃ + a₂a₄ + a₃ + a₃a₄ (46)
Zur Implementation eines Dritte-Potenz-Generators, hier im Galois-Feld GF(2⁵) mit dem modularen Polynom m(x) = 1 + x² + x⁵, sind nur die Gleichungen 42 bis 46 zu implementieren, was für einen Fachmann keine Schwierigkeit darstellt und was nachstehend nicht weiter zu beschreiben ist.
Alternativ wird ein Fachmann auch erwägen, einen Dritte-Potenz-Generator anhand eines Quadrierers und eines nachgeschalteten Galois-Feld-Multiplizierers zu implementieren.

Bei speziellen Implementationen der Offenbarung kann ein Inverter verwendet werden. Mit Bezug auf das Beispiel des Galois-Felds GF(2⁵) zeigt Tabelle 2 schematisch, wie die Funktionsweise eines entsprechenden Inverters als eine Wertetabelle dargestellt werden kann.

αⁱ		(αⁱ)^–1
Potenzdarstellung	Tupeldarstellung	Potenzdarstellung	Tupeldarstellung
α⁰	(10000)	α⁰	(10000)
α¹	(01000)	α³⁰	(01001)
α²	(00100)	α²⁹	(10010)
α³	(00010)	α²⁸	(01101)
α⁴	(00001)	α²⁷	(11010)
α⁵	(10100)	α²⁶	(11101)
α⁶	(01010)	α²⁵	(10011)
α⁷	(00101)	α²⁴	(01111)
α⁸	(10110)	α²³	(11110)
α⁹	(01011)	α²²	(10101)
α¹⁰	(10001)	α²¹	(00011)
α¹¹	(11100)	α²⁰	(00110)
α¹²	(01110)	α¹⁹	(01100)
α¹³	(00111)	α¹⁸	(11000)
α¹⁴	(10111)	α¹⁷	(11001)
α¹⁵	(11111)	α¹⁶	(11011)
α¹⁶	(11011)	α¹⁵	(11111)
α¹⁷	(11001)	α¹⁴	(10111)
α¹⁸	(11000)	α¹³	(00111)
α¹⁹	(01100)	α¹²	(01110)
α²⁰	(00110)	α¹¹	(11100)
α²¹	(00011)	α¹⁰	(10001)
α²²	(10101)	α⁹	(01011)
α²³	(11110)	α⁸	(10110)
α²⁴	(01111)	α⁷	(00101)
α²⁵	(10011)	α⁶	(01010)
α²⁶	(11101)	α⁵	(10100)
α²⁷	(11010)	α⁴	(00001)
α²⁸	(01101)	α³	(00010)
α²⁹	(10010)	α²	(00100)
α³⁰	(01001)	α1	(01000)

Tabelle 2: Tabelle der Werte eines Inverters für GF(2⁵)

In die erste Spalte von Tabelle 2 sind alle 2⁵ – 1 Werte αⁱ, i = 0, ..., 30 des Galois-Felds GF(2⁵) in der exponentiellen Darstellung eingetragen. Das 0-Element 0 des Galois-Felds ist nicht eingetragen. Es hat kein inverses Element.
Die zweite Spalte enthält das in der ersten Spalte dargestellte Element in seiner Tupeldarstellung als ein binäres 5-Tupel. Diese Darstellung lässt sich einfach aus Tabelle 1 lesen. Die dritte Spalte von Tabelle 2 enthält das inverse Element des in der ersten Spalte dargestellten Elements in seiner exponentiellen Darstellung, und die vierte Spalte enthält das in der dritten Spalte dargestellte inverse Element in seiner Tupeldarstellung als binäres 5-Tupel. Diese Darstellung lässt sich mit Hilfe von Tabelle 1 einfach ablesen.
Falls das in der ersten Spalte dargestellte Element mit dem entsprechenden inversen Element der dritten Spalte multipliziert wird, ergibt sich α⁰ = 1. Für die Summe der Exponenten eines Elements und das zugeordnete inverse Element gilt, dass sie modulo 31 gleich 0 ist. Der Exponent des inversen Elements muss nur so bestimmt werden, dass die Summe des Exponenten des Elements der ersten Spalte und des Elements der dritten Spalte gleich 31 oder (in der ersten Zeile) gleich 0 ist.
Falls beispielsweise die 10. Zeile von Tabelle 2 betrachtet wird, ist das inverse Element α²² dem Element α⁹ zugeordnet, und für die entsprechenden Exponenten gilt 22 + 9 = 31. Falls beispielsweise die erste Zeile von Tabelle 2 betrachtet wird, ist das inverse Element α⁰ dem Element α⁰ zugeordnet, und für die entsprechenden Exponenten gilt Folgendes: 0 + 0 = 0. Falls der Eingangswert des Inverters ebenso wie der Ausgangswert in der jeweiligen Tupeldarstellung als ein 5-Tupel gegeben ist, wird eine Wertetabelle für die binäre Implementation des Inverters erhalten, indem die entsprechenden Tupel der vierten Spalte den 5-Tupeln der zweiten Spalte zugeordnet werden. Hier sind die 5-Tupel der zweiten Spalte die Eingangswerte und sind die Tupel der vierten Spalte die Ausgangswerte des Inverters. Demgemäß ist das Ausgangstupel 10101 beispielsweise dem Eingangstupel 01011 (in Zeile 10) zugeordnet.
Der Inverter kann dann einfach eine Implementation der auf diese Weise bestimmten Wertetabelle sein. Da die Implementation einer Wertetabelle als eine kombinatorische Schaltung für einen Fachmann nicht schwierig ist, ist diese Implementation hier nicht weiter zu beschreiben.
Für eine Ausführungsform ist nun die Implementation eines Konstantenmultiplizierers zu beschreiben, weil er in einer Unterschaltung SK_i 13i aus 2 verwendet werden kann. Als ein Beispiel wird der Konstantenmultiplizierer 22 für j, = 20 betrachtet, der den Zwischenwert Zw₂ mit
multipliziert. Weil 2·j_i = 2·20 = 40 = 9 modulo 31 gilt, wird der Zwischenwert Zw₂ mit α⁹ multipliziert.
In der Polynomdarstellung kann der Zwischenwert Zw₂ folgendermaßen dargestellt werden Zw₂(x) = Zw 4 / 2x⁴ + Zw 3 / 2x³ + Zw 2 / 2x² + Zw 1 / 2x + Zw 0 / 2.
In der Polynomdarstellung hat α⁹ nach Tabelle 1 die folgende Darstellung α⁹(x) = x⁴ + x³ + x, und das modulare Polynom m(x) des Galois-Felds GF(2⁵) ist m(x) = x⁵ + x² + 1.
Es ist zuerst möglich, die Polynome Zw₂(x) und α⁹(x) vierten Grades direkt zu multiplizieren. Dann wird ein Polynom achten Grades erhalten. Falls dann die Potenzen x⁵, x⁶, x⁷, x⁸ durch 1 + x², durch x + x³, durch x² + x⁴ bzw. durch x³ + x⁵ = x³ + 1 + x² ersetzt werden, während modulo m(x) = 1 + x² + x⁵ beachtet wird, ergibt sich in der Polynomdarstellung g(x) = Zw₂(x)·α⁹(x) Folgendes g(x) = g₄x⁴ + g₃x³ + g₂x² + g₁x + g₀ = Zw₂(x)·α⁹(x)modm(x) = (Zw 0 / 2 + Zw 1 / 2 + Zw 4 / 2)x⁴ + (Zw 0 / 2 + Zw 3 / 2 + Zw 4 / 2)x³ + (Zw 2 / 2 + Zw 3 / 2 + Zw 4 / 2)x² + (Zw 0 / 2 + Zw 2 / 2 + Zw 3 / 2)x¹ + (Zw 1 / 2 + Zw 2 / 2) wie direkt berechnet werden kann.
Der entsprechende Konstantenmultiplizierer weist dann 5 binäre Eingänge auf, an denen die Koeffizienten Zw 0 / 2, Zw 1 / 2, Zw 2 / 2, Zw 3 / 2, Zw 4 / 2 des Polynoms Zw₂(x) eingegeben werden, und er weist fünf binäre Ausgänge auf, an denen die Koeffizienten g₀, g₁, g₂, g₃, g₄ des Polynoms g(x) ausgegeben werden. Diese Koeffizienten g₀, g₁, g₂, g₃, g₄ können anhand der Koeffizienten des Polynoms Zw₂(x) nach der folgenden Beziehung bestimmt werden: Zw 1 / 2 + Zw 2 / 2 = g₀, Zw 0 / 2 + Zw 2 / 2 + Zw 3 / 2 = g₁, Zw 2 / 2 + Zw 3 / 2 + Zw 4 / 2 = g₂, Zw 0 / 2 + Zw 3 / 2 + Zw 4 / 2 = g₃, Zw 0 / 2 + Zw 1 / 2 + Zw 4 / 2 = g₄,
Fachleute werden die Beziehungen zwischen den Eingaben und den Ausgaben des beschriebenen Konstantenmultiplizierers beispielsweise durch EXKLUSIV-ODER-Operationen oder durch andere geeignete Operationen implementieren.
Für eine Ausführungsform ist nun die Funktionsweise der Fehlerkorrektur zu erklären. Wiederum wird das Galois-Feld GF(2⁵) betrachtet. Als H-Matrizen sind beispielsweise die Matrizen H₁ = [α⁰α¹α³α²α⁴α⁵α⁶α⁷α⁸α⁹α¹⁰α¹¹α¹²α¹³α¹⁴α¹⁵α¹⁶α¹⁷α¹⁸α¹⁹α²⁰α²¹α²²] H₃ = [α⁰α³α⁹α⁶α¹²α¹⁵α¹⁸α²¹α²⁴α²⁷α³⁰α²α⁵α⁸α¹¹α¹⁴α¹⁷α²⁰α²³α²⁶α²⁹α¹α⁴] H₅ = [α⁰α⁵α¹⁵α¹⁰α²⁰α²⁵α³⁰α⁴ ⁹α¹⁴α¹⁹α²⁴α²⁹α³α⁸α¹³α¹⁸α²³α²⁸α²α⁷α¹²α¹⁷] zu verwenden.
Falls auch die vollständige Parität berücksichtigt wird, kann die Matrix H_P mit H_P = [11111111111111111111111] addiert werden. Gemäß der betrachteten Ausführungsform wird eine H-Matrix betrachtet, die nur aus Untermatrizen H₁, H₃ und H₅ zusammengesetzt ist.
Durch Verwenden der Vektordarstellung der Elemente α^j nach Tabelle 1 ergibt sich für H₁, H₃ und H₅ Folgendes:
Weil die H-Matrix 23 Spalten aufweist, weist der Code die Länge n = 23 auf. Weil die H-Matrix 15 Zeilen aufweist, weist sie 15 Prüfbits und demgemäß 8 Datenbits auf.
Als ein Beispiel ist die Fehlerkorrektur für einen 1-Bit-Fehler im 12. Bit zu erklären. Das zugeordnete Fehlersyndrom wird dann durch den Fehlervektor e mit e = (00000000000100000000000) bestimmt.
Der Syndromgenerator Synd 11 gibt die Komponenten s₁, s₃, s₅ des Fehlersyndroms aus, wobei H₁·e = s₁ = α¹¹ = (11100)^T, H₃·e = s₃ = α² = (00100)^T, H₅·e = s₅ = α²⁴ = (01111)^T gilt. Das Fehlersyndrom s = s₁, s₃, s₅ ist gleich der 12. Spalte der H-Matrix
Es wird der Fall betrachtet, in dem aus den Komponenten des Fehlersyndroms die Zwischenwerte entsprechend der Schaltungsanordnung aus 5 gebildet werden.
Die Unterschaltungen SZw₀, SZw₁, SZw₂, SZw₃ aus 5 sind so ausgelegt, dass die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃, abhängig von den Untersyndromen s₁, s₃, s₅, die Zwischenwerte Zw₀ = s 6 / 1 + s 2 / 3 + s 3 / 1·s₃ + s₁·s₅, Zw₁ = s 2 / 1s₃ + s₅, Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] Zw₃ = s 3 / 1 + s₃ + α⁰·N(s₁, s₃) bereitstellen, wobei
und (r₁, r₂, r₃, r₄, r₅) = s 3 / 1 + s₃ = (α¹¹)³ + α² = α³³ + α² = α² + α² = 0 gelten. Demgemäß gilt Folgendes:
Die an den Schaltungsausgängen der Unterschaltung aus 5 ausgegebenen Zwischenwerte Zw_i können dann für s₁ = α¹¹, s₃ = α², s₅ = α²⁴ folgendermaßen bestimmt werden: Zw₀ = s 6 / 1 + s₃ + s 3 / 1·s₃ + s₁·s₅ = (α¹¹)⁶ + (α²)² + (α¹¹)³·α² + α¹¹· α²⁴ = α⁶⁶ + α⁴ + α³³·α² + α² + α¹¹· α²⁴ = α⁶⁶ + α⁴ + α³⁵ + α³⁵ = α⁴ + α⁴ + α⁴ + α⁴ = 0 Zw₁ = s²· s₃ + s₅ = (α¹¹)²· α² + α²⁴ = α²²· α² + α²⁴ = α²⁴ + α²⁴ = 0 Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰· N(s₁, s₃)] = α¹¹·[(α¹¹)³ + α² + α⁰·N(s₁, s₃)] α¹¹·[α³³ + α² + α⁰·1] = α¹¹·[α³³ + α² + α⁰] = α¹¹·[α² + α² + α⁰] = α¹¹·α⁰ = α¹¹ Zw₃ = s 3 / 1 + s₃ + α⁰·N(s₁, s₃) = (α¹¹)³ + α² + α⁰·N(s₁, s₃) = α³³ + α² + α⁰·1 = α³³ + α² + α⁰ = α² + α² + α⁰ = α⁰
Die Unterschaltung SK_i nach 2 kann den 5 Bit breiten Wert z(12) = z 12 / 1, z 12 / 2, z 12 / 3, z 12 / 4, z 12 / 5 für i = 12 und demgemäß j_i = 11 unter Verwendung der Konstantenmultiplizierer 21, 22, 23 und der EXKLUSIV-ODER-Schaltung 24 nach der folgenden Beziehung z(12) = z 12 / 1, z 12 / 2, z 12 / 3, z 12 / 4, z 12 / 5 = = Zw₃·α^3·(11) + Zw₂·α^2·(11) + Zw₁·α¹¹ + Zw₀. bereitstellen.
Weil Zw₀ = 0, Zw₁ = 0, Zw₂ = α¹¹, Zw₃ = α⁰ ist, ergibt sich Folgendes: (z 12 / 1, z 12 / 2, z 12 / 3, z 12 / 4, z 12 / 5) = Zw₃·α^3·11 + Zw₂·α^2·11 + Zw₁·a¹¹ + Zw₀ = = α⁰·α³³ + α¹¹·α²² + 0·α¹¹ + 0 = = α³³ + α³³ = α² + α² = (0, 0, 0, 0, 0).
Die NICHT-ODER-Schaltung 25 kann den Wert Δv₁₂
bereitstellen, so dass der Fehler im 12. Bit korrigiert wird.
Es werden keine weiteren Bits korrigiert, weil sich z(i) ≠ 0 für alle i ≠ 12 und demgemäß Δv_i = 0 ergibt.
Folglich ergibt sich beispielsweise für i = 7 und demgemäß j_i = 6 unter Verwendung der bereits bestimmten Werte Zw₀ = 0, Zw₁ = 0, Zw₂ = α¹¹, Zw₃ = α⁰ durch eine direkte Berechnung Folgendes: ((z 7 / 1, z 7 / 2, z 7 / 3, z 7 / 4, z 7 / 5) = Zw₃·α^3·6 + Zw₂·α^2·6 + Zw₁·α⁶ + Zw₀ = = α⁰·α¹⁸ + α¹¹·α¹² + 0·α⁶ + 0 = = α¹⁸ + α²³ = (11000)^T + (11110)^T = (00110)^T = α²⁰ ≠ 0
Es wurde demgemäß für das Beispiel des 7. Bits gezeigt, dass dieses Bit nicht korrigiert wird, wenn ein 1-Bit-Fehler in einem anderen Bit, hier im 12. Bit, existiert. Es kann analog für die anderen Bits für die betrachtete Ausführungsform, am einfachsten durch direkte Berechnung, gezeigt werden, dass auch keine Korrektur stattfindet.
Die Funktionsweise der Offenbarung ist nun für das Beispiel eines 2-Bit-Fehlers im 5. und 17. Bit zu erklären.
Das zugeordnete Fehlersyndrom wird dann durch den Fehlervektor e mit e = (00001000000000001000000) und die H-Matrix
durch den Syndromgenerator Synd 11 zu H₁·e = s₁ = α⁴ + α¹⁶ = (00001)^T + (11011)^T = (11010)^T = α²⁷ H₃·e = s₃ = α¹² + α¹⁷ = (01110)^T + (11001)^T = (10111)^T = α¹⁴ H₅·e = s₅ = α²⁰ + α¹⁸ = (00110)^T + (11000)^T = (11110)^T = α²³ bestimmt.
Im Gegensatz zu einem 1-Bit-Fehler, bei dem s 3 / 1 + s₃ = 0 und N(s₁, s₃) = 1 ist, gelten hier (r₁, r₂, r₃, r₄, r₅) = s₁ + s₃ = (α²⁷)³ + α¹⁴ = α⁸¹ + α¹⁴ = α¹⁹ + α¹⁴ = (01100)^T + (10111)^T = (1101)^T = α¹⁶ ≠ 0 und
Anhand der Syndromwerte s₁ = α²⁷, s₃ = α¹⁴, s₅ = α²³ werden die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ durch die Schaltungsanordnung aus 5 als Zw₀ = s 1 / 6 +s 2 / 3 + s 3 / 1·s₃ + s₁·s₅ = (α²⁷)⁶ + (α¹⁴)² + (α²⁷)³·α¹⁴ + α²⁷·α²³ = α¹⁶² +α²⁸ + α⁸¹·α¹⁴ + α²⁷·α²³ = α¹⁶² + α²⁸ + α⁹⁵ + α⁵⁰ = α⁷ + α²⁸ + α² + α¹⁹ = (00101)^T + (01101)^T + (00100)^T + (01100)^T = (00000)^T = 0 Zw₁ = s 2 / 1·s₃ + s₅ = (α²⁷)² ·α¹⁴ + α²³ = α⁵⁴·α¹⁴ + α²³ = α⁶⁸ + α²³ = α⁶ + α²³ = (01010)^T + (11110)^T = (10100)^T = α⁵ Zw₂ = s₁·[s₁ + s₃ + α⁰·N(s₁, s₃)] α²⁷·[(α²⁷)³ + α¹⁴ + α⁰·N(s₁, s₃)] α²⁷·[α⁸¹ + α¹⁴ + α⁰·0] = α²⁷·[α¹⁹ + α¹⁴] = α²⁷·α¹⁹ + α²⁷·α¹⁴ = α⁴⁶ + α⁴¹ = α¹⁵ + α¹⁰ = (11111)^T + (10001)^T = (01110)^T = α¹² Zw₃ = s 3 / 1 + s₃ + α⁰·N(s₁, s₃) = (α²⁷)³ + α¹⁴ + α⁰·N(s₁, s₃) = α⁸¹ + α¹⁴ + α⁰·0 = α¹⁹ + α¹⁴ = (01100)^T + (10111)^T = (11011)^T = α¹⁶ bestimmt.
Die Unterschaltung SK_i2 ist in 2 implementiert, so dass die EXKLUSIV-ODER-Schaltung 24 an ihrem hier m = 5 Bit breiten Ausgang den Wert z(i) ausgibt:
Für i = 5, j_i = 4, Zw₀ = 0, Zw₁ = α⁵, Zw₂ = α¹², Zw₃ = α¹⁶ gibt die EXKLUSIV-ODER-Schaltung 24 z(5) =(z 5 / 1, z 5 / 2, z 5 / 3, z 5 / 4, z 5 / 5) = Zw₃·α_3·4 + Zw₂·α_2·4 + Zw₁·α⁴ + Zw₀ = α¹⁶·α¹² + α¹²·α⁸ + α⁵·α⁴ + 0 = α²⁸ + α²⁰ + α⁹ = (01101)^T + (00110)^T + (01011)^T = (00000)^T = 0 aus, und die NICHT-ODER-Schaltung 25 bildet an ihrem Ausgang den Korrekturwert
Für i = 17, j_i = 16, Zw₀ = 0, Zw₁ = α⁵, Zw₂ = α¹², Zw₃ = α¹⁶ gibt die EXKLUSIV-ODER-Schaltung 24 z(17) = (z 17 / 1, z 17 / 2, z 17 / 3, z 17 / 4, z 17 / 5) = Zw₃·α^3·16 + Zw₂·α^2·16 + Zw₁·α¹⁶ + Zw₀ = α¹⁶·α⁴⁸ + α¹²·α³² + α⁵·α¹⁶ + 0 = α⁶⁴ + α⁴⁴ + α²¹ = α² + α¹³ + α²¹ = (00100)^T + (00111)^T + (00011)^T = (00000)^T = 0 aus, und die NICHT-ODER-Schaltung 25 bildet den Korrekturwert
Es werden keine weiteren Bits korrigiert. Demgemäß ergibt sich für i = 10, j_i = 9, Zw₀ = 0, Zw₁ = α⁵, Zw₂ = α¹², Zw₃ = α¹⁶ beispielsweise Folgendes: z(10) = (z 10 / 1, z 10 / 2, z 10 / 3, z 10 / 4, z 10 / 5) = Zw₃·α^3·9 + Zw₂·α^2·9 + Zw₁·α⁹ + Zw₀ α¹⁶·α²⁷ + α¹²·α¹⁸ + α⁵·α⁹ + 0 = α⁴³ + α³⁰ + α¹⁴ = α¹² + α³⁰ + α¹⁴ = (01110)^T +(01001)^T + (10111)^T = (10000)^T = α⁰ ≠ 0, und die NICHT-ODER-Schaltung 25 gibt den Korrekturwert
aus, so dass keine Korrektur des 10. Bits erfolgt.
Es sei noch erwähnt, dass, wenn s₁ = s₃ = s₅ = 0 gilt, alle Korrektursignale Δv_i, die von den Unterschaltungen SK_i 13i, i = 1, ..., n ausgegeben werden, gleich 0 sind. Vorteilhafterweise ist es in dem Fall, dass das Fehlersyndrom s = (s₁, s₃, s₅) keinen Fehler angibt, nicht erforderlich, die Fehlerkorrekturschaltung auszuschalten. In diesem Fall gilt für die Zwischenwerte Zw₀ = 0, Zw₁ = 0, Zw₂ = 0, Zw₃ = α⁰ und demgemäß z(i) = z(i)' = α⁰, und die NICHT-ODER-Schaltung 25 gibt an ihrem Ausgang den Korrekturwert Δv_i = 0 aus, so dass in der Korrekturschaltung Vkn 3, 14 in keinem Bit eine Korrektur stattfindet.
Es ist in 6 dargestellt, wie gemäß einer Ausführungsform die in 1 dargestellte Schaltungsanordnung durch eine Fehlererkennungsschaltung SFE 62 ergänzt werden kann. Jene Unterschaltungen in 6, welche den in 1 gezeigten Unterschaltungen entsprechen, sind in 6 mit den gleichen Bezugszahlen wie in 1 markiert und werden hier nicht wieder beschrieben.
Im Gegensatz zum in 1 dargestellten Syndromgenerator Synd 11 weist der in 6 dargestellte Syndromgenerator Synd 611 einen zusätzlichen 1 Bit breiten Ausgang auf, der das Signal s_P trägt, wobei s_P = v'₁ ⊕ v'₂ ⊕ ... ⊕ v'_n die Parität der Komponenten v'₁, ..., v'_n des Worts v' ist.
Die Fehlererkennungsschaltung SFE 62 weist einen ersten 1 Bit breiten Eingang, einen zweiten m Bit breiten Eingang, einen dritten m Bit breiten Eingang und einen vierten m Bit breiten Eingang zur Eingabe der vom Syndromgenerator Synd 611 ausgegebenen Untersyndrome s_P, s₅, s₃ and s₁ auf. Sie weist einen r Bit breiten Ausgang auf, an dem ein r Bit breites Fehlersignal E = E₁, ..., E_r ausgegeben wird, wobei r ≥ 1 gilt.
Es kann gemäß Ausführungsformen vorgesehen werden, dass r = 1 und E = E₁ gelten und E₁ einen Fehler für einen ersten Binärwert angibt und für einen zweiten Binärwert angibt, dass kein Fehler existiert.
Gemäß einer Ausführungsform kann vorgesehen werden, dass r = 5 und E = E₁, E₂, E₃, E₄, E₅ gilt. Dann kann beispielsweise ein Binärwert E₁ angeben, ob ein erkennbarer Fehler existiert. Ein Binärwert E₂ kann angeben, ob ein 1-Bit-Fehler existiert. Ein Binärwert E₃ kann angeben, ob ein 2-Bit-Fehler existiert. Ein Binärwert E₄ kann angeben, ob ein 3-Bit-Fehler existiert. Ein Binärwert E₅ kann angeben, ob ein 4-Bit-Fehler existiert. Es kann in der betrachteten Ausführungsform angenommen werden, dass nur 1-Bit, 2-Bit-, 3-Bit- und 4-Bit-Fehler auftreten.
Die Fehlererkennungsschaltung SFE kann so ausgelegt werden, dass sie die folgenden Beziehungen implementiert. E₁ = 1, wenn (s₁, s₃) ≠ 0 E₁ = 0, wenn (s₁, s₃) = 0
E₁ = 1 gibt an, dass ein erkennbarer Fehler existiert, während E₁ = 0 angibt, dass kein erkennbarer Fehler existiert. E₂ = 1, wenn s 3 / 1 + s₃ = 0 und s_P = 1 E₂ = 0 andernfalls
E₂ = 1 gibt an, dass ein 1-Bit-Fehler existiert, während E₂ = 0 angibt, dass kein 1-Bit-Fehler existiert. E₃ = 1, wenn s₁ ≠ 0 s_P = 0 und s 3 / 1·s₃ + s₁·s₅ + s₃ + s 6 / 1 = 0 E₃ = 0 andernfalls
E₃ = 1 gibt an, dass ein 2-Bit-Fehler existiert, während E₃ = 0 angibt, dass kein 2-Bit-Fehler existiert. E₄ = 1, wenn s 3 / 1 + s₃ ≠ 0 und s_P = 1 E₄ = 0 andernfalls
E₄ = 1 gibt an, dass ein 3-Bit-Fehler existiert, während E₃ = 0 angibt, dass kein 3-Bit-Fehler existiert. E₅ = 1, wenn s_P = 0 und s 3 / 1·s₃ + s₁·s₅ + s 2 / 3 +s 6 / 1 ≠ 0 E₅ = 0 andernfalls
E₅ = 1 gibt an, dass ein 4-Bit-Fehler existiert, während E₅ = 0 angibt, dass kein 4-Bit-Fehler existiert.
Überraschenderweise kann das für das Unterscheiden von 2- und 4-Bit-Fehlern verwendete Signal s 3 / 1·s₃ + s₁·s₅ + s 2 / 3 + s 6 / 1 bereits am Ausgang der EXKLUSIV-ODER-Schaltung 55 und damit am Ausgang der Unterschaltung SZw₀ in der Implementation aus 5 bereitgestellt werden und braucht nicht erneut erzeugt zu werden. Das Signal s 3 / 1 + s₃ kann am Ausgang der EXKLUSIV-ODER-Schaltung 57 ausgegeben werden. Durch gemeinsames Implementieren der Fehlererkennungsschaltung SFE und der Unterschaltung SZw₀ zum Bereitstellen des Zwischenwerts Zw₀ kann sich eine besonders vorteilhafte Implementation ergeben. Eine solche Implementation ist in 7 dargestellt.
Die Schaltungsanordnung aus 7 weist die Unterschaltung SZw₀, welche bereits in Zusammenhang mit 5 beschrieben wurde, und eine Unterschaltung SFE' 71 zur Fehlererkennung auf. Die Unterschaltungen der Unterschaltung SZw₀ sind mit den gleichen Bezugszahlen wie in 5 markiert und sind demgemäß nicht wieder zu beschreiben.
Die Unterschaltung SZw₀ in 7 ist gegenüber der Unterschaltung SZw₀ in 5 unverändert.
Die Unterschaltung SFE' hat einen ersten 1 Bit breiten Eingang, der das Untersyndrom s_P trägt, einen zweiten m Bit breiten Eingang, der das Untersyndrom s₁ trägt, einen dritten m Bit breiten Eingang, der das Syndrom s₃ trägt, und einen vierten m Bit breiten Eingang, der mit dem m Bit breiten Ausgang der EXKLUSIV-ODER-Schaltung 57 verbunden ist und den Wert S 3 / 1 + s₃ trägt, und einen fünften m Bit breiten Eingang, der den Wert Zw₀ = s 3 / 1·s₃ + s₁·s₅ + s / 23 + s 6 / 1 trägt. Gemäß der beschriebenen Ausführungsform weist die Unterschaltung SFE' 71 fünf binäre Ausgänge auf.
Die Unterschaltung zur Fehlererkennung SFE 62 und die Unterschaltung SZw₀ 120 in 6 sind in 7 gemeinsam implementiert.
Die Unterschaltung SZw₀ besteht aus den Unterschaltungen 51, 52, 53, 54, 55, 56, 57, 58, und die Unterschaltung SFE besteht aus den Unterschaltungen 51, 52, 53, 54, 55, 56, 57, 58 und 71.
Eine mögliche Implementation der Unterschaltung SFE' 71 aus 7 ist in 8 dargestellt. Der erste Eingang, der das 1 Bit breite Untersyndrom s_P trägt, kann mit einem ersten Eingang eines UND-Gatters 86 verbunden werden, das zwei Eingänge und einen Ausgang aufweist, negiert mit einem ersten Eingang eines UND-Gatters 87 verbunden werden, das zwei Eingänge und einen Ausgang aufweist, mit einem ersten Eingang eines UND-Gatters 88 verbunden werden, das zwei Eingänge und einen Ausgang aufweist, und negiert mit einem ersten Eingang eines UND-Gatters 89 verbunden werden, das zwei Eingänge und einen Ausgang aufweist.
Der zweite m Bit breite Eingang, der das Untersyndrom s₁ trägt, kann mit m Eingängen einer ODER-Schaltung 81 mit m Eingängen und einem Ausgang verbunden werden, welche die ODER-Operation der Komponenten des Untersyndroms s₁ an ihrem 1 Bit breiten Ausgang ausgibt.
Der dritte m Bit breite Eingang, der das Untersyndrom s₃ trägt, kann mit m Eingängen einer ODER-Schaltung 82 mit m Eingängen und einem Ausgang verbunden werden, wobei die Schaltung die ODER-Operation der Komponenten des Untersyndroms s₃ an ihrem 1 Bit breiten Ausgang ausgibt.
Der vierte m Bit breite Eingang, der das Signal s 3 / 1 + s₃ trägt, das von der EXKLUSIV-ODER-Schaltung 57 in 7 ausgegeben wird, kann mit m Eingängen einer ODER-Schaltung 84 mit m Eingängen und einem Ausgang verbunden werden, wobei die Schaltung die ODER-Operation der Komponenten des Signals s 3 / 1 + s₃ an ihrem 1 Bit breiten Ausgang ausgibt.
Der fünfte m Bit breite Eingang, der das Signal Zw₀ = s 3 / 1·s₃ + s₁·s₅ + s 2 / 3 + s 6 / 1 trägt, das von der EXKLUSIV-ODER-Schaltung 55 in 7 ausgegeben wird, kann mit m Eingängen einer ODER-Schaltung 85 mit m Eingängen und einem Ausgang verbunden werden, wobei die Schaltung die ODER-Kombination der Komponenten des Signals s 3 / 1·s₃ + s₁·s₅ + s 2 / 3 + s 6 / 1s 3 / 1 + s₃ an ihrem 1 Bit breiten Ausgang ausgibt.
Der 1 Bit breite Ausgang der ODER-Schaltung 81 kann sowohl mit einem ersten Eingang eines ODER-Gatters 83 mit zwei Eingängen und einem Ausgang als auch mit einem ersten Eingang eines UND-Gatters 810 mit zwei Eingängen und einem Ausgang verbunden werden, wobei der zweite Eingang des Gatters 810 mit dem Ausgang des UND-Gatters 87 verbunden werden kann und wobei die Komponente E₃ des Fehlersignals E am Ausgang des Gatters 810 ausgegeben werden kann.
Der Ausgang der ODER-Schaltung 82 kann mit dem zweiten Eingang des ODER-Gatters 83 verbunden werden, dessen Ausgang die Komponenten E₁ des Fehlersignals E ausgeben kann.
Der Ausgang der ODER-Schaltung 84 kann nicht invertiert mit dem zweiten Eingang des UND-Gatters 88 und invertiert mit dem UND-Gatter 86 verbunden werden. Der Ausgang des UND-Gatters 86 kann die Komponente E₂ des Fehlersignals E tragen.
Das UND-Gatter 88 kann die Komponente E₄ des Fehlersignals E ausgeben. Der Ausgang der ODER-Schaltung 85 kann nicht invertiert mit dem zweiten Eingang des UND-Gatters 89 und invertiert mit dem zweiten Eingang des UND-Gatters 810 verbunden werden. Das UND-Gatter 89 kann die Komponente E₅ des Fehlersignals E ausgeben. Der Ausgang des UND-Gatters 810 kann die Komponente E₃ des Fehlersignals E tragen.
Wenngleich einige Aspekte in Zusammenhang mit einer Vorrichtung beschrieben worden sind, ist es klar, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wobei ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen in Zusammenhang mit einem Verfahrensschritt beschriebene Aspekte auch eine Beschreibung eines entsprechenden Blocks oder Elements oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch eine Hardwarevorrichtung (oder unter Verwendung von dieser), beispielsweise in der Art eines Mikroprozessors, eines programmierbaren Computers oder einer elektronischen Schaltung, ausgeführt werden. Gemäß einigen Ausführungsformen können einer oder mehrere der wichtigsten Verfahrensschritte durch eine solche Vorrichtung ausgeführt werden.
Abhängig von bestimmten Implementationsanforderungen können Ausführungsformen der Offenbarung in Hardware oder in Software implementiert werden. Die Implementation kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Diskette, einer DVD, einer Blu-ray-Scheibe, einer CD, eines ROMs, eines PROMs, eines EPROMs, eines EEPROMs oder eines FLASH-Speichers mit darauf gespeicherten elektronisch lesbaren Steuersignalen, die mit einem programmierbaren Computersystem zusammenarbeiten (oder damit zusammenarbeiten können), ausgeführt werden, so dass das jeweilige Verfahren ausgeführt werden kann. Daher kann das digitale Speichermedium computerlesbar sein.
Einige Ausführungsformen gemäß der Offenbarung weisen einen Datenträger mit elektronisch lesbaren Steuersignalen auf, die mit einem programmierbaren Computersystem zusammenarbeiten können, so dass eines der hier beschriebenen Verfahren ausgeführt wird.
Im Allgemeinen können Ausführungsformen der vorliegenden Offenbarung als ein Computerprogrammprodukt mit einem Programmcode implementiert werden, wobei der Programmcode eines der Verfahren ausführen kann, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann beispielsweise auf einem nicht flüchtigen maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsformen umfassen das Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren, das auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist eine Ausführungsform des erfindungsgemäßen Verfahrens daher ein Computerprogramm mit einem Programmcode zum Ausführen eines der hier beschriebenen Verfahren, wenn das Computerprogramm auf einem Computer ausgeführt wird.
Eine weitere Ausführungsform der erfindungsgemäßen Verfahren ist daher ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Ausführen von einem der hier beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das aufgezeichnete Medium sind typischerweise gegenständlich und/oder nicht flüchtig.
Eine weitere Ausführungsform des erfindungsgemäßen Verfahrens ist daher ein Datenstrom oder eine Signalsequenz, welcher oder welche das Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren darstellt. Der Datenstrom oder die Signalsequenz kann beispielsweise dafür ausgelegt sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, übertragen zu werden.
Eine weitere Ausführungsform umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder eine programmierbare Logikvorrichtung, die dafür ausgelegt oder eingerichtet ist, eines der hier beschriebenen Verfahren auszuführen.
Eine weitere Ausführungsform umfasst einen Computer, auf dem das Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren installiert ist.
Eine weitere Ausführungsform gemäß der Offenbarung umfasst eine Vorrichtung oder ein System, die oder das dafür ausgelegt ist (beispielsweise elektronisch oder optisch), ein Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren zu einem Empfänger zu übertragen. Der Empfänger kann beispielsweise ein Computer, eine mobile Vorrichtung, eine Speichervorrichtung oder dergleichen sein. Die Vorrichtung oder das System kann beispielsweise einen Dateiserver zum Übertragen des Computerprogramms zum Empfänger aufweisen.
Gemäß einigen Ausführungsformen kann eine programmierbare Logikvorrichtung (beispielsweise ein feldprogrammierbares Gate-Array) verwendet werden, um einige oder alle Funktionalitäten der hier beschriebenen Verfahren auszuführen. Gemäß einigen Ausführungsformen kann ein feldprogrammierbares Gate-Array mit einem Mikroprozessor zusammenarbeiten, um eines der hier beschriebenen Verfahren auszuführen. Im Allgemeinen werden die Verfahren vorzugsweise durch eine Hardwarevorrichtung ausgeführt.
Die vorstehend beschriebenen Ausführungsformen sollen lediglich die Grundgedanken der vorliegenden Offenbarung erläutern. Es sei bemerkt, dass Modifikationen und Abänderungen der hier beschriebenen Anordnungen und Einzelheiten für andere Fachleute offensichtlich sein werden. Es ist daher vorgesehen, dass eine Einschränkung nur durch den Schutzumfang der anliegenden Patentansprüche und nicht durch die zur Beschreibung und Erklärung der hier vorgestellten Ausführungsformen vorgestellten spezifischen Einzelheiten gegeben ist.
Wenngleich sich jeder Anspruch nur auf einen einzigen Anspruch zurück bezieht, deckt die Offenbarung auch jede erdenkliche Anspruchskombination ab.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

Okano, H. und Imai, H., ”A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Corp. C36 (10) 1165–1175, 1987 [0003]
Lin, S., Costello, D. ”Error Control Coding” Prentice Hall, 1983 beschrieben ist, wobei insbesondere auf die Seiten 143–160 [0018]
Okano, H. und Imai, H., „A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Corp. C36 (10) 1165–1175, 1987 [0018]
Okano, H. und Imai, H., ”A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Comp. C36 (10) 1165–1175, 1987 [0050]
Okano, H. und Imai, H., ”A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Corp. C36 (10) 1165–1175, 1987 [0052]
Okano, H. und Imai, H., ”A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Corp. C36 (10) 1165–1175, 1987 [0053]
Okano, H. und Imai, H., ”A construction method of high speed decoders using ROM's for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”, IEEE Trans. Corp. C36 (10) 1165–1175, 1987 [0054]

Claims

Schaltungsanordnung SK für eine Fehlerkorrektur zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v' = v'₁, ..., v'_n, das sich aus Bitfehlern eines n-stelligen Codeworts v = v₁, ..., v_n eines binären BCH-Codes C über dem Galois-Feld GF(2^m) ergeben hat, wobei m ≥ 4 ist, wobei der Code C einen Codeabstand von wenigstens d ≥ 7 aufweist, wobei der BCH-Code C eine H-Matrix H aufweist, so dass m erste Zeilen der H-Matrix eine Untermatrix H₁ bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H₃ bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H₅ bilden mit H₁ = (h 1 / 1, ..., h n / 1), H₃ = (h 1 / 3, ..., h n / 3) und H₅ = (h 1 / 5, ..., h n / 5), wobei
gilt, α ein Element des Galois-Felds GF(2^m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor ist und der jeweilige Exponent j von α^j modulo 2^m – 1 zu interpretieren ist und n ≤ 2^m – 1 gilt, welche Folgendes aufweist: einen Syndromgenerator Synd, der dafür ausgelegt ist, ein Fehlersyndrom s zu bestimmen, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s₁ bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s₃ bilden und weitere m Komponenten von s ein drittes Untersyndrom s₅ bilden, wobei s₁ = H₁·v', s₃ = H₃·v' und s₅ = H₅·v' gelten, mehrere Unterschaltungen, wobei für jedes Bit v_i', das einer möglichen Fehlerkorrektur des n-stelligen Binärworts v' = v'₁, ..., v'_n unterzogen wird, eine Unterschaltung SK_i existiert, die so ausgelegt ist, dass sie anhand von Zwischenwerten Zw₀, Zw₁, Zw₂, Zw₃, die für alle der möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, einen Korrekturwert Δv_i nach der folgenden Beziehung
bildet, wobei
gilt und die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ abhängig von den Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt: zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ...,0) wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ...,0) wenn kein Fehler an der Bitposition i aufgetreten ist, wobei für das Bestimmen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ jeweils eine Unterschaltung SZw₀, SZw₁, SZw₂ und SZw₃ existiert, die so konfiguriert ist, dass sie die gleichen Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ anhand der Untersyndrome s₁, s₃, s₅ für jede der möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition bereitstellt, und eine kombinatorische Schaltung Vkn, die dafür ausgelegt ist, Bits v'_i, die einer möglichen Fehlerkorrektur unterzogen werden, komponentenweise mit entsprechenden von der Unterschaltung SK_i bereitgestellten Korrekturwerten Δv_i zu möglicherweise korrigierten Bits v cor / i zu kombinieren.
Schaltungsanordnung nach Anspruch 1, wobei die kombinatorische Schaltung Vkn so ausgelegt ist, dass sie Bits v'_i, die einer möglichen Fehlerkorrektur unterzogen werden, mit entsprechenden durch die Unterschaltung SK_i bereitgestellten Korrekturwerten Δv_i zu möglicherweise korrigierten Bits v cor / i kombiniert, wobei die Kombination eine EXKLUSIV-ODER-Operation ist und v cor / i = v'_i ⊕ Δv_i gilt.
Schaltungsanordnung nach Anspruch 1 oder 2, wobei die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ so ausgelegt sind, dass die Unterschaltungen SZw₀, SZw₁, und SZw₂, abhängig von den Untersyndromen s₁, s₃ und s₅, die Zwischenwerte
Zw₂ = s₁, Zw₃ = α⁰ bereitstellen, wobei
gilt und (r₁, r₂, ..., r_m) = s 3 / 1 + s₃ gilt, wobei die Operation + die Addition der entsprechenden Elemente im Galois-Feld GF(2^m) ist, welche in der Vektordarstellung der komponentenweisen EXKLUSIV-ODER-Kombination der entsprechenden m-Komponenten-Binärvektoren entspricht, und die Operation·die Operation der Multiplikation im Galois-Feld GF(2^m) ist.
Schaltungsanordnung nach Anspruch 3, wobei Unterschaltungen zum Bereitstellen von Zwischenwerten zumindest teilweise gemeinsam implementiert sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, wobei die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃ so konfiguriert sind, dass die Unterschaltungen SZw1₀, SZw₁, SZw₂ und SZw₃ die Zwischenwerte
Zw₂ = F·s₁ Zw₃ = F·α⁰ bereitstellen, wobei
gilt und (r₁, r₂, r_m) = s 3 / 1 + s₃ gilt, wobei F ein Faktor ist, der für alle Werte der Untersyndrome s₁, s₃, s₅ von null verschieden ist, wobei die Operation + die Addition der entsprechenden Elemente im Galois-Feld GF(2^m) ist, welche in der Vektordarstellung der komponentenweisen EXKLUSIV-ODER-Kombination der entsprechenden m-Komponenten-Binärvektoren entspricht, und die Operation·die Operation der Multiplikation im Galois-Feld GF(2^m) ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, wobei die Unterschaltungen SZw₀, SZw₁, SZw₂, SZw₃ so ausgelegt sind, dass die Unterschaltungen SZw₀, SZw₁, SZw₂ und SZw₃, abhängig von den Untersyndromen s₁, s₃, s₅, die Zwischenwerte Zw₀ = s 6 / 1 + s 2 / 3 + s 3 / 1·s₃ + s₁·s₅, Zw₁ = s 2 / 1s₃ + s₅, Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] Zw₃ = s 3 / 1 + s₃ + α⁰·N(s₁, s₃) bereitstellen, wobei
gilt und (r₁, r₂, ..., r_m) = s 3 / 1 + s₃ gilt und + die Addition der entsprechenden Elemente im Galois-Feld GF(2^m) ist, welche in der Vektordarstellung der komponentenweisen EXKLUSIV-ODER-Kombination der entsprechenden m-Komponenten-Binärvektoren entspricht, und die Operation·die Operation der Multiplikation im Galois-Feld GF(2^m) ist.
Schaltungsanordnung nach Anspruch 6, wobei Unterschaltungen zum Bereitstellen von Zwischenwerten zumindest teilweise gemeinsam implementiert sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei die Parität der Bits v'₁, ..., v'_n durch wenigstens eine Komponente des Fehlersyndroms festgelegt ist.
Schaltungsanordnung nach Anspruch 8, wobei die H-Matrix eine Untermenge von Zeilen aufweist, so dass die jeweiligen Komponenten jeder Spalte der H-Matrix, welche zu dieser Untermenge von Zeilen gehören, eine ungerade Anzahl von Einsen aufweisen.
Schaltungsanordnung nach Anspruch 9, wobei die Untermenge der Zeilen eine einzige Zeile einschließt.
Schaltungsanordnung nach einem der Ansprüche 1 bis 10, wobei eine Fehlererkennungsschaltung existiert.
Schaltungsanordnung nach Anspruch 11, wobei die Fehlererkennungsschaltung angibt, ob ein i-Bit-Fehler für wenigstens eines von i ∊ {1,2,3,4} aufgetreten ist.
Schaltungsanordnung nach Anspruch 11 oder 12, wobei die Fehlererkennungsschaltung und die Schaltungsanordnung zur Fehlerkorrektur zumindest teilweise gemeinsam implementiert sind.
Verfahren zur Fehlerkorrektur zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v' = v'₁, ..., v'_n, das sich aus Bitfehlern eines n-stelligen Codeworts v = v₁, ..., v_n eines binären BCH-Codes C über dem Galois-Feld GF(2^m) ergeben hat, wobei m ≥ 4 ist, wobei der Code C einen Codeabstand von wenigstens d ≥ 7 aufweist, wobei der BCH-Code C eine H-Matrix H aufweist, so dass m erste Zeilen der H-Matrix eine Untermatrix H₁ bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H₃ bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H₅ bilden mit H₁ = (h 1 / 1, ..., h n / 1), H₃ = (h 1 / 3, ..., h n / 3) und H₅ = (h 1 / 5, ..., h n / 5), wobei
gilt, α ein Element des Galois-Felds GF(2^m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor und der jeweilige Exponent j von α^j modulo 2^m – 1 zu interpretieren ist und n ≤ 2^m – 1 gilt, wobei das Verfahren folgende Schritte aufweist: Bestimmen eines Fehlersyndroms s, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s₁ bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s₃ bilden und weitere m Komponenten von s ein drittes Untersyndrom s₅ bilden, wobei s₁ = H₁·v', s₃ = H₃·v' und s₅ = H₅·v' gelten, Bestimmen von Zwischenwerten Zw₀, Zw₁, Zw₂ und Zw₃ anhand der Untersyndrome s₁, s₃, s₅ _,, wobei die Zwischenwerte für jede einer möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition gleich sind, Bilden eines Korrekturwerts Δv_i für jedes einer möglichen Fehlerkorrektur ausgesetzte Bit v_i' anhand der Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃, die für alle einer möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, nach der folgenden Beziehung
wobei
gilt und die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ abhängig von den Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt: zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ...,0) wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ...,0) wenn kein Fehler an der Bitposition i aufgetreten ist, und Kombinieren der einer möglichen Fehlerkorrektur unterzogenen Bits v'_i komponentenweise mit entsprechenden Korrekturwerten Δv_i zu möglicherweise korrigierten Bits v cor / i.
Verfahren nach Anspruch 14, wobei das Kombinieren der einer möglichen Fehlerkorrektur unterzogenen Bits v'_i mit entsprechenden Korrekturwerten Δv_i das Ausführen einer EXKLUSIV-ODER-Operation, so dass c cor / i = v'_i ⊕ Δv_i gilt, aufweist.
Verfahren nach Anspruch 14 oder 15, wobei das Bestimmen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ auf den folgenden Beziehungen beruht:
Zw₂ = s₁, Zw₃ = α₀. wobei
gilt und (r₁, r₂, ..., r_m) = s 3 / 1 + s₃ gilt, wobei die Operation + die Addition der entsprechenden Elemente im Galois-Feld GF(2^m) ist, welche in der Vektordarstellung der komponentenweisen Kombination der entsprechenden m-Komponenten-Binärvektoren entspricht, und wobei die Operation·die Operation der Multiplikation im Galois-Feld GF(2^m) ist.
Verfahren nach einem der Ansprüche 14 bis 16, wobei das Bestimmen der Zwischenwerte Zw₀, Zw₁, Zw₂ und Zw₃ auf den folgenden Beziehungen beruht: Zw₀ = s 6 / 1 + s 2 / 3 + s 3 / 1·s₃ + s₁·s₅, Zw₁ = s 2 / 1s₃ + s₅, Zw₂ = s₁·[s 3 / 1 + s₃ + α⁰·N(s₁, s₃)] Zw₃ = s 3 / 1 + s₃ + α⁰· N(s₁, s₃) wobei
gilt und (r₁, r₂, ..., r_m) = s 3 / 1 + s₃ gilt und + die Addition der entsprechenden Elemente im Galois-Feld GF(2^m) ist, welche in der Vektordarstellung der komponentenweisen Kombination der entsprechenden m-Komponenten-Binärvektoren entspricht, und die Operation·die Operation der Multiplikation im Galois-Feld GF(2^m) ist.
Nicht flüchtiges Speichermedium, auf dem ein Computerprogramm mit einem Programmcode gespeichert ist, um, wenn es auf einem Computer ausgeführt wird, Folgendes auszuführen: ein Verfahren zur Fehlerkorrektur zumindest von 1-Bit-, 2-Bit- und 3-Bit-Fehlern von Bits in einem n-stelligen Binärwort v' = v'₁, ..., v'_n, das sich aus Bitfehlern eines n-stelligen Codeworts v = v₁, ..., v_n eines binären BCH-Codes C über dem Galois-Feld GF(2^m) ergeben hat, wobei m ≥ 4 ist, wobei der Code C einen Codeabstand von wenigstens d ≥ 7 aufweist, wobei der BCH-Code C eine H-Matrix H aufweist, so dass m erste Zeilen der H-Matrix eine Untermatrix H₁ bilden, m zweite Zeilen der H-Matrix eine zweite Untermatrix H₃ bilden und weitere m Zeilen der H-Matrix eine dritte Untermatrix H₅ bilden mit H₁ = (h 1 / 1, ..., h n / 1), H₃ = (h 1 / 3, ..., h n / 3) und H₅ = (h 1 / 5, ..., h n / 5), wobei

gilt, α ein Element des Galois-Felds GF(2^m) in seiner Vektordarstellung als ein m-Komponenten-Binärspaltenvektor und der jeweilige Exponent j von α^j modulo 2^m – 1 zu interpretieren ist und n ≤ 2^m – 1 gilt, wobei das Verfahren folgende Schritte aufweist: Bestimmen eines Fehlersyndroms s, wobei m erste Komponenten von s ein m-Komponenten-Untersyndrom s₁ bilden, m zweite Komponenten von s ein zweites m-Komponenten-Untersyndrom s₃ bilden und weitere m Komponenten von s ein drittes Untersyndrom s₅ bilden, wobei s₁ = H₁·v', s₃ = H₃·v' und s₅ = H₅·v' gelten, Bestimmen von Zwischenwerten Zw₀, Zw₁, Zw₂ und Zw₃ anhand der Untersyndrome s₁, s₃, s₅, wobei die Zwischenwerte für jede einer möglichen Fehlerkorrektur des Worts v' unterzogene Bitposition gleich sind, Bilden eines Korrekturwerts Δv_i für jedes einer möglichen Fehlerkorrektur ausgesetzte Bit v_i' anhand der Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ , die für alle einer möglichen Fehlerkorrektur unterzogenen Bitpositionen gleich sind, nach der folgenden Beziehung
wobei
gilt und die Zwischenwerte Zw₀, Zw₁, Zw₂, Zw₃ abhängig von den Untersyndromen s₁, s₃, s₅ bestimmt werden, so dass im Fall eines 1-Bit-Fehlers oder eines 2-Bit-Fehlers oder eines 3-Bit-Fehlers Folgendes gilt: zⁱ = (z i / 1, z i / 2, ..., z i / m) = (0, 0, ..., 0) wenn ein Fehler an der Bitposition i aufgetreten ist, und zⁱ = (z i / 1, z i / 2, ..., z i / m) ≠ (0, 0, ..., 0) wenn kein Fehler an der Bitposition i aufgetreten ist, und Kombinieren der einer möglichen Fehlerkorrektur unterzogenen Bits v'_i komponentenweise mit entsprechenden Korrekturwerten Δv_i zu möglicherweise korrigierten Bits v cor / i.