DE60220351T2

DE60220351T2 - Korrektur der Frequenzverschiebung bei WCDMA

Info

Publication number: DE60220351T2
Application number: DE60220351T
Authority: DE
Inventors: Li Fung Holmdel Chang; Baoguo Iselin Yang; Nelson Farmingdale Sollenberger
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-08-27
Filing date: 2002-08-27
Publication date: 2008-01-24
Anticipated expiration: 2022-08-28
Also published as: EP1289163A3; US20030043768A1; EP1289163A2; US7826493B2; EP1289163B1; DE60220351D1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft Schaltungen und Techniken zur Erfassung und Verifizierung von Verschlüsselungscodes (Scrambling-Codes) in einem drahtlosen Codemultiplexsystem.
1 zeigt ein Beispiel eines drahtlosen Kommunikationssystems, das von der Aufnahme der Ausführungsformen der vorliegenden Erfindung profitieren kann. Darin enthalten sind eine Basisstation 110, eine Antenne 120, ein Sendesignal 130 und ein End- oder Handgerät 140. Von der Basisstation 110 unter Verwendung der Antenne 120 gesendete Signale werden von dem Endgerät 140 empfangen. Die Basisstation 110 kann unter Verwendung der Antenne 120 mit mehr als einem End- oder Handgerät 140 kommunizieren. Die Basisstation 110 kann mehr als eine Antenne 120 verwenden. Das End- oder Handgerät 140 kann von mehr als einer Basisstation 110 und Antenne 120 Signale empfangen.
Im Besonderen kann die Basisstation 110 die Antenne 120 dazu verwenden, ein Codemultiplex-(CDMA-/Code Division Multiple Access) oder Breitband-CDMA-(WCDMA-/Wideband CDMA) Signal 130 zu senden. In diesem Fall verwendet jede Basisstation 110 einen einzigartigen Verschlüsselungscode, um ihr gesendetes Signal von denjenigen anderer Basisstationen 110 zu unterscheiden. Die Verschlüsselungscodes sind in 64 Codegruppen von jeweils acht Codes gegliedert. Das End- oder Handgerät 140 bestimmt die Verschlüsselungscodegruppe und den von der Basisstation 110 verwendeten Code.
Bei Breitband-CDMA- oder 3G-Systemen verwendet die Basisstation 110 die Antenne 120, um ein Signal 130 zu senden, das zwei Arten von Informationen enthält. Die erste umfasst Synchronisierungs- und Codeinformationen, während die zweite Datennutzlasten enthält.
2 ist eine Darstellung von Synchronisierungs- und Codeinformationen, die bei WCDMA einen Teil eines gesendeten Signals bilden. Darin enthalten sind mehrere primäre Synchronisiersignale (PSCH) 210, sekundäre Synchronisiersignale (SSCH) 220 und ein gemeinsames Pilotkanal-Signal (CPICH-Signal/Common Pilot Channel signal), die in einem Frame 240 vorkommen. Eine nähere Erläuterung dieser Signale und der Signale in 11 sind den Dokumenten "3rd Generation Partnership Project", "Technical Specification Group Radio Access Network", "Spreading and modulation (FDD)" (Ausgabe 1999), 3GPP TS 25.213 V3.5.0 (03/2001) zu entnehmen.
Jeder Frame 240 hat eine Dauer von 10 Millisekunden. Pro Frame sind 15 Zeitschlitze vorhanden, wobei jeder Zeitschlitz ein primäres Synchronisiersignal 210 mit 256 Bausteinen, ein sekundäres Synchronisiersignal 220 mit 256 Bausteinen und ein CPICH-Signal 230 mit 2560 Bausteinen umfasst. Die Bausteinrate beträgt 3,84 MBausteine pro Sekunde.
Das primäre Synchronisiersignal besteht aus identischen 256-Baustein-Sequenzen und wird zum Übertragen von Zeitschlitzgrenzeninformationen verwendet. Jedes sekundäre Synchronisiersignal erfolgt gleichzeitig mit dem primären Synchronisiersignal und besteht aus einer von 16 unterschiedlichen 256-Baustein-Sequenzen, die in einem von 64 unterschiedlichen Mustern variiert sind, die jeden Frame wiederholen. Jedes dieser 64 Muster entspricht einer der 64 verwendeten Codegruppen. Das CPICH-Signal 230 ist ein nur aus Einsen bestehendes Signal, das durch einen der 8 Codes in der Codegruppe verschlüsselt wird. Dies ist derselbe Code, den die Basisstation 110 verwendet, um Datennutzlasten zu verschlüsseln. Das End- oder Handgerät 140 empfängt diese Informationen und bestimmt daraus die Zeitschlitzgrenzen-Ablaufsteuerung, die Codegruppe und den von der Basisstation 110 verwendeten Code.
Die internationale Anmeldung WO 01/01596 beschreibt ein Verfahren und eine Vorrichtung zum schnellen Erfassen der Synchronisierung eines Signals in einem WCDMA-Kommunikationssystem unter Verwendung einer Musterakkumulation variabler Dauer, einer Gültigkeitsprüfung von Decoder-Schätzungen und einer parallelen Decodierung mehrerer Synchronisiersignale in einem PERCH-Kanal. Der Empfänger akkumuliert die Muster, die notwendig sind, um die Zeitschlitzablaufsteuerung zuverlässig zu bestimmen. Es werden solange Muster für Frame-Ablaufsteuerungsschätzungen akkumuliert, bis die Zeitschlitzablaufsteuerungsschätzungen eine Gültigkeitsprüfung bestehen. Die Muster werden zur Bestimmung des Pilot-Offsets des Kanals solange analysiert, bis die Frame-Ablaufsteuerungsschätzungen eine Gültigkeitsprüfung bestehen.
Das Dokument "Fast Cell Search Algorithm in DS-CDMA Mobile Radio Using Long Spreading Codes", K. Higuchi et al., 1997 IEEE 47^th Vehicular Technology Conference, Phoenix, 4.-7. Mai 1997, IEEE Vehicular Technology Conference, New York, IEEE, Band 3, Konf. 47, 4. Mai 1997, Seiten 1430-1434, schlägt einen schnellen Zellsuchalgorithmus vor, der auf der periodischen Maskierung von langen Spreizcodes basiert. Der Steuerkanal (CCH – control channel) wird durch eine Kombination aus einem zellstellenspezifischen langen Code und einem kurzen Code, der allen Zellstellen gemeinsam ist (dieser kurze Code wird hierin als CSC (common short code – gemeinsamer kurzer Code) bezeichnet), gespreizt. Die Mobilstation (MS) nutzt die Tatsache, dass der CSC periodisch in den Signalen auftritt, die von allen Zellstellen gesendet werden, und kann die Ablaufsteuerung des langen Codes (oder genauer die Ablaufsteuerung der Maskierung) unter Verwendung eines angepassten Filters ermitteln. Um eine Durchsuchung aller im System verwendeter langer Codes zu vermeiden, sendet jede Zelle einen langen Codegruppenidentifizierungscode (GIC – group identification code) zusammen mit dem CSC. Um falsche Ermittlungen zu reduzieren, werden ein Verifizierungsmodus und ein Frame-Synchronisierungsüberprüfungsmodus hinzugefügt.
Es besteht daher Bedarf an zuverlässigen Verfahren und Schaltungen zum Bestimmen oder Erfassen des von der Basisstation 110 verwendeten Codes und zum Verifizieren, dass der erfasste Code der von der Basisstation 110 verwendet Code ist.
ZUSAMMENFASSUNG
Demgemäß stellen die Ausführungsformen der vorliegenden Erfindung Verfahren und Vorrichtungen zum Erfassen des von der Basisstation 110 verwendeten Codes und zum Verifizieren bereit, dass der erfasste Code der von der Basisstation 110 verwendete Code ist. Die Erfassungsdauer wird verkürzt und der Schaltungsaufbau vereinfacht, indem die Phase-I- und die Phase-II-Erfassung seriell durchgeführt werden, jedoch parallel mit der Phase-III-Erfassung und der Verifizierung, die seriell durchgeführt werden. Die Phase-III-Erfassung wird durch Entspreizen (despreading) des Eingangssignals unter Verwendung eines jeden der möglichen Codes in einer Codegruppe durchgeführt. Eine Schätzung des Frequenzversatzes zwischen der Basisstation und der örtlichen Referenz des Endgeräts wird durchgeführt. Diese Schätzung wird dazu verwendet, die Phase der entspreizten Signale zu korrigieren, die mal kohärent, mal nicht kohärent integriert sind. Der größte akkumulierte Wert entspricht dem von der Basisstation verwendeten Code. Der Code wird durch Entspreizen des gemeinsamen Pilotkanals verifiziert, wobei wiederum eine Frequenzkorrektur durchgeführt und das Ergebnis demoduliert wird. Der demodulierte Ausgang besteht aus einer Reihe gemeinsamer Pilotsymbole, wobei eine Zählung dieser Symbole verifiziert oder widerlegt, dass der erfasste Code der von der Basisstation verwendete Code ist.
Eine beispielhafte Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Bestimmen eines von einer Basisstation verwendeten Codes bereit. Das Verfahren umfasst das serielle Verwenden eines primären Synchronisiersignals zur Bestimmung einer Mehrzahl von Zeitschlitzgrenzen, und das Verwenden eines sekundären Synchronisiersignals zur Bestimmung einer Mehrzahl von Frame-Grenzen und einer von der Basisstation verwendeten Codegruppe. Parallel dazu wird wenigstens ein gemeinsames Pilotkanalsignal verwendet, um den von der Basisstation verwendeten Code zu bestimmen, und zu verifizieren, dass der bestimmte Code der von der Basisstation verwendete Code ist.
Eine weitere beispielhafte Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Bestimmen eines von einer Basisstation verwendeten Verschlüsselungscodes bereit. Das Verfahren umfasst das Empfangen eines Signals von der Basisstation, das Bestimmen einer von der Basisstation verwendeten Codegruppe, das Erzeugen einer Mehrzahl von Codes in der Codegruppe und das Entspreizen einer Mehrzahl an Bausteinen des empfangenen Signals bei jeder Mehrzahl an Codes in der Codegruppe, um eine Mehrzahl von Symbolreihen zu erzeugen. Das Verfahren umfasst außerdem das Reduzieren eines Frequenzfehlers der Mehrzahl an Symbolreihen, wodurch die Mehrzahl an Symbolreihen kohärent integriert wird, um eine Mehrzahl integrierter Werten zu erzeugen und den größten integrierten Wert zu bestimmen. Dieses Verfahren kann auch die Verwendung des größten integrierten Werts zur Bestimmung des von der Basisstation verwendeten Verschlüsselungscodes umfassen.
Noch eine weitere beispielhafte Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Entspreizen eines Signals bereit. Dieses Verfahren umfasst das Empfangen des Signals von einer Basisstation, das Bestimmen einer von der Basisstation verwendeten Codegruppe, das Bestimmen eines von der Basisstation verwendeten Codes und das Verifizieren des von der Basisstation verwendeten Codes. Dieser Code wird durch Bereitstellen des von der Basisstation verwendeten Codes, Entspreizen einer Mehrzahl an Symbolen des empfangenen Signals mit dem von der Basisstation verwendeten Code zum Erzeugen einer ersten Symbolreihe und Verwenden der ersten Symbolreihe zum Erzeugen eines ersten Frequenzversatzkorrekturschätzungssignals verifiziert. Das Verfahren umfasst ferner das Verwenden des ersten Frequenzversatzschätzungssignals zum Durchführen eines Frequenzabgleichs des von der Basisstation empfangenen Signals, um ein erstes frequenzabgeglichenes Signal zu erzeugen, das Verwenden des abgeglichenen Signals, um ein zweites frequenzabgeglichenes Signal zu erzeugen, und das Entspreizen des zweiten frequenzabgeglichenen Signals mit dem von der Basisstation verwendeten Code.
Eine weitere beispielhafte Ausführungsform der vorliegenden Erfindung stellt eine integrierte Schaltung bereit. Die integrierte Schaltung umfasst einen Codegeber, der dafür konfiguriert ist, einen ersten Code zu erzeugen, einen ersten Despreader (Entspreizer), der dafür konfiguriert ist, ein Eingangssignal unter Verwendung des ersten Codes zu entspreizen, eine erste Frequenzkorrekturschaltung, die dafür konfiguriert ist, die Frequenz des Eingangssignals abzugleichen, und eine zweite Frequenzkorrekturschaltung, die dafür konfiguriert ist, die Frequenz des ersten frequenzkorrigierten Eingangssignals abzugleichen.
Noch eine weitere Ausführungsform der vorliegenden Erfindung stellt eine andere integrierte Schaltung bereit. Diese integrierte Schaltung umfasst eine erste Schaltung, die dafür konfiguriert ist, ein primäres Synchronisiersignal zu empfangen und eine Mehrzahl von Zeitschlitzgrenzen zu bestimmen, eine zweite Schaltung, die dafür konfiguriert ist, ein zweites Synchronisiersignal zu empfangen und eine Mehrzahl von Frame-Grenzen und eine Codegruppe zu bestimmen, eine dritte Schaltung, die dafür konfiguriert ist, ein gemeinsames Pilotkanal-Signal zu empfangen und einen ersten Code zu bestimmen, und eine vierte Schaltung, die dafür konfiguriert ist, zu verifizieren, dass das gemeinsame Pilotkanal-Signal unter Verwendung des ersten Codes codiert wird. Die erste Schaltung bestimmt die Mehrzahl an Zeitschlitzgrenzen und die zweite Schaltung die Mehrzahl an Frame-Grenzen und die Codegruppe seriell, wobei diese Serie parallel zu der dritten Schaltung ist, die einen ersten Code bestimmt, und die vierte Schaltung den ersten Code verifiziert, was seriell durchgeführt wird.
Ein besseres Verständnis der Art und der Vorteile der vorliegenden Erfindung kann unter Bezugnahme auf die folgende detaillierte Beschreibung und die begleitenden Zeichnungen erlangt werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Beispiel eines drahtlosen Kommunikationssystems, das durch die Aufnahme der Ausführungsformen der vorliegenden Erfindung profitieren kann.
2 ist eine Darstellung von Synchronisierungs- und Codeinformationen, die bei WCDMA einen Teil eines gesendeten Signals bilden.
3 ist ein Blockdiagramm eines Abschnitts eines Empfängers gemäß einer Ausführungsform der vorliegenden Erfindung, der in einem End- oder Handgerät verwendet werden kann.
4 ist ein Ablaufsteuerungsdiagramm, das die Ablaufsteuerungsverhältnisse zwischen der Phase-I-Erfassung, Phase-II-Erfassung, Phase-III-Erfassung und Phase-IV-Verifizierung zeigt.
5 ist ein Blockdiagramm einer Schaltung, die in 3 als Phase-III-Erfassungsschaltung verwendet werden kann.
6A-6C sind Ablaufsteuerungs- und Vektordiagramme, die den Betrieb der in 5 gezeigten Schaltung darstellen.
7 ist ein Blockdiagramm einer Frequenzschätzungseinrichtung, die in den 5 oder 14 als Frequenzschätzungseinrichtung verwendet werden kann.
8 stellt ein Verfahren zum Erhalten einer Frequenzschätzung das, die zum Kompensieren von Frequenzdifferenzen zwischen einem von einer Basisstation gesendeten Signal und einem dem Handgerät zur Verfügung stehenden lokalen Referenztakt verwendet werden kann.
9 stellt das Verfahren gemäß 8 in Anwesenheit von Phasenrauschen dar.
10A-10E stellen eine Vektoranalyse einer Frequenzschätzungseinrichtung dar.
11 ist eine Darstellung von Synchronisierungs- und Codeinformationen, die Teile von zwei WCDMA-Signalen bilden, die von zwei Antennen gesendet werden.
12 ist ein Blockdiagramm einer alternativen Schaltung, die in 3 als Phase-III-Erfassungsschaltung oder für ähnliche Schaltungen in den Ausführungsformen der vorliegenden Erfindung verwendet werden kann.
13 ist ein Blockdiagramm einer Frequenzschätzungseinrichtung, die in 12 als Frequenzschätzungseinrichtung verwendet werden kann.
14 ist ein Blockdiagramm einer Phase-IV-Verifizierungsschaltung, die in 3 als Phase-IV-Verifizierungsschaltung verwendet werden kann.
15 ist ein Blockdiagramm einer Feinfrequenzversatzschätzungs- und -korrekturschaltung, die in 3 als Feinfrequenzversatzschätzungs- und -korrekturschaltung verwendet werden kann.
16 ist ein Blockdiagramm einer Frequenzversatzschätzungseinrichtung, die in 15 als Frequenzversatzschätzungseinrichtung verwendet werden kann.
17 stellt das Verfahren zum Erhalten einer Feinfrequenzversatzschätzung dar, die von der Schaltung gemäß 16 verwendet wird.
18 zeigt Simulationsergebnisse für eine Phase-I- und eine Phase-II-Erfassung durch Schaltungen, die in Empfängern verwendet werden, die Ausführungsformen der vorliegenden Erfindung umfassen.
19 zeigt Simulationsergebnisse für eine Phase-III-Erfassung und eine Phase-IV-Verifizierung durch Schaltungen, die in Empfängern verwendet werden, die Ausführungsformen der vorliegenden Erfindung umfassen.
BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
3 ist ein Blockdiagramm eines Abschnitts eines Empfängers gemäß einer Ausführungsform der vorliegenden Erfindung, der in einem End- oder Handgerät 140 oder einem anderen drahtlosen Empfänger verwendet werden kann. Darin enthalten sind eine Phase-I-Erfassungsschaltung 320, eine Phase-II-Erfassungsschaltung 330, eine Phase-III-Erfassungsschaltung 340, eine Phase-IV-Verifizierungsschaltung 350, eine Grobfrequenzkorrekturschaltung 360, eine Feinfrequenzversatzschätzungs- und -korrekturschaltung 370 und eine Daten-Despreader-Schaltung 380. Diese Figur ist, wie alle enthaltenen Figuren, lediglich zu veranschaulichenden Zwecken dargestellt und schränkt weder die Ansprüche noch die möglichen Ausführungsformen der vorliegenden Erfindung ein.
Die Phase-I-Erfassungsschaltung 320 empfängt ein empfangenes Signal über die Leitung 310 und bestimmt die Zeitschlitzgrenzen 325 unter Verwendung des primären Synchronisiersignals PSCH 210. Eine spezifische Ausführungsform verwendet ein angepasstes Filter, um die Zeitschlitzgrenze für das stärkste Basisstationssignal zu bestimmen. Die Phase-I-Erfassungsschaltung 320 führt der Phase-II-Erfassungsschaltung 330 die Zeitschlitzgrenzeninformationen 325 zu.
Zusammen mit den Zeitschlitzgrenzeninformationen verwendet die Phase-II-Erfassungsschaltung 330 die sekundären Synchronisiersignale SSCH 220 zur Bestimmung der Frame-Ablaufsteuerung 333 und bestimmt ferner, welche der 64 Codegruppen 337 von der Basisstation 110 verwendet wird. Eine spezifische Ausführungsform verwendet eine Gruppe angepasster Filter oder Korrelatoren zur Bestimmung der Frame-Ablaufsteuerung der Codegruppe unter Verwendung von SSCH 220.
Die Phase-III-Erfassungsschaltung 340 empfängt die Frame-Ablaufsteuerungs- und Codegruppeninformationen über die Leitungen 333 und 337 von der Phase-II-Erfassungsschaltung 330. Die Phase-III-Erfassungsschaltung 340 korreliert dann die acht möglichen Codes für diese Codegruppe mit dem CPICH-Signal 230, um den von der Basisstation 110 verwendeten Code zu bestimmen. Die Phase-III-Erfassungsschaltung 340 führt diesen Code über die Leitung 345 der Phase-IV-Verifizierungsschaltung 350 und, sobald der Code verifiziert worden ist, über die Leitung 343 dem Daten-Despreader 380 zu.
Die Phase-IV-Verifizierungsschaltung 350 verifiziert (oder widerlegt), dass der von der Phase-III-Erfassungsschaltung 340 identifizierte Code wahrscheinlich der von der Basisstation 110 verwendete Code ist. Nachdem ein Code verifiziert worden ist, wird der Phase-I-Erfassungsschaltung 320, der Phase-II-Erfassungsschaltung 330 und der Phase-III-Erfassungsschaltung 340 über die Leitung 355 ein Bestanden-Signal zugeführt. Diese Schaltungen können dann ihre jeweiligen Erfassungsfunktionen solange einstellen, bis das Signal von der Basisstation 110 verloren geht oder anderweitig abgegeben wird.
Zur Verringerung von durch die Frequenzdifferenz zwischen dem gesendeten Signal und einer lokalen Referenz verursachten Fehlern, führt die Phase-IV-Verifizierungsschaltung 350 eine Frequenzkorrektur durch, deren Ergebnis ein Grobfrequenzversatzschätzungssignal auf der Leitung 353 ist. Diese Grobfrequenzversatzschätzung 353 wird von der Grobfrequenzkorrekturschaltung 360 empfangen. Die Grobfrequenzkorrekturschaltung 360 multipliziert das über die Leitung 310 empfangene Signal mit der konjugiert komplexen Zahl der Grobfrequenzversatzschätzung auf der Leitung 353. Diese Multiplikation führt zu einem grob abgeglichenen Signal auf der Leitung 365, welches ein Baustein für Baustein frequenzabgeglichenes Signal ist. Das grob abgeglichene Signal auf der Leitung 365 wird von der Feinfrequenzversatzschätzungs- und -korrekturschaltung 370 empfangen.
Die Feinfrequenzkorrekturschaltung 370 verfeinert den groben Abgleich weiter und stellt über die Leitung 375 ein fein abgeglichenes Signal bereit. Das fein abgeglichene Signal 375 wird der Daten-Despreader-Schaltung 380 zugeführt.
Die Daten-Despreader-Schaltung 380 empfängt den verifizierten Code 343 von der Phasenerfassungsschaltung 340 sowie das fein abgeglichene Signal über die Leitung 375 von der Feinfrequenzversatzschätzungs- und -korrekturschaltung 370. Die Daten-Despreader-Schaltung 380 entspreizt das fein abgeglichene Signal auf der Leitung 375 unter Verwendung des verifizierten Codes auf der Leitung 343 sowie einen einzigartigen Handgerätidentifizierungscode, um auf der Leitung 385 ein entspreiztes Datensignal bereitzustellen.
Wenn Daten erstmals durch den Daten-Despreader 380 entspreizt werden, wirken sich die groben und feinen Frequenzkorrekturen so aus, dass sie die Frequenzdifferenz zwischen dem empfangenen Signal und einer lokalen Referenz oder einem lokalen Oszillator kompensieren, das heißt, das Eingangssignal wird derotiert. Die lokale Referenz kann ein spannungsgeregelter Oszillator (VCO – voltage controlled oszillator) oder eine andere periodische Referenzquelle sein, die bei einer spezifischen Ausführungsform in einem Phasenregelkreis enthalten ist. Nach der Signalerfassung arbeitet der Phasenregelkreis so, dass die Frequenzdifferenz zwischen dem empfangenen Signal und dem VCO verringert wird. Wenn die Frequenzdifferenz verringert wird, wird die durch die Grob- und Feinfrequenzkorrektursignale bereitgestellte Frequenzkorrektur ebenso verringert. Bei einer spezifischen Ausführungsform werden diese Funktionen nach der Signalerfassung fortgesetzt. Bei anderen Ausführungsformen können eine oder beide dieser Funktionen nach der Signalerfassung oder zu einem anderen geeigneten Zeitpunkt eingestellt werden, beispielsweise wenn die Frequenzdifferenz oder der Frequenzfehler ausreichend reduziert worden ist.
4 ist ein Ablaufsteuerungsdiagramm, das die Ablaufsteuerungsverhältnisse zwischen der Phase-I-Erfassung 410, der Phase-II-Erfassung 420, der Phase-III- Erfassung 430 und der Phase-IV-Verifizierung 440 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Insbesondere die Phase-I-Erfassung 410 und die Phase-II-Erfassung 420 werden seriell zueinander und parallel zur Phase-III-Erfassung 430 und der Phase-IV-Verifizierung 440 durchgeführt. Bei einer spezifischen Ausführungsform dauert die Phase-I-Erfassung 410 ungefähr 20 Millisekunden, worauf die Phase-II-Erfassung 420 folgt, die ebenfalls 20 Millisekunden dauert. Nachdem dies abgeschlossen wurde, beginnen die Phase-III-Erfassung 430 und die Phase-IV-Verifizierung 440, während die Phase-I-Erfassung erneut beginnt. Die Phase-III-Erfassung 410 dauert ungefähr 10 Millisekunden, während die Phase-IV-Verifizierung 440 eine Dauer von ungefähr 20 Millisekunden hat.
Wiederum können auf diese Weise die Phase-III-Erfassung und die Verifizierung parallel mit der Phase-I-Erfassung und der Phase-II-Erfassung erfolgen, die seriell stattfinden. Indem die Phase-III-Erfassung und die Verzierung parallel mit der Phase-I- und Phase-II-Erfassung erfolgen, wird die gesamte Erfassungszeit bezogen auf ein vollständig serielles Verfahren verkürzt. Außerdem wird, indem die Phase-I- und die Phase-II-Erfassung seriell belassen werden, die Schaltungskomplexität im Vergleich zu einem vollständig parallelen Verfahren verringert. Daher stellen die Ausführungsformen der vorliegenden Erfindung eine neuartige Sequenz der Durchführung der zum Erfassen eines WCDMA-Signals erforderlichen Aufgaben bereit.
Wiederum besteht ein Problem, das während der erstmaligen Erfassung eines Signals einer Basisstation bei WCDMA-Endgeräten auftritt, darin, dass in der Taktsignalfrequenz des Endgeräts Fehler auftreten. Die Basisstation 110 arbeitet mit einer Frequenz von nahe 2,0 GHz, wie durch die WCDMA-Anforderungen vorgegeben. Das Endgerät 140 arbeitet mit einer Frequenz, die sehr nahe an derjenigen der Basisstation liegt, es ist jedoch typischerweise eine Abweichung oder ein Fehler vorhanden, die/der der Frequenz seiner Taktschaltung zugeordnet ist. Obgleich der Takt einer Basisstation sehr genau auf die spezifizierte Frequenz abgestimmt sein kann, können billigere Handgeräte 140 beispielsweise Kristalle oder andere periodische Signalgeber verwenden, die Frequenzabweichungen von 2 oder 5 PPM haben, um ein Referenzsignal für den Phasenregelkreis des Handgeräts zu erzeugen. Es ist erwünscht, dass die Anforderungen im Hinblick auf die Frequenzgenauigkeit eines Kristalls oder anderen Taktgebers des Handgeräts so locker wie möglich gehalten werden, um die Kosten zu senken und die Robustheit zu verbessern. Nachdem die erstmalige Erfassung abgeschlossen worden ist, kann das End- oder Handgerät 140 die Frequenz seines VCO oder seiner lokalen Referenz durch Synchronisieren auf das von der Basisstation 110 empfange Signal korrigieren. Bis zu diesem Zeitpunkt muss sich der Empfänger jedoch auf sein eigenes Taktsignal verlassen.
Diese Frequenzfehler verschlechtern die Leistung von empfangenden Schaltungen, wie etwa den Phase-III-Erfassungs- und Phase-IV-Verifizierungsschaltungen 340 und 350 während der erstmaligen Erfassung durch ein WCDMA-Endgerät. Ein 5PPM-Frequenzfehler in dem Taktsignal im Endgerät führt zu einem Frequenzversatz von ungefähr 10 kHz. Bei 2 GHz führt ein 5PPM-Fehler zu einem Driftzyklus bei einer Frequenz von (2 G)·(5/1M), was 10 kHz entspricht, was einem Zyklus alle 100 μsec entspricht. Die kohärente Korrelation ist daher bei WCDMA auf ungefähr 33 μsec oder 128 Bausteine begrenzt, um eine Phasendrehung von mehr als 120 Grad zu vermeiden, wodurch die Signalverstärkung um 1,5 dB unterdrückt wird.
5 ist ein Blockdiagramm einer Schaltung, die in 3 als Phase-III-Erfassungsschaltung 340 oder für ähnliche Schaltungen der Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Diese Schaltung führt eine Frequenzkorrektur durch, um das Problem des Frequenzversatzes während einer Phase-III-Verschlüsselungscode-Erfassung zu mindern. Die Frequenzkorrektur ermöglicht längere kohärente Kombinationsperioden, um die Leistungsverstärkung zu verbessern.
In dieser Figur enthalten sind ein Verschlüsselungscodegruppengeber 520, ein Spitzenwertsuchdetektor 590 und jeweils acht der folgenden Elemente: ein Despreader-Multiplizierer 515, ein 128Baustein-Integrator 525, eine Signalverzögerungseinrichtung 530, eine Frequenzversatzschätzungseinrichtung 540, ein komplexer Multiplizierer 550, ein kohärenter Integrator 560, ein Größengeber 570 und ein nicht kohärenter Integrator 580. Alle Signale sind bis zum Größengeber 570 komplex.
Ein Signal wird über die Leitung 510 von einem Despreader-Multiplizierer 515 empfangen. Die 8 Codes in der von der Phase-II-Erfassungsschaltung 330 identifizierten Codegruppe werden den Despreader-Multiplizierern 515 durch den Verschlüsselungscodegruppengeber 520 zugeführt. Jeder Despreader-Multiplizierer 515 multipliziert oder moduliert das über die Leitung 510 empfangene Signal mit einem der 8 Codes. Die Ausgänge der Despreader-Multiplizierer 515 werden unter Verwendung einer komplexen Addition über 128 Bauteile durch die Integratoren 525 korreliert oder akkumuliert, was zu einem entspreizten Symbol oder Muster führt.
Diese Korrelation stellt eine Verarbeitungsleistungsverstärkung von 21 dB bereit. Auf diese Weise wird das gespreizte empfangene Signal entspreizt.
Die Ausgänge der Integratoren 525 werden durch die Signalverzögerungspufferschaltung 530 verzögert. Eine Schätzung der Versatzfrequenz wird unter Verwendung der Ausgänge der Integratoren 525 durch die Frequenzversatzschätzungseinrichtungen 540 durchgeführt. Diese Schätzung wird auf die durch die Verzögerungsschaltungen 530 verzögerten Signale unter Verwendung der komplexen Multiplizierer 550 angewandt. Nach dieser Frequenzkorrektur können mehrere Symbole, z.B. 5, durch die kohärenten Integratoren 560 kohärent kombiniert werden, um eine zusätzliche Verarbeitungsleistungsverstärkung von 7 dB bereitzustellen. Bei anderen Ausführungsformen können andere Symbolzahlen kombiniert werden, dieses kohärente Kombinieren wird jedoch durch Restfrequenzfehler und zufällige Doppler-Effekte aufgrund des Signalschwunds eingeschränkt.
Die Größe dieser Integratorwerte wird durch die Größenschaltung 570 bestimmt und durch die Integratoren 580 akkumuliert. Da durch die Größenschaltung 570 nur die Größe bereitgestellt wird, sind die Integratoren 580 nicht kohärente Integratoren. Da nur die Größen kombiniert werden, beträgt auch die Leistungsverstärkung nur ungefähr die Hälfte der durch das kohärente Kombinieren bereitgestellten Leistungsverstärkung.
Der Spitzenwertsuchdetektor 590 ermittelt den maximalen Wert der acht Integratoren 580. Dieser maximale Wert entspricht einem der durch den Verschlüsselungscodegruppengeber 520 bereitgestellten Codes. Dieser Code ist wahrscheinlich der von der Basisstation 120 zum Entspreizen des empfangenen Signals 510 verwendete Code. Diese Verschlüsselungscodeidentifizierung wird über die Leitung 595 einer Phase-IV-Verifizierungsschaltung zugeführt, beispielsweise der Phase-IV-Verifizierungsschaltung 350 gemäß 3.
Es wird darauf hingewiesen, dass eine Frequenzversatzkorrektur nicht pauschal in dem Hand- oder Endgerät 140 angewandt werden sollte, bevor die Signalverifizierung abgeschlossen ist, um fehlerhafte Korrekturen an der Primärreferenz des Endgeräts zu vermeiden. Demgemäß erzeugt diese Schaltung eine Frequenzversatzschätzung, die für das verarbeitete Signal verwendet wird.
Die 6A-6C sind Ablaufsteuerungs- und Vektordiagramme, die den Betrieb der in 5 gezeigten Schaltungen darstellen. 6A ist ein Ablaufsteuerungs diagramm, das ein Beispiel für ein empfangenes Signal 610, einen Code (i) 622(i), der dem von der Basisstation 110 verwendeten Code entspricht, dessen entsprechenden Despreader-Ausgang 617(i), den Code (i+1) 622(i+1), der kein von der Basisstation 110 verwendeter Code ist, und dessen entsprechenden Despreader-Ausgang (i+1) 617(i+1) umfasst. Bei diesem Beispiel sind aus Gründen der Einfachheit nur 10 Bausteine eines Signals dargestellt.
Das empfangene Signal 610 wird von dem Despreader-Multiplizierer 515 empfangen. Der Code (i) 622(i) wird durch den Verschlüsselungscodegruppengeber 520 zugeführt. Dieser Code (i) 622(i) wird unter Verwendung der durch die Phase-I- und Phase-II-Erfassungsschaltungen 320 und 330 bestimmten Frame- und Zeitschlitzgrenzeninformationen zeitlich gesteuert. Da der CPICH-Abschnitt des empfangenen Signals 610 nur aus Einsen besteht, korreliert das empfangene Signal 610 mit dem Code (i) 622(i) und wird als Despreader-Ausgang 617(i) entspreizt, der ein Symbol mit einem Wert von "1" ist. Andere Codes, wie etwa der Code (i+1) korrelieren nicht mit dem empfangenen Signal 610 und führen zu den gespreizten Ausgangswerten, die als Rauschen in Erscheinung treten, wie etwa der Despreader-Ausgang (i+1) 617(i+1). Wie ersichtlich, hat der Despreader-Ausgang (i+1) 617(i+1) einen kumulativen Wert, der nur die Hälfte des Despreader-Ausgangs (i) 617(i) beträgt. Da diese Werte weiter akkumuliert werden, wird es einfacher, den korrelierten Code (i) 622(i) von den anderen Codes, wie etwa dem Code (i+1) 622(i+1), zu unterscheiden.
Wiederum ist eine Frequenzdifferenz zwischen dem empfangenen Signal und den durch den Verschlüsselungscodegruppengeber 520 bereitgestellten Codes vorhanden. Diese Frequenzdifferenz akkumuliert sich als Phasenfehler bei späteren Symbolen. 6B stellt zwei entspreizte Symbole 632a und 632b dar, welche Symbolen entsprechen, die am Ausgang des Signalverzögerungsblocks 530 bereitgestellt werden. Wenn diese Signale akkumuliert oder kohärent integriert werden, ist das Ergebnis der Vektor 632c. Demgemäß korrigiert oder wenigstens reduziert die Frequenzversatzschätzungseinrichtung 540 den Phasenfehler auf einer Bit-für-Bit-Basis, so dass der Vektor 632b zumindest etwas mehr in Einklang mit dem Vektor 632b gebracht wird.
6C stellt zwei solche Symbole 652a und 652b dar, die am Ausgang des komplexen Multiplizierers 550 bereitgestellt werden. Wie aus diesem Beispiel zu ersehen ist, ist der Phasenfehler nahezu behoben worden. Durch Reduzieren des Phasenfehlers zwischen diesen Vektoren, können mehr Symbole kohärent integriert werden. Diese Vektoren sind zu Zwecken der Veranschaulichung gezeigt und sollen nicht die tatsächliche Leistung einer spezifischen Ausführungsform der vorliegenden Erfindung darstellen.
Die Vektoren 652a und 652b werden durch den kohärenten Integrator 560 kombiniert, was zu dem Vektor 662 führt. Die Größen dieser Vektoren können durch den Größengeber 570 weiter kombiniert und durch die nicht kohärenten Integratoren 580 akkumuliert werden. Wiederum werden diese 8 Werte von dem Spitzenwertsuchblock 590 einer Spitzenwertermittlung unterzogen. Der höchste Wert entspricht dem von der Basisstation 110 verwendeten Verschlüsselungscode.
Wie ersichtlich, führt die durch die Frequenzversatzschätzungseinrichtung 540 durchgeführte Phasenfehlerreduzierung zu einer größeren Größe des Vektors 662 im Vergleich zu 632c. Diese Reduzierung des Phasenfehlers ermöglicht längere kohärente Integrationsdauern, wodurch die Leistungsverstärkung erhöht wird. Diese Erhöhung der Leistungsverstärkung lässt sich in eine größere Empfängerempfindlichkeit und einen größeren Empfängerdynamikbereich umsetzen.
7 ist ein Blockdiagramm einer Frequenzschätzungseinrichtung, die in 5 als Frequenzschätzungseinrichtung 540 oder für ähnliche Schaltungen in anderen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Darin enthalten sind ein konjugiert komplexer Multiplizierer 710, ein Integrator 720, eine Arcustangensschaltung 730 und eine konjugiert komplexe Verzögerungsschaltung 740. Diese Schätzungseinrichtung erfasst das Differenzsignal zwischen benachbarten Symbolen und akkumuliert dann diese Differenzsymbole. Der Arcustangens der Akkumulation ist eine Phase, die dazu verwendet wird, den Phasenfehler der Muster oder Symbole, die das Eingangssignal auf der Leitung 527 bilden, zu verringern oder zu beseitigen. Das bedeutet, dieser Arcustangens ist proportional zum Frequenzversatz, wobei eine geeignete Skalierung und Integration dazu verwendet werden können, den Frequenzversatz, der eine rollende oder drehende Phase zwischen den durch die 128Baustein-Korrelationen gebildeten Symbolen verursacht, zu korrigieren, das heißt, zumindest zu reduzieren.
Insbesondere wird das Eingangssignal auf der Leitung 527 von dem konjugiert komplexen Multiplizierer 710 empfangen. Dieses Eingangssignal auf der Leitung 527, das eine Reihe entspreizter Symbole oder Muster umfasst, wird durch eine Symbol- oder Musterperiode verzögert. Die konjugiert komplexe Zahl eines jeden verzögerten Symbols oder Musters wird dem konjugiert komplexen Multiplizierer 710 zugeführt, dessen Ausgang durch den Integrator 720 integriert wird. Diese Integrati on kann über mehrere hundert Symbole erfolgen. Der Arcustangens dieser Integration ist eine Phase, die als Frequenzversatzschätzung auf der Leitung 542 bereitgestellt wird.
8 stellt ein Verfahren zum Erhalten einer Frequenzschätzung dar, die dazu verwendet werden kann, Frequenzdifferenzen zwischen einem von der Basisstation 110 gesendeten Signal und einem dem Handgerät 140 zur Verfügung stehenden lokalen Referenztakt zu kompensieren. Bei diesem Beispiel umfasst ein Eingangssignal der Frequenzversatzschätzungseinrichtung eine Reihe entspreizter Symbole oder Muster 810. Diese Reihe 810 wird durch ein Symbol verzögert, was zu den verzögerten Symbolen 820 führt. Die konjugiert komplexe Zahl 830 der verzögerten Symbole 820 wird erfasst und diese verzögerte Symbolsequenz Symbol für Symbol mit dem Eingangssignal 810 multipliziert, was zu der multiplizierten Reihe 840 führt. Diese Produkte werden als Summe 850 integriert und der Arcustangens 860 erfasst, was zu einer Phase führt, die auf einer Symbol-für-Symbol-Basis dazu verwendet werden kann, den Phasenfehler im Eingangssignal 810 zu korrigieren.
Wenn die entspreizten Symbole in Form der Gleichungen 870 ausgedrückt werden, sind ihre konjugiert komplexen Zahlen die Gleichungen 880. Demgemäß kann der Zähler der Gleichung 850 als Gleichung 890 ausgedrückt werden. Wenn die Phasendifferenz zwischen jedem Symbol konstant ist, beispielsweise gleich θ wie in Gleichung 892, dann kann die Gleichung 894 als θ gelöst werden. Dieser Winkel kann skaliert oder direkt auf jedes Symbol im Eingangssignal 810 angewandt werden, um seinen Phasenfehler zu beseitigen oder zu verringern.
9 stellt das Verfahren gemäß 8 in Anwesenheit von Phasenrauschen dar. Obgleich ein Rauschen typischerweise alle Symbole beeinträchtigt, hat bei diesem vereinfachten Beispiel nur das Symbol S₁ ein Phasenrauschen "x" zusätzlich zu seinem Phasenversatz θ₁. Die konjugiert komplexen Zahlen der Werte 910 sind als die Werte 920 aufgelistet. Die Gleichung 930 stellt das Eingangssignal multipliziert mit seiner "verzögerten konjugiert komplexen Zahl und akkumuliert dar. Wie ersichtlich ist, neigen die Rauschbeiträge zu den Produkten 932 und 934 dazu, sich aufzuheben, wenn ihre Glieder addiert werden. Wenn beispielsweise die Produkte und Phasenfehler die in den Gleichungen 940 gezeigten Kriterien erfüllen, ergibt sich durch die Gleichung 950, dass der Arcustangens der akkumulieren Sequenz wiederum θ beträgt, dadurch wird das durch "x" beigetragene Rauschen aufgehoben. Wie ersichtlich, akkumuliert sich das gewünschte Signal mit dem Winkel θ kohärent, während sich das Phasenrauschen inkohärent akkumuliert, das heißt, es neigt dazu, aufgehoben zu werden.
Die 10A bis 10E stellen eine Vektoranalyse einer Frequenzschätzungseinrichtung dar, wie etwa der in 7 gezeigten Frequenzschätzungseinrichtung. In 10A ist eine Sequenz aus vier Symbolen eines von der Frequenzversatzschätzungseinrichtung empfangenen Signals als S₀-S₃ dargestellt. Der Phasenfehler zwischen jedem der Symbole beträgt θ, so dass jedes Symbol durch einen zusätzlichen Phasenfehler θ dreht oder rollt. Die konjugiert komplexen Zahlen dieser Vektoren sind ebenfalls dargestellt. 10B zeigt das erste Produkt, das durch den Integrator 720 akkumuliert wurde, während die 10C und 10D die folgenden zwei darstellen. 10E stellt die akkumulierte Sequenz am Ausgang des Integrators 720 dar. Der Arcustanges dieses Vektors ist der extrahierte Wert θ, der skaliert oder direkt auf jedes Symbol angewandt werden kann, um seinen Phasenfehler zu kompensieren.
Ein Netzwerk kann mehrere End- oder Handgeräte 140 unterstützen, wenn die Basisstation 110 unter Verwendung von mehr als einer Antenne 120 Signale sendet. Es können beispielsweise zwei oder mehr Antennen 120 verwendet werden. In diesem Fall unterscheiden sich die von der Antenne gesendeten Codeinformationen.
11 ist eine Darstellung von Synchronisierungs- und Codeinformationen, die Teile von zwei übertragenen WCDMA-Signalen bilden, die von zwei Antennen 120 gesendet werden. Darin enthalten sind mehrere primäre Synchronisiersignale 1110, sekundäre Synchronisiersignale 1120, gemeinsame Pilotkanal-Signale 1130 und 1150 und ein gemeinsamer physikalischer Steuerkanal (CCPCH – common control physical channel) 1160, die in einem Frame 240 vorkommen.
Jeder Frame 1140 hat eine Dauer von 10 Millisekunden. Wie zuvor sind pro Frame 15 Zeitschlitze vorhanden, wobei jeder Zeitschlitz ein primäres Synchronisiersignal 1110 aus 256 Bausteinen, ein sekundäres Synchronisiersignal 1120 ebenfalls aus 256 Bausteinen, ein CPICH1-Signal 1130 und ein CPICH2-Signal 1150, jeweils aus 2560 Bausteinen, und ein die Symbole 1-9 überlappendes CCPCH-Signal 1160 umfasst.
Das primäre Synchronisiersignal 1110 besteht aus identischen 256-Baustein-Sequenzen und wird zum Übertragen von Zeitschlitzgrenzeninformationen verwendet. Jedes sekundäre Synchronisiersignal 1120 erfolgt gleichzeitig mit dem primären Synchronisiersignal und besteht aus einer von 16 unterschiedlichen 256-Baustein-Sequenzen, die in einem von 64 unterschiedlichen Mustern variiert sind, die jeden Frame wiederholen. Jedes dieser 64 Muster entspricht einer dieser 64 verwendeten Codegruppen. Das CPICH1-Signal 1130 ist ein nur aus Einsen bestehendes Signal, das durch einen der 8 Codes in der Codegruppe verschlüsselt wird. Das CPICH2-Signal 1150 ist ein alternierendes "1"- "-1"-Signal, das ebenfalls verschlüsselt wird. Das CCPCH-Signal 1160 verwendet einen 256Baustein-Walsh-Code, der aus 128 "1sen" besteht, auf die 128 "–1sen" folgen. Das End- oder Handgerät 140 empfängt das primäre Synchronisiersignal 1110, das sekundäre Synchronisiersignal 1120, das CPICH1-Signal 1130 und das CPICH2-Signal 1150 und bestimmt die Zeitschlitzgrenzenablaufsteuerung, die Codegruppe und den von der Basisstation 110 verwendeten Code.
Das alternierende "1"- und "-1"-Muster des CCPCH 1160 bedeutet, dass es stören kann, wenn aufeinander folgende Symbole während des gesamten Zeitschlitzes akkumuliert werden. Demgemäß verwendet eine Ausführungsform der vorliegenden Erfindung nur Korrelationen, die durchgeführt werden, wenn das CCPCH-Signal 1160 nicht gesendet wird.
12 ist ein Blockdiagramm einer Schaltung, die in 3 als Phase-III-Erfassungsschaltung 340 oder für ähnliche Schaltungen in den Ausführungsformen der vorliegenden Erfindung verwendet werden kann, und die nur Korrelationen verwendet, die durchgeführt werden, wenn das CCPCH-Signal nicht gesendet wird. Darin enthalten sind ein Verschlüsselungscodegruppengeber 1220, ein Spitzenwertsuchdetektor 1290 und jeweils acht der folgenden Elemente: ein Despreader-Multiplizierer 1215, ein 128Baustein-Integrator 1225, eine Signalverzögerungseinrichtung 1230, eine Frequenzversatzschätzungseinrichtung 1240, ein komplexer Multiplizierer 1250, ein eine Symbol-Null-Auswahleinrichtung 1260, eine Größenschaltung 1270 und ein nicht kohärenter Integrator 1280. Alle Signale sind solange komplex, bis sie den Größengeber 1270 erreichen.
Ein Signal wird über die Leitung 1210 von dem Despreader-Multiplizierer 1215 empfangen. Die 8 Codes in der von der Phase-II-Erfassungsschaltung 330 identifizierten Codegruppe werden den Despreader-Multiplizierern 1215 durch den Verschlüsselungscodegruppengeber 1220 zugeführt. Jeder Despreader-Multiplizierer 1215 multipliziert oder moduliert das über die Leitung 1210 empfangene Signal mit einem der 8 Codes. Die Ausgänge der Despreader-Multiplizierer 1215 werden unter Verwendung einer komplexen Addition über 128 Bauteile durch die Integratoren 1225 korreliert oder akkumuliert, was zu einem entspreizten Wert führt. Auf diese Weise wird das gespreizte empfangene Signal entspreizt.
Die Ausgänge der Integratoren 1225 werden durch eine Signalverzögerungspufferschaltung 1230 verzögert. Eine Schätzung der Versatzfrequenz wird unter Verwendung der Ausgänge der Integratoren 1225 durch die Frequenzversatzschätzungseinrichtung 1240 durchgeführt. Diese Schätzung wird auf das durch die Verzögerungsschaltung 1230 verzögerte Signal unter Verwendung der komplexen Multiplizierer 1250 angewandt. Nach dieser Frequenzkorrektur wird das erste Symbol aus jedem Zeitschlitz durch die Symbol-Null-Auswahlschaltung 1260 ausgewählt. Wiederum wird nur das erste Symbol eines jeden Zeitschlitzes verwendet, da dies der Zeitpunkt ist, zu dem das CCPCH-Signal 1160 nicht gesendet wird.
Die Größe dieser Werte wird durch die Größenschaltung 1270 bestimmt und durch die Integratoren 1280 akkumuliert. Da durch die Größenschaltung 1270 nur die Größe bereitgestellt wird, sind die Integratoren 1280 nicht kohärente Integratoren. Der Spitzenwertsuchdetektor 1290 ermittelt den maximalen Wert der acht Integratoren 1280. Dieser maximale Wert entspricht einem der durch den Verschlüsselungscodegruppengeber 1220 bereitgestellten Codes. Dieser Code ist wahrscheinlich der von der Basisstation 120 zum Entspreizen des empfangenen Signals 1210 verwendete Code. Diese Verschlüsselungscodeidentifizierung wird über die Leitung 1295 einer Phase-IV-Verifizierungsschaltung zugeführt, beispielsweise der Phase-IV-Verifizierungsschaltung 350 gemäß 3.
13 ist ein Blockdiagramm einer Frequenzschätzungseinrichtung, die in 12 als Frequenzschätzungseinrichtung 1240 oder für ähnliche Schaltungen in anderen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Darin enthalten sind ein konjugiert komplexer Multiplizierer 1310, ein Integrator 1320, eine Arcustangensschaltung 1330, eine konjugiert komplexe Verzögerungsschaltung 1340 und eine Symbol-Null-Auswahlschaltung 1350. Diese Schätzungseinrichtung erfasst das Differenzsignal der ersten zwei 128-Muster in jedem Zeitschlitz und akkumuliert dann diese Differenzsignale. Der Arcustangens der Akkumulation ist eine Phase, die dazu verwendet wird, den Phasenfehler der Muster oder Symbole, die das Eingangssignal auf der Leitung 1227 bilden, zu verringern oder zu beseitigen. Das bedeutet, dieser Arcustangens ist proportional zum Frequenzversatz, wobei eine geeignete Skalierung und Integration dazu verwendet werden können, den Frequenzversatz, der eine rollende oder drehende Phase zwischen den durch die 128Baustein-Korrelationen gebildeten Symbolen oder Mustern verursacht, zu korrigieren.
Insbesondere wird das Eingangssignal auf der Leitung 1227 von dem konjugiert komplexen Multiplizierer 1310 empfangen. Dieses Eingangssignal auf der Leitung 1227, das eine Reihe entspreizter Symbole oder Muster umfasst, wird durch eine Symbol- oder Musterperiode verzögert. Die konjugiert komplexe Zahl eines jeden verzögerten Symbols oder Musters wird dem konjugiert komplexen Multiplizierer 1310 zugeführt. Der erste Produktausgang für jeden Zeitschlitz wird durch die Symbol-Null-Auswahlschalung 1350 ausgewählt, deren Ausgang durch den Integrator 1320 integriert wird. Diese Integration kann über mehrere hundert Zeitschlitze erfolgen. Der Arcustangens dieser Integration ist eine Phase, die als Frequenzversatzschätzung auf der Leitung 1342 bereitgestellt wird.
Da das Symbol Null eine Dauer von 256 Bausteinen hat, können zwei 128Baustein-Korrelationen durchgeführt werden, wenn das CCPCH-Signal 1160 nicht gesendet wird. Das bedeutet, dass eine 128Baustein-Korrelation multipliziert mit der konjugiert komplexen Zahl ihrer früheren 128Baustein-Korrelation durch den Integrator 1320 integriert werden kann. Demgemäß wird eine differentielle Phasenberechnung für jeden 2560Bauteil-Zeitschlitz dazu verwendet, die Frequenzversatzschätzung auf der Leitung 1342 zu erzeugen.
14 ist ein Blockdiagramm einer Phase-IV-Verifizierungsschaltung, die in 3 als Phase-IV-Verifizierungsschaltung 350 oder für eine ähnliche Verifizierungsschaltung in anderen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Darin enthalten sind ein Despreader-Multiplizierer 1415, ein Verschlüsselungscodegeber 1420, ein Integrator 1425, eine Verzögerungsschaltung 1430, eine Frequenzversatzschätzungseinrichtung 1440, ein komplexer Multiplizierer 1450, differentieller Demodulator 1460, ein Verifizierungszähler 1470 und ein Zählerschwellenwertdetektor 1480.
Ein über die Leitung 1410 empfangenes Signal wird einem Despreader-Multiplizierer 1415 zugeführt. Der Verschlüsselungscodegeber 1420 stellt den durch die Phase-III-Erfassungsschaltung 340 identifizierten Code bereit, wie in den 5 und 12 gezeigt. Der Despreader-Multiplizierer 1415 multipliziert das empfangene Signal 1410 mit dem vom Verschlüsselungscodegeber 1420 bereitgestellten Verschlüsselungscode. Der Integrator 1425 akkumuliert die vom Despreader-Multiplizierer 1415 für 128 Bauteile ausgegebenen Werte, was zu einer Reihe entspreizter Symbole oder Muster führt. Diese entspreizten Symbole werden der Signalverzögerungsschaltung 1430 und der Frequenzversatzschätzungseinrichtung 1440 zugeführt. Die Frequenzversatzschätzungseinrichtung kann dieselbe Schaltung wie in den 7 und 13 oder diesen ähnlich sein. Der Ausgang der Frequenzversatzschätzungseinrichtung 1440 wird dazu verwendet, den Phasenfehler der Symbole in der Verzögerungsschaltung 1430 zu korrigieren. Der Ausgang der Frequenzversatzschätzungseinrichtung 1440 kann als die Grobfrequenzversatzschätzung auf der Leitung 353 in 3 verwendet werden. Die konjugierte komplexe Zahl dieses Signals kann mit dem empfangenen Signal multipliziert werden, beispielsweise durch die Grobfrequenzkorrekturschaltung 360, was zu dem grob angeglichenen Signal auf der Leitung 365 in 3 führt.
Der komplexe Multiplizierer 1450 multipliziert die verzögerten Symbole mit der Frequenzversatzschätzung und stellt einen Ausgang für den differentiellen Demodulator 1460 bereit. Der differentielle Demodulator 1460 demoduliert die phasenkorrigierten Muster auf das Basisband. Der Ausgang des Demodulators 1460 umfasst idealerweise eine Folge von Einsen. Die Einsen und die Gesamtzahl der Ausgänge werden durch den Verifizierungszähler 1470 gezählt. Die Anzahl an Einsen wird durch den Schwellenwertdetektor 1480 als Prozentsatz sämtlicher Ausgänge mit einem Schwellenwertprozentsatz verglichen. Wenn der vom differentiellen Demodulator 1460 ausgegebene Prozentsatz an Einsen höher als der Schwellenwertprozentsatz ist, wird der vom Verschlüsselungscodegeber 1420 zugeführte Code als der von der Basisstation 110 verwendete Code verifiziert. Alternativ wird, wenn der vom differentiellen Demodulator 1460 ausgegebene Prozentsatz an Einsen niedriger als der Schwellenwertprozentsatz ist, bestimmt, dass der vom Verschlüsselungscodegeber 1420 bereitgestellte Code nicht der von der Basisstation 110 verwendete Code ist.
Ein Rauschsignal führt dazu, dass 50 % des Ausgangs des differentiellen Demodulators 1460 Einsen sind. Andererseits stellt eine 100 %ige Genauigkeit ein unnötig hartes Kriterium dar. Demgemäß kann der Schwellenwert auf ein geeignetes Niveau zwischen 50 und 100 % festgesetzt werden. Bei einer spezifischen Ausführungsform der vorliegenden Erfindung wird der Schwellenwert beispielsweise auf 75 % festgesetzt. Bei einer anderen Ausführungsform wird der Schwellenwertprozentsatz einfach deutlich entfernt von entweder 50 oder 100 % festgesetzt.
Wenn die Kriterien erfüllt werden und der Code gefunden ist, können die Phase-I-, Phase-II- und Phase-III-Erfassungstätigkeiten solange eingestellt werden, bis das Signal verloren geht und neu erfasst werden muss oder an eine andere Basisstation abgegeben wird.
15 ist ein Blockdiagramm einer Feinfrequenzversatzschätzungs- und -korrekturschaltung, die in 3 als Feinfrequenzversatzschätzungs- und -korrekturschaltung oder für ähnliche Schaltungen in anderen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Darin enthalten sind ein Despreader-Multiplizierer 1515, ein Verschlüsselungscodegeber 1520, ein Integrator 1525, eine Frequenzversatzschätzungseinrichtung 1540 und ein komplexer Multiplizierer 1550.
Ein grob abgeglichenes Signal von der Grobfrequenzkorrekturschaltung wird über die Leitung 1410 empfangen und dem Despreader-Multiplizierer 1515 zugeführt. Der Verschlüsselungscodegeber 1520 stellt den durch die Phase-III-Erfassungsschaltung 340 identifizierten Code bereit, wie in den 5 und 12 gezeigt. Der Despreader-Multiplizierer 1515 multipliziert das empfangene Signal 1510 mit dem vom Verschlüsselungscodegeber 1520 bereitgestellten Verschlüsselungscode. Der Integrator 1525 akkumuliert die vom Despreader-Multiplizierer 1515 für 128 Bauteile ausgegebenen Werte, was zu einer Reihe entspreizter Symbole oder Muster führt. Diese entspreizten Symbole werden der Frequenzversatzschätzungseinrichtung 1540 zugeführt. Eine Ausführungsform der Frequenzversatzschätzungseinrichtung ist in 16 dargestellt. Alternativ kann sie dieselbe Schaltung wie in den 7 und 13 oder diesen ähnlich sein. Der Ausgang der Frequenzversatzschätzungseinrichtung 1540 wird mit dem grob abgeglichenen Signal auf der Leitung 1510 multipliziert, um seinen Phasenfehler zu reduzieren.
16 ist ein Blockdiagramm einer Frequenzversatzschätzungseinrichtung, die in 15 als Frequenzversatzschätzungseinrichtung oder für ähnliche Schaltungen in anderen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Darin enthalten sind eine Summierschaltung 1610, ein konjugiert komplexer Multiplizierer 1620, eine Auswahlschaltung 1630, ein Integrator 1640, eine Arcustangensschaltung 1615 und eine konjugiert komplexe Verzögerungsschaltung 1660. Diese Schaltung erzeugt eine Feinfrequenzversatzschätzung auf der Leitung 1655, die von der Daten-Despreader-Schaltung 370 oder anderen Empfängerschaltungen verwendet werden kann. Aus der Phase-III-Erfassung gespeicherte Daten werden nach einer ersten oder groben Frequenzversatzkorrektur weiter verarbeitet. Dann werden benachbarte 128Baustein-Korrelationen kombiniert, um 256Baustein-Korrelationen zu erzeugen, wodurch eine kohärente Leistungsverstärkung bereitgestellt und das CCPCH-Signal über den gesamten Zeitschlitz unterdrückt wird. Die differentielle Phase wird zwischen den resultierenden 256Baustein-Korrelationen erfasst, obgleich nur jedes zweite differentielle Phasenergebnis in den endgültigen Berechnungen verwendet wird, da die Sendediversität, das heißt, die Verwendung von zwei Antennen 120 durch die Basisstation 110, eine Phasendiskontinuität in CPICH2 einbringt, wenn von einem "A"- auf ein "-A"-Symbol umgeschaltet wird und umgekehrt.
Insbesondere wird der nach einer ersten groben Frequenzversatzkorrektur bereitgestellte Datenstrom, z.B. das Signal bei 1252 in 12, über die Leitung 1652 zugeführt. Jedes zweite Symbol oder jede zweite 128Baustein-Korrelation wird summiert, um durch den Summierer 1610 256Baustein-Korrelationen bereitzustellen. Diese 256Baustein-Symbole werden von der konjugiert komplexen Verzögerungsschaltung 1660 durch eine 256Baustein-Symbolperiode verzögert, die zwei 128Baustein-Musterperioden entspricht. Die konjugierte komplexe Zahl des verzögerten Signals wird mit dem ursprünglichen Signal multipliziert und der Auswahlschaltung 1630 zugeführt. Die Auswahlschaltung 1630 entfernt jedes zweite Produkt, das heißt, diejenigen, bei denen die Glieder der Produkte unterschiedliche Polaritäten von CPICH2 1150 haben. Die restlichen Produkte werden durch den Integrator 1640 integriert. Der Arcustangens dieser Summe wird erfasst und als feine Frequenzversatzkorrektur über die Leitung 1655 zugeführt.
17 stellt das Verfahren zum Erhalten einer Feinfrequenzversatzschätzung dar, die von der Schaltung gemäß 16 oder anderen Schaltungen gemäß den Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Dann enthalten sind 10 Symbolperioden 1710, die den Symbolen in einem Zeitschlitz des Frames 1140 entsprechen. Wiederum wird das CCPCH-Signal 1720 nicht während der ersten Symbolperiode gesendet. Während späterer 256Baustein-Perioden besteht das CCPCH-Signal 1720 aus einem Walsh-codierten Signal aus 128 Einsen, auf die 128 negative Einsen folgen. Demgemäß ist, wenn zwei aufeinander folgende 128Baustein-Korrelationen summiert werden, der Beitrag von CCPCH 1720 selbstaufhebend.
Das CPICH2-Signal 1730 ist ein codiertes Signal, das nur aus Einsen besteht und das für jedes angezeigte Symbol mit Eins oder einer negativen Eins multipliziert wird. Diese durch den Summierer 1610 bereitgestellten 256Baustein-Korrelationen sind mit S₀ bis S₉ bezeichnet. Die verzögerte konjugiert komplexe Zahl dieser Symbole 1750 und die durch den komplexen Multiplizierer 1620 erzeugten Produkte 1760 sind ebenfalls aufgeführt. Wie ersichtlich, bestehen die dem Symbol eins, S₁, mal S₀ (konjugierte Zahl) 1785 zugeordneten Produkte aus dem Produkt der 256Baustein- Korrelationen der Symbole null und eins. CPICH2 1730 hat jedoch entgegengesetzte Polaritäten für diese Symbole. Demgemäß wird dieses Glied durch die Auswahlschaltung 1630 verworfen und nicht durch den Integrator 1640 integriert. Daher erscheint es nicht als eines der integrierten Glieder 1770. Im Gegensatz dazu bestehen die dem Symbol zwei, S₂, mal S₁ (konjugierte Zahl) 1790 zugeordneten Produkte aus dem Produkt der 256Baustein-Korrelationen der Symbole eins und zwei. CPICH2 1730 hat während dieser Symbolperioden dieselbe Polarität. Demgemäß wird dieses Produkt 1790 durch den Integrator 1640 integriert und erscheint als eines der integrierten Glieder 1770. Der Arcustangens der integrierten Summe ist ein Winkel, der ungefähr das Zweifache des restlichen Frequenzfehlers beträgt, der nach der ersten groben Versatzkorrektur zurückbleibt.
18 zeigt Simulationsergebnisse für eine Phase-I- und eine Phase-II-Erfassung durch Schaltungen, die in Empfängern verwendet werden, die Ausführungsformen der vorliegenden Erfindung umfassen. Die Wahrscheinlichkeit einer korrekten Ermittlung von Zeitschlitzgrenzen nach Phase I und von Frame-Grenzen und einer Codegruppe nach Phase II ist längs der Y-Achse 1800 als Funktion des Rauschabstands (S/N) 1805 des empfangenen Signals graphisch dargestellt. Die Simulationen wurden unter der Annahme durchgeführt, dass ein AWGN-Kanal vorhanden ist, das heißt, ein Kanal, bei dem dem Signal weißes Rauschen hinzugefügt wird.
Die Wahrscheinlichkeiten einer korrekten Ermittlung sind als Funktion des Frequenzversatzes dargestellt. Insbesondere stellt die Kurve 1810 die Wahrscheinlichkeit einer korrekten Ermittlung von Zeitschlitzgrenzen dar, wenn kein Frequenzversatz vorhanden ist, wobei bei 1820 ein 2kHz-Versatz und bei 1830 ein 10kHz-Versatz vorhanden ist. Ebenso stellt die Kurve 1840 die Wahrscheinlichkeit einer korrekten Ermittlung von Frame-Grenzen und einer Codegruppe dar, wenn kein Frequenzversatz vorhanden ist, wobei bei 1850 ein 2kHz-Versatz und bei 1860 ein 10kHz-Versatz vorhanden ist. Wie ersichtlich, gibt es, bei –19 dB und einem 10kHz-Frequenzversatz, eine 80 %ige Chance einer korrekten Ermittlung der Frame-Grenzen und Codegruppe nach einer Phase-II-Erfassung.
19 zeigt Simulationsergebnisse für eine Phase-III-Erfassung und eine Verifizierung durch Schaltungen, die in Empfängern verwendet werden, die Ausführungsformen der vorliegenden Erfindung umfassen. Die Wahrscheinlichkeit einer korrekten Ermittlung und Verifizierung des Codes nach Phase IV ist längs der Y-Achse 1900 als Funktion des Rauschabstands (S/N) 1905 des empfangenen Signals graphisch dargestellt. Die Simulationen wurden unter der Annahme durchgeführt, dass ein AWGN- oder Rayleigh-Kanal vorhanden ist.
Die Wahrscheinlichkeiten einer korrekten Ermittlung sind als Funktion des Frequenzversatzes dargestellt. Insbesondere stellt die Kurve 1920 die Wahrscheinlichkeit einer korrekten Ermittlung dar, wenn kein Frequenzversatz vorhanden ist, und die Kurve 1940 die Wahrscheinlichkeit einer korrekten Ermittlung, wenn ein 10kHz-Versatz vorhanden ist. Bei beiden Kurven ist der Kanal ein Rayleigh-Kanal. Ebenso stellt die Kurve 1930 die Wahrscheinlichkeit einer korrekten Ermittlung dar, wenn kein Frequenzversatz vorhanden ist, und die Kurve 1950 die Wahrscheinlichkeit einer korrekten Ermittlung, wenn ein 10kHz-Versatz vorhanden ist. Bei diesen Kurven ist der Kanal ein AWGN-Kanal.
Wie am Punkt 1910 zu ersehen ist, ist bei einem Eingangsniveau von –19 dB und einem 10kHz-Frequenzversatz eines AWGN-Kanals, eine 80 %ige Chance einer korrekten Ermittlung nach einer Phase-IV-Verifizierung gegeben. Demgemäß schränken die Phase-III-Erfassungs- und Verifizierungsschaltungen der vorliegenden Erfindung die Leistung des Empfängers nicht ein. Das bedeutet, es ist ein ausreichendes Signal für die Phase-I- und Phase-II-Schaltungen vorhanden, um die Grenzen- und Codegruppeninformationen zu erfassen, wobei die Phase-III-Erfassungs- und Phase-IV-Verifizierungsschaltungen den von der Basisstation 110 verwendeten Code bestimmen und verifizieren können. Außerdem stören die Phase-III-Erfassungs- und Phase-IV-Verifizierungsschaltungen nicht die Leistung der Phase-I- und Phase-II-Erfassungsschaltungen.
Somit stellen die Ausführungsformen der vorliegenden Erfindung einfache und robuste Techniken zum Kombinieren von Frequenzversatzkorrekturschaltungen mit mehreren Stufen einer kohärenten Kombination bei einer Phase-III-Verschlüsselungscode-Erfassung und Phase-IV-Verifizierung von WCDMA-Signalen bereit. Diese Schaltungen sind parallel zu den Phase-I- und Phase-II-Erfassungsschaltungen und stören diese nicht.
In der gesamten Beschreibung wurde auf spezifische Implementierungen für drahtlose WCDMA-Übertragungen Bezug genommen. Spezifische Beispiele, wie etwa Symbole mit 256 Bausteinen und über 128 Bausteine durchgeführte Korrelationen wurden angegeben. Wiederum sollen diese Beispiele nicht die Ansprüche oder mögliche Ausführungsformen der vorliegenden Erfindung einschränken. Es können beispielsweise Symbole mit anderen Längen verwendet und Korrelationen über eine unterschiedliche Anzahl an Bausteinen durchgeführt werden.
Die vorstehende Beschreibung spezifischer Ausführungsformen der Erfindung wurde zu Zwecken der Veranschaulichung und Erläuterung vorgelegt. Sie soll weder erschöpfend sein noch die Erfindung auf die genaue beschriebene Form beschränken, und es sind angesichts der vorstehenden Lehre zahlreiche Modifikationen und Variationen möglich. Die verschiedenen gezeigten Schaltungs- und Blockdiagramme können in Hardware, Firmware, Software oder einer beliebigen Kombination aus diesen implementiert werden. Die Ausführungsformen wurden so gewählt und beschrieben, dass die Grundlagen der Erfindung und ihre praktischen Anwendungen bestmöglich erläutert werden, um es anderen Fachleuten auf dem Gebiet zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die für den vorgesehenen spezifischen Gebrauch geeignet sind, bestmöglich zu nutzen.

Claims

Verfahren zum Bestimmen eines von einer Basisstation (110) verwendeten Codes, wobei die Basisstation ein Signal sendet, das primäre und sekundäre Synchronisiersignale sowie ein gemeinsames Pilotkanal-Signal (common Pilot channel signal – CPICH-Signal) umfasst, welches mittels eines ersten Codes und eines gemeinsamen physikalischen Steuerkanals (common control physical channel – CCPCH) gespreizt wird, wobei das Verfahren umfasst: – serielles Verwenden des primären Synchronisiersignals (1110) zur Bestimmung einer Mehrzahl von Zeitschlitzgrenzen, und – Verwenden des sekundären Synchronisiersignals (1120) zur Bestimmung einer Mehrzahl von Frame-Grenzen und einer von der Basisstation (110) verwendeten Codegruppe, während sie parallel zueinander sind, – serielles Korrelieren des gemeinsamen Pilotkanal-Signals (1130) mit den Codes der bestimmten Codegruppe, um den ersten Code zu bestimmen, und Verifizieren, dass der erste Code der von der Basisstation (110) verwendete Code ist, dadurch gekennzeichnet, dass zum Bestimmen des ersten Codes nur Korrelationen mit dem gemeinsamen Pilotkanal-Signal (1130) verwendet werden, die durchgeführt werden, wenn kein gemeinsamer physikalischer Steuerkanal (1160) gesendet wird.
Verfahren nach Anspruch 1, bei dem nach dem Verifizieren, dass der erste Code der von der Basisstation (110) verwendete Code ist, der erste Code (343) einem Daten-Despreader (380) zugeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt des Verifizierens des von der Basisstation (110) verwendeten ersten Codes umfasst: – Empfangen des gemeinsamen Pilotkanal-Signals (1130), – Bereitstellen des ersten Codes, – Entspreizen (despreading) des gemeinsamen Pilotkanal-Signals (1130) mittels des ersten Codes, und – Vergleichen der Anzahl an Einsen des entstpreizten gemeinsamen Pilotkanal-Signals (1130) als Prozentsatz mit einem Schwellenprozentsatz.
Integrierte Schaltung zum Bestimmen eines von einer Basisstation verwendeten Codes, wobei die Basisstation ein Signal sendet, das primäre und sekundäre Synchronisiersignale sowie ein gemeinsames Pilotkanal-Signal (common Pilot channel signal – CPICH-Signal) umfasst, welches mittels eines ersten Codes und eines gemeinsamen physikalischen Steuerkanals (common control physical channel - CCPCH) gespreizt wird, wobei die Schaltung umfasst: – eine erste Schaltung (320), die dafür konfiguriert ist, das primäre Synchronisiersignal (1110) zu empfangen und eine Mehrzahl von Zeitschlitzgrenzen zu bestimmen, – eine zweite Schaltung (330), die dafür konfiguriert ist, das zweite Synchronisiersignal (1120) zu empfangen und eine Mehrzahl von Frame-Grenzen und eine Codegruppe zu bestimmen, – eine dritte Schaltung (340), die dafür konfiguriert ist, das gemeinsame Pilotkanal-Signal (230) mit den Codes der bestimmten Codegruppe zu korrelieren, um einen ersten Code zu bestimmen, und – eine vierte Schaltung (350), die dafür konfiguriert ist, zu verifizieren, dass das gemeinsame Pilotkanal-Signal (1130) unter Verwendung des ersten Codes codiert wird, wobei die erste Schaltung (320) die Mehrzahl von Zeitschlitzgrenzen bestimmt und die zweite Schaltung (320) die Mehrzahl von Zeitschlitzgrenzen und die Codegruppe seriell bestimmt, wobei diese Serie parallel mit der dritten Schaltung (340) ist, die einen ersten Code bestimmt, und die vierte Schaltung (350) den ersten Code verifiziert, was seriell durchgeführt wird, dadurch gekennzeichnet, dass die dritte Schaltung (340) zum Bestimmen des ersten Code dafür konfiguriert ist, nur Korrelation mit dem gemeinsamen Pilotkanal-Signal (1130) zu verwenden, die durchgeführt werden, wenn der gemeinsame physikalische Steuerkanal (1160) nicht gesendet wird.
Integrierte Schaltung (350) nach Anspruch 4, wobei die vierte Schaltung ferner dafür konfiguriert ist, die Anzahl an Einsen als Prozentsatz mit einem Schwellenprozentsatz zu vergleichen.
Integrierte Schaltung nach Anspruch 4 oder 5, wobei die vierte Schaltung (350) ferner dafür konfiguriert ist, den ersten Code einer fünften Schaltung zuzuführen, nachdem verifiziert worden ist, dass der erste Code von der Basisstation (110) verwendete Code ist.
Integrierte Schaltung nach einem der vorhergehenden Ansprüche 4 bis 6, wobei die vierte Schaltung (350) dafür ausgelegt ist, der ersten Schaltung (320), der zweiten Schaltung (330) und der dritten Schaltung (340) ein Bestanden-Signal (pass signal) zuzuführen, wobei das Bestanden-Signal bewirkt, dass die Schaltungen ihre jeweiligen Erfassungsfunktionen einstellen.