ALLGEMEINER
STAND DER TECHNIKGENERAL
STATE OF THE ART
Computerfestplattenlaufwerke,
die auch als Festplatten- oder
als Magnetplattenlaufwerke bekannt sind, sind zu einem de-facto-Datenspeicherstandard
für Computersysteme
geworden. Ihre weite Verbreitung kann direkt auf ihre niedrige Kosten, hohe
Speicherkapazität
und Zuverlässigkeit
zurückgeführt werden,
zusätzlich
zu großer
Verfügbarkeit, niedrigem
Stromverbrauch, schnellen Datentransfergeschwindigkeiten und abnehmender
physischer Größe.Computer hard drives,
which also called hard disk or
As magnetic disk drives are known, they are becoming a de facto data storage standard
for computer systems
become. Their wide distribution can be directly at their low cost, high
memory
and reliability
to be led back,
additionally
too big
Availability, low
Power consumption, fast data transfer speeds and decreasing
physical size.
Plattenlaufwerke
enthalten in der Regel eine oder mehrere magnetische Drehplatten,
die in einem umweltgesteuerten Gehäuse eingeschlossen sind. Die
Festplatte kann mehrere Lese-/Schreibköpfe aufweisen, die mit den
magnetischen Platten eine Schnittstelle aufweisen. Das Plattenlaufwerk
kann ferner Elektronik zum Lesen und Schreiben von Daten und zum
Bilden einer Schnittstelle mit anderen Einrichtungen enthalten.
Die Elektronik ist mit den Lese-/Schreibköpfen gekoppelt und enthält Schaltungen
zur Steuerung von Kopfpositionierung und zur Erzeugung oder Messung
von elektromagnetischen Feldern auf den Platten. Die Elektronik
codiert aus einer Host-Einrichtung, wie zum Beispiel einem Personal
Computer, empfangene Daten und übersetzt
die Daten in magnetische Codierungen, die auf die Platten geschrieben
werden. Wenn Daten angefordert werden, findet die Elektronik die
Daten, liest die magnetischen Codierungen und übersetzt die Codierungen in
binäre
digitale Informationen. Außerdem
kann Fehlerprüfung
und -korrektur angewandt werden, um genaues Speichern und Abrufen
von Daten sicherzustellen.Disk drives
usually contain one or more magnetic disks,
which are enclosed in an environmentally controlled housing. The
Hard disk can have several read / write heads, which with the
magnetic plates have an interface. The disk drive
Furthermore, electronics for reading and writing data and for
Forming an interface with other facilities included.
The electronics are coupled to the read / write heads and contain circuitry
for controlling head positioning and for generating or measuring
of electromagnetic fields on the plates. The Electronic
encoded from a host facility, such as a staff
Computer, data received and translated
the data is written in magnetic encodings on the disks
become. When data is requested, the electronics find the
Data, reads the magnetic encodings and translates the encodings into
binary
digital information. Furthermore
can error checking
and correction can be applied to save and retrieve accurately
to ensure data.
Die
codierten Daten werden von den Lese-/Schreibköpfen als Bereiche mit Magnetfluß detektiert
und aufgezeichnet. Die Daten werden durch die Anwesenheit oder Abwesenheit
einer Flußumkehrung
zwischen zwei zusammenhängenden
Bereichen der Platte codiert. Daten können unter Verwendung eines
Verfahrens mit der Bezeichnung "Spitzendetektion" gelesen werden,
bei dem eine in dem Lese-/Schreibkopf vermittelte Spannungsspitze
detektiert wird, wenn eine Flußumkehr
an dem Lese-/Schreibkopf vorbeiläuft.
Zunehmende Speicherdichten, die verringerte Spitzenamplituden, bessere Signaldiskrimination
und schnellere Plattendrehgeschwindigkeiten erfordern, zwängen die
Spitzen jedoch in größere Nähe. Spitzendetektionsverfahren werden
somit immer komplexer.The
coded data is detected by the read / write heads as areas of magnetic flux
and recorded. The data is determined by the presence or absence
a river reversal
between two connected
Encoded areas of the plate. Data can be generated using a
Procedure called "peak detection",
wherein a voltage spike mediated in the read / write head
is detected when a flux reversal
passes the read / write head.
Increasing storage densities, the reduced peak amplitudes, better signal discrimination
and faster disk rotation speeds are forcing the
Tips, however, in greater proximity. Top detection procedure
thus more and more complex.
Es
wurden Fortschritte bei Lese-/Schreibköpfen und bei den Verfahren
zum Interpretieren von magnetischen Codierungen erzielt. Zum Beispiel wurden
magnetoresistive ("MR-")Lese-/Schreibköpfe mit
vergrößerter Empfindlichkeit
und vergrößerter Signaldiskrimination
entworfen. Zusätzlich
wurde als Partial Response Maximum Likelihood ("PRML")
bekannte Technologie entwickelt. PRML-Plattenlaufwerke funktionieren
auf der Basis eines Algorithmus, der in der Plattenlaufwerkelektronik
implementiert wird, um durch die magnetischen Flußumkehrungen erzeugte
analoge Signalformen zu lesen. Anstatt nach Spitzenwerten zu suchen,
tasten auf PRML basierende Laufwerke die analoge Signalform (die "Partial Response") digital ab und
führen
fortschrittliche Signalverarbeitungstechniken aus, um ein höchstwahrscheinliches
Bitmuster zu bestimmen, das durch die Signalform repräsentiert
wird ("Maximum Likelihood"). PRML-Technologie
toleriert mehr Rauschen in den magnetischen Signalen, so daß Platten
und Lese-/Schreibköpfe
niedrigerer Qualität benutzt
werden können,
wodurch auch die Herstellungsausbeuten vergrößert und die Kosten herabgesetzt
werden.It
advances in read / write heads and in procedures
achieved for interpreting magnetic encodings. For example, were
magnetoresistive ("MR") read / write heads with
increased sensitivity
and increased signal discrimination
designed. additionally
was called Partial Response Maximum Likelihood ("PRML")
developed known technology. PRML disk drives work
based on an algorithm used in disk drive electronics
is implemented to be generated by the magnetic flux reversals
to read analog waveforms. Instead of looking for peaks,
PRML-based drives scan the analog signal form (the "partial response") digitally and
to lead
advanced signal processing techniques to be most likely
To determine bit pattern represented by the waveform
becomes ("maximum likelihood"). PRML technology
tolerates more noise in the magnetic signals, so that plates
and read / write heads
lower quality used
can be
which also increases manufacturing yields and reduces costs
become.
Da
Festplattenlaufwerke in der Regel durch Faktoren wie etwa Kosten/Einheit
der Speicherung, Datentransferrate, Stromanforderung und Formfaktor (physische
Abmessungen) differenziert werden, besteht die Notwendigkeit erweiterter
Festplattenlaufwerkskomponenten, die sich bei der Optimierung von Speicherkapazität, Betriebsgeschwindigkeit,
Zuverlässigkeit
und Stromeffizienz als kosteneffektiv erweisen. XP000931893 beschreibt
ein analoges Frontend für
PRML-Kanäle
mit einem 7-Bit-Differenzstrom-DAC
zur Steuerung der VGA-Verstärkung.
Ein weiteres Beispiel für
ein Gebiet umfaßt
PRML-Elektronik
zum Kalibrieren und Abstimmen des PRML-Lese-/Schreibkanals. Diese Elektronik
kann eine View-DAC-Schaltung
enthalten, mit der ein Grad der Leistungsfähigkeit der Funktionsweise
des auf PRML basierenden Lese-/Schreibkanals bestimmt wird. Der View-DAC
liefert ein analoges Ausgangssignal, das aus einem internen Taktsignal
und Daten an einem internen 7-Bit-Digitalport umgesetzt wird. Das
Analogsignal wird in Verbindung mit externen Hardware- und Softwareeinrichtungen
verwendet, um den Grad der Funktionsweise für die PRML-Elektronik zu bestimmen.
Wenn der PRML-Lese-/Schreibkanal
auf einem Niveau arbeitet, das weniger als optimal ist, stimmt man
mit den externen Hardware- und Softwareeinrichtungen die Schaltung
unter Verwendung von mit View-DAC-Ausgangssignal bereitgestellten Informationen
auf ein optimales Niveau ab. Während der
Abstimmoperation werden mehrere Komponenten des PRML-Lese-/Schreibkanals
kalibriert. Die Abstimm-/Kalibrationsoperation kann zeitaufwendig und
arbeitsintensiv sein und deshalb zu den Kosten des PRML-Lese-/Schreibkanals
beitragen.There
Hard disk drives typically by factors such as cost / unit
storage, data transfer rate, power requirement and form factor (physical
Dimensions) are differentiated, there is a need for more advanced
Hard disk drive components that are used in optimizing storage capacity, operating speed,
reliability
and prove power efficiency as cost effective. XP000931893 describes
an analog frontend for
PRML channels
with a 7-bit differential current DAC
to control the VGA gain.
Another example of
covers an area
PRML electronics
to calibrate and tune the PRML read / write channel. This electronics
can be a view DAC circuit
included, with a degree of performance of the operation
of the PRML based read / write channel. The View DAC
provides an analog output signal that consists of an internal clock signal
and data is converted to an internal 7-bit digital port. The
Analog signal is used in conjunction with external hardware and software devices
used to determine the degree of functioning for the PRML electronics.
If the PRML read / write channel
working at a level that is less than optimal, one agrees
with the external hardware and software devices the circuit
using information provided with View DAC output signal
to an optimal level. During the
The tuning operation becomes multiple components of the PRML read / write channel
calibrated. The tuning / calibration operation can be time consuming and
be labor intensive and therefore at the cost of the PRML read / write channel
contribute.
Außerdem wird
in der Technik eine View-DAC-Rückkopplung
in einem Analog-Front für einen
PRML-Lese-/Schreibkanal benötigt.In addition, will
in the art, a view DAC feedback
in an analog front for one
PRML read / write channel required.
KURZFASSUNGSHORT VERSION
Die
Erfindung beschreibt eine View-DAC-Rückkopplung in einer analogen Front-Schaltung
für einen Lese-/Schreibkanal
des Typs partial response maximum likelihood ("PRML") gemäß den angefügten Ansprüchen.The
The invention describes a view DAC feedback in an analog front circuit
for a read / write channel
of partial response maximum likelihood ("PRML") according to the appended claims.
KURZE BESCHREIBUNG
MEHRERER ANSICHTEN DER ZEICHNUNGENSHORT DESCRIPTION
MULTIPLE VIEWS OF THE DRAWINGS
1 zeigt
ein Blockschaltbild eines mit einer Host-Einrichtung gekoppelten beispielhaften Festplattenlaufwerks. 1 Figure 12 is a block diagram of an exemplary hard disk drive coupled to a host device.
2 zeigt
ein Blockschaltbild des Lese-/Schreibkanals zur Verwendung mit einem
Festplattenlaufwerk. 2 Figure 12 is a block diagram of the read / write channel for use with a hard disk drive.
3 ist
ein Blockschaltbild einer beispielhaften Schaltung mit einer analogen
Front-Schaltung, einem Synthesizer und einer View-DAC-Schaltung; 3 FIG. 12 is a block diagram of an exemplary circuit including a front analog circuit, a synthesizer, and a view DAC circuit; FIG.
4 ist
ein Blockschaltbild einer Ausführungsform
für eine
Schaltung mit einer View-DAC-Rückkopplung
für eine
analoge Front-Schaltung; 4 Fig. 12 is a block diagram of an embodiment for a circuit with a View DAC feedback for an analog front circuit;
5 ist
ein Schaltbild einer Schaltung für eine
Ausführungsform
einer View-DAC-Rückkopplungsschaltung; 5 Fig. 12 is a circuit diagram of a circuit for an embodiment of a view DAC feedback circuit;
6 ist
ein Schaltbild einer Rückkopplungsschaltung
für eine
Ausführungsform
einer View-DAC-Rückkopplungsschaltung; 6 Fig. 12 is a circuit diagram of a feedback circuit for one embodiment of a view DAC feedback circuit;
7 ist
ein Schaltbild eines Hilfsmultiplexers für eine Ausführungsform einer View-DAC-Rückkopplungsschaltung;
und 7 Fig. 12 is a circuit diagram of an auxiliary multiplexer for an embodiment of a View DAC feedback circuit; and
8 ist
ein Flußdiagramm
eines beispielhaften Verfahrens zum Abstimmen einer Leseschaltung
für einen
auf PRML basierenden Lese-/Schreibkanal. 8th FIG. 10 is a flow chart of an exemplary method for tuning a read circuit for a PRML based read / write channel.
AUSFÜHRLICHE
BESCHREIBUNGDETAILED
DESCRIPTION
Die
hier beschriebenen Ausführungsformen betreffen
einen auf partial response, maximum likelihood ("PRML")
basierenden Lese-/Schreibkanal. Der PRML-Lese-/Schreibkanal ist
mit den Lese-/Schreibköpfen
des Festplattenlaufwerks gekoppelt. Der Ausdruck "gekoppelt mit" ist hierbei so definiert,
daß er direkt
verbunden oder indirekt durch eine oder mehrere Zwischenkomponenten
verbunden bedeutet. Solche Zwischenkomponenten können Komponenten sowohl auf
Hardware- als auch auf Softwarebasis enthalten. Der Lese-/Schreibkanal
setzt digitale Daten aus der Host-Einrichtung in elektrische Impulse zur
Steuerung des Lese-/Schreibkopfs um, um Daten magnetisch auf die
Festplatte aufzuzeichnen. Während
Leseoperationen empfängt
der Lese-/Schreibkanal eine durch die Lese-/Schreibköpfe magnetisch gemessene
analoge Signalform und setzt diese Signalform in auf dem Laufwerk
gespeicherte digitale Daten um.The
Embodiments described herein relate
one on partial response, maximum likelihood ("PRML")
based read / write channel. The PRML read / write channel is
with the read / write heads
coupled to the hard disk drive. The term "coupled with" is defined here as
that he is direct
connected or indirectly by one or more intermediate components
connected means. Such intermediate components may be components both
Hardware as well as software-based. The read / write channel
sets digital data from the host device into electrical impulses
Control the read / write head to transfer data magnetically to the
To record hard drive. While
Reads
the read / write channel magnetically measured by the read / write heads
analog waveform and sets this waveform in on the drive
stored digital data.
Die
dargestellten Ausführungsformen
stellen eine View-DAC-Rückkopplung
in einer analogen Front-Schaltung für einen auf PRML basierenden
Lese-/Schreibkanal bereit. Die View-DAC-Rückkopplung gewährleistet
Optimierung der Leistungsfähigkeit
eines PRML-Lese-/Schreibkanals, indem einer analogen Front-Schaltung
ein analoges Signal zugeführt
wird. Das analoge Signal ist mit einem Leistungsfähigkeitsniveau
des PRML-Lese-/Schreibkanals assoziiert. Das View-DAC-Signal wird
durch das analoge Front in einer Rückkopplungsschaltung unter
Verwendung einer Kalibrationsoperation für die PRML-Schaltung verarbeitet,
um die Leistungsfähigkeit
des PRML-Lese-/Schreibkanals
zu optimieren. Das View-DAC-Signal kann einzeln oder in Kombination
mit anderen Analogsignalen, die der analogen Front-Schaltung zugeführt werden,
gekoppelt werden.The
illustrated embodiments
provide a view DAC feedback
in an analogue front circuit for a PRML-based one
Read / write channel ready. The View DAC feedback is guaranteed
Optimization of performance
a PRML read / write channel by using an analog front-end circuit
an analog signal is supplied
becomes. The analog signal is at a performance level
associated with the PRML read / write channel. The View DAC signal becomes
through the analog front in a feedback circuit below
Using a calibration operation processed for the PRML circuit,
about the performance
the PRML read / write channel
to optimize. The View DAC signal can be used singly or in combination
with other analog signals fed to the analog front circuit,
be coupled.
Die
View-DAC-Rückkopplung
ermöglicht eine
Kalibration einer analogen Front-Schaltung durch Bereitstellen eines
mit einem Leistungsfähigkeitsniveau
des PRML-Lese-/Schreibkanals
assoziierten Signals. Beispielsweise kann die View-DAC-Rückkopplungsschaltung
so konfiguriert werden, daß eine
Verstärkungskalibration
für die analoge
Front-Schaltung, eine Kalibration der Grenzfrequenz für ein zeitkontinuierliches
Filter und die Boost-Off-Frequenz für ein zeitkontinuierliches
Filter bereitgestellt wird. Die View-DAC-Rückkopplung kann so konfiguriert
werden, daß elektronische
Komponenten kalibriert werden, aus denen die analoge Front-Schaltung
besteht. Die View-DAC-Rückkopplung
kann ferner so konfiguriert werden, daß einem Eingang des PRML-Lese-/Schreibkanals
digital gesteuertes Rauschen zugeführt wird. Wenn das digital gesteuerte
Rauschen an dem Eingang bereitgestellt wird, kann man den PRML-Lese-/Schreibkanal
so optimieren, daß er
in einer Umgebung mit niedrigem Signal-Rausch-Verhältnis (SNR)
arbeitet.The
View DAC feedback
allows one
Calibration of an analogue front circuit by providing a
with a level of performance
the PRML read / write channel
associated signal. For example, the View DAC feedback circuit
be configured so that a
Verstärkungskalibration
for the analog
Front circuit, a calibration of the cutoff frequency for a continuous time
Filter and the boost-off frequency for a continuous-time
Filter is provided. The View DAC feedback can be configured this way
be that electronic
Components are calibrated that make up the analog front circuit
consists. The view DAC feedback
can also be configured to accept an input of the PRML read / write channel
digitally controlled noise is supplied. If the digitally controlled
Noise is provided at the input, one can use the PRML read / write channel
optimize so that he
in a low signal-to-noise (SNR) environment
is working.
Die
vorliegenden Ausführungsformen
werden mit Bezug auf die beigefügten 1 bis 8 erläutert. Nunmehr
mit Bezug auf 1 ist ein Blockschaltbild für ein mit
einer Host-Einrichtung 112 gekoppeltes Festplattenlaufwerk 100 gezeigt.
Der Klarheit halber wurden bestimmte Komponenten, wie etwa eine
Servo-/Stellgliedmotorsteuerung
nicht gezeigt. Das Laufwerk 100 enthält die magnetischen Oberflächen und
den Spindelmotor 102, die Lese-/Schreibköpfe- und
Stellgliedbaugruppe 104, Vorverstärker 106, einen Lese-/Schreibkanal 108 und eine
Steuerung 110. Die Vorverstärker 106 sind über Schnittstellen 114 und 116 mit
dem Lese-/Schreibkanal 108 gekoppelt. Die Steuerung 110 weist über Schnittstellen 118 und 120 eine
Schnittstelle mit dem Lese-/Schreibkanal 108 auf.The present embodiments will be described with reference to the attached drawings 1 to 8th explained. Now referring to 1 is a block diagram of one with a host device 112 coupled hard disk drive 100 shown. For the sake of clarity, certain components, such as a servo / actuator motor controller, have not been shown. The drive 100 contains the magnetic surfaces and the spindle motor 102 , the read / write heads and actuator assembly 104 , Preamp 106 , a read / write channel 108 and a controller 110 , The preamps 106 are via interfaces 114 and 116 with the read / write channel 108 coupled. The control 110 has interfaces 118 and 120 an interface with the read / write channel 108 on.
Für Lesevorgänge von
der Festplatte 100 stellt die Host-Einrichtung 112 eine
Positionskennung bereit, die die Position der Daten auf dem Plattenlaufwerk
identifiziert (z.B. eine Zylinder- und Sektoradresse). Die Steuerung 110 empfängt diese
Adresse und bestimmt die physische Position der Daten auf den Platten 102.
Die Steuerung 110 bewegt dann die Lese-/Schreibköpfe in die
ordnungsgemäße Position, damit
die Daten unter den Lese-/Schreibköpfen 104 rotieren.
Während
die Daten unter dem Lese-/Schreibkopf 104 rotieren, erfaßt der Lese-/Schreibkopf 104 die
Anwesenheit oder Abwesenheit von Flußumkehrungen, wodurch ein Strom
analoger Signaldaten erzeugt wird. Diese Daten werden zu den Vorverstärkern 106 geleitet,
die das Signal verstärken und
die Daten über
die Schnittstelle 114 zu dem Lese-/Schreibkanal 108 leiten.
Wie später besprochen
werden wird, empfängt
der Lese-/Schreibkanal die verstärkte
analoge Signalform von den Vorverstärkern 106 und decodiert
diese Signalform zu den von ihr repräsentierten digitalen binären Daten.
Diese digitalen binären
Daten werden dann über
die Schnittstelle 118 zu der Steuerung 110 geleitet.
Die Steuerung 110 erzeugt eine Schnittstelle des Festplattenlaufwerks 100 mit
der Host-Einrichtung 112 und kann zusätzliche Funktionalität enthalten,
wie etwa Funktionalität
für Cache-Speicherung oder
Fehlerdetektion/-korrektur, wodurch die Betriebsgeschwindigkeit
und/oder Zuverlässigkeit
des Festplattenlaufwerks 100 vergrößert werden soll.For reads from the disk 100 Represents the host facility 112 a location identifier identifying the location of the data on the disk drive (eg, a cylinder and sector address). The control 110 receives this address and determines the physical location of the data on the disks 102 , The control 110 then moves the read / write heads to the proper position so that the data under the read / write heads 104 rotate. While the data is under the read / write head 104 rotate, captures the read / write head 104 the presence or absence of flux reversals, producing a stream of analog signal data. These data become the preamplifiers 106 which amplifies the signal and the data over the interface 114 to the read / write channel 108 conduct. As will be discussed later, the read / write channel receives the amplified analog waveform from the preamplifiers 106 and decodes this waveform to the digital binary data it represents. This digital binary data is then transmitted via the interface 118 to the controller 110 directed. The control 110 creates an interface of the hard disk drive 100 with the host facility 112 and may include additional functionality, such as cache storage or error detection / correction functionality, which increases the speed and / or reliability of the hard disk drive 100 should be increased.
Für Schreiboperationen
führt die
Host-Einrichtung 112 der Steuerung 110 die zu
schreibenden binären
digitalen Daten und die Position (z.B. Zylinder- und Sektoradresse),
wohin die Daten geschrieben werden sollen, zu. Die Steuerung 110 bewegt
die Lese-/Schreibköpfe 104 an
eine designierte Position und sendet die zu schreibenden binären digitalen
Daten über
die Schnittstelle 120 zu dem Lese-/Schreibkanal 108.
Der Lese-/Schreibkanal 108 empfängt die binären digitalen Daten, codiert
sie und erzeugt analoge Signale, mit denen der Lese-/Schreibkopf 104 angesteuert
wird, um die richtigen Magnetflußumkehrungen auf die magnetischen
Platten 102 zu bringen, die die binären digitalen Daten repräsentieren. Die
Signale werden über
die Schnittstelle 116 zu den Vorverstärkern 106 geleitet,
die die Lese-/Schreibköpfe 104 ansteuern.For write operations, the host device performs 112 the controller 110 the binary digital data to be written and the position (eg cylinder and sector address) where the data should be written to. The control 110 moves the read / write heads 104 to a designated position and sends the binary digital data to be written through the interface 120 to the read / write channel 108 , The read / write channel 108 receives the binary digital data, encodes it, and generates analog signals to the read / write head 104 is controlled to the correct magnetic flux reversals on the magnetic plates 102 to bring that represent the binary digital data. The signals are transmitted via the interface 116 to the preamplifiers 106 passed the read / write heads 104 drive.
Mit
Bezug auf 2 ist ein beispielhafter Lese-/Schreibkanal 108 gezeigt,
der Codierungstechnologie des Typs Partial Response, Maximum Likelihood
("PRML") zur Verwendung
mit dem Festplattenlaufwerk 100 von 1 unterstützt. Der
Klarheit halber wurden bestimmte Komponenten weggelassen. Der Lese-/Schreibkanal 108 kann
als eine integrierte Schaltung implementiert werden, wobei ein Prozeß für Komplementär-Metalloxidhalbleiter
("CMOS") für Transistoren
mit einer effektiven Kanallänge
von 0,18 Mikrometer verwendet wird. Es versteht sich, daß andere
Prozeßtechnologien
und Strukturelementegrößen verwendet
werden können
und daß die
hier offengelegten Schaltkreise weiter mit anderen Schaltkreisen
integriert werden können,
aus denen die Festplattenelektronik besteht, wie zum Beispiel mit der
Festplattensteuerungslogik. Wie beschrieben wurde, setzt der Lese-/Schreibkanal 108 zwischen binären digitalen
Informationen und den den Magnetfluß auf den Platten 102 repräsentierenden
Analogsignalen um. Der Lese-/Schreibkanal 108 ist in zwei Hauptteile
unterteilt (Leseweg 202 und Schreibweg 204).Regarding 2 is an exemplary read / write channel 108 shown, the Partial Response, Maximum Likelihood ("PRML") encoding technology for use with the hard disk drive 100 from 1 supported. For the sake of clarity, certain components have been omitted. The read / write channel 108 can be implemented as an integrated circuit using a complementary metal-oxide-semiconductor ("CMOS") process for transistors with an effective channel length of 0.18 microns. It will be understood that other process technologies and features sizes may be used and that the circuits disclosed herein may be further integrated with other circuits that make up the hard disk electronics, such as hard drive control logic. As described, the read / write channel is set 108 between binary digital information and the magnetic flux on the plates 102 representative analog signals um. The read / write channel 108 is divided into two main parts (reading path 202 and writing path 204 ).
Der
Schreibweg 204 enthält
einen Parallel-Seriell-Umsetzer 220,
einen lauflängenbregrenzten
("RLL-") Codierer 222,
einen Paritätscodierer 224,
eine Schreibvorkompensationsschaltung 228 und eine Treiberschaltung 230.
Der Parallel-zu-Seriell-Umsetzer 220 empfängt Daten
von der Host-Einrichtung 112 über die Schnittstelle 120 acht
Bit auf einmal. Der Umsetzer 220 serialisiert die Eingangsdaten
und sendet einen seriellen Bitstrom zu dem RLL-Codierer 222.
Der RLL-Codierer 222 codiert
den seriellen Bitstrom zu symbolischen binären Sequenzen gemäß einem
lauflängenbegrenzten
Algorithmus zur Aufzeichnung auf den Platten 102. Der beispielhafte
RLL-Codierer kann einen 32/33-Bit-Symbolcode
verwenden, um sicherzustellen, daß Flußumkehrungen im ordnungsgemäßen Abstand
liegen und daß nicht
lange Läufe
von Daten ohne Flußumkehrungen
aufgezeichnet werden. Die RLL-codierten Daten werden dann zu dem
Paritätscodierer 224 geleitet,
der ein Paritätsbit
zu den Daten hinzufügt.
Bei dem beispielhaften Paritätscodierer 224 wird
ungerade Parität
verwendet, um sicherzustellen, daß nicht aufgrund der magnetischen
Eigenschaften solcher aufgezeichneten Daten lange Läufe von
0en und 1en aufgezeichnet werden. Das Signal wird zu einer Schreibvorkompensationsschaltung 228 geleitet,
die die Impulsbreiten des Bitstroms dynamisch einstellt, um magnetische
Verzerrungen in dem Aufzeichnungsprozeß zu berücksichtigen. Das eingestellte
Signal wird zu einer Treiberschaltung 230 geleitet, die das
Signal über
die Schnittstelle 116 zu den Vorverstärkern 106 steuert.
Die Vorverstärker 106 steuern die
Lese-/Schreibköpfe 104 an,
um die Daten aufzuzeichnen. Die beispielhafte Treiberschaltung 230 kann
eine Treiberschaltung des Typs pseudoemittergekoppelte Logik ("PECL") enthalten, die
ein Differenzsausgangssignal für
die Vorverstärker 106 erzeugt.The writing path 204 contains a parallel-to-serial converter 220 , a run length limited ("RLL") encoder 222 , a parity encoder 224 , a write precompensation circuit 228 and a driver circuit 230 , The parallel-to-serial converter 220 receives data from the host device 112 over the interface 120 eight bits at a time. The converter 220 serializes the input data and sends a serial bit stream to the RLL encoder 222 , The RLL encoder 222 encodes the serial bitstream to symbolic binary sequences according to a run-length-limited algorithm for recording on the disks 102 , The exemplary RLL encoder may use a 32/33 bit symbol code to ensure that flux reversals are properly spaced and that non-long runs of data are recorded without flux reversals. The RLL encoded data then becomes the parity encoder 224 which adds a parity bit to the data. In the exemplary parity encoder 224 Odd parity is used to ensure that long runs of 0s and 1s are not recorded due to the magnetic properties of such recorded data. The signal becomes a write precompensation circuit 228 which dynamically adjusts the pulse widths of the bitstream to account for magnetic distortions in the recording process. The set signal becomes a driver circuit 230 passed the signal through the interface 116 to the preamplifiers 106 controls. The preamps 106 control the read / write heads 104 to record the data. The exemplary driver circuit 230 may include a pseudo emitter coupled logic ("PECL") driver circuit that provides a differential output to the preamplifiers 106 generated.
Der
Leseweg 202 enthält
eine Analog-Front-Schaltung 206, einen Analog-Digital-Umsetzer
("ADC") 208, ein
nichtrekursives ("FIR"-)Filter 210,
eine Schaltung für
interpolierte Zeitsteuerungswiederherstellung ("ITR") 212,
einen Viterbi-Algorithmus-Detektor 214, einen Paritätsdecoder 216 und
einen lauflängenbeschränkten (RLL-)Decoder 218.
Die durch den Lese-/Schreibkopf 104 von den Platten 102 erfaßten verstärkten magnetischen
Signale werden über
die Schnittstelle 114 durch den Lese-/Schreibkanal 108 empfangen.
Die analoge Signalform, die die erfaßten magnetischen Signale repräsentiert,
wird zuerst zu der analogen Front-Schaltung 206 geleitet. Die
nachfolgend ausführlich
beschriebene analoge Front-Schaltung 206 reinigt das analoge
Signal zur Umsetzung in ein digitales Signal. Das gereinigte Analogsignal
wird dann zu dem ADC 208 geleitet, der das Analogsignal
abtastet und es in ein Digitalsignal umsetzt.The reading path 202 contains an analog front circuit 206 , an analog-to-digital order setter ("ADC") 208 , a non-recursive ("FIR") filter 210 , an Interpolated Timing Recovery ("ITR") Circuit 212 , a Viterbi algorithm detector 214 , a parity decoder 216 and a run length limited (RLL) decoder 218 , The through the read / write head 104 from the plates 102 detected amplified magnetic signals are transmitted via the interface 114 through the read / write channel 108 receive. The analog waveform representing the detected magnetic signals first becomes the front analog circuit 206 directed. The analogous front circuit described in detail below 206 cleans the analog signal for conversion into a digital signal. The cleaned analog signal then becomes the ADC 208 passed, which samples the analog signal and converts it into a digital signal.
Das
Digitalsignal wird dann zu einem FIR-Filter 210 und dann
zu einer Zeitsteuerungswiederherstellungsschaltung 212 geleitet.
Bei dem beispielhaften FIR-Filter 210 kann es sich um ein
FIR-Filter mit 10 Abgriffen handeln. Das Digitalsignal wird dann
zu dem Viterbi-Algorithmus-Detektor 214 geleitet,
der das durch das Digitalsignal repräsentierte binäre Bitmuster
unter Verwendung digitaler Signalverarbeitungstechniken bestimmt.
Der beispielhafte Viterbi-Algorithmus-Detektor 214 verwendet einen
Viterbi-Prozessor mit 32 Zuständen.
Die durch das Digitalsignal repräsentierten
binären
Daten werden dann zu dem Paritätsdecoder 216 geleitet,
der das Paritätsbit entfernt,
und dann zu dem RLL-Decoder 218. Der RLL-Decoder 218 decodiert
die binären
RLL-Codierungssymbole zu den tatsächlichen binären Daten. Diese
Daten werden dann über
die Schnittstelle 118 zu der Steuerung 110 geleitet.
Die Zeitsteuerungswiederherstellungsschaltung 212 kann
(in der Figur nicht gezeigt) in einer Rückkopplungsanordnung mit der
analogen Front-Schaltung gekoppelt sein, um die analoge Front-Schaltung
einzustellen, um Zeitsteuerungskompensation bereitzustellen.The digital signal then becomes an FIR filter 210 and then to a timing recovery circuit 212 directed. In the exemplary FIR filter 210 it can be a 10-tap FIR filter. The digital signal then becomes the Viterbi algorithm detector 214 which determines the binary bit pattern represented by the digital signal using digital signal processing techniques. The exemplary Viterbi algorithm detector 214 uses a 32-state Viterbi processor. The binary data represented by the digital signal then becomes the parity decoder 216 which removes the parity bit and then to the RLL decoder 218 , The RLL decoder 218 decodes the binary RLL encoding symbols to the actual binary data. These data are then transmitted via the interface 118 to the controller 110 directed. The timing recovery circuit 212 may be coupled in a feedback arrangement to the analog front circuit (not shown in the figure) to adjust the front analog circuit to provide timing compensation.
Der
Lese-/Schreibkanal 108 kann ferner einen View-DAC 234 und
einen Taktsynthesizer 232 enthalten. Der Taktsynthesizer 232 führt dem
Lesekanal 224 und dem Schreibkanal 204 Taktsignale
zu, um Lese- und Schreiboperationen zu synchronisieren. Der Taktsynthesizer 232 kann
einen (nicht gezeigten) Phasenregelkreis ("PLL")
enthalten. Der View-DAC 234 ist eine interne Digital-Analog-Schaltung,
die so konfiguriert ist, daß sie
interne digitale Signale des Lese-/Schreibkanals überwacht.
Der View-DAC 234 liefert ein mit einem Leistungsfähigkeitsniveau
assoziiertes analoges Signal für
den Betrieb digitaler Schaltungen des PRML-Lese-/Schreibkanals 202. Das
Analogsignal wird außerhalb
des PRML-Lese-/Schreibkanals bereitgestellt. Das Analogsignal kann
mit externen Hardware- und Softwareeinrichtungen verarbeitet werden.
Die externe Hardware- und Softwareeinrichtung kann das Analogsignal
verarbeiten, um eine Überwachung
und Diagnose des Betriebes des PRML-Lese-/Schreibkanals durchzuführen.The read / write channel 108 can also have a view DAC 234 and a clock synthesizer 232 contain. The clock synthesizer 232 leads the reading channel 224 and the write channel 204 Clock signals to synchronize read and write operations. The clock synthesizer 232 may include a phase locked loop ("PLL") (not shown). The View DAC 234 is an internal digital-to-analog circuit configured to monitor internal digital signals of the read / write channel. The View DAC 234 provides an analog signal associated with a performance level for the operation of digital circuits of the PRML read / write channel 202 , The analog signal is provided outside the PRML read / write channel. The analog signal can be processed with external hardware and software devices. The external hardware and software device may process the analog signal to perform a monitoring and diagnostic of the operation of the PRML read / write channel.
Nunmehr
mit Bezug auf 3 ist eine Ausführungsform
für eine
Schaltung mit einer analogen Front-Schaltung 206, einem
Teil eines Taktsynthesizers 232 und einem View-DAC 234 von 2 gezeigt.
Die analoge Front-Schaltung
enthält
eine Impedanz- und Squelch-Steuerschaltung 308,
einen Verstärker
mit variabler Verstärkung
("VGA") 310, einen
magnetoresistiven Asymmetrielinearisierer ("MRA") 312,
ein zeitkontinuierliches Filter ("CTF") 316 und
einen Verstärkungsverstärker 318.
Die analoge Front-Schaltung kann ferner eine Offsetkorrekturschaltung 320 und
einen Summierungsknoten 314 enthalten.Now referring to 3 is an embodiment for a circuit with a front analog circuit 206 , a part of a clock synthesizer 232 and a View DAC 234 from 2 shown. The analog front circuit includes an impedance and squelch control circuit 308 , a variable gain amplifier ("VGA") 310 , a magnetoresistive asymmetry linearizer ("MRA") 312 , a time-continuous filter ("CTF") 316 and a gain amplifier 318 , The analog front circuit may further include an offset correction circuit 320 and a summing node 314 contain.
Die
von dem Lese-/Schreibkopf 104 erfaßten magnetischen Signale werden über die
Schnittstelle 114 zu der analogen Front-Schaltung geleitet.
Die magnetischen Signale werden in der Impedanz- und Squelch-Steuerschaltung 308 empfangen.
Die Impedanz- und Squelchsteuerschaltung 308 ist ein Schaltnetzwerk,
das das Signal dämpft,
um einen etwaigen Eingangswiderstand zu berücksichtigen. Die Impedanz-
und Squelchsteuerschaltung 308 kann programmierbar sein,
um bei einer gewünschten
Eingangsimpedanz programmierte Dämpfung
bereitzustellen. Das gedämpfte
Signal wird dann zu dem VGA 310 geleitet, der das Signal
verstärkt.
Das verstärkte
Signal wird dann zu dem MRA 312 geleitet, der das Signal
in bezug auf etwaige durch den Aufzeichnungsvorgang erzeugte Verzerrungen
justiert.The one from the read / write head 104 detected magnetic signals are transmitted via the interface 114 directed to the analog front circuit. The magnetic signals are in the impedance and squelch control circuit 308 receive. The impedance and squelch control circuit 308 is a switching network that attenuates the signal to account for any input resistance. The impedance and squelch control circuit 308 may be programmable to provide programmed damping at a desired input impedance. The attenuated signal then becomes the VGA 310 passed, which amplifies the signal. The amplified signal then becomes the MRA 312 which adjusts the signal for any distortions produced by the recording process.
Das
Signal wird dann zu einem Summierungsknoten 314 geleitet
und dort mit einem Ausgangssignal einer Offsetkorrekturschaltung ("ODAC") 320 kombiniert.
Die ODAC 320 korrigiert das analoge Signal, um ein Offset
in dem Analogsignalweg aufgrund der Verarbeitung aus den Komponenten
der analogen Front-Schaltung 206 und der ADC-Schaltung 208 zu
kompensieren. Das Offset wird durch die ODAC-Schaltung 320 an
dem Summierungsknoten 314 aufgehoben und zu dem CTF 316 geleitet.
Das CTF 316 ist so konfiguriert, daß es in dem Analogsignal vorhandenes
Rauschen herausfiltert und das Analogsignal vorentzerrt. Das CTF kann
so konfiguriert werden, daß es
Komponenten des Signals verstärkt.
Das CTF 316 kann ein Tiefpaßfilter sein, oder eine andere
Einrichtung, die Rauschen aus einem Analogsignal filtern kann. Das
gefilterte Signal wird dann über
den Verstärkungsverstärker 318 zu
dem ADC 208 geleitet.The signal then becomes a summing node 314 and there with an output signal of an offset correction circuit ("ODAC"). 320 combined. The ODAC 320 corrects the analog signal for an offset in the analog signal path due to the processing from the components of the analog front circuit 206 and the ADC circuit 208 to compensate. The offset is through the ODAC circuit 320 at the summing node 314 lifted and to the CTF 316 directed. The CTF 316 is configured to filter out noise present in the analog signal and to pre-equalize the analog signal. The CTF can be configured to amplify components of the signal. The CTF 316 may be a low pass filter, or other device that can filter noise from an analog signal. The filtered signal is then passed through the amplification amplifier 318 to the ADC 208 directed.
Der
Taktsynthesizer 232 ist dafür konfiguriert, dem ADC 208 ein
digitales Taktsignal zuzuführen.
Das digitale Taktsignal dient zum Synchronisieren der Zeitsteuerung
von Leseoperationen. Der Taktsynthesizer 232 kann einen
Servotaktgenerator 302, einen Lese-/Schreibtaktgenerator 304 und
einen Taktmultiplexer 306 enthalten. Der Servotaktgenerator 302 liefert
ein Servotaktsignal zum Synchronisieren der Kopfpositionierung mit
Leseoperationen. Der Lese-/Schreibtaktgenerator 304 liefert
ein schnelles Lese-/Schreibtaktsignal, mit dem die Datenabtastung
während
Leseoperationen synchronisiert und Schreibdaten erzeugt werden.
Der Taktmultiplexer 306 koppelt als Reaktion auf durch
eine (nicht gezeigte) Steuerung bereitgestellte externe Steuersignale
das Servotaktsignal oder das Lese-/Schreibtaktsignal an den ADC 208 an.The clock synthesizer 232 is configured to the ADC 208 to supply a digital clock signal. The digital clock signal is used to synchronize the timing of read operations. The clock synthesizer 232 can a servo clock generator 302 , a read / write clock generator 304 and a clock multiplexer 306 contain. The servo clock generator 302 provides a servo clock signal to synchronize the head positioning with read operations. The read / write clock generator 304 provides a fast read / write clock signal which synchronizes data sampling during read operations and generates write data. The clock multiplexer 306 in response to external control signals provided by a controller (not shown), couples the servo clock signal or the read / write clock signal to the ADC 208 at.
Der
View-DAC 234 besitzt einen Takteingang 324 und
einen Dateneingang 326 und einen View-DAC-Ausgang 322.
Der View-DAC 234 empfängt
ein Taktsignal von dem Taktmultiplexer 306 an dem Takteingang 324 und
empfängt
ein 7-Bit-View-DAC-Signal von einem internen digitalen Port für den Lesekanal
an dem Dateneingang 326. Das 7-Bit-View-DAC-Signal enthält schnelle
digitale Ausgangssignale, die von anderen internen digitalen Komponenten
des PRML-Lese-/Schreibkanals detektiert werden. Die Signale werden
durch einen außerhalb
des PRML-Lese-/Schreibkanals angeordneten Prozessor ausgewählt.The View DAC 234 has a clock input 324 and a data input 326 and a View DAC output 322 , The View DAC 234 receives a clock signal from the clock multiplexer 306 at the clock entrance 324 and receives a 7-bit View DAC signal from an internal digital port for the read channel at the data input 326 , The 7-bit View DAC signal contains fast digital output signals detected by other internal digital components of the PRML read / write channel. The signals are selected by a processor located outside the PRML read / write channel.
Der
View-DAC 234 erzeugt ein Analogsignal, das an dem View-DAC-Ausgang 322 bereitgestellt wird.
Das Analogsignal basiert auf dem 7-Bit-View-DAC-Signal und dem Taktsignal
und ist mit einem Leistungsfähigkeitsniveau
für den PRML-Lese-/Schreibkanal
assoziiert. Der View-DAC 234 kann eine 8-Bit-Digital-Analog-Umsetzerschaltung
enthalten, die dafür
konfiguriert ist, das Taktsignal aus dem Taktmultiplexer 306 und
das schnelle 7-Bit-View-DAC-Signal umzusetzen. Das View-DAC-Analogsignal
kann auch in Verbindung mit anderer externer Hardware und Software
zur Diagnose und Kalibration des Lese-/Schreibkanals verwendet werden.The View DAC 234 generates an analog signal at the View DAC output 322 provided. The analog signal is based on the 7-bit View DAC signal and the clock signal and is associated with a performance level for the PRML read / write channel. The View DAC 234 may include an 8-bit digital-to-analog converter circuit configured to receive the clock signal from the clock multiplexer 306 and implement the fast 7-bit View DAC signal. The View DAC analog signal can also be used in conjunction with other external hardware and software to diagnose and calibrate the read / write channel.
Nunmehr
mit Bezug auf 4 ist eine Ausführungsform
einer analogen Front-Schaltung 206 mit View-DAC-Rückkopplungsschaltungen 402 und 404 gezeigt.
Die analoge Front-Schaltung 206 enthält die Impedanz- und Squelch-Steuerung 308,
den VGA 310, den MRA 312, den Summierungsknoten 314,
das zeitkontinuierliche Filter 316, den Verstärkungsverstärker 318 und
eine erste View-DAC-Rückkopplungsschaltung 402.
Die erste View-DAC-Rückkopplungsschaltung
enthält
einen ersten Eingang 408, einen zweiten Eingang 410 und
einen Ausgang 412. Der erste Eingang 408 ist mit
dem Ausgang für die
Impedanz- und Squelchsteuerschaltung 308 gekoppelt. Der
zweite Eingang 410 ist mit dem View-DAC an dem View-DAC-Ausgang 322 gekoppelt,
und der Ausgang 412 ist mit einem Eingang für den VGA 310 gekoppelt.Now referring to 4 is an embodiment of an analog front circuit 206 with view DAC feedback circuits 402 and 404 shown. The analog front circuit 206 contains the impedance and squelch control 308 , the VGA 310 , the MRA 312 , the summation node 314 , the continuous-time filter 316 , the amplification amplifier 318 and a first view DAC feedback circuit 402 , The first view DAC feedback circuit includes a first input 408 , a second entrance 410 and an exit 412 , The first entrance 408 is with the output for the impedance and squelch control circuit 308 coupled. The second entrance 410 is with the View DAC on the View DAC output 322 coupled, and the output 412 is with an input for the VGA 310 coupled.
Die
erste View-DAC-Rückkopplungsschaltung 402 koppelt
den Ausgang für
die Impedanz- und Squelchsteuerschaltung 308 und den View-DAC 234 selektiv
mit dem VGA 310. Die erste View-DAC-Rückkopplungsschaltung 402 führt dem VGA 310 als
Reaktion auf ein extern bereitgestelltes Steuersignal ein mit den
gekoppelten Schaltungen 234 und 402 assoziiertes
Differenzspannungsausgangssignal zu. Beispielsweise koppelt die
erste View-DAC-Rückkopplungsschaltung 402 den View-DAC-Ausgang 322 als
Reaktion auf ein der ersten View-DAC-Rückkopplungsschaltung 402 zugeführtes erstes
View-DAC-Freigabesignal den View-DAC-Ausgang 322 mit dem
VGA 310. Das gekoppelte View-DAC-Signal wird durch die
analoge Front-Schaltung 206 verarbeitet und dort zu dem ADC 208 geleitet.
Der ADC 208 erzeugt ein mit dem verarbeiteten View-DAC-Signal
assoziiertes 6-Bit-Digitalsignal.
Wenn das erste View-DAC-Freigabesignal
nicht der ersten View-DAC-Rückkopplungsschaltung 402 zugeführt wird,
wird der Ausgang für
die Impedanz- und Squelchsteuerschaltung 308 mit dem VGA 310 gekoppelt.The first view DAC feedback circuit 402 couples the output to the impedance and squelch control circuit 308 and the View DAC 234 selectively with the VGA 310 , The first view DAC feedback circuit 402 leads the VGA 310 in response to an externally supplied control signal on with the coupled circuits 234 and 402 associated differential voltage output signal too. For example, the first View DAC feedback circuit couples 402 the View DAC output 322 in response to one of the first View DAC feedback circuits 402 supplied first View DAC enable signal the View DAC output 322 with the VGA 310 , The coupled View DAC signal is through the analog front circuit 206 processed and there to the ADC 208 directed. The ADC 208 generates a 6-bit digital signal associated with the processed View DAC signal. If the first view DAC enable signal is not the first view DAC feedback circuit 402 is supplied, the output for the impedance and squelch control circuit 308 with the VGA 310 coupled.
Die
zweite View-DAC-Rückkopplungsschaltung 404 koppelt
den View-DAC-Ausgang 322 selektiv mit dem Summierungsknoten 314.
Die zweite View-DAC-Rückkopplungsschaltung 404 setzt
das View-DAC-Ausgangssignal in ein Differenzstromsignal um. Die
zweite View-DAC-Rückkopplungsschaltung 404 koppelt
das Differenzstromsignal als Reaktion auf ein extern bereitgestelltes
Steuersignal mit dem Summierungsknoten 314. Das Differenzstromsignal
wird mit dem Ausgangssignal für
den MRA 312 und den ODAC 320 an dem Summierungsknoten 314 kombiniert
und zu dem CTF 316 geleitet. Das kombinierte Signal wird
durch die analoge Front-Schaltung 206 weiter verarbeitet
und zu dem ADC 208 geleitet. Der ADC erzeugt ein mit dem
kombinierten Signal assoziiertes 6-Bit-Digitalsignal. Die erste View-DAC-Rückkopplungsschaltung 402 und
die zweite View-DAC-Rückkopplungsschaltung 404 können dafür konfiguriert
werden, die View-DAC-Rückkopplungsschaltung 234 exklusiv
oder in Kombination zu koppeln.The second view DAC feedback circuit 404 couples the view DAC output 322 selectively with the summation node 314 , The second view DAC feedback circuit 404 converts the View DAC output into a differential current signal. The second view DAC feedback circuit 404 couples the differential current signal to the summing node in response to an externally supplied control signal 314 , The differential current signal is combined with the output signal for the MRA 312 and the ODAC 320 at the summing node 314 combined and to the CTF 316 directed. The combined signal is through the analog front circuit 206 processed further and to the ADC 208 directed. The ADC generates a 6-bit digital signal associated with the combined signal. The first view DAC feedback circuit 402 and the second view DAC feedback circuit 404 can be configured to use the View DAC feedback circuit 234 to pair exclusively or in combination.
Bei
einer Ausführungsform
enthält
der Taktsynthesizer 232 einen Hilfstaktmultiplexer 406.
Der Hilfstaktmultiplexer besitzt einen ersten Eingang 414, der
mit einem Ausgang für
den Servotaktgenerator 302 gekoppelt ist, und einen zweiten
Eingang 416, der mit einem Ausgang für den Lese-/Schreibtaktgenerator 304 gekoppelt
ist. Der Hilfstaktmultiplexer 406 enthält außerdem einen mit dem Takteingang 324 für die View-DAC-Schaltung 234 gekoppelten Ausgang.
Der Hilfstaktmultiplexer 406 ist dafür konfiguriert, das an dem
ersten Eingang 414 bereitgestellte Servotaktsignal und
das an dem zweiten Eingang 416 bereitgestellte Lese-/Schreibtaktsignal
selektiv an den Takteingang 324 der View-DAC-Schaltung 234 anzukoppeln.
Der Hilfstaktmultiplex wählt,
ob das Servotakt- oder das Lese-/Schreibtaktsignal an den View-DAC-Eingang 324 angekoppelt
wird, auf der Basis extern bereitgestellter Steuersignale. Der Hilfstaktmultiplexer 406 erlaubt
eine Auswahl eines Taktsignals, das der View-DAC-Schaltung 234 zugeführt wird,
unabhängig
von dem dem ADC 208 zugeführten Taktsignal, das durch
den Taktmultiplexer 306 gewählt wird.In one embodiment, the clock synthesizer includes 232 an auxiliary clock multiplexer 406 , The auxiliary clock multiplexer has a first input 414 that with an output for the servo clock generator 302 coupled, and a second input 416 which has an output for the read / write clock generator 304 is coupled. The auxiliary clock multiplexer 406 also includes one with the clock input 324 for the View DAC circuit 234 coupled output. The auxiliary clock multiplexer 406 is configured to be at the first input 414 provided servo clock signal and that at the second input 416 provided read / write clock signal selectively to the clock input 324 the View DAC circuit 234 to dock. The auxiliary clock multiplex selects whether the servo clock or the read / write clock signal is to the View DAC input 324 is coupled, based on externally provided control signals. The auxiliary clock multiplexer 406 allows selection of a clock signal, that of the View DAC circuit 234 regardless of the ADC 208 supplied clock signal by the clock multiplexer 306 is selected.
Nunmehr
mit Bezug auf 5 ist eine Ausführungsform
einer ersten View-DAC-Rückkopplungsschaltung 402 gezeigt.
Die erste View-DAC-Rückkopplungsschaltung 402 enthält eine mit
dem ersten Eingang 408 gekoppelte erste Koppelschaltung 502 und
eine mit dem zweiten Eingang 410 gekoppelte zweite Koppelschaltung 504.
Die erste View-DAC-Rückkopplungsschaltung 402 enthält einen
Steuersignaleingang 506 und ist dafür konfiguriert, ein erstes
View-DAC-Freigabesignal ("Enable View
DAC_Feedback_1) zu empfangen. Wenn das erste View-DAC-Freigabesignal an
dem Steuersignaleingang 506 empfangen wird, wird die zweite
Koppelschaltung eingeschaltet und koppelt den View-DAC-Ausgang 322 an
dem ersten View-DAC-Ausgang 412 mit
dem VGA 310. Die erste Koppelschaltung 502 hemmt
den Ausgang aus der Impedanz- und
Squelchsteuerschaltung 308, wenn das erste View-DAC-Freigabesignal
empfangen wird. Umgekehrt koppelt die erste View-DAC-Rückkopplungsschaltung 402 den
Ausgang von der Impedanz- und Squelchsteuerschaltung 308 an
den VGA 310, wenn das erste View-DAC-Freigabesignal nicht an dem Steuersignaleingang 506 bereitgestellt
wird, und hemmt den View-DAC-Ausgang 322.Now referring to 5 is an embodiment of a first view DAC feedback circuit 402 shown. The first view DAC feedback circuit 402 contains one with the first entrance 408 coupled first coupling circuit 502 and one with the second input 410 coupled second coupling circuit 504 , The first view DAC feedback circuit 402 contains a control signal input 506 and is configured to receive a first View DAC enable signal ("Enable View DAC_Feedback_1)." When the first View DAC enable signal is at the control signal input 506 is received, the second coupling circuit is turned on and couples the View DAC output 322 at the first View DAC output 412 with the VGA 310 , The first coupling circuit 502 inhibits the output from the impedance and squelch control circuit 308 when the first view DAC enable signal is received. Conversely, the first View DAC feedback circuit couples 402 the output from the impedance and squelch control circuit 308 to the VGA 310 if the first view DAC enable signal is not at the control signal input 506 is provided and inhibits the View DAC output 322 ,
Bei
einer Ausführungsform
sind die erste Koppel schaltung 402 und die zweite Koppelschaltung 504 als
ein Differenzschaltnetzwerk konfiguriert. Jede Koppelschaltung 502 und 504 enthält zwei
als Durchgangstransistoren konfigurierte NMOS-Transistoren 508.
Die NMOS-Transistoren 508 für die erste Koppelschaltung 502 sind
mit dem Eingang 408 und dem Ausgang 412 in Reihe
geschaltet. Die NMOS-Transistoren 508 für die zweite Koppelschaltung 504 sind
mit dem Eingang 410 und dem Ausgang 412 in Reihe
geschaltet. Die Durchgangstransistoren für die erste Koppelschaltung 502 besitzen ein
Gate, das mit dem Steuersignaleingang 506 gekoppelt und
dafür konfiguriert
ist, ein invertiertes Steuersignal zu empfangen. Die Durchgangstransistoren
für die
zweite Koppelschaltung 504 besitzen ein Gate, das mit dem
Steuersignaleingang 506 gekoppelt und dafür konfiguriert
ist, das Steuersignal zu empfangen.In one embodiment, the first coupling circuit 402 and the second coupling circuit 504 configured as a differential switching network. Each coupling circuit 502 and 504 contains two NMOS transistors configured as pass transistors 508 , The NMOS transistors 508 for the first coupling circuit 502 are with the entrance 408 and the exit 412 connected in series. The NMOS transistors 508 for the second coupling circuit 504 are with the entrance 410 and the exit 412 connected in series. The pass transistors for the first coupling circuit 502 have a gate connected to the control signal input 506 coupled and configured to receive an inverted control signal. The pass transistors for the second coupling circuit 504 have a gate connected to the control signal input 506 coupled and configured to receive the control signal.
Nunmehr
mit Bezug auf 6 ist eine Ausführungsform
für eine
zweite View-DAC-Rückkopplungsschaltung 404 gezeigt.
Die zweite View-DAC-Rückkopplungsschaltung 404 besitzt
einen Differenzspannungseingang 602, einen Steuersignaleingang 604 und
einen Differenzstromausgang 606. Die zweite View-DAC-Rückkopplungsschaltung 404 ist
dafür konfiguriert,
an dem Ausgang 606 auf der Basis der an dem Differenzspannungseingang 602 bereitgestellten
Differenzeingangsspannung einen Differenzausgangsstrom bereitzustellen.
Die zweite View-DAC-Rückkopplungsschaltung 404 liefert
das Differenzstromausgangssignal als Reaktion auf ein an dem Steuersignaleingang 604 bereitgestelltes
Steuersignal.Now referring to 6 is an embodiment for a second view DAC feedback circuit 404 shown. The second view DAC feedback circuit 404 has a differential voltage input 602 , a control signal input 604 and a differential current output 606 , The second view DAC feedback circuit 404 is configured at the output 606 based on the at the differential voltage input 602 provided differential input voltage to provide a differential output current. The second view DAC feedback circuit 404 provides the differential current output signal in response to a at the control signal input 604 provided control signal.
Bei
einer Ausführungsform
enthält
die zweite View-DAC-Rückkopplungsschaltung 404 eine Tail-Stromquelle 608 und
eine Differenz-Transkonduktanzverstärkerschaltung 620.
Die Tail-Stromquelle ist mit einem positiven Versorgungsspannungsknoten 620 und
einer Tail-Stromquelle 616 in
Reihe geschaltet. Der Tail-Strom ist ferner mit dem Steuersignaleingang 604 gekoppelt.
Die Tail-Stromquelle 608 liefert als Reaktion auf ein an dem
Steuersignaleingang 604 bereitgestelltes Steuersignal einen Tail-Stromteil
an dem Tail-Stromknoten.
Bei einer Ausführungsform
enthält
die Tail-Stromquelle 608 mindestens einen PMOS-Transistor
mit einem mit dem positiven Versorgungsspannungsknoten 620 gekoppelten
Source-Anschluß,
einem mit dem Tail-Stromknoten 616 gekoppelten
Drain-Anschluß und
einem mit dem Steuersignaleingang 604 gekoppelten Gate.In one embodiment, the second includes View DAC feedback circuitry 404 a tail power source 608 and a differential transconductance amplifier circuit 620 , The tail power source is connected to a positive supply voltage node 620 and a tail power source 616 connected in series. The tail current is also connected to the control signal input 604 coupled. The tail power source 608 provides in response to a at the control signal input 604 provided control signal a tail current portion at the tail power node. In one embodiment, the tail current source includes 608 at least one PMOS transistor having one with the positive supply voltage node 620 coupled source port, one with the tail power node 616 coupled drain and one with the control signal input 604 coupled gate.
Die
Differenz-Transkonduktanzverstärkerschaltung 620 ist
mit dem Tail-Stromknoten 616, dem Spannungseingang 602 und
dem Differenzstromausgang 606 gekoppelt. Die Differenz-Transkonduktanzverstärkerschaltung 620 ist
dafür konfiguriert,
auf der Basis des an dem Differenzeingang 602 bereitgestellten
Spannungssignals und des Tail-Stroms Itail an dem
Tail-Stromknoten 616 einen Differenzausgangsstrom an dem
Differenzstromausgang 606 bereitzustellen. Bei einer Ausführungsform
enthält
die Differenz-Transkonduktanzverstärkerschaltung 620 einen ersten
PMOS-Transistor 610, einen zweiten PMOS-Transistor 612,
ein erstes Widerstandsbauelement 614 und ein zweites Widerstandsbauelement 618.
Die Widerstandsbauelemente 614 oder 618 sind jeweils
mit dem Tail-Stromknoten 616 gekoppelt. Die Transistoren 610 und 612 besitzen
jeweils einen mit dem Differenzstromausgang 606 gekoppelten Drain-Anschluß und ein
mit dem Differenzspannungseingang 602 gekoppeltes Gate.
Der erste Transistor 610 besitzt einen mit dem ersten Widerstandsbauelement 614 gekoppelten
Source-Anschluß.
Der zweite Transistor 612 besitzt einen mit dem zweiten Widerstandsbauelement 618 gekoppelten
Source-Anschluß.
Die Widerstandsbauelemente 614 und 618 besitzen
eine Impedanz von 250 Ohm. Der an dem Differenzausgang 606 bereitgestellte
Differenzstrom ist proportional zu dem an dem Tail-Stromknoten 616 bereitgestellten
Tail-Strom Itail.The differential transconductance amplifier circuit 620 is with the tail power node 616 , the voltage input 602 and the differential current output 606 coupled. The differential transconductance amplifier circuit 620 is configured on the basis of the at the differential input 602 provided voltage signal and the tail current I tail at the tail power node 616 a differential output current at the differential current output 606 provide. In one embodiment, the differential transconductance amplifier circuit includes 620 a first PMOS transistor 610 , a second PMOS transistor 612 , a first resistance device 614 and a second resistance device 618 , The resistance components 614 or 618 are each with the tail power node 616 coupled. The transistors 610 and 612 each have one with the differential current output 606 coupled drain terminal and one with the differential voltage input 602 coupled gate. The first transistor 610 has one with the first resistance device 614 coupled source connection. The second transistor 612 has one with the second resistance device 618 coupled source connection. The resistance components 614 and 618 have an impedance of 250 ohms. The at the difference output 606 Provided differential current is proportional to that at the tail current node 616 provided tail current I tail .
Nunmehr
mit Bezug auf 7 ist eine Ausführungsform
eines Hilfstaktmultiplexers 406 gezeigt. Der Hilfs multiplexer
kann eine Servotaktauswahlschaltung 702, eine Lese-/Schreibtaktauswahlschaltung 704 und
einen Steuersignaleingang 706 enthalten. Die Servotaktauswahlschaltung 702 ist
an dem Servotakteingang 414 angekoppelt. Die Lese-/Schreibtaktauswahlschaltung 704 ist
mit dem Lese-/Schreibtakteingang 416 gekoppelt. Auswahlschaltung 702 und 704 sind
dafür konfiguriert,
das entsprechende Taktsignal als Reaktion auf ein an dem Steuersignaleingang 706 empfangenes
Steuersignal an den View-DAC-Takteingang 324 anzukoppeln.Now referring to 7 is an embodiment of an auxiliary clock multiplexer 406 shown. The auxiliary multiplexer may be a servo clock selection circuit 702 , a read / write clock selection circuit 704 and a control signal input 706 contain. The servo clock selection circuit 702 is at the servo clock input 414 coupled. The read / write clock selection circuit 704 is with the read / write input 416 coupled. select circuit 702 and 704 are configured to receive the corresponding clock signal in response to a at the control signal input 706 received control signal to the View DAC clock input 324 to dock.
Nunmehr
mit Bezug auf 8 ist ein Flußdiagramm
für eine
Ausführungsform
eines Verfahrens zum Abstimmen einer Leseschaltung eines auf PRML
basierenden Lese-/Schreibkanals gezeigt. Das Verfahren umfaßt die Schritte
des Erzeugens 802 eines mit einem Leistungsfähigkeitsniveau
des auf PRML basierenden Lesekanals assoziierten Analogsignals und
des selektiven Koppelns 804 des Analogsignals an eine analoge
Front-Schaltung für
eine Leseschaltung des PRML-Lese-/Schreibkanals. Bei einer Ausführungsform
wird das Analogsignal unter Verwendung digitaler Informationen aus
einem internen digitalen Bus erzeugt.Now referring to 8th FIG. 3 is a flowchart for one embodiment of a method for tuning a read circuit of a PRML based read / write channel. The method includes the steps of generating 802 an analog signal associated with a performance level of the PRML based read channel and selective coupling 804 the analog signal to an analog front circuit for a read circuit of the PRML read / write channel. In one embodiment, the analog signal is generated using digital information from an internal digital bus.
Der
Schritt des Erzeugens 802 eines Analogsignals kann ferner
die Schritte des Auswählens
eines digitalen Taktsignals aus einem Servotaktgenerator und einem
Lese-/Schreibtaktgenerator umfassen. Das Analogsignal wird durch
Umsetzen von Digitalsignalen in ein Analogsignal erzeugt. Die Digitalsignale
umfassen das gewählte
digitale Taktsignal und ein 7-Bit-Digitaldatensignal, das von einem internen
digitalen Port für
den PRML-Lese-/Schreibkanal empfangen wird.The step of creating 802 An analog signal may further comprise the steps of selecting a digital clock signal from a servo clock generator and a read / write clock generator. The analog signal is generated by converting digital signals into an analog signal. The digital signals include the selected digital clock signal and a 7-bit digital data signal received from an internal digital port for the PRML read / write channel.
Bei
einer Ausführungsform
umfaßt
der Schritt des selektiven Koppelns 804 das Koppeln des Analogsignals
und einer Verstärkerkomponente
mit variabler Verstärkung
der Leseschaltung. Bei einer anderen Ausführungsform umfaßt der Schritt
des selektiven Koppelns 804 des Analogsignals das Koppeln
des Analogsignals an einen internen Summierungsknoten 314.
Der Summierungsknoten 314 besitzt einen mit einer ODAC-Schaltung für die Leseschaltung
gekoppelten ersten Eingang, einen mit der MRA-Schaltung der Leseschaltung
gekoppelten zweiten Eingang und einen mit einem Eingang für ein CTF
gekoppelten Ausgang.In an embodiment, the step of selectively coupling comprises 804 coupling the analog signal and a variable gain amplifier component of the read circuit. In another embodiment, the step of selectively coupling 804 of the analog signal, coupling the analog signal to an internal summing node 314 , The summation node 314 has a first input coupled to an ODAC circuit for the sense circuit, a second input coupled to the MRA circuit of the sense circuit, and an output coupled to an input for a CTF.
Es
können
verschiedene Implementierungen der View-DAC-Rückkopplung
realisiert werden, die in dem Schutzumfang der vorliegenden Erfindung
liegen. Man kann eine View-DAC-Rückkopplung
in einer analogen Front-Schaltung eines auf PRML basierenden Lese-/Schreibkanals
erhalten. Alle Komponenten der View-DAC-Rückkopplungsschaltung können mit
dem Lese-/Schreibkanal auf einem einzigen integrierten Halbleiterschaltungschip
integriert werden. Als Alternative können bestimmte oder alle der Komponenten
der Zählerschaltung
in einer oder mehreren, außerhalb
eines Lese-/Schreibkanals angeordneten integrierten Schaltungen
implementiert werden.It
can
different implementations of view DAC feedback
which are within the scope of the present invention
lie. One can have a view DAC feedback
in an analogue front circuit of a PRML based read / write channel
receive. All components of the View DAC feedback circuit can be used with
the read / write channel on a single semiconductor integrated circuit chip
to get integrated. As an alternative, some or all of the components
the counter circuit
in one or more, outside
a read / write channel arranged integrated circuits
be implemented.
Obwohl
konkrete Ausführungsformen
der vorliegenden Erfindung gezeigt und beschrieben wurden, können Modifikationen
vorgenommen werden. Es ist deshalb beabsichtigt, daß die angefügten Ansprüche, einschließlich aller Äquivalente,
alle solchen Änderungen
und Modifikationen abdecken.Even though
concrete embodiments
The present invention has been shown and described modifications
be made. It is therefore intended that the appended claims, including all equivalents,
all such changes
and cover modifications.