DE4426121A1 - Semiconductor device and method for production thereof - Google Patents
Semiconductor device and method for production thereofInfo
- Publication number
- DE4426121A1 DE4426121A1 DE4426121A DE4426121A DE4426121A1 DE 4426121 A1 DE4426121 A1 DE 4426121A1 DE 4426121 A DE4426121 A DE 4426121A DE 4426121 A DE4426121 A DE 4426121A DE 4426121 A1 DE4426121 A1 DE 4426121A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor device
- shield plate
- film
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Description
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Mehrzahl integrierter Schaltkreiselemente. Insbeson dere betrifft die Erfindung eine Halbleitervorrichtung, die dazu in der Lage ist, elektrische Eigenschaften ihrer Schalt kreiselemente zu stabilisieren und dadurch eine Verbesserung der Zuverlässigkeit zu erreichen. Außerdem betrifft die Erfin dung ein Verfahren zur Herstellung dieser Halbleitervorrich tung.The present invention relates to a semiconductor device with a plurality of integrated circuit elements. In particular The invention relates to a semiconductor device which capable of switching their electrical properties Stabilize circular elements and thereby an improvement of reliability. In addition, concerns the Erfin a method of manufacturing this semiconductor device tung.
Allgemein werden Halbleitervorrichtungen unter Verwendung ei nes Wafer-Einebnungsprozesses zur Ausbildung von Schaltkreis elementen auf einem Halbleitersubstrat und eines Verpackungs prozesses zum Verpacken des Halbleitersubstrats in der Form eines Chip gebildet. Der Verpackungsprozeß umfaßt einen Passi vierungsprozeß zur Ausbildung eines Oxidfilms, der ein Oxid oder andere Störstellen enthält, über den Schaltkreiselemen ten, die auf dem Halbleitersubstrat gebildet sind, um die Oberflächen der Schaltkreiselemente zu schützen, und zum ver hindern, daß Feuchtigkeit in die Schaltkreiselemente ein dringt. Der Passivierungsprozeß umfaßt die Bildung eines Oxid films oder eines Oxidfilms, der eine Störstelle enthält, all gemein unter Verwendung eines Plasmaniederschlagprozesses.Generally, semiconductor devices are manufactured using a A wafer leveling process to form a circuit elements on a semiconductor substrate and packaging process for packaging the semiconductor substrate in the mold of a chip. The packaging process includes a pass Vation process for forming an oxide film, which is an oxide or contains other defects, over the circuit elements ten formed on the semiconductor substrate by the To protect surfaces of the circuit elements, and to ver prevent moisture from entering the circuit elements penetrates. The passivation process involves the formation of an oxide films or an oxide film containing an impurity, all common using a plasma deposition process.
Der Plasmaniederschlagprozeß kann jedoch ein Aufladungsphäno men an der gesamten Oberfläche des Halbleitersubstrats auf grund des Plasmas oder ein Phänomen verursachen, demnach Was serstoff in das Halbleitersubstrat eindringt. Das Aufla dungsphänomen und das Wasserstoffeindring-Phänomen führen zu einer Änderung der elektrischen Eigenschaft der Schaltkreis elemente, die auf dem Halbleitersubstrat ausgebildet sind. Beispielsweise zeigen auf dem Halbleitersubstrat ausgebildete Transistoren eine Änderung der Schwellenspannung und eine Schwingungsbreite der Schwellenspannung. Die Transistoren kön nen sich außerdem hinsichtlich der Eigenschaft der Freiliege zeit der heißen Träger (hot-carrier lift time) ändern. Eine derartige Änderung der elektrischen Eigenschaft der Schalt kreiselemente führt zu einer Verminderung der Zuverlässigkeit der Halbleitervorrichtung.However, the plasma deposition process can be a charging phenomenon Men on the entire surface of the semiconductor substrate cause of the plasma or cause a phenomenon, therefore what penetrates into the semiconductor substrate. The Aufla and the hydrogen penetration phenomenon lead to a change in the electrical property of the circuit elements that are formed on the semiconductor substrate. For example, show formed on the semiconductor substrate A change in threshold voltage and a transistors Vibration range of the threshold voltage. The transistors can are also concerned with the property of the exposed change the time of the hot carrier lift time. A such change in the electrical property of the switching circular elements leads to a reduction in reliability the semiconductor device.
In Fig. 1 ist eine herkömmliche Halbleitervorrichtung gezeigt, die die vorstehend genannten Probleme aufweist. Wie in Fig. 1 gezeigt, umfaßt die Halbleitervorrichtung ein Halbleiter substrat 1, das mit einer N-Quelle und einer P-Quelle ausge bildet ist, und einen Elementisolierfilm, der auf dem Halblei tersubstrat 1 gebildet und dazu ausgelegt ist, Elementbereiche 2 und 3 zu bestimmen. Das Halbleitersubstrat 1 hat außerdem ein Polysiliciummuster 5 für das Gate und einen P-Diffusions bereich 6 und einen N-Diffusionsbereich 7 jeweils von der P- Quelle und der N-Quelle ausgehend. Die N- und P-Diffusionsbe reiche 7 und 6 werden durch Implantieren von N- und P-Fehl stellenionen in die N- und P-Quellen gebildet. Über die gesam te freiliegende Oberfläche des resultierenden Aufbaus werden ein erster Zwischenschichtisolierfilm 8, ein erstes Verdrah tungsmuster 9, ein zweiter Zwischenschichtisolierfilm 10 und ein zweites Verdrahtungsmuster 11 aufeinanderfolgend gebildet. Über dem zweiten Verdrahtungsmuster 11 und dem zweiten Zwi schenschichtisolierfilm 10 ist ein passiver Film 12 unter Ver wendung eines Passivierungsprozesses gebildet.In Fig. 1, there is shown a conventional semiconductor device which has the above problems. As shown in FIG. 1, the semiconductor device comprises a semiconductor substrate 1 which is formed with an N source and a P source, and an element insulating film which is formed on the semiconductor substrate 1 and is configured to form element regions 2 and 3 to determine. The semiconductor substrate 1 also has a polysilicon pattern 5 for the gate and a P-diffusion region 6 and an N-diffusion region 7 respectively from the P source and the N source. The N and P diffusion regions 7 and 6 are formed by implanting N and P vacancy ions into the N and P sources. A first interlayer insulation film 8 , a first wiring pattern 9 , a second interlayer insulation film 10, and a second wiring pattern 11 are sequentially formed over the entire exposed surface of the resulting structure. A passive film 12 is formed over the second wiring pattern 11 and the second interlayer insulating film 10 using a passivation process.
Da dieser Aufbau die Bildung eines passiven Films über der Oberseite des zweiten Verdrahtungsmusters 11 umfaßt, wie in Fig. 1 gezeigt, kann aus einem Plasma erhaltener Wasserstoff in die Verdrahtungsmuster, das Polysiliciummuster für das Gate und die Diffusionsbereiche eindringen, die unter dem passiven Film 12 angeordnet sind, beim Durchführen des Passivierungs prozesses. Die Diffusionsbereiche werden insbesondere durch eine Ladung beeinflußt, die durch das Plasma bei dem Passivie rungsprozeß eingeführt wird. Das Plasmaeindring-Phänomen und das Aufladungsphänomen führen zu einer Änderung der elektri schen Eigenschaft der Metalloxidhalbleiter (MOS)-Transistoren, die in der Halbleitervorrichtung enthalten sind. Die herkömm liche Halbleitervorrichtung mit dem vorstehend genannten Auf bau zeigt deshalb eine verminderte Zuverlässigkeit.Since this structure involves the formation of a passive film over the top of the second wiring pattern 11 , as shown in FIG. 1, hydrogen obtained from a plasma can penetrate the wiring patterns, the polysilicon pattern for the gate, and the diffusion regions that under the passive film 12 are arranged when carrying out the passivation process. The diffusion regions are influenced in particular by a charge which is introduced by the plasma in the passivation process. The plasma penetration phenomenon and the charging phenomenon lead to a change in the electrical property of the metal oxide semiconductor (MOS) transistors contained in the semiconductor device. The convention Liche semiconductor device with the above construction shows therefore a reduced reliability.
Zur Stabilisierung der elektrischen Eigenschaften der Schalt kreiselemente, die in der Halbleitervorrichtung enthalten sind, ist ein zusätzlicher Glühprozeß vorgeschlagen worden, der bei einer Temperatur von etwa 400 bis 500°C nach dem Pas sivierungsprozeß ausgeführt wird. Ein derartiger Glühprozeß kann jedoch eine Änderung der Eigenschaft eines Spin-on-glass (SOG)-Films nach sich ziehen, der hauptsächlich aus einem Zwi schenmetalloxid (IMO) besteht, und ein Zurückfließen eines ei ne Metallschicht bildenden Materials. Wenn die Schaltkreisele mente selbst nach Beendung des Glühprozesses instabile elek trische Eigenschaften zeigen, ist es außerdem notwendig, einen zusätzlichen Glühprozeß für eine lange Zeit oder einen oder einen Ultraviolett-Temperungsprozeß auszuführen.To stabilize the electrical properties of the switch circular elements included in the semiconductor device an additional annealing process has been proposed the at a temperature of about 400 to 500 ° C after the Pas Activation process is carried out. Such an annealing process however, there may be a change in the property of a spin-on-glass (SOG) film, which mainly consists of a tw is metal oxide (IMO), and a backflow of an egg ne metal layer forming material. If the circuit elements are unstable even after the annealing process has ended trical properties, it is also necessary to have one additional glow process for a long time or one or perform an ultraviolet annealing process.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Halb leitervorrichtung zu schaffen, die dazu in der Lage ist, die elektrischen Eigenschaften ihrer Schaltkreiselemente zu stabi lisieren und dadurch eine Verbesserung der Zuverlässigkeit zu erreichen. Außerdem soll durch die Erfindung ein vorteilhaftes Herstellungsverfahren fürs diese Halbleitervorrichtung geschaf fen werden.The invention is therefore based on the object, a half To create conductor device that is able to electrical properties of their circuit elements to stabi and thereby improve reliability to reach. In addition, the invention is intended to be advantageous Manufacturing process for this semiconductor device be opened.
Gemäß einem Aspekt schafft die vorliegende Erfindung eine Halbleitervorrichtung mit einem Halbleitersubstrat, zumindest einem Schaltkreiselement, das auf dem Halbleitersubstrat ge bildet ist, einen passiven Film, der auf dem Schaltkreisele ment gebildet und dazu ausgelegt ist, das Schaltkreiselement zu schützen, und einer Abschirmplatte, die zwischen dem Schaltkreiselement und dem passiven Film gebildet und dazu ausgelegt ist, ein Wasserstoffeindring-Phänomen und ein Aufla dungsphänomen zu verhindern, die durch die Bildung des passi ven Films verursacht werden.In one aspect, the present invention provides one Semiconductor device with a semiconductor substrate, at least a circuit element that ge on the semiconductor substrate is a passive film that forms on the circuit ment formed and designed to the circuit element to protect, and a shield plate between the Circuit element and the passive film formed and this is designed, a hydrogen penetration phenomenon and Aufla prevention phenomenon caused by the formation of the passi ven films are caused.
Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Zubereiten eines Halbleitersubstrats, Bilden eines Schaltkreiselements auf dem Halbleitersubstrat, Bilden eines Zwischenschichtisolierfilms über den Schaltkreiselemen ten, Bilden einer Abschirmplatte über dem Zwischenschichtiso lierfilm, welche Platte dazu ausgelegt ist, zu verhindern, daß die Schaltkreiselemente die elektrische Eigenschaft ändern, und Bilden eines passiven Films über der Abschirmplatte.In another aspect, the present invention provides a method of manufacturing a semiconductor device with the steps: preparing a semiconductor substrate, forming of a circuit element on the semiconductor substrate, forming an interlayer insulation film over the circuit elements forming a shield plate over the interlayer iso lierfilm, which plate is designed to prevent the circuit elements change the electrical property, and forming a passive film over the shield plate.
Nachfolgend wird die Erfindung anhand von Zeichnungen näher erläutert; es zeigen:The invention will be explained in more detail below with reference to drawings explained; show it:
Fig. 1 einen Querschnitt einer herkömmlichen Halbleitervor richtung, Fig. 1 a cross-section of a conventional directional Halbleitervor,
Fig. 2 einen Querschnitt einer Halbleitervorrichtung mit kom plementären MOS(CMOS)-Transistoren in Übereinstimmung mit ei ner ersten Ausführungsform der vorliegenden Erfindung, Fig. 2 shows a cross section of a semiconductor device having com plementary MOS (CMOS) transistors in accordance with egg ner first embodiment of the present invention,
Fig. 3 eine Halbleitervorrichtung eines statischen Speichers mit wahlfreiem Zugriff (SRAM) in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung, Fig. 3 shows a semiconductor device of a static random-access memory (SRAM) in accordance with a second embodiment of the present invention,
Fig. 4 einen Querschnitt einer Halbleitervorrichtung mit einem elektrisch löschbaren und programmierbaren Nur-Lesespeicher (EEPROM) in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung und Fig. 4 shows a cross section of a semiconductor device having an electrically erasable and programmable read-only memory (EEPROM) in accordance with a third embodiment of the present invention, and
Fig. 5 einen Querschnitt einer Halbleitervorrichtung mit einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) in Überein stimmung mit einer vierten Ausführungsform der vorliegenden Erfindung. Fig. 5 is a cross section of a semiconductor device having a dynamic random access memory (DRAM) in Convention humor with a fourth embodiment of the present invention.
Fig. 1 betrifft den eingangs abgehandelten Stand der Technik. Nachfolgend wird die Erfindung anhand der Fig. 2 bis 5 erläu tert. Fig. 1 refers to the initially discussed prior art. The invention is tert tert with reference to FIGS . 2 to 5.
Fig. 2 zeigt eine Querschnittansicht einer Halbleitervorrich tung mit CMOS-Transistoren in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 2 sind Elemente, die jeweils denjenigen in Fig. 1 entsprechen, mit denselben Bezugsziffern bezeichnet. Fig. 2 shows a cross-sectional view of a Halbleitervorrich tung with CMOS transistors in accordance with a first embodiment of the present invention. In Fig. 2, elements corresponding to those in Fig. 1 are designated by the same reference numerals.
Wie in Fig. 2 gezeigt, umfaßt die Halbleitervorrichtung ein Halbleitersubstrat 1, das mit einer N-Quelle und einer P-Quel le ausgebildet ist, und einen Elementisolierfilm, der auf dem Halbleitersubstrat 1 ausgebildet und dazu ausgelegt ist, Ele mentbereiche 2 und 3 zu bestimmen. Das Halbleitersubstrat 1 hat ferner ein Polysiliciummuster 5 für ein Gate und einen T- Diffusionsbereich 6 und einen N-Diffusionsbereich 7, jeweils von der P-Quelle und der N-Quelle ausgehend. Die N- und P-Dif fusionsbereiche 7 und 6 sind durch Implantieren von N- und P- Fehlstellenionen in den N- und P-Quellen jeweils ausgebildet. Ein erster Zwischenschichtisolierfilm 8 ist über der gesamten freiliegenden Oberfläche des resultierenden Aufbaus ausgebil det. Zusammen mit dem Polysiliciummuster 5 für das Gate, bil den die P- und N-Diffusionsbereiche 6 und 7 jeweils MOS-Tran sistoren. Jeder MOS-Transistor ist unter Verwendung des her kömmlichen MOS-Transistor-Herstellungsverfahrens hergestellt.As shown in FIG. 2, the semiconductor device includes a semiconductor substrate 1 formed with an N source and a P source, and an element insulating film formed on the semiconductor substrate 1 and configured to form element regions 2 and 3 determine. The semiconductor substrate 1 also has a polysilicon pattern 5 for a gate and a T diffusion region 6 and an N diffusion region 7 , each starting from the P source and the N source. The N and P diffusion regions 7 and 6 are formed by implanting N and P defect ions in the N and P sources, respectively. A first interlayer insulating film 8 is formed over the entire exposed surface of the resulting structure. Together with the polysilicon pattern 5 for the gate, the P and N diffusion regions 6 and 7 form the respective MOS transistors. Each MOS transistor is manufactured using the conventional MOS transistor manufacturing method.
Über dem ersten Zwischenschichtisolierfilm 8 ist eine Schicht aus leitfähigem Material niedergeschlagen. Die Schicht aus leitfähigem Material wird einer Musterausbildung unterworfen, wodurch eine Abschirmplatte 13 gebildet wird. Die Musteraus bildung wird derart erreicht, daß die Abschirmplatte 13 durch die MOS-Transistoren besetzte Überzugsbereiche bedeckt. Die Abschirmplatte 13 ist aus einem metallischen Material oder aus Polysilicium hergestellt und von den MOS-Transistoren durch den ersten Zwischenschichtisolierfilm 8 elektrisch isoliert.A layer of conductive material is deposited over the first interlayer insulating film 8 . The layer of conductive material is subjected to pattern formation, whereby a shield plate 13 is formed. The pattern formation is achieved such that the shielding plate 13 covered by the MOS transistors covered areas. The shield plate 13 is made of a metallic material or polysilicon and is electrically insulated from the MOS transistors through the first interlayer insulating film 8 .
Über die gesamte freiliegende Oberfläche des resultierenden Aufbaus sind ein zweiter Zwischenschichtisolierfilm 14, ein erstes Verdrahtungsmuster 15, ein dritter Zwischenschichtiso lierfilm 16 und ein zweites Verdrahtungsmuster 17 aufeinander folgend ausgebildet. Das erste Verdrahtungsmuster 15 verläuft nach unten teilweise durch den zweiten Zwischenschichtisolier film 14, die Abschirmplatte 13 und den ersten Zwischenschicht isolierfilm 8 derart, daß es mit den P- und N-Diffusionsberei chen 6 und 7 elektrisch verbunden ist. Das erste Verdrahtungs muster 15 ist außerdem von der Abschirmplatte 13 elektrisch isoliert. Über dem zweiten Verdrahtungsmuster 17 ist ein (nicht gezeigter) passiver Film unter Ausbildung eines Passi vierungsprozesses ähnlich zu dem ausgebildet, der beim her kömmlichen Aufbau verwendet wird. Die Abschirmplatte 13 dient dazu, zu verhindern, daß Wasserstoffatome während des Passi vierungsprozesses die MOS-Transistoren durchdringen. Nach Be endung der Herstellung der Halbleitervorrichtung empfängt die Abschirmplatte 13 eine Spannung eines gewissen Pegels, oder sie wird mit dem Diffusionsbereich 6 oder 7 so verbunden, daß die Ladung entfernt wird, die beim Passivierungsprozeß einge führt worden ist.A second interlayer insulating film 14 , a first wiring pattern 15 , a third interlayer insulating film 16 and a second wiring pattern 17 are formed successively over the entire exposed surface of the resulting structure. The first wiring pattern 15 extends downward partially through the second interlayer insulating film 14 , the shielding plate 13 and the first interlayer insulating film 8 such that it is electrically connected to the P and N diffusion regions 6 and 7 . The first wiring pattern 15 is also electrically isolated from the shield plate 13 . Above the second wiring pattern 17 is a (not shown) passive film forming a passivation vierungsprozesses similarly formed, which is used in construction to the conventional forth. The shield plate 13 serves to prevent hydrogen atoms from penetrating the MOS transistors during the passivation process. After completion of the manufacture of the semiconductor device, the shield plate 13 receives a voltage of a certain level, or it is connected to the diffusion region 6 or 7 so that the charge which was introduced in the passivation process is removed.
Fig. 3 zeigt eine Halbleitervorrichtung mit einem SRAM in Übereinstimmung mit einer zweiten Ausführungsform der vorlie genden Erfindung. Wie in Fig. 3 gezeigt, umfaßt die Halblei tervorrichtung ein Halbleitersubstrat 20, das einen Umfangs schaltkreisbereich 20-1 und einen Speicherzellenbereich 20-2 hat. Über dem Halbleitersubstrat 20 sind ein Feldoxidfilm 21, ein Polysiliciummuster 22 für das Gate und Fehlstellendiffu sionsbereiche 23 aufeinanderfolgend gebildet. Ein erster Zwi schenschichtisolierfilm 24 und ein Verdrahtungsmuster 25 sind über der gesamten freiliegenden Oberfläche des resultierenden Aufbaus aufeinanderfolgend gebildet. Das Verdrahtungsmuster 25 verläuft nach unten teilweise durch den ersten Zwischen schichtisolierfilm 24 derart, daß es mit den Fehlstellendiffu sionsbereichen 23 elektrisch verbunden ist. Die Ausbildung der vorstehend genannten Elemente wird unter Verwendung des her kömmlichen SPAM-Herstellungsverfahrens erreicht. Fig. 3 shows a semiconductor device with an SRAM in accordance with a second embodiment of the vorlie invention. As shown in FIG. 3, the semiconductor device comprises a semiconductor substrate 20 having a peripheral circuit area 20-1 and a memory cell area 20-2 . Over the semiconductor substrate 20 , a field oxide film 21 , a polysilicon pattern 22 for the gate, and void diffusion regions 23 are successively formed. A first interlayer insulating film 24 and a wiring pattern 25 are successively formed over the entire exposed surface of the resulting structure. The wiring pattern 25 extends downward partially through the first interlayer insulating film 24 such that it is electrically connected to the defect diffusion regions 23 . The formation of the above elements is achieved using the conventional SPAM manufacturing process.
Die Halbleitervorrichtung umfaßt ferner einen zweiten Zwi schenschichtisolierfilm 26, der über der gesamten freiliegen den Oberfläche des resultierenden Aufbaus gebildet ist, ein schließlich dem Verdrahtungsmuster 25 und einer Abschirmplatte 27, die auf dem zweiten Zwischenschichtisolierfilm 26 gebildet ist. Die Ausbildung der Abschirmplatte 27 wird durch Bilden einer Polysiliciumschicht oder einer metallischen Material schicht über dem zweiten Zwischenschichtisolierfilm 26 und durch ein darauffolgendes Musterausbilden der Polysilicium schicht oder metallischen Materialschicht derart erreicht, daß sie in Teile geteilt wird, die jeweils dem Umfangsschaltkreis bereich 20-1 und dem Speicherzellenbereich 20-2 entsprechen. Über der Abschirmplatte 23 wird ein (nicht gezeigter) Oxidfilm mit einer Verunreinigung oder keiner Verunreinigung unter Ver wendung eines Einebnungsprozesses oder eines Passivierungspro zesses gebildet.The semiconductor device further includes a second interlayer insulating film 26 formed over the entire exposed surface of the resulting structure, including the wiring pattern 25 and a shield plate 27 formed on the second interlayer insulating film 26 . The formation of the shield plate 27 is accomplished by forming a polysilicon layer or a metallic material layer over the second interlayer insulating film 26 and then patterning the polysilicon layer or metallic material layer such that it is divided into parts each corresponding to the peripheral circuit area 20-1 and correspond to the memory cell area 20-2 . Over the shield plate 23 , an oxide film (not shown) with an impurity or no impurity is formed using a flattening process or a passivation process.
Bei dem Einebnungsprozeß oder dem Passivierungsprozeß zur Bil dung des Oxidfilms dient die Abschirmplatte 23 dazu, zu ver hindern, daß Wasserstoffe in das Polysiliciummuster 22 für das Gate, die Diffusionsbereiche 23 und das Verdrahtungsmuster 25 eindringen. Nach Beendung des Einebnungsprozesses oder des Passivierungsprozesses empfängt die Abschirmplatte 23 eine Spannung eines bestimmten Pegels oder ist mit den Diffusions bereichen 23 so verbunden, daß eine Ladung entfernt wird, die bei dem Einebnungsprozeß oder dem Passivierungsprozeß in das Halbleitersubstrat 20 eingeführt worden ist. In the flattening process or the passivation process for forming the oxide film, the shield plate 23 serves to prevent hydrogen from entering the polysilicon pattern 22 for the gate, the diffusion regions 23, and the wiring pattern 25 . After completion of the leveling process or the passivation process, the shield plate 23 receives a voltage of a certain level or is connected to the diffusion regions 23 in such a way that a charge is removed which has been introduced into the semiconductor substrate 20 during the leveling process or the passivation process.
Fig. 4 zeigt eine Querschnittansicht einer Halbleitervorrich tung mit einem EEPROM in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung umfaßt. Wie in Fig. 4 gezeigt, umfaßt die Halbleitervorrichtung ein Halbleiter substrat 31, das einen Umfangsschaltkreisbereich 31-1 und ei nen Speicherzellenbereich 31-2 hat. Über das Halbleiter substrat 31 werden ein Polysiliciummuster 32 für das Gate und Fehlstellendiffusionsbereiche 33 aufeinanderfolgend ausgebil det. Ein erstes Isolierfilmmuster 34 wird auf dem resultieren den Aufbau derart gebildet, daß es den Umfangsschaltkreisbe reich 31-1 und einen Teil des Speicherzellenbereichs 31-2 be deckt. Ein Verdrahtungsmuster 35 und ein zweites Isolierfilm muster 36 werden auf einem Abschnitt des ersten Isolierfilmmu sters 34 ausgebildet, das den Umfangsschaltkreisbereich 31-1 bedeckt. Das Verdrahtungsmuster 35 verläuft nach unten teil weise durch das erste Isolierfilmmuster 34 derart, daß es mit den Fehlstellendiffusionsbereichen 33 elektrisch verbunden ist. Das zweite Isolierfilmmuster 36 ist nicht auf dem Spei cherzellenbereich 31-2, sondern auf dem Umfangsschaltkreisbe reich 31-1 angeordnet. Fig. 4 shows a cross-sectional view of a Halbleitervorrich tung with an EEPROM in accordance with a third embodiment of the present invention comprises. As shown in FIG. 4, the semiconductor device includes a semiconductor substrate 31 having a peripheral circuit area 31-1 and a memory cell area 31-2 . About the semiconductor substrate 31 , a polysilicon pattern 32 for the gate and void diffusion regions 33 are formed in succession. A first insulating film pattern 34 is formed on the resultant structure so as to cover the peripheral circuit area 31-1 and a part of the memory cell area 31-2 . A wiring pattern 35 and a second insulating film pattern 36 are formed on a portion of the first insulating film pattern 34 that covers the peripheral circuit area 31-1 . The wiring pattern 35 runs downward in part through the first insulating film pattern 34 in such a way that it is electrically connected to the defect diffusion regions 33 . The second insulating film pattern 36 is not arranged on the memory cell area 31-2 but on the peripheral circuit area 31-1 .
Die Halbleitervorrichtung umfaßt ferner eine Abschirmplatte 37. Diese Abschirmplatte 37 ist durch Bilden einer Polysilici umschicht oder einer metallischen Materialschicht über dem re sultierenden Aufbau einschließlich dem zweiten Isolierfilmmu ster 36 gebildet, woraufhin die Polysiliciumschicht oder me tallische Materialschicht mit einem Muster ausgebildet wird. Die Abschirmplatte 37 ist teilweise auf dem zweiten Isolier filmmuster 36 angeordnet. Die Abschirmplatte 37 ist außerdem teilweise auf einem Teil des ersten Isolierfilmmusters 34 an geordnet, der auf dem Speicherzellenbereich 31-2 und einem freiliegenden Teil des Halbleitersubstrats 31 angeordnet ist, der nicht mit dem ersten Isolierfilmmuster 34 bedeckt ist. Über der gesamten freiliegenden Oberfläche des resultierenden Aufbaus einschließlich der Abschirmplatte 37 ist ein (nicht gezeigter) Oxidfilm mit einer Verunreinigung oder keiner Ver unreinigung bzw. einem Fehlstellenbereich oder keinem Fehl stellenbereich unter Verwendung eines Einebnungsprozesses oder eines Passivierungsprozesses gebildet.The semiconductor device further includes a shield plate 37 . This shield plate 37 is formed by forming a polysilicon layer or a metallic material layer over the resultant structure including the second insulating film pattern 36 , whereupon the polysilicon layer or metallic material layer is formed with a pattern. The shield plate 37 is partially arranged on the second insulating film pattern 36 . The shield plate 37 is also partially arranged on a part of the first insulation film pattern 34 , which is arranged on the memory cell region 31-2 and an exposed part of the semiconductor substrate 31, which is not covered with the first insulation film pattern 34 . Over the entire exposed surface of the resulting structure including the shield plate 37 , an oxide film (not shown) is formed with an impurity or no impurity or a vacancy area or a vacancy area using a leveling process or a passivation process.
Bei dem Einebnungsprozeß oder dem Passivierungsprozeß zur Bil dung des Oxidfilms dient die Abschirmplatte 37 dazu, zu ver hindern, daß Wasserstoffatome in das Polysiliciummuster 32 für das Gate, die Diffusionsbereiche 33 und das Verdrahtungsmuster 35 eindringen. Nach Beendung des Einebnungsprozesses oder des Passivierungsprozesses empfängt die Abschirmplatte 37 eine Spannung eines gewissen Pegels oder wird mit den Diffusionsbe reichen 33 so verbunden, daß Ladung entfernt wird, die bei dem Einebnungsprozeß oder dem Passivierungsprozeß in das Halblei tersubstrat 20 eingeführt worden ist.In the flattening process or the passivation process for forming the oxide film, the shield plate 37 serves to prevent hydrogen atoms from entering the polysilicon pattern 32 for the gate, the diffusion regions 33, and the wiring pattern 35 . After completion of the leveling process or the passivation process, the shield plate 37 receives a voltage of a certain level or is connected to the diffusion regions 33 so as to remove charge that has been introduced into the semiconductor substrate 20 during the leveling process or the passivation process.
Fig. 5 zeigt einen Querschnitt einer Halbleitervorrichtung mit einem DRAM in Übereinstimmung mit einer vierten Ausführungs form der vorliegenden Erfindung. Wie in Fig. 5 gezeigt, umfaßt die Halbleitervorrichtung ein Halbleitersubstrat 41, das einen Umfangsschaltkreisbereich 41-1 und einen Speicherzellenbereich 41-2 hat. Über dem Halbleitersubstrat 41 werden ein Element isolierfilm 42, ein Polysiliciummuster 43 für das Gate und Fehlstellendiffusionsbereiche 44 aufeinanderfolgend gebildet. Ein erster Zwischenschichtisolierfilm 45 wird auf der gesamten freiliegenden Oberfläche des resultierenden Films gebildet. Das Polysiliciummuster 43 für jedes Gate und jeder entspre chende Fehlstellendiffusionsbereich 44 bilden einen MOS-Tran sistor. Diese Elemente des MOS-Transistors werden unter Ver wendung des herkömmlichen MOS-Transistor-Herstellungsverfah rens hergestellt. Die Ausbildung des Elementisolierfilms 42, des Polysiliciummusters 43 und des Fehlstellendiffusionsbe reichs 44 wird nach Beendung der Ausbildung von N- und P-Quel len an der Oberseite des Halbleitersubstrats 1 erreicht. Fig. 5 shows a cross section of a semiconductor device having a DRAM in accordance with a fourth form of execution of the present invention. As shown in FIG. 5, the semiconductor device includes a semiconductor substrate 41 having a peripheral circuit area 41-1 and a memory cell area 41-2 . Over the semiconductor substrate 41 , an element insulating film 42 , a polysilicon pattern 43 for the gate, and void diffusion regions 44 are sequentially formed. A first interlayer insulating film 45 is formed on the entire exposed surface of the resulting film. The polysilicon pattern 43 for each gate and each corresponding defect diffusion region 44 form a MOS transistor. These elements of the MOS transistor are manufactured using the conventional MOS transistor manufacturing method. The formation of the element insulating film 42 , the polysilicon pattern 43 and the defect diffusion region 44 is achieved after completion of the formation of N and P sources on the upper side of the semiconductor substrate 1 .
Auf dem ersten Zwischenschichtisolierfilm 45 werden ein erstes Verdrahtungsmuster 46 und ein zweites Verdrahtungsmuster 47 gebildet. Das erste Verdrahtungsmuster 46 ist an dem Umfangs schaltkreisbereich 41-1 so angeordnet, daß MOS-Transistoren elektrisch miteinander verbunden werden, die an dem Umfangs schaltkreisbereich 41-1 gebildet sind. Das erste Verdrahtungs muster 46 verläuft nach unten teilweise durch den ersten Zwi schenschichtisolierfilm 45 derart, daß es elektrisch mit den Fehlstellendiffusionsbereichen 44 verbunden ist. Andererseits ist das zweite Verdrahtungsmuster 47 an dem Speicherzellenbe reich 41-2 so angeordnet, daß MOS-Transistoren elektrisch ver bunden werden, die an dem Speicherzellenbereich 41-2 gebildet sind. Zu diesem Zweck verläuft das zweite Verdrahtungsmuster 47 nach unten teilweise durch den ersten Zwischenschichtiso lierfilm 45 derart, daß es mit den Fehlstellendiffusionsberei chen 44 elektrisch verbunden ist. Ein zweiter Zwischenschicht isolierfilm 48 ist außerdem über dem ersten Verdrahtungsmuster 46 und einem freiliegenden Abschnitt des ersten Zwischen schichtisolierfilms 45 gebildet, der an dem Umfangsschalt kreisbereich 41-1 angeordnet und nicht mit dem ersten Verdrah tungsmuster 46 bedeckt ist.A first wiring pattern 46 and a second wiring pattern 47 are formed on the first interlayer insulating film 45 . The first wiring pattern 46 is arranged on the peripheral circuit area 41-1 so that MOS transistors are electrically connected to each other, which are formed on the peripheral circuit area 41-1 . The first wiring pattern 46 extends downward partially through the first interlayer insulating film 45 such that it is electrically connected to the defect diffusion regions 44 . On the other hand, the second wiring pattern 47 is arranged on the Speicherzellenbe rich 41-2 so that MOS transistors are connected electrically ver which are formed on the memory cell region 41-2. For this purpose, the second wiring pattern 47 extends downward partially through the first interlayer insulating film 45 such that it is electrically connected to the defect diffusion regions 44 . A second interlayer insulating film 48 is also connected via the first wiring pattern 46 and an exposed portion of the first layer insulation film 45 formed intermediate, which is covered disposed on the periphery circuit region 41-1 and not with the first processing pattern Wire the 46th
Die Halbleitervorrichtung umfaßt außerdem eine erste Abschirm platte 49, die auf dem zweiten Zwischenschichtisolierfilm 48 gebildet ist, und eine zweite Abschirmplatte 50, die auf dem zweiten Verdrahtungsmuster 47 und einem freiliegenden Ab schnitt des ersten Zwischenschichtisolierfilms 45 gebildet ist, der an dem Speicherzellenbereich 41-2 angeordnet und nicht mit dem zweiten Verdrahtungsmuster 47 bedeckt ist. Über der gesamten freiliegenden Oberfläche des resultierenden Auf baus einschließlich den ersten und zweiten Abschirmplatten 49 und 50 wird ein (nicht gezeigter) Oxidfilm mit einer Verunrei nigung oder keiner Verunreinigung unter Verwendung eines Ein ebnungsprozesses oder eines Passivierungsprozesses gebildet. The semiconductor device also includes a first shield plate 49 formed on the second interlayer insulating film 48 and a second shielding plate 50 formed on the second wiring pattern 47 and an exposed portion of the first interlayer insulating film 45 formed on the memory cell region 41-2 is arranged and is not covered with the second wiring pattern 47 . An oxide film (not shown) with an impurity or no impurity is formed over the entire exposed surface of the resulting structure including the first and second shield plates 49 and 50 using a leveling process or a passivation process.
Bei dem Einebnungsprozeß oder dem Passivierungsprozeß zur Bil dung des Oxidfilms dienen die ersten und zweiten Abschirmplat ten 49 und 50 dazu, zu verhindern, daß Wasserstoffatome in das Polysiliciummuster 43 für das Gate, die Diffusionsbereiche 44 und die Verdrahtungsmuster 46 und 47 eindringen. Nach Beendung des Einebnungsprozesses oder des Passivierungsprozesses emp fängt die erste Abschirmplatte 49 eine Spannung eines gewissen Pegels oder wird mit den Diffusionsbereichen 44 so verbunden, daß Ladung entfernt wird, die bei dem Einebnungsprozeß oder Passivierungsprozeß in das Halbleitersubstrat 41 eingeführt worden ist. Andererseits ist die zweite Abschirmplatte 50 elektrisch mit dem zweiten Verdrahtungsmuster 47 verbunden, um als Kondensatorelektrode zu wirken. Ahnlich zur ersten Ab schirmplatte 49 dient die zweite Abschirmplatte 50 zur Entfer nung einer Ladung, die bei dem Einebnungsprozeß oder dem Pas sivierungsprozeß in das Halbleitersubstrat 41 eingeführt wor den ist. Zu diesem Zweck sind die ersten und zweiten Abschirm platten 49 und 50 aus Polysilicium oder einem metallischen Ma terial hergestellt.In the leveling process or the passivation process for forming the oxide film, the first and second shield plates 49 and 50 serve to prevent hydrogen atoms from entering the polysilicon pattern 43 for the gate, the diffusion regions 44, and the wiring patterns 46 and 47 . After completion of the leveling process or the passivation process, the first shielding plate 49 receives a voltage of a certain level or is connected to the diffusion regions 44 in such a way that charge which has been introduced into the semiconductor substrate 41 during the leveling process or passivation process is removed. On the other hand, the second shield plate 50 is electrically connected to the second wiring pattern 47 to act as a capacitor electrode. Similar to the first shielding plate 49 , the second shielding plate 50 serves to remove a charge which has been introduced into the semiconductor substrate 41 during the leveling process or the passivation process. For this purpose, the first and second shield plates 49 and 50 are made of polysilicon or a metallic material.
Obwohl die bevorzugten Ausführungsformen der vorliegenden Er findung, die jeweils in Fig. 2 bis 5 gezeigt sind, in Verbin dung mit MOS-Transistoren und -Schaltkreiselementen beschrie ben worden sind, erkannt der Fachmann, daß die vorliegende Er findung auf Fälle angewandt werden kann, die Widerstände und Kondensatoren ebenso wie MOS-Transistoren umfassen.Although the preferred embodiments of the present invention, each shown in Figs. 2 through 5, have been described in connection with MOS transistors and circuit elements, those skilled in the art will recognize that the present invention can be applied to cases which include resistors and capacitors as well as MOS transistors.
In sämtlichen der Fälle der Fig. 2 bis 5 kann ein Nitrid-Film über oder unter jeder Abschirmplatte gebildet sein. Der Ni trid-Film dient dazu, zu verhindern, daß Feuchtigkeit in die Schaltkreiselemente eindringt. Der Nitrid-Film wird unter Ver wendung eines Niederschlagprozesses mit 60 bis 500*p1645X ge bildet.In all of the cases of Figures 2-5 , a nitride film can be formed over or under each shield plate. The Ni trid film serves to prevent moisture from entering the circuit elements. The nitride film is formed using a precipitation process with 60 to 500 * p1645X.
Außerdem kann unter oder über jeder Abschirmplatte zusätzlich ein Oxidfilm gebildet werden, der eine Vielzahl freier oder loser Bindungen hat. Dieser Oxidfilm dient zum Einfangen von Wasserstoffatomen, die in die Schaltkreiselemente eindringen. Der Oxidfilm unterstützt die Funktion der Abschirmplatte der art, daß ein Eindringen von Wasserstoffatomen wirksam verhin dert wird.It can also be placed under or over each shield plate an oxide film can be formed which is a variety of free or loose ties. This oxide film is used to capture Hydrogen atoms that penetrate the circuit elements. The oxide film supports the function of the shielding plate art that effectively prevents the penetration of hydrogen atoms is changed.
Wie aus der vorstehenden Beschreibung hervorgeht, wird eine Abschirmplatte über jedem Halbleiterschaltkreiselement in Übereinstimmung mit der vorliegenden Erfindung so gebildet, daß Wasserstoffatome von dem Schaltkreiselement in einem Ein ebnungsprozeß oder Passivierungsprozeß ab- oder ferngehalten werden, und daß Ladung entfernt wird, die bei dem Einebnungs prozeß oder dem Passivierungsprozeß eingeführt worden ist. Es ist deshalb möglich, die elektrischen Eigenschaften der Schaltkreiselemente zu stabilisieren, die auf einem Halblei tersubstrat gebildet sind, und dadurch eine Halbleitervorrich tung herzustellen, die eine verbesserte Zuverlässigkeit hat.As is apparent from the above description, a Shielding plate over each semiconductor circuit element in Formed in accordance with the present invention so that hydrogen atoms from the circuit element in one Leveling process or passivation process kept or kept away and that charge is removed that is at the leveling process or the passivation process has been introduced. It is therefore possible to change the electrical properties of the Stabilize circuit elements on a half lead ter substrate are formed, and thereby a semiconductor device device that has improved reliability.
In Übereinstimmung mit der vorliegenden Erfindung wird ein Ni trid-Film zusätzlich zu der Abschirmplatte vorgesehen. Der Ni trid-Film dient dazu, zu verhindern, daß Feuchtigkeit in die Schaltkreiselemente eindringt. Dadurch ist es möglich, ein Kurzschlußphänomen und eine Fehlfunktion der Schaltkreisele mente zu vermeiden und dadurch die Zuverlässigkeit der Halb leitervorrichtung weiter zu verbessern.In accordance with the present invention, a Ni trid film is provided in addition to the shielding plate. The Ni trid film is used to prevent moisture from entering the Penetrates circuit elements. This makes it possible Short circuit phenomenon and malfunction of the circuit elements and thus the reliability of the half to further improve the conductor device.
Claims (19)
einem Halbleitersubstrat,
zumindest einem Schaltkreiselement, das auf dem Halblei tersubstrat gebildet ist,
einem passiven Film, der auf dem Schaltkreiselement gebil det und dazu ausgelegt ist, das Schaltkreiselement zu schützen, und
einer Abschirmplatte, die zwischen dem Schaltkreiselement und dem passiven Film gebildet und dazu ausgelegt ist, ein Wasserstoffeindring-Phänomen und ein Ladungsphänomen zu verhindern, die durch die Ausbildung des passiven Films verursacht sind.1. Semiconductor device with:
a semiconductor substrate,
at least one circuit element which is formed on the semiconductor substrate,
a passive film formed on the circuit element and designed to protect the circuit element, and
a shield plate formed between the circuit element and the passive film and designed to prevent a hydrogen penetration phenomenon and a charge phenomenon caused by the formation of the passive film.
Zubereiten eines Halbleitersubstrats,
Bilden von Schaltkreiselementen auf dem Halbleiter substrat,
Bilden eines Zwischenschichtisolierfilms über den Schalt kreiselementen,
Bilden einer Abschirmplatte über dem Zwischenschichtiso lierfilm, welche Platte dazu ausgelegt ist, zu verhindern, daß die Schaltkreiselemente eine Änderung der elektrischen Eigenschaft erfahren und
Bilden eines passiven Films über der Abschirmplatte.8. A method of manufacturing a semiconductor device, comprising the steps of:
Preparing a semiconductor substrate,
Forming circuit elements on the semiconductor substrate,
Forming an interlayer insulating film over the circuit elements,
Forming a shield plate over the interlayer insulating film, which plate is designed to prevent the circuit elements from undergoing a change in electrical property and
Form a passive film over the shield plate.
Bilden einer Abschirmplatte über einem vorbestimmten Ab schnitt der Oberseite des Transistors, wobei die Abschirm platte dazu ausgelegt ist, zu verhindern, daß der Transi stor seine Eigenschaft ändert und die leitfähige Schicht die Widerstandseigenschaft ändert.13. A method of manufacturing a semiconductor device, comprising the steps of: forming an element insulating film on a semiconductor substrate, manufacturing a transistor consisting of a source, a drain and a gate, forming an insulating layer on the transistor, and forming an internal connection wiring formed on the insulating layer to be in contact with a predetermined conductive layer, the method additionally comprising the step of:
Forming a shield plate over a predetermined portion from the top of the transistor, the shield plate being configured to prevent the transistor from changing its property and the conductive layer from changing the resistance property.
Bilden eines Oxidfilms mit einer Mehrzahl freier Bindungen vor oder nach der Ausbildung der Abschirmplatte.16. The method according to claim 14, characterized in that it comprises the step:
Form an oxide film with a plurality of free bonds before or after the shield plate is formed.
Bilden eines Nitrid-Films, der dazu ausgelegt ist, zu ver hindern, daß Feuchtigkeit eindringt, vor oder nach der Ausbildung der Abschirmplatte.17. The method according to claim 14, characterized in that it comprises the step:
Forming a nitride film designed to prevent moisture from entering before or after the shield plate is formed.
Zubereiten eines Halbleitersubstrats, das einen Umfangs schaltkreisbereich und einen Speicherzellenbereich hat und
Bilden einer Abschirmplatte über an dem Umfangsschalt kreisbereich angeordneten Umfangsschaltkreiselementen und an dem Speicherzellenbereich angeordneten Speicherzellen, wobei die Abschirmplatte dazu ausgelegt ist, zu verhin dern, daß die Umfangsschaltkreiselemente und die Speicher zellen die elektrische Eigenschaft ändern.18. A method of manufacturing a semiconductor memory device comprising the steps of:
Preparing a semiconductor substrate having a peripheral circuit area and a memory cell area, and
Forming a shield plate on the circumferential circuit area arranged circumferential circuit elements and on the memory cell area arranged memory cells, the shield plate being designed to prevent the circumferential circuit elements and the memory cells from changing the electrical property.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-014019 | 1993-07-23 | ||
| KR1019930014019A KR960015322B1 (en) | 1993-07-23 | 1993-07-23 | Method for manufacturing semiconductor elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4426121A1 true DE4426121A1 (en) | 1995-01-26 |
| DE4426121B4 DE4426121B4 (en) | 2005-11-03 |
Family
ID=19359897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4426121A Expired - Fee Related DE4426121B4 (en) | 1993-07-23 | 1994-07-22 | Method for producing a semiconductor memory device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07153921A (en) |
| KR (1) | KR960015322B1 (en) |
| DE (1) | DE4426121B4 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109997229A (en) * | 2016-12-01 | 2019-07-09 | 索尼半导体解决方案公司 | Solid-state imaging element and its manufacturing method and imaging device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4025829B2 (en) | 2000-09-18 | 2007-12-26 | 富士通株式会社 | Semiconductor device and manufacturing method thereof |
| JP4212299B2 (en) | 2002-05-09 | 2009-01-21 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JP4422671B2 (en) | 2005-12-06 | 2010-02-24 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553452A (en) * | 1978-10-16 | 1980-04-18 | Hitachi Ltd | Semiconductor device |
| JPS6346736A (en) * | 1986-08-15 | 1988-02-27 | Sony Corp | Semiconductor device |
| JPS6344755A (en) * | 1987-08-10 | 1988-02-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPH01265524A (en) * | 1988-04-15 | 1989-10-23 | Sony Corp | Semiconductor device |
| GB2262187A (en) * | 1988-11-22 | 1993-06-09 | Seiko Epson Corp | Semiconductor resistors |
| GB2229575B (en) * | 1989-03-22 | 1993-05-12 | Intel Corp | Method of reducing hot-electron degradation in semiconductor devices |
| US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
| US5057897A (en) * | 1990-03-05 | 1991-10-15 | Vlsi Technology, Inc. | Charge neutralization using silicon-enriched oxide layer |
| US5374833A (en) * | 1990-03-05 | 1994-12-20 | Vlsi Technology, Inc. | Structure for suppression of field inversion caused by charge build-up in the dielectric |
| JP3083547B2 (en) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | Semiconductor integrated circuit device |
| JP3131982B2 (en) * | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | Semiconductor device, semiconductor memory, and method of manufacturing semiconductor device |
-
1993
- 1993-07-23 KR KR1019930014019A patent/KR960015322B1/en not_active IP Right Cessation
-
1994
- 1994-07-22 DE DE4426121A patent/DE4426121B4/en not_active Expired - Fee Related
- 1994-07-25 JP JP6172627A patent/JPH07153921A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109997229A (en) * | 2016-12-01 | 2019-07-09 | 索尼半导体解决方案公司 | Solid-state imaging element and its manufacturing method and imaging device |
| CN109997229B (en) * | 2016-12-01 | 2023-06-20 | 索尼半导体解决方案公司 | Solid-state imaging element, method of manufacturing the same, and imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004522A (en) | 1995-02-18 |
| KR960015322B1 (en) | 1996-11-07 |
| JPH07153921A (en) | 1995-06-16 |
| DE4426121B4 (en) | 2005-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3916228C2 (en) | Semiconductor memory device with stacked capacitor cell structure and method for its production | |
| DE69432643T2 (en) | Semiconductor device with capacitor | |
| DE4420365C2 (en) | Semiconductor device isolation method and integrated circuits for a memory device | |
| DE10164049B4 (en) | Passive device structure and integrated circuit device and semiconductor device containing the same | |
| DE19525756A1 (en) | Field isolation device with floating control connection and method for manufacturing the device | |
| DE3844388A1 (en) | Dynamic direct access memory device | |
| DE2750209A1 (en) | INTEGRATED SEMI-CONDUCTOR CIRCUIT AND METHOD FOR MANUFACTURING IT | |
| DE3937502A1 (en) | Insulating or field-screening structure - for IC semiconductor devices | |
| DE19823464A1 (en) | Semiconductor device with DRAM cell and peripheral circuit areas | |
| DE3334333A1 (en) | METHOD FOR PRODUCING A MOS DEVICE WITH SELF-ADJUSTED CONTACTS | |
| DE10146013A1 (en) | Semiconductor device and method for its manufacture | |
| EP1505646B1 (en) | IC-Chip with nanowire devices and dummy nanowire devices | |
| DE10228118A1 (en) | Ferroelectric memory devices with expanded plate lines and manufacturing processes therefor | |
| DE102019106603A1 (en) | Structure and method for preventing silicide contamination during the manufacture of microprocessors with embedded flash memory | |
| DE3002740A1 (en) | METHOD FOR TRAINING SUBSTRATE ELECTRODES IN MOS ICS WITH LOCAL OXIDATION | |
| DE10342028B4 (en) | A method of providing a reduced programming voltage antifuse and integrated circuit therewith | |
| DE10150503A1 (en) | Semiconductor memory cell includes vertical transistor on deep trench capacitor and having control gate electrode, source/drain region, and channel region surrounding sidewall and top of the gate electrode | |
| DE4426121A1 (en) | Semiconductor device and method for production thereof | |
| DE19812212A1 (en) | MOS transistor in a one-transistor memory cell with a locally thickened gate oxide and manufacturing method | |
| DE2504846A1 (en) | SEMI-CONDUCTOR ARRANGEMENT WITH EQUAL BORDER LAYER | |
| EP1030360A2 (en) | Electrical test structure on a semiconductor substrate and testing method | |
| DE4113733C2 (en) | Field effect transistor, method of manufacturing the same, and DRAM using the same | |
| DE19640215C1 (en) | Integrated semiconductor memory array with buried plate electrode | |
| DE102005024944B3 (en) | Contact structure for a stacked DRAM storage capacitor | |
| KR940005897B1 (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |