DE4424962A1 - Method for producing a chip contact - Google Patents

Method for producing a chip contact

Info

Publication number
DE4424962A1
DE4424962A1 DE4424962A DE4424962A DE4424962A1 DE 4424962 A1 DE4424962 A1 DE 4424962A1 DE 4424962 A DE4424962 A DE 4424962A DE 4424962 A DE4424962 A DE 4424962A DE 4424962 A1 DE4424962 A1 DE 4424962A1
Authority
DE
Germany
Prior art keywords
layer
barrier metal
connection
etching
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4424962A
Other languages
German (de)
Inventor
Jong-Han Park
Chung-Geun Park
Seon-Ho Ha
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4424962A1 publication Critical patent/DE4424962A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01094—Plutonium [Pu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

A method for producing a metal chip contact (7) has the following steps: formation of a metal barrier layer (5) on a support material on which a contact surface is formed; formation of a layer (6) of photoresist on the metal barrier layer (5) and opening of a contact surface region; formation of a chip contact (7) by electrolytic plating of the opened region; selective removal of the layer (6) of photoresist, the contact (7) being used as a mask; etching of a predetermined region of the metal barrier layer (5) using the remaining layer (10) of photoresist as the mask; and formation of a chip contact (7) on the contact surface by removal of the remaining layer (10) of photoresist, by virtue of which a high-quality chip contact (7) is obtained and its method of production is simplified, while the production costs are reduced. <IMAGE>

Description

Hintergrund der ErfindungBackground of the Invention

Die vorliegende Erfindung bezieht sich auf ein Verfahren für die Herstellung eines Chip-Anschlusses und insbesondere auf ein vereinfachtes Verfahren für die Herstellung eines Chip- Anschlusses, welches freie Auswahl eines Ätzverfahrens ermöglicht, welches nach der Anschluß-Bildung für die Entfernung eines Barrieren- bzw. Sperrmetalls von einem vorbestimmten Bereich erforderlich ist.The present invention relates to a method for the production of a chip connection and in particular on a simplified process for the manufacture of a chip Connection, which free choice of an etching process which, after the connection formation for the Removal of a barrier or barrier metal from one predetermined range is required.

Halbleitervorrichtungen sind mit fortschreitenden Halbleiterherstellungstechniken immer dichter zusammengebaut worden. Gleichzeitig hat, während ihre Geschwindigkeit und Leistung verbessert worden ist, der Bedarf, elektronische Bauteile zu miniaturisieren, größere Chips, aber kleinere und dünnere Packungen (Gehäuse), erforderlich gemacht, was natürlich gegensätzliche Anforderungen sind.Semiconductor devices are progressing Semiconductor manufacturing techniques are becoming increasingly dense been. At the same time, while their speed and Performance has been improved, the need for electronic Miniaturize components, larger chips, but smaller and thinner packs (housing), required what are of course opposing requirements.

Bei einem Beispiel eines herkömmlichen Verfahrens für die Herstellung einer Halbleitervorrichtung, welches diese Anforderungen erfüllt, wird zuerst ein Anschluß an einer an einem Halbleiter-Chip befindlichen Metallanschlußfläche gebildet. Danach wird ein Stütz-Zuführungsdraht eines Zuführungsdrahtrahmens mit Hilfe eines Wärmekompressionsverfahren an den Anschluß angebracht, um somit eine Zusammenstellung zu erhalten. Dabei werden zwei derartige Zusammenstellungen an der Ober- und Unterseite angeordnet, wobei sich der Zuführungsdrahtrahmen an der Mittelposition befindet, so daß die Stütz-Zuführungsdrähte gebogen und ausgebildet werden, um jeden Zuführungsdrahtrahmen zu verbinden. Diese Verbindung wird unter Verwendung von Harz vervollständigt.In an example of a conventional method for the Manufacture of a semiconductor device, this Requirements are met, a connection to one is first a semiconductor pad located metal pad educated. After that, a support feed wire is one Feeder wire frame using a  Thermal compression process attached to the port to to get a compilation. This will be two such compilations on the top and bottom arranged, the feed wire frame on the Middle position so that the support lead wires bent and trained to each To connect feeder wire frames. This connection will completed using resin.

Die vorliegende Erfindung bezieht sich auf ein Verfahren für die Herstellung eines Chip-Anschlusses, d. h. auf ein Verfahren für die Herstellung eines an einem Chip befindlichen Anschlusses, um den vorstehend erwähnten Packungsprozeß durchzuführen.The present invention relates to a method for making a chip connection, d. H. to a Process for making a chip located connector to the aforementioned Carry out packing process.

Als Herstellungsmaterial für den Anschluß kann Gold, Kupfer oder Lötzinn verwendet werden, unter welchen Gold aufgrund seiner hohen Leitfähigkeit das vortrefflichste ist. Bislang sind Kupfer- und Lötzinnanschlüsse angewendet worden, um eine Kostenreduzierung zu erreichen. Im Falle eines Lötzinnanschlusses wird Galvanisieren oder Aufdampfen oder Abbeizen in einem Lötzinnbad verwendet.Gold, copper can be used as the production material for the connection or tin solder can be used, under which gold due its excellent conductivity is the most excellent. So far copper and solder connections have been used to achieve a Achieve cost reduction. in case of an Soldering tin connection is electroplating or vapor deposition or Stripping used in a solder bath.

Mehrere herkömmliche Verfahren für die Herstellung eines Chip-Anschlusses der Ständerpilz-Bauart, welcher einen ausgesparten unteren Abschnitt aufweist, sind vorgeschlagen worden. Drei derartige Verfahren sind jeweils in Fig. 1, Fig. 3 und Fig. 4 beispielhaft ausgeführt. Unter diesen ist das Verfahren aus Fig. 1 das am häufigsten angewendete, wobei dieses unter Bezugnahme auf die Fig. 2A bis 2E ausführlich beschrieben wird.Several conventional methods have been proposed for making a stator mushroom-type chip connector having a recessed lower portion. Three such methods are shown in Fig. 1, Fig. 3 and Fig. 4 exemplified. Among them, the method of Fig. 1 is the most commonly used, and will be described in detail with reference to Figs. 2A to 2E.

Um einen Anschluß herzustellen, wird, bezogen auf die Fig. 2A bis 2E, eine Metallschicht 5 (z. B. Barrierenmetall) auf der Oberfläche eines aus einer Siliziumschicht 1, einer Siliziumoxidschicht 2, Aluminium 3 und einer Schutzschicht 4 bestehenden Trägermaterials angeordnet (Fig. 2A). Ein Beschichtungsmuster 6 wird durch Photolithographie unter Verwendung eines lichtempfindlichen Lacks (Photoresist) gebildet. Der Anschluß wird im auf der Metallschicht befindlichen Muster unter Verwendung eines, die eine Elektrode repräsentierenden Barrieren- bzw. Sperrmetalls 5 durch Galvanisieren ausgebildet (Fig. 2B). Nachdem der nicht benötigte Teil des lichtempfindlichen Lacks entfernt ist (Fig. 2C), wird nochmal lichtempfindlicher Lack aufgetragen, um ein Muster für das Ätzen des Barrieren- bzw. Sperrmetalls zu bilden (Fig. 2D). Dabei wird das Lackmuster derart gebildet, daß der Lack den Anschluß und den unmittelbar umgebenden Bereich abdeckt. Danach wird das belichtete Barrieren- bzw. Sperrmetall durch Ätzen entfernt. Der Chip- Anschluß wird nach der Entfernung des Lackmusters vervollständigt (Fig. 2E). Da jedoch die Haftung zwischen dem Barrieren- bzw. Sperrmetall und dem Anschluß mangelhaft ist, wird eine Wärmebehandlung bei 200-300°C durchgeführt. Diese Wärmebehandlung wird bevorzugt nach Vervollständigung des Galvanisierprozesses durchgeführt und unterbindet während der nachfolgenden Verarbeitung die Abtrennung eines schlecht haftenden Anschlusses von der Metallschicht.To produce a terminal, a metal layer 5 of a group consisting of a silicon layer 1, a silicon oxide film 2, aluminum 3 and a protective layer 4, the carrier material is based on the Figs. 2A to 2E, (z. B. barrier metal) on the surface disposed (Figure . 2A). A coating pattern 6 is formed by photolithography using a photosensitive varnish (photoresist). The connection is formed in the pattern on the metal layer using a barrier metal 5 representing the electrode by electroplating ( Fig. 2B). After the unnecessary part of the light-sensitive lacquer has been removed ( FIG. 2C), light-sensitive lacquer is applied again to form a pattern for the etching of the barrier or barrier metal ( FIG. 2D). The paint pattern is formed in such a way that the paint covers the connection and the immediately surrounding area. The exposed barrier or barrier metal is then removed by etching. The chip connection is completed after the paint sample has been removed ( FIG. 2E). However, since the adhesion between the barrier or barrier metal and the connection is poor, a heat treatment is carried out at 200-300 ° C. This heat treatment is preferably carried out after completion of the electroplating process and prevents the separation of a poorly adhering connection from the metal layer during the subsequent processing.

Wird jedoch ein Chip-Anschluß gemäß dem vorstehend beschriebenen Maskenprozeß hergestellt, so wird das Barrieren- bzw. Sperrmetall unter Verwendung des Anschlusses geätzt und somit keine hohe Auflösung erreicht. Da überdies bei dem in Fig. 1 veranschaulichten Verfahren nach dem Herstellen des Anschlusses Photolithographie für das Barrieren- bzw. Sperrmetallätzen durchgeführt wird, ist der um den Anschluß befindliche Lack relativ dick. Aufgrund des dicken Lacks ergeben sich bei dessen Belichtungsbestrahlung und Entwicklung zahlreiche Prozeßmängel, woraus die Möglichkeit von Kurzschlüssen zwischen benachbarten Anschlüssen resultiert. However, if a chip connection is made in accordance with the mask process described above, the barrier or barrier metal is etched using the connection and thus a high resolution is not achieved. Furthermore, since in the method illustrated in FIG. 1, photolithography for barrier or barrier metal etching is carried out after the connection has been made, the lacquer located around the connection is relatively thick. Due to the thick lacquer, there are numerous process deficiencies in its exposure irradiation and development, which results in the possibility of short circuits between adjacent connections.

Die Wärmebehandlungsverfahren der Fig. 3 und 4 sind nahezu dieselben wie das vorstehend beschriebene.The heat treatment method of Fig. 3 and 4 are almost the same as that described above.

Der in Fig. 3 veranschaulichte Prozeß, um nicht benötigten Lack während des Galvanisierens zu entfernen, entspricht dem Prozeß aus Fig. 1. Nachdem der Anschluß gebildet und der Lack während des Galvanisierens entfernt wurde, wird das Barrieren- bzw. Sperrmetall, ohne Photolithographie, unter Verwendung des eine Maske repräsentierenden Anschlusses durch Ätzen entfernt. D.h., daß nach der Bildung des Anschlusses gemäß dem Prozeß aus Fig. 1 das Barrieren- bzw. Sperrmetall nicht unter Verwendung eines darauffolgend als Maske ausgebildeten Lackmusters entfernt wird, sondern unter Verwendung des eine Maske repräsentierenden Anschlusses entfernt wird.The process illustrated in FIG. 3 to remove unnecessary paint during the electroplating corresponds to the process from FIG. 1. After the connection has been formed and the paint has been removed during the electroplating, the barrier or barrier metal is removed, without photolithography, removed by etching using the terminal representing a mask. That is, after the connection has been formed in accordance with the process from FIG. 1, the barrier or barrier metal is not removed using a lacquer pattern subsequently formed as a mask, but is removed using the connection representing a mask.

Gemäß dem in Fig. 4 veranschaulichten Prozeß wird zuerst ein Barrieren- bzw. Sperrmetall an der Oberfläche einer Schutzschicht angeordnet und darauf ein Photolack-Muster gebildet. Danach wird ein vorbestimmter Teil der oberen Schicht aus Barrieren- bzw. Sperrmetall, d. h. die erste Schicht, gemäß einem photolithographischen Prozeß durch Ätzen entfernt. Anschließend wird der Anschluß unter Verwendung des verbliebenen, ersten, eine Elektrode für das Galvanisieren repräsentierenden Barrieren- bzw. Sperrmetalls gebildet. Die zweite Schicht aus Barrieren- bzw. Sperrmetall wird unter Verwendung der ersten, eine Maske für das Ätzen repräsentierende Musterschicht aus Barrieren- bzw. Sperrmetall geätzt. Wird nun das Barrieren- bzw. Sperrmetall der ersten und zweiten Schicht passend ausgewählt, so läßt sich eine durch Ätzlösungen verursachte Korrosion unterbinden. Beispielsweise können mit Barrieren- bzw. Sperrmetallschicht-Kombinationen aus Ti-Pd oder Ti-Cu gute Ergebnisse erzielt werden. Dessenungeachtet kann für eine Cr- Cu-Barrieren- bzw. Sperrmetallschicht das Kupfer durch die für Chrom vorgesehene Ätzlösung geätzt werden. Um dieses Problem zu überwinden, kann eine dicke Kupferschicht verwendet oder eine dritte Metallschicht (z. B. eine Goldplattierung) auf der Kupferschicht ausgebildet werden.According to the process illustrated in FIG. 4, a barrier metal is first placed on the surface of a protective layer and a photoresist pattern is formed thereon. Thereafter, a predetermined portion of the top layer of barrier metal, ie the first layer, is removed by etching according to a photolithographic process. The connection is then formed using the remaining, first barrier or barrier metal, which represents an electrode for the electroplating. The second layer of barrier or barrier metal is etched using the first pattern layer of barrier or barrier metal representing a mask for the etching. If the barrier or barrier metal of the first and second layers is now selected appropriately, corrosion caused by etching solutions can be prevented. For example, good results can be achieved with barrier or barrier metal layer combinations of Ti-Pd or Ti-Cu. Nevertheless, for a Cr-Cu barrier or barrier metal layer, the copper can be etched using the etching solution provided for chromium. To overcome this problem, a thick layer of copper can be used or a third layer of metal (e.g. gold plating) can be formed on the copper layer.

Da bei der Bildung eines Anschlusses in dem in Fig. 4 veranschaulichten Prozeß lediglich die erste Schicht als eine Elektrode für das Galvanisieren verwendet wird, wird eine Änderung in der Höhe des Anschlusses zwischen den Mittel- und Umfangsabschnitten des Wafers leicht verursacht. Da die erste Metallschicht mit Hilfe von Materialien mit relativ hohem Widerstand (Ti, Cr, etc.) gebildet wird, ist diese Änderung in der Höhe des Anschlusses, insbesonders im Falle großer Wafer, problematisch.Since only the first layer is used as an electrode for plating in forming a terminal in the process illustrated in FIG. 4, a change in the height of the terminal between the central and peripheral portions of the wafer is easily caused. Since the first metal layer is formed using relatively high resistance materials (Ti, Cr, etc.), this change in the height of the connection is problematic, especially in the case of large wafers.

Im Falle der Herstellung eines Chip-Anschlusses ohne Verwendung eines Metalls für Leiterbahnen, wie in den in den Fig. 1 bis 4 veranschaulichten Verfahren, tritt beim Naßätzen eine Seitenätzung des Anschlusses während der Barrieren- bzw. Sperrmetallätzung und beim Trockenätzen eine Beschädigung der unteren Schicht auf.In the case of producing a chip connection without using a metal for interconnects, as in the methods illustrated in FIGS . 1 to 4, side etching of the connection occurs during the wet etching during barrier or barrier metal etching and damage to the lower layer during dry etching on.

Im Falle, daß ein Metall für Leiterbahnen verwendet wird, wird mit Hilfe des in den Fig. 5A bis 5E veranschaulichten Prozesses ein Chip-Anschluß hergestellt. Zuerst wird ein Muster 6 aus lichtempfindlichem Lack (Photoresist) gebildet (Fig. 5A). Danach wird das Barrieren- bzw. Sperrmetall 5 unter Verwendung dieses Musters als Maske geätzt, während der lichtempfindliche Lack entfernt wird (Fig. 5B). Danach wird ein Metall für die Leiterbahnen 8 für das Galvanisieren beschichtet, wobei ein Anschluß 7 unter Verwendung eines zweiten Musters 6 aus lichtempfindlichem Lack (Fig. 5C) hergestellt wird. Das Metall für die Leiterbahnen 8 wird geätzt (Fig. 5D), um einen Chip-Anschluß zu erhalten (Fig. 5E). In the event that metal is used for conductive traces, a chip connection is made using the process illustrated in Figs. 5A to 5E. First, a pattern 6 of photosensitive varnish (photoresist) is formed ( Fig. 5A). Thereafter, the barrier metal 5 is etched using this pattern as a mask while the photosensitive varnish is removed ( Fig. 5B). A metal is then coated for the conductor tracks 8 for the electroplating, a connection 7 being produced using a second pattern 6 of light-sensitive lacquer ( FIG. 5C). The metal for the conductor tracks 8 is etched ( FIG. 5D) in order to obtain a chip connection ( FIG. 5E).

Wird Metall für Leiterbahnen, wie vorstehend beschrieben, verwendet, müssen viele unnötige Schritte durchführt werden, nämlich das Anordnen von Metall für die Leiterbahnen, welches zum Galvanisieren der Leiterbahnen verwendet wird, das Ätzen, die Photolithographie für das Entfernen des Barrieren- bzw. Sperrmetalls, etc., woraus sich ein komplizierter Verfahrensablauf ergibt.If metal is used for conductor tracks, as described above, uses a lot of unnecessary steps namely the arrangement of metal for the conductor tracks, which is used for galvanizing the conductor tracks, the etching, photolithography for removing the barrier or Barrier metal, etc., resulting in a complicated Process results.

Zusammenfassung der ErfindungSummary of the invention

Unter Bezugnahme auf die vorstehend erwähnten Probleme, die der Herstellungsprozeß eines Chip-Anschlusses mit sich bringt, ist es eine Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für einen Chip-Anschluß zu schaffen, welcher eine verbesserte Qualität aufweist, und zwar ohne einen separaten Prozeß der Photolithographie für das Ätzen eines Barrieren- bzw. Sperrmetalls, wenn Metall für Leiterbahnen nicht ausgebildet wird.Referring to the above-mentioned problems that the manufacturing process of a chip connection with it is an object of the present invention To create manufacturing processes for a chip connection, which has an improved quality, without a separate process of photolithography for etching a barrier or barrier metal, if metal for Conductor tracks is not formed.

Die Aufgabe der vorliegenden Erfindung wird mit Hilfe des Verfahrens für die Herstellung eines aus einem Metall bestehenden Chip-Anschlusses auf einer Anschlußfläche eines Halbleiter-Chips, an welchem unmittelbar ein Zuführungsdraht angebracht wird, mit den folgenden Schritten gelöst: Bildung einer Barrieren- bzw. Sperrmetallschicht auf einem Trägermaterial, auf dem die Anschlußfläche gebildet ist, Bildung einer Schicht aus lichtempfindlichem Lack auf der Barrieren- bzw. Sperrmetallschicht und Öffnung eines Anschlußflächenbereichs; Bildung eines Chip-Anschlusses auf dem geöffneten Bereich durch Galvanisieren, wahlweise Entfernung der Schicht aus lichtempfindlichem Lack, wobei der Anschluß als Maske verwendet wird; Ätzen eines vorbestimmten Bereichs der Barrieren- bzw. Sperrmetallschicht unter Verwendung der übriggebliebenen Schicht aus lichtempfindlichem Lack als Maske und Bildung eines Chip- Anschlusses auf der Anschlußfläche durch Entfernen der verbliebenen Schicht aus lichtempfindlichem Lack.The object of the present invention is achieved with the aid of Process for making one from a metal existing chip connection on a pad of a Semiconductor chips on which a feed wire is directly attached attached, resolved with the following steps: Education a barrier or barrier metal layer on one Carrier material on which the connection surface is formed, Formation of a layer of light-sensitive lacquer on the Barrier or barrier metal layer and opening of a Pad area; Formation of a chip connection the open area by electroplating, optionally Removal of the layer of light-sensitive lacquer, the Connection is used as a mask; Etching a predetermined one Area of the barrier or barrier metal layer below Using the leftover layer light-sensitive lacquer as a mask and formation of a chip  Connection on the pad by removing the remaining layer of light-sensitive lacquer.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die vorstehende Aufgabe der vorliegenden Erfindung wird durch die ausführliche Beschreibung ihres bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügten Zeichnungen offensichtlicher.The above object of the present invention is accomplished by the detailed description of your preferred Embodiment with reference to the accompanying Drawings more obvious.

Es zeigen:Show it:

Fig. 1 ein Verfahrensablaufdiagramm für die Herstellung eines Chip-Anschlusses gemäß einem Ausführungsbeispiel des herkömmlichen Verfahrens;1 shows a process flow diagram for the production of a chip connection according to an exemplary embodiment of the conventional method;

Fig. 2A bis 2E einen Herstellungsprozeß eines Chip- Anschlusses gemäß dem Ausführungsbeispiel des herkömmlichen Verfahrens aus Fig. 1; Figs. 2A to 2E, a manufacturing process of a chip terminal according to the embodiment of the conventional method of Fig. 1;

Fig. 3 ein Verfahrensablaufdiagramm für die Herstellung eines Chip-Anschlusses gemäß einem weiteren Ausführungsbeispiel des herkömmlichen Verfahrens;3 shows a process flow diagram for the production of a chip connection according to a further exemplary embodiment of the conventional method;

Fig. 4 ein Verfahrensablaufdiagramm für die Herstellung eines Chip-Anschlusses gemäß einem weiteren Ausführungsbeispiel des herkömmlichen Verfahrens;4 shows a process flow diagram for the production of a chip connection according to a further exemplary embodiment of the conventional method;

Fig. 5A bis 5E einen Prozeß für die Herstellung eines Chip-Anschlusses, wenn Leiterbahnen gemäß einem weiteren Ausführungsbeispiel des herkömmlichen Verfahrens angewendet werden; FIGS. 5A to 5E a process for manufacturing a chip terminal when conductor tracks are applied in accordance with another embodiment of the conventional method;

Fig. 6 ein Verfahrensablaufdiagramm für die Herstellung eines Chip-Anschlusses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und 6 shows a process flow diagram for the production of a chip connection according to an exemplary embodiment of the present invention; and

Fig. 7A bis 7E einen Prozeß für die Herstellung eines Anschlusses gemäß dem Ausführungsbeispiel der vorliegenden Erfindung aus Fig. 6. FIGS. 7A to 7E a process for the preparation of a terminal according to the embodiment of the present invention in FIG. 6.

Ausführliche Beschreibung der ErfindungDetailed description of the invention

In dem Verfahren der vorliegenden Erfindung wird während der Herstellung eines Chip-Anschlusses eine Barrieren- bzw. Sperrmetallschicht (barrier metal layer) unter Verwendung einer Schicht aus lichtempfindlichem Lack (Photoresist) geätzt, welcher als eine Maske unter einem Anschluß verbleibt. Daher kann gemäß dem Verfahren der vorliegenden Erfindung der Herstellungsprozeß vereinfacht werden und die Kosten stark verringert werden.In the method of the present invention, during the Establishing a chip connection a barrier or Barrier metal layer using a layer of light-sensitive lacquer (photoresist) etched which as a mask under a connector remains. Therefore, according to the method of the present Invention of the manufacturing process can be simplified and the Costs can be greatly reduced.

Die Dicke des Anschlusses ist vorzugsweise um mehrere zehn Male größer als die eines Barrierenmetalls, so daß infolge der Ätzung des Anschlusses während des Ätzens des Barrierenmetalls bei dem Anschluß keine Änderung in der Dicke auftritt.The thickness of the connection is preferably several tens Times larger than that of a barrier metal, so that as a result the etching of the terminal during the etching of the Barrier metal when connecting no change in thickness occurs.

Die Dicke des unter dem Anschluß befindlichen lichtempfindlichen Lacks liegt vorzugsweise zwischen 2 bis 100 µm.The thickness of the one under the connector Photosensitive lacquers are preferably between 2 to 100 µm.

Der Prozeß, die Schicht aus lichtempfindlichem Lack wahlweise zurückzulassen, kann unter Verwendung des Anschlusses als Maske oder unter Verwendung einer den Anschluß schützenden Maske durchgeführt werden und über Naßätzung, Trockenätzung, Naßentwicklung, Trockenentwicklung, etc. durchgeführt werden.The process, the layer of light-sensitive varnish optional can be left using the connection as Mask or using a protective connector Mask are carried out and about wet etching, dry etching, Wet development, dry development, etc. can be carried out.

Was das Material des Anschlusses betrifft, so können eine Kupfer-, Lötzinn-, Goldablagerung oder andere Verbindungsmetalle verwendet werden. As for the material of the connection, one can Copper, solder, gold deposits or others Connection metals are used.  

Was das Barrierenmetall betrifft, so wird vorzugsweise zumindest eines-aus der Gruppe, welche aus Ti, TiW, TiWN, Ni, TiN, Pd, W, Cu, Cr, Au, und deren Legierungen besteht, verwendet. Zudem kann der Prozeß für das Entfernen des Barrierenmetalls dadurch durchgeführt werden, daß entweder Naßätzung oder Trockenätzung verwendet wird.As for the barrier metal, it is preferred at least one - from the group consisting of Ti, TiW, TiWN, Ni, TiN, Pd, W, Cu, Cr, Au, and their alloys, used. In addition, the process for removing the Barrier metal can be carried out by either Wet etching or dry etching is used.

Das Barrierenmetall kann aus einer Mehrfachschicht bestehen. In diesem Fall wird die Barrierenmetallschicht vorzugsweise so geätzt, daß zuerst eine obere Barrierenmetallschicht geätzt, danach die unter dem Anschluß befindliche Schicht aus lichtempfindlichem Lack entfernt und eine untere Barrierenmetallschicht unter Verwendung der oberen Barrierenmetallschicht als Maske geätzt wird.The barrier metal can consist of a multilayer. In this case the barrier metal layer is preferred etched so that an upper barrier metal layer first etched, then the layer under the connection photosensitive varnish removed and a lower one Barrier metal layer using the top Barrier metal layer is etched as a mask.

Der Schritt, den unter dem Anschluß befindlichen lichtempfindlichen Lack erfindungsgemäß zurückzulassen, wird bei dem Anschluß der Ständerpilz-Bauart angewendet, bei dem das Unterteil ausgespart ist. Was die Materialien für die Herstellung der unter dem Anschluß befindlichen lichtempfindlichen Schicht betrifft, so kann entweder ein Positiv- oder Negativlack verwendet werden. Die Art, die Dicke und die Länge der unter dem Anschluß befindlichen lichtempfindlichen Schicht kann innerhalb des Bereichs, in dem Seitenätzung verhindert wird, durch Angleichen der Größe des Anschlusses der Ständerpilz-Bauart frei angeglichen werden.The step that is under the connector to leave photosensitive varnish according to the invention applied to the connection of the stand mushroom type, in which the lower part is recessed. What the materials for the Manufacture of those under the connection photosensitive layer, either Positive or negative varnish can be used. The kind that Thickness and length of those under the connector photosensitive layer can be within the range in which prevents side etching by adjusting the size of the connection of the stand mushroom type freely adjusted become.

Fig. 6 zeigt ein Verfahrensablaufdiagramm für die Herstellung eines Chip-Anschlusses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und Fig. 7A bis 7E einen Prozeß gemäß diesem Ausführungsbeispiel. Ein Ausführungsbeispiel der vorliegenden Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben. 6 shows a process flow diagram for the production of a chip connection according to an exemplary embodiment of the present invention, and FIGS. 7A to 7E a process according to this exemplary embodiment. An embodiment of the present invention will be described in detail with reference to the accompanying drawings.

Zuerst wird eine Siliziumschicht 1 und eine Siliziumoxidschicht 2 gemäß dem herkömmlichen Verfahren gebildet. Ein Aluminiummuster 3 wird auf der Siliziumoxidschicht durch Photolithographie und einem Ätzprozeß gebildet. Eine Schutzschicht 4 wird durch Deaktivierung gebildet und der Aluminiumbereich anschließend teilweise geöffnet. Das Barrierenmetall 5 wird angeordnet und ausgebildet und auf diesem wird ein Muster 6 aus lichtempfindlichem Lack gebildet (Fig. 7A). Ein Ständerpilz- Anschluß 7 wird durch ein Galvanisierverfahren und durch Belichtung 9 unter Verwendung des Anschlusses als Maske gebildet und anschließend entwickelt (Fig. 7B), während unter dem Anschluß (Fig. 7C) eine Schicht 10 aus lichtempfindlichem Lack zurückbleibt. Nach dem Naß- oder Trockenätzen des Barrierenmetalls 5 unter Verwendung der unter dem Anschluß 7 befindlichen Schicht 10 aus lichtempfindlichem Lack (hier kann auch eine Maskenabdeckung des Anschlusses verwendet werden) (Fig. 7D), kann die Schicht 10 aus lichtempfindlichem Lack durch Naß- oder Trockenätzen entfernt werden. Eine Naß- oder Trockenentwicklung (Fig. 7E) ergibt einen Chip-Anschluß gemäß dem Ausführungsbeispiel der vorliegenden Erfindung.First, a silicon layer 1 and a silicon oxide layer 2 are formed according to the conventional method. An aluminum pattern 3 is formed on the silicon oxide layer by photolithography and an etching process. A protective layer 4 is formed by deactivation and the aluminum area is then partially opened. The barrier metal 5 is placed and formed, and a pattern 6 of photosensitive varnish is formed thereon ( Fig. 7A). A stand mushroom connector 7 is formed by an electroplating process and exposure 9 using the connector as a mask and then developed ( FIG. 7B), while a layer 10 of light-sensitive lacquer remains behind the connector ( FIG. 7C). After the wet or dry etching of the barrier metal 5 using the layer 10 of light-sensitive lacquer located under the connection 7 (here a mask cover of the connection can also be used) ( FIG. 7D), the layer 10 of light-sensitive lacquer can be wet or Dry etching can be removed. Wet or dry development ( FIG. 7E) results in a chip connection according to the embodiment of the present invention.

Nachstehend werden bevorzugte Ausführungsbeispiele ausführlich beschrieben.Preferred embodiments are as follows described in detail.

Beispiel 1example 1

Eine 400nm (4000Å) starke SiO₂-Schicht wurde an einem Silizium-Wafer gebildet und anschließend Aluminium darauf abgelagert und durch Photolithograpie und einem Ätzprozeß mit einem Muster versehen. Eine Schutzschicht wurde durch Passivieren mit Si₃N₄ gebildet. Anschließend wurde der Aluminiumabschnitt geöffnet und ein Mehrfach-Barrierenmetall aus einer 200nm (2000Å) starken TiW-Schicht und einer 1 µm starken Cu-Schicht mit Hilfe von Sputtern gebildet. Ein Muster aus lichtempfindlichem Lack, welches eine Dicke von 5 µm hat, wurde unter Verwendung eines von der Firma TOK hergestellten lichtempfindlichen Lacks PAR-900 gebildet. Anschließend wurde eine Anschlußflächenöffnung unter Verwendung des Musters erreicht, um einen Ständerpilz- Anschluß zu erhalten. Die Länge von der Stelle der Anschlußflächenöffnung zum Ende des Ständerpilz-Anschlusses aus Kupfer liegt zwischen mehreren Mikrometern bis zu mehreren zehn Mikrometern. Nach dem Herstellen des Anschlusses wurde der gesamte Wafer, ohne Maske, durch eine von der Firma Perkin Elmer hergestellte Ausrichtvorrichtung mit einer Energie von 300 mJ/cm² belichtet und entwickelt. Der unter dem Anschluß befindliche Lack wurde während diesem Prozeß wahlweise zurückgelassen. Unter Verwendung der Schicht aus lichtempfindlichem Lack als Maske wurde das obere Barrierenmetall (Cu) mit FeCl₃ für drei Minuten geätzt, während das untere Barrierenmetall (TiW) unter Verwendung von H₂O₂ bei 50°C für dreieinhalb Minuten geätzt wurde, um den erfindungsgemäßen Chip-Anschluß zu erhalten.A 400nm (4000Å) thick SiO₂ layer was on one Silicon wafer formed and then aluminum on it deposited and using photolithography and an etching process provide a pattern. A protective layer was put through Passivation with Si₃N₄ formed. Then the Aluminum section opened and a multiple barrier metal from a 200nm (2000Å) thick TiW layer and a 1 µm strong Cu layer formed with the help of sputtering. A Pattern made of light-sensitive varnish, which has a thickness of  5 µm was, using one from TOK manufactured photosensitive varnishes PAR-900 formed. Then a pad opening was under Use of the pattern achieved to To get connection. The length from the location of the Pad opening at the end of the mushroom connector copper is between several micrometers up to several tens of micrometers. After making the The entire wafer, without a mask, was then replaced by a Alignment device manufactured by Perkin Elmer exposed and developed with an energy of 300 mJ / cm². The paint under the connection was during this Process optionally left. Using the layer the top was made from light-sensitive varnish as a mask Barrier metal (Cu) etched with FeCl₃ for three minutes, while the lower barrier metal (TiW) using H₂O₂ was etched at 50 ° C for three and a half minutes to the to obtain chip connection according to the invention.

Beispiel 2Example 2

Der Prozeß wurde auf dieselbe Weise wie in Beispiel 1 durchgeführt, mit Ausnahme, daß eine Cr/Cu-Kombination als Barrierenmetall verwendet wurde. Das obere Barrierenmetall (die Kupferschicht) wurde geätzt und anschließend die unter dem Anschluß befindliche Schicht aus lichtempfindlichem Lack entfernt. Das untere Barrierenmetall (die Chromschicht) wurde unter Verwendung der oberen Barrierenmetallschicht als Maske geätzt, um den Chip-Anschluß gemäß der vorliegenden Erfindung zu erhalten.The process was carried out in the same manner as in Example 1 carried out, except that a Cr / Cu combination as Barrier metal was used. The top barrier metal (the copper layer) was etched and then the under the layer of photosensitive varnish located in the connection away. The lower barrier metal (the chrome layer) was using the top barrier metal layer as a mask etched to the chip connector according to the present invention to obtain.

Gemäß dem vorstehend beschriebenen Verfahren der vorliegenden Erfindung tritt das Problem der Seitenätzung während dem Naßätzen des Barrierenmetalls nicht auf, weil die unter dem Anschluß befindliche Schicht aus lichtempfindlichem Lack als Maske wirkt. Daher konnte durch Naß- oder Trockenätzen ein hochauflösendes Muster erreicht werden. Bei dem herkömmlichen Verfahren, bei dem Metall für Leiterbahnen angewendet wird, wird das Barrierenmetall vor dem Galvanisieren geätzt. Gemäß der vorliegenden Erfindung wird das Barrierenmetall jedoch nach dem Galvanisieren geätzt. Da überdies nicht benötigte Prozesse, wie etwa die Metallablagerung für Leiterbahnen für das Ätzen von Barrierenmetall, Photolithographie, etc. weggelassen werden konnten, wird das gesamte Verfahren vereinfacht. Das heißt, daß die Zielsetzungen der Verfahrensvereinfachung und Kostenreduzierung erfüllt werden konnten.According to the method of the present described above Invention occurs the problem of side etching during the Do not wet-etch the barrier metal because the under the Connection layer of light-sensitive paint as Mask works. Therefore, by wet or dry etching  high resolution pattern can be achieved. With the conventional Process in which metal is used for conductor tracks the barrier metal is etched before electroplating. According to However, the barrier metal of the present invention etched after electroplating. Since, moreover, not needed Processes such as metal deposition for traces for etching of barrier metal, photolithography, etc. The entire process will be omitted simplified. This means that the objectives of the Process simplification and cost reduction are met could.

Ein Verfahren für die Herstellung eines Chip-Anschlusses aus Metall weist folgende Schritte auf: Bildung einer Barrierenmetallschicht auf einem Trägermaterial, auf dem eine Anschlußfläche gebildet ist; Bildung einer Schicht aus lichtempfindlichem Lack auf der Barrierenmetallschicht und Öffnung eines Anschlußflächenbereichs; Bildung eines Chip- Anschluß des geöffneten Bereichs durch Galvanisieren; wahlweise Entfernung der Schicht aus lichtempfindlichem Lack, wobei der Anschluß als Maske verwendet wird; Ätzen eines vorbestimmten Bereichs der Barrierenmetallschicht unter Verwendung der übriggebliebenen Schicht aus lichtempfindlichem Lack als eine Maske; und Bildung eines Chip-Anschlusses auf der Anschlußfläche durch Entfernen der verbliebenen Schicht aus lichtempfindlichem Lack, wodurch ein qualitativ guter Chip-Anschluß erhalten und dessen Herstellungsverfahren vereinfacht wird, während die Produktionskosten verringert werden.A process for making a chip connection Metal has the following steps: Formation of a Barrier metal layer on a carrier material on which a Pad is formed; Form a layer from light sensitive lacquer on the barrier metal layer and Opening a pad area; Formation of a chip Connection of the open area by electroplating; optional removal of the layer of light-sensitive lacquer, the connector being used as a mask; Etching one predetermined area of the barrier metal layer below Using the leftover layer photosensitive varnish as a mask; and forming one Chip connector on the pad by removing the remaining layer of photosensitive varnish, creating a get good quality chip connection and its Manufacturing process is simplified while the Production costs can be reduced.

Claims (6)

1. Verfahren für die Herstellung eines Chip-Anschlusses (7) aus Metall auf einer Anschlußfläche eines Halbleiter-Chips, an dem unmittelbar eine Leitung angebracht wird, mit den folgenden Schritten:
Bildung einer Barrierenmetallschicht (5) auf einem Trägermaterial, auf dem die Anschlußfläche gebildet ist;
Bildung einer Schicht (6) aus lichtempfindlichem Lack auf der Barrierenmetallschicht (5) und Öffnen eines Anschlußflächenbereichs;
Bildung eines Chip-Anschlusses (7) durch Galvanisieren des geöffneten Bereichs;
wahlweise Entfernung der Schicht (6) aus lichtempfindlichem Lack, wobei der Anschluß (7) als Maske verwendet wird;
Ätzen eines vorbestimmten Bereichs der Barrierenmetallschicht (5) unter Verwendung der übriggebliebenen Schicht (10) aus lichtempfindlichem Lack als Maske; und
Bildung eines Chip-Anschlusses (7) auf der Anschlußfläche durch Entfernen der verbliebenen Schicht (10) aus lichtempfindlichem Lack. 1. A method for producing a chip connection ( 7 ) from metal on a connection surface of a semiconductor chip, to which a line is directly attached, with the following steps:
Forming a barrier metal layer ( 5 ) on a carrier material on which the pad is formed;
Forming a layer ( 6 ) of light-sensitive lacquer on the barrier metal layer ( 5 ) and opening a pad area;
Formation of a chip connection ( 7 ) by galvanizing the opened area;
optionally removing the layer ( 6 ) of light-sensitive lacquer, the connection ( 7 ) being used as a mask;
Etching a predetermined area of the barrier metal layer ( 5 ) using the remaining layer ( 10 ) of photosensitive varnish as a mask; and
Formation of a chip connection ( 7 ) on the connection surface by removing the remaining layer ( 10 ) made of light-sensitive lacquer. 2. Verfahren nach Anspruch 1, wobei die Dicke des Anschlusses (7) größer als die des Barrierenmetalls (5) ist, und zwar um den Faktor von mehreren zehn, so daß durch das Ätzen des Anschlusses während der Ätzung des Barrierenmetalls (5) kein wesentlicher Effekt auf die Dicke des Anschlusses auftritt.2. The method of claim 1, wherein the thickness of the terminal ( 7 ) is greater than that of the barrier metal ( 5 ) by a factor of several tens, so that by etching the terminal during the etching of the barrier metal ( 5 ) none significant effect on the thickness of the connection occurs. 3. Verfahren nach Anspruch 1, wobei die Dicke des lichtempfindlichen Lacks (6) 2 bis 100 µm beträgt.3. The method according to claim 1, wherein the thickness of the light-sensitive lacquer ( 6 ) is 2 to 100 microns. 4. Verfahren nach Anspruch 1, wobei der Prozeß, die Schicht (6) aus lichtempfindlichem Lack wahlweise zu entfernen, unter Verwendung einer den Anschluß (7) abdeckenden Maske durchgeführt wird.4. The method according to claim 1, wherein the process of optionally removing the layer ( 6 ) of light-sensitive lacquer is carried out using a mask covering the connection ( 7 ). 5. Verfahren nach Anspruch 1, wobei das Barrierenmetall (5) aus Mehrfachschichten besteht.5. The method according to claim 1, wherein the barrier metal ( 5 ) consists of multilayers. 6. Verfahren nach Anspruch 5, wobei die Barrierenmetallschicht (5) dadurch geätzt wird, daß zuerst eine obere Barrierenmetallschicht der Mehrfachschichten geätzt, anschließend die unter dem Anschluß befindliche Schicht aus lichtempfindlichem Lack entfernt und eine untere Barrierenmetallschicht unter Verwendung der oberen Barrierenmetallschicht als Maske geätzt wird.6. The method of claim 5, wherein the barrier metal layer ( 5 ) is etched by first etching an upper barrier metal layer of the multilayers, then removing the layer of photosensitive varnish under the connection and etching a lower barrier metal layer using the upper barrier metal layer as a mask .
DE4424962A 1993-07-15 1994-07-14 Method for producing a chip contact Withdrawn DE4424962A1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930013346A KR950004464A (en) 1993-07-15 1993-07-15 Manufacturing method of chip bump

Publications (1)

Publication Number Publication Date
DE4424962A1 true DE4424962A1 (en) 1995-01-19

Family

ID=19359329

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4424962A Withdrawn DE4424962A1 (en) 1993-07-15 1994-07-14 Method for producing a chip contact

Country Status (6)

Country Link
US (1) US5418186A (en)
JP (1) JPH0778826A (en)
KR (1) KR950004464A (en)
CN (1) CN1102504A (en)
DE (1) DE4424962A1 (en)
FR (1) FR2707797B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2758015A1 (en) * 1996-12-30 1998-07-03 Commissariat Energie Atomique Conducting micro-mushroom sections for substrate electrical connections

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5620611A (en) * 1996-06-06 1997-04-15 International Business Machines Corporation Method to improve uniformity and reduce excess undercuts during chemical etching in the manufacture of solder pads
JPH09330934A (en) * 1996-06-12 1997-12-22 Toshiba Corp Semiconductor device and its manufacture
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
JP3587019B2 (en) * 1997-04-08 2004-11-10 ソニー株式会社 Method for manufacturing semiconductor device
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
KR100219806B1 (en) 1997-05-27 1999-09-01 윤종용 Method for manufacturing flip chip mount type of semiconductor, and manufacture solder bump
KR100244580B1 (en) * 1997-06-24 2000-02-15 윤종용 Method for manufacturing circuit board having matal bump and semiconductor chip package
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6452271B2 (en) * 1998-07-31 2002-09-17 Micron Technology, Inc. Interconnect component for a semiconductor die including a ruthenium layer and a method for its fabrication
US6130141A (en) * 1998-10-14 2000-10-10 Lucent Technologies Inc. Flip chip metallization
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
DE10017746B4 (en) * 2000-04-10 2005-10-13 Infineon Technologies Ag Method for producing an electronic component with microscopically small contact surfaces
US6448171B1 (en) * 2000-05-05 2002-09-10 Aptos Corporation Microelectronic fabrication having formed therein terminal electrode structure providing enhanced passivation and enhanced bondability
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US7087510B2 (en) * 2001-05-04 2006-08-08 Tessera, Inc. Method of making bondable leads using positive photoresist and structures made therefrom
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6486054B1 (en) * 2002-01-28 2002-11-26 Taiwan Semiconductor Manufacturing Company Method to achieve robust solder bump height
KR100455387B1 (en) * 2002-05-17 2004-11-06 삼성전자주식회사 Method for forming a bump on semiconductor chip and COG package including the bump
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
KR100790993B1 (en) * 2006-07-04 2008-01-03 삼성전자주식회사 Flip chip having bump structure and method of manufacturing the same
TWI345816B (en) * 2007-08-28 2011-07-21 Advanced Semiconductor Eng Method for forming bumps on under bump metallurgy
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US8946891B1 (en) 2012-09-04 2015-02-03 Amkor Technology, Inc. Mushroom shaped bump on repassivation
US9491840B2 (en) * 2013-09-13 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection apparatus and process
JP6436531B2 (en) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 Manufacturing method of semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS58102542A (en) * 1981-12-15 1983-06-18 Seiko Instr & Electronics Ltd Manufacture of bump electrode
JPS63305533A (en) * 1987-06-05 1988-12-13 Nec Corp Manufacture of semiconductor device
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JP2633586B2 (en) * 1987-10-21 1997-07-23 株式会社東芝 Semiconductor device having bump structure
JP2664736B2 (en) * 1988-08-30 1997-10-22 株式会社東芝 Method for forming electrode for semiconductor device
KR940010510B1 (en) * 1988-11-21 1994-10-24 세이꼬 엡슨 가부시끼가이샤 Fabricating method of semiconductor device
JPH02139934A (en) * 1988-11-21 1990-05-29 Seiko Epson Corp Manufacture of integrated circuit
JP2748530B2 (en) * 1989-04-13 1998-05-06 セイコーエプソン株式会社 Method for manufacturing semiconductor device
JP2874184B2 (en) * 1989-05-19 1999-03-24 セイコーエプソン株式会社 Method for manufacturing semiconductor device
JPH0350734A (en) * 1989-07-18 1991-03-05 Seiko Epson Corp Manufacture of integrated circuit
US5244833A (en) * 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
JP2936680B2 (en) * 1990-09-12 1999-08-23 富士通株式会社 Method for manufacturing semiconductor device
JPH04130619A (en) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp Manufacture of semiconductor device
JP2877168B2 (en) * 1991-01-31 1999-03-31 富士電機株式会社 Method of manufacturing bump electrode for integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2758015A1 (en) * 1996-12-30 1998-07-03 Commissariat Energie Atomique Conducting micro-mushroom sections for substrate electrical connections

Also Published As

Publication number Publication date
FR2707797A1 (en) 1995-01-20
US5418186A (en) 1995-05-23
CN1102504A (en) 1995-05-10
KR950004464A (en) 1995-02-18
JPH0778826A (en) 1995-03-20
FR2707797B1 (en) 1996-07-05

Similar Documents

Publication Publication Date Title
DE4424962A1 (en) Method for producing a chip contact
DE19581952B4 (en) Process for controlled collapse chip connection - wherein ball-limiting metallurgy is etched in the presence of lead@-tin@ solder bumps
DE3885834T2 (en) Soldering point and method of accomplishing it.
DE69221627T2 (en) METHOD FOR THE PRODUCTION OF SOLDERING BUMBS AND SOLDERING BOBBIES MADE THEREOF.
DE69635397T2 (en) Semiconductor device with chip dimensions and manufacturing method
DE69014871T2 (en) Process for the formation of metallic contact surfaces and connections on semiconductor chips.
DE19745575A1 (en) Terminal electrode structure with substrate containing several terminal points
DE2810054A1 (en) ELECTRONIC CIRCUIT DEVICE AND METHOD OF MANUFACTURING IT
DE2729030A1 (en) METHOD OF CREATING A MULTI-LAYER CONDUCTOR PATTERN IN THE MANUFACTURE OF MONOLITHICALLY INTEGRATED CIRCUITS
DE69315278T2 (en) Pad structure of an integrated circuit and method for its manufacture
DE68908341T2 (en) Method for mounting an electronic component and memory card using the same.
DE69620273T2 (en) Process for the production of spacers on an electrical circuit board
DE2509912C3 (en) Electronic thin film circuit
DE4403916A1 (en) Method for producing a semiconductor chip contact point
DE10158809B4 (en) Manufacturing method for a conductor track on a substrate and a corresponding conductor track
DE2709933A1 (en) PROCESS FOR PRODUCING CONTINUOUS METALLIC JOINTS BETWEEN MULTIPLE METALLIZATION LEVELS IN SEMICONDUCTOR DEVICES
DE3544539C2 (en) Semiconductor arrangement with metallization patterns of different layer thicknesses and method for their production
EP0308816A1 (en) Process for the production of connection contacts for thin film magnetic heads
DE69118331T2 (en) Semiconductor device with a contact pad
DE69215377T2 (en) MELTING SOLDERING PROCESS FOR FORMING A SOLDERING STICK ON A PRINT PLATE
EP0152557B1 (en) Semiconductor component having metallic bump contacts and multi-layer wiring
DE2658532C2 (en) Intermediate carrier for holding and contacting a semiconductor body and method for its production
DE10239081B4 (en) Method for producing a semiconductor device
DE10156054C2 (en) Manufacturing process for a conductor track on a substrate
DE2739530A1 (en) METHOD FOR FORMATION OF INDIVIDUAL PHOTODETECTOR ELEMENTS ON A SUBSTRATE AND A PHOTODETECTOR ARRANGEMENT PRODUCED BY THIS METHOD

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee