DE4422056A1

DE4422056A1 - Verfahren zum Übertragen (Senden) von Mehrfachseriensignalen

Info

Publication number: DE4422056A1
Application number: DE4422056A
Authority: DE
Inventors: Takashi Katagiri
Original assignee: Nidec Sankyo Corp
Current assignee: Nidec Sankyo Corp
Priority date: 1993-06-23
Filing date: 1994-06-23
Publication date: 1995-01-12
Also published as: US5760707A; JP2810617B2; JPH0714091A

Description

Die Erfindung betrifft ein Verfahren zum Übertragen (Senden) von Mehrfachseriensignalen.

Bei einem Motor, z. B. einem bürstenlosen Motor, werden herkömmlicherweise Stellungsdaten der Hauptwelle des Motors detektiert bzw. abgegriffen. Zu diesem Zweck sind ein magnetischer Datenträger oder Signalgeber (re cording medium) zum Abgreifen von A-, B- und Z-Phasen sowie ein Magnetpol-Detektiermagnet zum Abgreifen von U-, V- und W-Phasen am Endabschnitt der Hauptwelle des Motors angebracht. Der magnetische Datenträger erzeugt Impulssignale, welche Stellungsdaten repräsentieren, während der Magnetpol-Detektiermagnet Antriebsstel lung-Datensignale liefert. In der folgenden Beschrei bung bedeuten die Phasen A und B jeweils das Ausgangs signal eines Impulsgenerators, der bei jeder Umdrehung der Hauptwelle eine Zahl n von 90°-Phasenimpulssignalen liefert, bei denen Phasenvorlauf und -nachlauf mit der Drehrichtung variieren. Die Z-Phase (Phase Z) bedeutet das Ausgangssignal eines Nullpunktimpulsgenerators, der bei jeder Umdrehung der Hauptwelle des Motors ein Im pulssignal liefert.

Die Phasen U, V und W bedeuten jeweils das Ausgangssi gnal eines Magnetpol-Meßsignalgenerators, der ein Impuls signal entsprechend einer Magnetpolstellung des Feld magneten des Motors liefert.

Diese Dateneinheiten werden über ein ein Bündel von Ka nälen enthaltendes Kabel zu einer Steuereinheit übertra gen, welche die verschiedenen Steuerungsarten, wie Rück kopplungssteuerung bzw. Regelung, nach Maßgabe der Daten durchführt.

Dieses Datenübertragungssystem ist mit den folgenden Mängeln behaftet:
Wenn als Phasendetektor ein sog. Absolutstellungsgeber zum Erfassen oder Abgreifen einer Absolutstellung der Motor-Hauptwelle benutzt wird, müssen Signale für vier Kanäle, d. h. A-Phase, B-Phase, Reihen- oder Serienphase (Z-, U-, V- und W-Phasen) sowie ein Absolutzählstand übertragen werden. Aus diesem Grund wird eine Anzahl von Übertragungsleitungen verwendet. Ein diese Übertra gungsleitungen bündelndes Kabel ist aber dick, was eine Kostenerhöhung bedingt. Wenn die Steuereinheit an einer vergleichsweise weit entfernten Stelle installiert ist, sind die Übertragungsleitungen lang, wodurch sich diese Probleme noch verstärken.

Wenn ein Teil des Kabels innerhalb der Maschine verlegt wird oder ist, nimmt das dicke Kabel einen großen Raum innerhalb der Maschine ein. Außerhalb der Maschine ge staltet sich die Anordnung des dicken Kabels selbst schwierig. In jedem Fall müssen Trag- oder Halterungs elemente vergleichsweise hoher Steifheit für die Halte rung des dicken Kabels verwendet werden. Diesbezüglich ist also der Konstruktionsfreiheitsgrad eingeschränkt.

Zur Ausschaltung der geschilderten Probleme sind die in der USA-Patentanmeldung (Serial No.) 08/174,044 (28.12.1993) offenbarten Signalübertragungs- oder -sen devorrichtungen vorgeschlagen worden.

Die in dieser USA-Patentanmeldung offenbarte Technik ist mit den folgenden Problemen behaftet:
Das Übertragungs- bzw. Sendeformat für Datenübertragung zwischen einem Nebenwandler und einem Hauptwandler ist von dem für die Datenübertragung zwischen einem Sender und einem Empfänger verschieden. Für die Neben- und Hauptwandler nebst ihren jeweiligen peripheren Schaltun gen müssen daher zwei Schaltkreisarten konstruiert und auf einer (gedruckten) Leiterplatine montiert werden. Hierdurch erhöhen sich die Kosten für Konstruktion, Tei lehaltung, Verwaltung und dgl. Insbesondere bei einer vergrößerten Zahl von Nebenwandlern steigen diese Kosten entsprechend an.

Aufgabe der Erfindung ist damit die Schaffung eines Ver fahrens zum Übertragen bzw. Senden von Mehrfachserien signalen, mit dem eine Kostensenkung realisierbar ist.

Diese Aufgabe wird durch die im Patentanspruch 1 gekenn zeichneten Merkmale gelöst.

Bei einem Verfahren zum Übertragen (Senden) von Mehr fachseriensignalen werden Parallelsignale durch mehrere in einem Sender (oder auch Geber) vorgesehene Paral lel/Serienwandler in Seriensignale umgewandelt, die durch eine Anzahl von in einem Empfänger vorgesehenen Serien/Parallelwandlern in Parallelsignale umgewandelt werden; Mehrfachseriensignale werden zwischen dem Sender und dem Empfänger über einen Übertragungskanal übertragen, in welchem die mehreren Parallel/Serienwand ler und die mehreren Serien/Parallelwandler in Reihe ge schaltet sind; das Format der Seriensignale auf dem Kanal, das Format für die dem Kanal vorgeschalteten Par allel/Serienwandler und das Format für die dem Kanal nachgeschalteten Serien/Parallelwandler weisen dabei je weils das gleiche Format auf.

Weiterhin sind die Parallel/Serienwandler und die Serien/Parallelwandler mit integrierten Schaltkreisen bzw. ICs mit jeweils einer Übertragungsgeschwindig keit-Wählfunktion aufgebaut, welche ICs für Datenüber tragung geschaltet sind.

Zudem entspricht das gemeinsame Format für die Paral lel/Serienwandler und die Serien/Parallelwandler den Formaten des Start/Stop-Synchronisiertyps.

Erfindungsgemäß sind für Datenübertragung die mehreren Parallel/Serienwandler und die mehreren Serien/Parallel wandler in Reihe geschaltet; das Format der Seriensigna le auf dem Kanal, das Format für die dem Kanal vorge schalteten Parallel/Serienwandler und das Format für die dem Kanal nachgeschalteten Serien/Parallelwandler weisen dabei jeweils das gleiche Format auf. Mit der Er findung wird mithin die oben angegebene Kostensenkung erzielt.

Ferner sind die Parallel/Serienwandler und die Serien/ Parallelwandler mit integrierten Schaltkreisen bzw. ICs mit jeweils einer Übertragungsgeschwindigkeit-Wählfunk tion aufgebaut. Die Wandler können somit getrennt mon tiert oder eingebaut sein. Beispielsweise wird für einen Anwender, der die Nebenwandler nicht benutzt, das ihm gelieferte Signalübertragungssystem unter Weglas sung der Nebenwandler konstruiert, was eine Kostensen kung ergibt.

Weiterhin sind für Datenübertragung oder -senden die mehreren Parallel/Serienwandler und die mehreren Serien/Parallelwandler in Reihe geschaltet, und das Format der Seriensignale auf dem Kanal, das Format für die dem Kanal vorgeschalteten Parallel/Serienwandler und das Format für die dem Kanal nachgeschalteten Serien/Parallelwandler sind jeweils die gleichen Forma te des Start/Stop-Synchronisiertyps. Aufgrund dieser Ausgestaltung können handelsübliche ICs für die Neben wandler benutzt werden, was ebenfalls zur oben erwähn ten, angestrebten Kostensenkung beiträgt.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine perspektivische Darstellung eines Signal übertragungssystems, bei dem ein Verfahren zum Übertragen (Senden) von Mehrfachseriensignalen gemäß der Erfindung angewandt wird,

Fig. 2 ein Blockschaltbild eines im Signalübertra gungssystem nach Fig. 1 verwendeten Absolut stellungsgebers,

Fig. 3 ein Blockschaltbild einer Steuereinheit des Signalübertragungssystems nach Fig. 1,

Fig. 4 ein Zeitsteuerdiagramm zur Erläuterung der Ar beitsweise des Stellungsgebers (encoder) gemäß Fig. 2,

Fig. 5 ein Zeitsteuerdiagramm zur Erläuterung der Ar beitsweise der Steuereinheit nach Fig. 3,

Fig. 6 ein Zeitsteuerdiagramm zur beispielhaften Ver anschaulichung der Arbeitsweise einer Vierfach impuls/Richtung-Detektorschaltung und eines Aufwärts/Abwärtszählers beim Absolutstellungs geber nach Fig. 2,

Fig. 7 ein Diagramm zur Erläuterung von Formaten B und B′,

Fig. 8 ein Zeitsteuerdiagramm zur Erläuterung der Ar beitsweise eines Parallel/Serien-Nebenwandlers und eines Hauptwandlers,

Fig. 9 ein Zeitsteuerdiagramm zur Erläuterung der Ar beitsweise eines Serien/Parallel-Nebenwandlers und eines -Hauptwandlers,

Fig. 10 ein Schaltbild eines Impulsgenerators,

Fig. 11 ein Blockschaltbild eines Hauptteils eines Si gnalübertragungssystems, bei dem ein Verfahren zum Übertragen (Senden) von Mehrfachserien signalen gemäß einer zweiten Ausführungsform der Erfindung angewandt wird,

Fig. 12 ein Diagramm zur Darstellung der Beziehung zwi schen Formaten Ao und Bo′ (Bo) bei einem Signalübertragungssystem, bei dem ein Verfah ren zum Übertragen (Senden) von Mehrfachserien signalen gemäß einer dritten Ausführungsform der Erfindung angewandt wird, und

Fig. 13 ein Diagramm der Datenformate nach Fig. 12, deren Zeitachse verkürzt ist.

Das in den Fig. 1 bis 3 dargestellte Signalübertragungs system wird z. B. beim Arm eines Arbeitsautomaten verwen det.

Gemäß Fig. 1 ist an einer End- oder Stirnfläche der Hauptwelle 1a eines bürstenlosen Motors 1 ein scheiben förmiger Magnetpol-Detektormagnet 2 montiert, der so magnetisiert ist, daß N-Pole und S-Pole einander in der Umfangsrichtung abwechseln, und der Stellungsdaten für Ansteuerung von U-, V- und W-Phasen erzeugt oder lie fert. Unter dem Magnetpol-Detektormagneten 2 ist ein scheibenförmiger magnetischer Datenträger (recording medium) 3 angeordnet, der zum Ausgeben von Stellungsda ten für die Z-, A- und B-Phasen dient und aus zwei Stufen besteht, von denen die obere Stufe zwei in der Umfangsrichtung angeordnete Magnetpole N und S auf weist, während die N- und S-Pole der unteren Stufe ein ander in der Umfangsrichtung abwechselnd angeordnet sind.

Der bürstenlose Motor 1 ist mit einem Absolutstellungs geber 4 zum Erfassen oder Abgreifen von Stellungsdaten der Phasen A, B, Z, U und V und von Absolutstellungsda ten des Motors versehen. Innerhalb eines Gehäuses 44 (der Einfachheit halber in gestrichelten Linien einge zeichnet) des Absolutstellungsgebers 4 sind Hall-Elemen te 4a und ein MR-Sensor 4b jeweils in Gegenüberstellung zu den magnetisierten Flächen des Magnetpol-Detektorma gneten 2 bzw. des magnetischen Datenträgers 3 ange ordnet. Die Hall-Elemente 4a sind an der Rückseite der Grundplatte eines Signalprozessors 17 montiert, der erste und zweite Wellenformschaltungen 4c bzw. 4d, eine Vierfachimpuls/Richtung-Detektorschaltung 40, einen Auf wärts/Abwärtszähler 5, einen Parallel/Serien-Hauptwand ler 6, eine Sende- oder Übertragungs-Hauptsteuerung 50, einen ersten CRC-Bitaddierer 51, einen Absolutzähler 43, einen Gesamt(strom)versorgungsspannungsabfall-Detek tor 70, einen Sensor 71 für anomale Temperatur, ein 26-Bit-Verriegelungsglied 72, einen Parallel/Serien-Ne benwandler 130, eine Übertragungs-Nebensteuerung 74, einen zweiten CRC-Bitaddierer 52, einen Feldzahlgenera tor 73, einen Leitungstreiber 8, einen 5-V-Stromquel lenanschluß 18a, einen Reserve- oder Stützstromquellen anschluß 18b und eine Masse-Stromquelle 19 aufweist.

Gemäß Fig. 2 sind die Ausgangsleitungen der Hall-Elemen te 4a und des MR-Sensors 4b an die ersten und zweiten Wellenformschaltungen 4c bzw. 4d angeschlossen. Die A- und B-Phasen-Ausgangsleitungen der zweiten Wellenform schaltung 4d sind an die Vierfachimpuls/Richtung-Detek torschaltung 40 zum Umwandeln des empfangenen Signals in ein Vierfachimpulssignal sowie ein Aufwärts/Abwärts signal angeschlossen. Die Ausgangsleitungen der Vier fachimpuls/Richtung-Detektorschaltung 40 und die Aus gangsleitung der Übertragungs-Hauptsteuerung 50 sind mit dem 6-Bit-Aufwärts/Abwärtszähler 5 zum Hoch- oder Herabzählen des empfangenen Signals entsprechend einem Vor- oder Nacheilen der Phase der A- und B-Phasen ver bunden. Die Ausgangsleitung des Aufwärts/Abwärtszählers 5 ist an den Parallel/Serien-Hauptwandler 6 angeschlos sen. Die Ausgangsleitungen für die anderen Phasen (Z, U, V und W) sind über die erste Wellenformschaltung 4c an den Parallel/Serien-Hauptwandler 6 angeschlossen.

Die Ausgangsleitungen der zweiten Wellenformschaltung 4d sind auch mit dem Absolutzähler 43 verbunden. Das 26-Bit-Verriegelungsglied 72 ist mit den Ausgangsleitun gen des Absolutzählers 43, dem Gesamt(strom)versorgungs spannungsabfall-Detektor 70 zur Lieferung eines Alarm signals, wenn die Versorgungsspannungen der Stromquel le, einschließlich einer Stütz- oder Reservestromquel le, abfallen, und mit dem Sensor 71 für anomale Tempera tur zum Liefern eines eine anomale Motortemperatur ange benden Signals sowie der Signalleitung der Übertra gungs-Nebensteuereinheit 74 zum Wählen der Daten verbun den. Eine Inkrementsignalleitung der Übertragungs-Neben steuereinheit 74 ist mit dem Feldzahlgenerator 73 zum Erzeugen eines 2-Bit-Feldzahlsignals verbunden. Der Par allel/Serien-Nebenwandler 130 ist mit den Ausgangslei tungen des Feldzahlgenerators 73, dem 26-Bit-Verriege lungsglied 72, der Übertragungs-Nebensteuerung 74 und dem zweiten CRC-Bitaddierer 52 zum Erfassen eines Feh lers sowie einer Absolutseriensignaleingangs-Taktlei tung der Übertragungs-Hauptsteuerung 50 verbunden. Die Ausgangsleitung vom Parallel/Serien-Nebenwandler 130 ist an den Parallel/Serien-Hauptwandler 6 angeschlos sen, der mit der Ausgangsleitung des ersten CRC-Bitad dierers 51 verbunden ist.

Die Seriensignalleitung 7 vom Parallel/Serien-Hauptwand ler 6 ist mit dem Leitungstreiber 8 verbunden.

Ein Bus 10 und ein invertierter Bus 11, vom Leitungs treiber 8 abgehend (derived), sind gemäß Fig. 3 in der Steuereinheit 16 mit dem Leitungsempfänger 14 gekop pelt. Im Signalprozessor 17 und in der Masse-Stromquel le 19 sind Massenstrom- bzw. -potentialquellen 19 bzw. 42 vorgesehen, die über eine Masseleitung 13 miteinan der verbunden sind. Die Steuereinheit 16 enthält eine 5-V-Konstantspannungsschaltung 77 und eine Stütz- oder Reservestromquelle 80, von denen die erstere, die mit einer Netzstromversorgung 76 verbunden ist, eine Gleich stromquelle von etwa 5 V bildet. Die Reservestromquelle 80 dient zum Stützen des Systems bei einem Stromaus fall. Eine von der genannten Schaltung 77 abgehende 5-V-Stromleitung 81 ist mit einem 5-V-Stromquellenan schluß 18a im Signalprozessor 17 verbunden. Eine von der Reservestromquelle 80 abgehende Stütz- oder Reserve stromleitung 82 ist an einen Reservestromquellenan schluß 18b im Signalprozessor angeschlossen. Die genann ten Leitungen 81, 82 und 13 sind zusammen mit dem Bus 10 und dem invertierten (inverted) Bus 11 zusammenge faßt und im Stellungsgeberkabel 9 enthalten, das durch eine geeignete, nicht dargestellte Halterungseinheit ge haltert ist.

Alle Schaltungen oder Stromkreise im Signalprozessor 17 sind mit dem 5-V-Stromquellenanschluß 18a verbunden (Stromquelle nicht gestützt) und dabei über Dioden mit einem Reservestromquellensystem verbunden. Der Reserve stromquellenanschluß 18b (gestützte Stromquelle) ist mit dem MR-Sensor 4b, der zweiten Wellenformschaltung 4d, dem Absolutzähler 43, dem genannten Spannungsab fall-Detektor 70 und dgl. verbunden. In Fig. 2 gibt ein schwarzes Dreiecksymbol an, daß der Reservestromquellen anschluß 18b mit allen Schaltungen oder Stromkreisen verbunden ist.

Die den 5-V-Stromquellenanschluß 18a und den Reserve stromquellenanschluß 18b mit den zugeordneten Schaltun gen verbindenden Stromleitungen sind der Einfachheit halber nicht dargestellt.

Die Ausgangsleitung des Leitungsempfängers 14 in der Steuereinheit 16 ist über die Seriensignalleitung 30 mit dem Serien/Parallel-Hauptwandler 15 verbunden, der in Parallelbeziehung die Stellungsdaten der Phasen Z, U und V, die Zählerwerte bzw. Zählstände der Phasen A und B, Fehlerdetektier-CRC-Bits und ein Absolutseriensignal ausgibt. Die Ausgangsleitung für die vom Serien/Paral lel-Hauptwandler 15 abgenommenen (derived) Zählstände ist mit einer (einem) Absolutwertschaltung oder -kreis 45 verbunden, die (der) bestimmt, ob das empfangene Signal positiv oder negativ ist; wenn das empfangene Signal negativ ist, wandelt sie (er) es in ein positi ves Signal um. Die Ausgangsleitungen für die Stellungs daten der Phasen Z, U und V, die Zählerwerte bzw. Zähl stände der Phasen A und B, Fehlerdetektier-CRC-Bits und ein Absolutseriensignal sind an einen ersten Fehlerzäh ler 48 für Fehlerdetektion angeschlossen. Die Ausgangs leitung vom ersten Fehlerzähler 48 zum Liefern eines Haltebefehls ist mit der Absolutwertschaltung 45 und der Verriegelungsschaltung 49 verbunden.

Der erste Fehlerzähler 48 gibt ein Einmal-Alarmsignal nach außen und zu einer Dreimal-(3-successive-)Detek tierschaltung 83 aus, wobei letztere ein Dreimal-Fehler alarmsignal nach außen abgibt. Wenn die Übertragungs- oder Sendeleistung gut ist, wird das Einmal-Alarmsignal einer Schaltung zum Beenden der Stromzufuhr zum Motor aufgeschaltet. Wenn der Kanal in seiner Güte beeinträch tigt ist, wird ein Dreimal-Alarmsignal erzeugt oder der Motorstromversorgungs-Abschaltschaltung aufgeschaltet.

Die Ausgangsleitung vom Serien/Parallel-Hauptwandler 15, der für ein Rücksetzsignal entsprechend einem Ein feld-Seriensignal vorgesehen ist, ist mit einer 1/12-De multiplizier- bzw. -Teilerstufe 43A verbunden, die ein Grundtaktsignal von 10 MHz empfängt und eine Zahl von (2ⁿ-1) Impulsen erzeugt. Die Ausgangsleitung der 1/12-Teilerstufe 43A ist mit einer 1/2ⁿ-Teilerstufe 44A zum Erzeugen von fünf Mustern (patterns) von Impulsrei hen unterschiedlicher Impulsdichten verbunden. Die Aus gangsleitung der 1/2ⁿ-Teilerstufe 44A und die Ausgangs leitung der Absolutwertschaltung 45 sind an einen Im pulsgenerator 46 zum Wählen von Impulsen nach Maßgabe eines Absolutwerts angeschlossen. Die Ausgangsleitung des Impulsgenerators 46 ist mit einem A/B-Phasengenera tor 47 verbunden, der seinerseits einen Aufwärts- oder Abwärtsmodus nach Maßgabe eines Zählstands b₅ (noch zu erläutern) wählt und ein Rechteckwellensignal der Phase A oder Phase B reproduziert. Die vom Serien/Parallel- Hauptwandler 15 abgehende Absolutseriensignalleitung ist mit einem Serien/Parallel-Nebenwandler 131 verbun den, der seinerseits mit der Ausgangsleitung einer 1/38-Teilerstufe 84 zum Demultiplizieren bzw. Dividie ren oder Teilen von 10 MHz des Grundtaktsignals zu einer Frequenz von 1/38 verbunden ist.

Die Ausgangsleitungen für einen Absolutzählstand, eine Feldzahl, Gesamt(strom)versorgungsspannungsabfall-Feh lerdaten, Anomaltemperatur-Fehlerdaten und CRC-Bits, die vom Serien/Parallel-Nebenwandler 131 ausgegeben werden, sind mit einem zweiten Fehlerdetektor 87 für Fehlerdetektion verbunden, dessen Ausgangssignal in Form eines Einmal-Fehleralarms nach außen ausgegeben wird. Wenn die Übertragungsleistung gut ist, wird das Einmal-(one-time-)Fehleralarmsignal zu einer nicht dar gestellten Motorstromversorgungs-Abschaltschaltung aus gegeben.

Die Ausgangsleitung für ein vom Serien/Parallel-Neben wandler 131 ausgegebenes Feldzahlsignal von 2 Bits ist an einen Feldzahldiskriminator 85 angeschlossen. Die 8-Bit-Ausgangsleitung für alle Daten, einschließlich der Absolutzählerdaten, ist an einen Demultiplexer 86 angeschlossen. Eine vom Feldzahldiskriminator 85 abge hende Feldwählsignalleitung ist mit dem Demultiplexer 86 verbunden, an den auch 8-Bit-Feldverriegelungsglie der 88-91 angeschlossen sind. Das 0-te (0.) Feldver riegelungsglied 88 liefert Information für Gesamt(strom versorgungs)spannungsabfall und auch dafür, ob der Motor-Temperaturanstieg normal ist oder nicht. Das 1-te (1.) Feldverriegelungsglied 89 liefert die 8 Bits hoher Ordnung (oder hohen Bits) (ad_23′-ad_16′) des Absolut zählers. Das 2-te (2.) Feldverriegelungsglied 90 er zeugt die 8 Bits mittlerer Ordnung (ad_15′-ad_8′) des Absolutzählers. Das 3-te (3.) Feldverriegelungsglied 91 erzeugt die 8 Bits niedriger Ordnung (niedrigen Bits) (ad_7′-ad_0′) des Absolutzählers.

Der Parallel/Serien-Hauptwandler 6 und der Parallel/Se rien-Nebenwandler 130 sind als einzige Schaltung ausge staltet. Das gleiche gilt für den ersten CRC-Bitaddie rer 51 und den zweiten CRC-Bitaddierer 52, die Übertra gungs-Hauptsteuerung (controller) 50 und die Übertra gungs-Nebensteuerung 74 im Sender sowie den Serien/Par allel-Hauptwandler 15 und den Serien/Parallel-Neben wandler 131 und auch den ersten Fehlerzähler 48 und den zweiten Fehlerzähler 87 im Empfänger. Der Grund hierfür wird später noch näher erläutert werden.

Die Steuereinheit 16 und der bürstenlose Motor 1 (Fig. 1) sind über das Motorkabel 31 miteinander so verbun den, daß die Steuereinheit 16 den Motor 1 ansteuert.

Im folgenden ist die Arbeitsweise des Signalübertra gungssystems mit dem beschriebenen Aufbau erläutert.

Zum Ansteuern des Motors 1 wird ein Ansteuerstrom oder -potential von der Steuereinheit 16 über das Motorkabel 31 dem Motor 1 zugespeist. Daraufhin beginnt sich die Hauptwelle 1a des Motors 1 zu drehen, so daß ein Magnet feld unter dem Einfluß des Magnetpol-Detektormagneten 2 und des magnetischen Datenträgers 3 zu variieren be ginnt. Die Variation bzw. Änderung des Magnetfelds wird mittels der Hall-Elemente 4a in Form von Ansteuerstel lungsdaten der Phasen U, V und W abgegriffen. Der MR-Sensor 4b erfaßt die Magnetfeldänderung in Form von Stellungsdaten der Phasen Z, A und B und erzeugt oder liefert die Phasen A und B in Form einer Sinuswelle. Die Datensignale Vu, Vv, Vw, Vz, Va und Vb (vgl. Fig. 2) werden den ersten und zweiten Wellenformschaltungen 4c bzw. 4d eingespeist, in denen sie einer Wellenfor mung zu Rechteckwellensignalen unterworfen werden. Letz tere sind als wellengeformte Phasen A und B in den Fig. 4(a) und 4(c) dargestellt. Diese wellengeformten Signa le A und B (inkrementale Signale) werden in der Vier fachimpuls/Richtung-Detektorschaltung 40 in Impulssignale, deren Frequenz vervierfacht (quadrupled) ist oder wird, und ein Aufwärts/Abwärtssignal umgewandelt. Das Vier fachimpulssignal und das Aufwärts/Abwärtssignal werden dem 6-Bit-Aufwärts/Abwärtszähler 5 eingespeist, in wel chem diese Signale hoch- oder herabgezählt werden.

Die Arbeitsweise der genannten Detektorschaltung 40 und des Aufwärts/Abwärtszählers 5 ist in Fig. 6 beispiel haft dargestellt.

Wie dargestellt, wird ein Vierfachimpuls (a) an den Flanken (Nulldurchgangspunkten der Signale) der Signale A und B erzeugt. Ein Aufwärts/Abwärtssignal (b) weist einen Auf- oder Abwärtsmodus des Aufwärts/Abwärtszäh lers 5 nach Maßgabe eines Vor- oder Nacheilens der Phase der Signale A und B an. Wenn die Phase B voreilt, weist das Auf/Abwärtssignal (b) einen Abwärtsmodus an. Wenn die Phase A voreilt, weist es einen Abwärtsmodus an. Ein Zählerwert bzw. Zählstand (c) des Aufwärts/Ab wärtszählers 5 wird in Abhängigkeit vom Vierfachimpuls (a) und vom Auf/Abwärtssignal (b) stufenweise verän dert.

Bei dieser Ausführungsform tastet oder fragt (samples) der Aufwärts/Abwärtszähler 5 einen Zählstand in festen Zeitintervallen in Abhängigkeit von einem Abtast- oder Abfragesignal (Fig. 4(e)) von der Übertragungs-Haupt steuerung 50 ab. Wenn der abgetastete Zählstand in den Parallel/Serien-Hauptwandler 6 geladen wird oder ist, löscht der Aufwärts/Abwärtszähler 5 seinen Inhalt in Ab hängigkeit von einem Löschsignal (Fig. 4(f)) von der Übertragungs-Hauptsteuerung 50. Die vorliegende Ausfüh rungsform ist so ausgelegt, daß das Signal B gewöhnlich in seiner Phase gegenüber dem Signal A voreilt. Demzu folge variiert ein Zählstand des Aufwärts/Abwärtszäh lers 5 auf die in Fig. 4(d) gezeigte Weise.

Diese Zählständer werden als 6-Bit-Signale b₀-b₅ dem Parallel/Serien-Hauptwandler 6 eingespeist. Die wellen geformten Stellungsdatensignale U, V, W und Z werden dem Parallel/Serien-Hauptwandler 6 unmittelbar einge speist.

Beim Signalübertragungssystem gemäß dieser Ausführungs form sind der Zählstand b₅ das MSB (höchstwertige Bit) und der Zählstand b₀ das LSB (niedrigstwertige Bit). Wenn die Phase B voreilt, gilt b₅ = 0. Wenn die Phase A voreilt, gilt b₅ = 1.

In den Fig. 4(b) und 4(c) in Kreisen stehende Ziffern entsprechen jeweils denen nach Fig. 4(d). Dies bedeu tet, daß die Änderungspunkte der Phasen A und B in den Fig. 4(b) und 4(c) den jeweiligen Änderungen der Zähl stände des Zählers entsprechen.

In Fig. 4(d) nicht in Kreisen stehende Ziffern geben Zählstände an.

Der Grund für die Verwendung des 6-Bit-Aufwärts/Abwärts zählers 5 ist nachfolgend beschrieben.

Unter der Voraussetzung einer Übertragungsgeschwindig keit (oder -rate) des vom Parallel/Serien-Hauptwandler 6 ausgegebenen Seriensignals zu 500 Kbps bzw. Kb/s und des Formats des Seriensignals gemäß Fig. 4(a) dauert das Abtasten eines Felds (frame) 38 µs. Unter der Annah me, daß bei jeder Umdrehung der Hauptwelle 1a 2048 Im pulse der Phasen A und B ausgegeben werden und sich die Hauptwelle 1a mit einer Höchstdrehzahl von 5000/min dreht, entspricht die Frequenz des Vierfachimpuls signals:

5000/min: 60 s × 2048 Impulse × 4 = 682,7 kHz.

Wie erwähnt, beträgt die Abtastperiode (sampling period) 38 µs. Während dieser Periode wird mithin die folgende Zahl von Impulsen dem Zähler eingegeben:

682,7 kHz × 38 µs = 25,9 Impulse/Periode.

Hierbei gilt 25,9 < 31 = 2⁵-1; dabei reichen 6 Bits für den Zählstand des Aufwärts/Abwärtszählers 5 aus.

Das Signal von der zweiten Wellenformschaltung 4d wird ebenfalls dem Absolutzähler 43 eingespeist, der seinen Zählstand (oder Zählerwert) in Form von Signalen ad₀- ad₂₃ von 24 Bits ausgibt. Die 24-Bit-Signale ad₀-ad₂₃ sowie vom Gesamtspannungsabfalldetektor 70 und vom Anomaltemperatursensor ausgegebene 1-Bit-Fehlersignale werden dem 26-Bit-Verriegelungsglied 72 eingespeist, in welchem in Abhängigkeit von einem Datenwählsignal von der Übertragungs-Nebensteuerung 74 Daten von 26 Bits verriegelt werden, wobei für jeweils 8 Bits Daten zum Parallel/Serien-Nebenwandler übertragen werden.

Wenn die 5-V-Stromversorgungsspannung und die Stütz- oder Reservespannung unter eine vorgegebene Spannung ab fallen, erzeugt oder liefert der Gesamtspannungsabfall detektor 70 0 als Anomalsignal. Wenn die Temperatur der Motorwicklung oder die Temperatur im Stellungsgeber eine vorgegebene Größe erreicht, liefert der Anomaltem peratursensor 71 0 als Anomalsignal.

Vom 26-Bit-Verriegelungsglied 72 ausgegebene 8-Bit-Daten werden dem Parallel/Serien-Nebenwandler 130 einge speist, und ihm wird auch die Feldzahl (frame number) eingegeben. Der Parallel/Serien-Nebenwandler 130 er zeugt Seriensignale ad mit dem Format gemäß den Fig. 7(a) bis 7(d). Für die Seriensignale werden vier mit (a) bis (d) bezeichnete Felder (frames) zur Bildung einer vollständigen Dateneinheit kombiniert.

Als Code wird bei dieser Ausführungsform der Manchester-Code benutzt, bei dem gemäß Fig. 9(a) dann, wenn das Bit gleich 0 ist, der Impuls am Mittelpunkt des Bits ansteigt, und dann, wenn das Bit gleich 1 ist, der Impuls abfällt (dieses Format wird als noch näher zu beschreibendes Format B bezeichnet).

Das Absolutseriensignal, der 6-Bit-Auf/Abwärtszählstand und die Stellungsdatensignale U, V, W und Z werden dem Parallel/Serien-Hauptwandler 6 eingespeist, der ein Se riensignal erzeugt, das auf die in Fig. 4(a) gezeigte Weise formatiert ist (dieses Format wird als Format A bezeichnet).

Im Format A beträgt die Übertragungsgeschwindigkeit - wie erwähnt - 500 Kb/s; die Übertragungszeit pro Feld beträgt 38 µs.

In der angegebenen Figur stehen die Ziffern 20 für Rest- bzw. Ruheabstände (rest spaces) von 3 Bits; 21 für ein 1-Bit-Startbit von 0; 22 für 6-Bit-Auf/Abwärts zählstandbitsignale (auf das Startbit 21 folgend), die vom Aufwärts/Abwärtszähler 5 übertragen werden; 23 für von der ersten Wellenformschaltung 4c übertragene 1-Bit-Stellungsdatensignale von (für) U, V, W und Z (auf den Auf/Abwärtszählstand 22 folgend); 24 für ein 1-Bit-Signal ad (auf die Stellungsdatensignale 23 von U, V, W und Z folgend) der Absolutseriensignale, die einen Absolutzählstand von 24 Bits und ein Anomalsignal von 2 Bits enthalten, welche vom Parallel/Serien-Neben wandler 130 übertragen werden; und 25 für ein CRC-Bit signal von 4 Bits zum Prüfen einer Serie von Daten. Das CRC-Bit 25 wird durch ein Signal vom ersten CRC-Bitad dierer 51 zum Datensignal addiert. Die Ruheabstände (rest spaces) 20, das Startbit 21, die Auf/Abwärtszähl standbitsignale 22, das Stellungsdatensignal 23, das 1-Bit-Signal ad 24 der Absolutseriensignale und das CRC-Bit 25, d. h. insgesamt 19 Bits, bilden somit ein Feld. Die Übertragungszeit pro Bit beträgt somit: 38 µs : 19 Bits = 2 µs Wie im Fall des Parallel/Se rien-Nebenwandlers 130 wird der Manchester-Code be nutzt, in welchem dann, wenn das Bit gleich 0 ist, der Impuls am Mittelpunkt des Bits ansteigt, und dann, wenn das Bit 1 ist, der Impuls abfällt.

Die Seriensignale eines Felds werden über den Leitungs treiber 8 und das Stellungsgeberkabel 9 zur Steuerein heit 16 übertragen, während die Übertragungsdaten nach Maßgabe der Detektions- oder Meßsignale von den Hall- Elementen 4a und vom MR-Sensor 4b aktualisiert werden. Diese Signale sind in festen Zeitperioden nach Maßgabe eines Abtastsignals und eines Löschsignals von der Über tragungs-Hauptsteuerung 50 abgetastet (sampled) worden.

Die Seriensignale werden vom Leitungsempfänger 14 der Steuereinheit 16 über das Stellungsgeberkabel 9 empfan gen und durch den Serien/Parallel-Hauptwandler 15 in Parallelsignale umgewandelt. Im Augenblick des Prüfens (checked) des CRC-Bits 25, d. h. zu den Zeitpunkten gemäß Fig. 5(g), werden Daten generiert.

Die aus den Stellungsdaten U, V, W und Z resultierenden parallelen Stellungsdaten U′, V′, W′ und Z′ werden un mittelbar zur nachfolgenden Prozeßstufe übertragen. Die Absolutwertschaltung 45 bestimmt auf der Grundlage des Zählstands b₅, ob das empfangene Signal positiv oder ne gativ ist. Im Fall von b₅ = 0 bestimmt sie, daß das empfangene Signal positiv ist. Im Fall von b₅ = 1 be stimmt sie, daß das empfangene Signal negativ ist. Im Fall von b₅ = 1 führt die Absolutwertschaltung die Be rechnung von 100 000 (2) - b₄ b₃ b₂ b₁ b₀(2) durch, und sie gibt das Rechenergebnis aus. Das Ausgangssignal be steht aus 5 Bits, die zu b_4′ b_3′ b_2′ b_1′ b_0′ codiert sind oder werden.

Die in Klammern stehende Zahl steht für ein Zahlen system, d. h. (2) gibt eine binäre Zahl an.

Im folgenden ist die 1/12-Demultiplizierstufe, d. h. Tei lerstufe 43A beschrieben.

Die Berechnung der nötigen Zahl von Bits des genannten Zählers zeigt, daß die Fähigkeit zum Erzeugen einer Höchstzahl von 26 Impulsen während 38 µs für den Impuls generator 46 der nachgeschalteten Stufe ausreicht. Bei dieser Ausführungsform ist jedoch ein Taktsignal zum Er zeugen einer Zahl von 31 Impulsen für bzw. in 38 µs er forderlich, um ein Zittern der Phasen A und B zu verrin gern (die entsprechenden Einzelheiten sind später beschrieben). Die Frequenz des benötigten Taktsignals beträgt

31 Impulse: 38 µs = 815,8 kHz.

Dies kann durch Demultiplizieren, d. h. Dividieren oder Teilen eines Grundtaktsignals von 10 MHz durch 12,3 er reicht werden:

10 MHz: 815,8 kHz = 12,3.

Aus diesem Grund wird die Teilerstufe 43A verwendet.

Das Ausgangssignal von der 1/12-Teilerstufe 43A, d. h. 31 Impulse des 10/12-MHz-Taktsignals, stimmt nicht genau mit 38 µs überein. Zum Ausgleich dafür wird ein dem Seriensignal eines Felds entsprechendes Rücksetz signal vom Serien/Parallel-Hauptwandler 15 an die 1/12-Teilerstufe angelegt; dieses Rücksetzsignal ist in Fig. 5(h) dargestellt. Nach Erzeugung des 31. Impulses des 10/12-MHz-Taktsignals wird die 1/12-Teilerstufe 43A rückgesetzt, um in ihrem Betrieb angehalten zu werden. Zum Zeitpunkt der Datenaufstellung oder -bildung (at the timing of the data setup) gemäß Fig. 5(g) wird das Rücksetzen der Teilerstufe 43A aufgehoben. Alle 1,2 µs wird ein Impuls generiert. Das Intervall zwischen dem 31. Impuls und dem 1. Impuls beträgt 2,0 µs.

Das dividierte (demultiplied) Signal von 31 Impulsen wird der 1/2ⁿ-Teilerstufe 44A eingespeist, in welcher diese Impulssignale zu fünf Impulsreihen unterschiedli cher Impulsdichten gemustert (patterned) werden. Bezüg lich dieser Teilerstufe 44A und des noch zu beschreiben den Impulsgenerators 46 sei auf die Beschreibung auf Seiten 154-157 in "DIGITAL CIRCUIT - FUNDAMENTAL AND APPLICATION" von Hiroshi Kawaharada, ausgegeben am 15.10.1982 von Shokodo Corporation, verwiesen. Auf der Grundlage des Impulsverteilungsprinzips des MIT-Systems wird das 10/12-Taktsignal zu Taktsignalen gemäß den Fig. 5(j) bis 5(n) verteilt. (Taktsignal) CLK16 enthält geradzahlige Impulse; CLK8 enthält Impulse als Ergebnis der Division von 10/12 MHz durch 4 mit dem Rest 2; CLK4 enthält Impulse als Ergebnis dieser Division durch 8 mit dem Rest 4; CLK2 enthält Impulse als Ergebnis dieser Division durch 16 mit dem Rest 8; und CLK1 ent hält Impulse als Ergebnis der Division durch 32 mit dem Rest 16.

Diese Impulssignale CLK16, CLK8, CLK4, CLK2 und CLK1 sowie die Ausgangssignale b_4′ b_3′ b_2′ b_1′ b_0′ von der Absolutwertschaltung 45 werden dem Impulsgenerator 46 eingegeben.

Gemäß Fig. 10 besteht der Impulsgenerator 46 aus UND-Gliedern 46a und einem ODER-Glied 46b. Der Genera tor wählt eine Kombination der Impulssignale CLK16, CLK8, CLK4, CLK2 und CLK1 entsprechend den Ausgangssi gnalen b_4′, b_3′, b_2′, b_1′, b_0′ und bildet eine logische Summe. Wenn b_4′, b_3′, b_2′, b_1′, b_0′ 01101 (2) sind oder ergeben (im Mittelbereich von Fig. 5(o)), wird eine Kom bination von CLK8, CLK4 und CLK1 gewählt, d. h. die 2., 4., 6., 10., 12., 14., 16., 18., 20., 22., 26., 28. und 30. Impulse des 10/12 MHz-Taktsignals werden gewählt und zusammenaddiert, wodurch ein Impulssignal gemäß Fig. 5(p) erzeugt wird. Gemäß Fig. 5(p) sind diese Im pulse nahezu gleichmäßig und mit weniger Zittern ver teilt. Die Ausgangssignale A′ und B′ des noch zu be schreibenden A/B-Phasengenerators 47 sind mit weniger Zittern behaftet.

Die Impulsreihe gemäß Fig. 5(p) wird dem A/B-Phasengene rator 47 eingespeist, der auf den Eingang der Impulsrei he hin die inkrementalen oder Teilsignale (incremental signals) A′ und B′ reproduziert. Der A/B-Phasengenera tor 47 ist so ausgelegt, daß er seinen das Ausgangssignal vom Impulsgenerator 46 abnehmenden Eingang entsprechend dem 6-Bit-Zählstand b₅ zwischen dem Aufwärts- und dem Abwärtseingang umschaltet. Im Fall vom b₅ = 0 wird der Aufwärts-, im Fall von b₅ = 1 der Abwärtseingang ge wählt. Für die Rechteckwellenformen der Phasen A und B ist die Schaltung so ausgelegt, daß beim Hinzuaddieren eines Impulses zum Ausgangssignal des Impulsgenerators 46 die Phase der Phase B voreilt. Genauer gesagt: wenn der Aufwärtseingang gewählt ist, eilt die Phase B (pha senmäßig) vor; bei gewähltem Abwärtseingang eilt die Phase A vor. Die Ausgangssignale vom A/B-Phasengenera tor 47 sind in den Fig. 5(q) und 5(r) dargestellt. Dabei eilt die Phase B vor.

Die Kanten- bzw. Flankenzeichen (1), (2), . . . in den Fig. 4(b) und 4(c) entsprechen denen in Fig. 5(q) bzw. 5(r). Die Zeitverzögerungen beruhen auf der Serienüber tragungsverzögerung und dem Warten auf Datenbildung (data setup). Die Zeitdifferenz beträgt 64 µs. Für die Übertragungsverzögerung der Phasen A und B ergibt sich aus dieser Zahl kein Problem. Wenn die Übertragungs geschwindigkeit oder -rate von 500 Kb/s auf 1 Mb/s erhöht wird, kann diese Übertragungsverzögerung weiter verringert werden.

Der erste Fehlerzähler 48 kann mittels des eingehenden CRC-Bits 25 einen Fehler detektieren. Bei Erfassung eines Fehlers erzeugt der erste Fehlerzähler 48 einen Einmal-Fehleralarm, und er überträgt oder überführt (transfers) ein Haltesignal zur Absolutwertschaltung 45 und zur Verriegelungsschaltung 49, wobei er die Daten b₅-b₀ U, V, W und Z sowie ad des vorher empfangenen Blocks benutzt. Da die Wiederbenutzung der Daten b₅-b₀ einer gleichmäßigen Rotation äquivalent ist, wird hierdurch kein Problem bezüglich der Rotation des Motors aufgeworfen. Die Wiederbenutzung der Daten U, V, W und Z wirft ebenfalls kein Problem auf, weil die Fre quenz niedrig ist. Für die Daten ad erfaßt der zweite Fehlerdetektor 87 deren Fehler unter Benutzung der CRC-Bits oder aufgrund der Tatsache, daß der Code der Daten nicht der Manchester-Code ist. Wenn ein Fehler dreimal nacheinander auftritt, erzeugt die Dreifachfol ge- oder Dreimal-Detektorschaltung 83 einen Dreimal-Feh leralarm.

Die vorliegende Ausführungsform ist so ausgelegt, daß bei Erzeugung (Auslösung) eines Einmal-Fehleralarms der Motor abgeschaltet wird, um dem Anwender das Auftreten eines Fehlers zu melden. Das System kann so ausgelegt sein, daß es für den Einmal-Fehleralarm unempfindlich ist (bzw. nicht darauf anspricht), aber auf einen Drei mal-Fehleralarm anspricht und den Motor abstellt, um dem Anwender das Auftreten eines Fehlers zu melden. In diesem Fall werden das häufige Abschalten oder die Fehl betätigung des Motors vermieden, die durch Störsi gnal (e) hervorgerufen werden, weil die Daten b₅-b₀ des vorher empfangenen Blocks benutzt werden.

Beim Auftreten eines Dreimal-Fehlers (dreimal nacheinan der vorkommenden Fehlers) bestimmt das System, daß es sich um einen echten Fehler handelt, z. B. der Kanalgüte grad herabgesetzt ist, und es läßt die zugeordnete Schaltung einen Dreimal-Fehleralarm erzeugen oder auslö sen.

In Fig. 3 ist das Indexzeichen "′" zu den Symbolen für die reproduzierten Signale, wie A′, B′, U′, V′ W′ und Z′ sowie ad′, hinzugefügt. Der Grund dafür besteht darin, daß die reproduzierten Signale Übertragungsverzö gerungen gegenüber den Signalen A, B, U, V, W und Z sowie ad aufweisen. Wie beschrieben, wird das Absolut signal in Seriensignale, formatiert im Format A und übertragen, umgewandelt und reproduziert. Bei dieser Ausführungsform wird im Bestreben, jedes der Paare der folgenden Schaltungsblöcke als einzige(n) Schaltung oder Schaltkreis herzustellen, das gleiche Format für das Format A, das Format B und ein Format (als Format B′ bezeichnet) vom Serien/Parallel-Hauptwandler 15 ver wendet. Die genannten Paare von Schaltungsblöcken sind:
Im Sender der Parallel/Serien-Hauptwandler 6 und der Pa rallel/Serien-Nebenwandler 130, der erste CRC-Bitaddie rer 51 und der zweite CRC-Bitaddierer 52, die Übertra gungs-Haupt- und -Nebensteuerung 50 bzw. 74; und im Empfänger der Serien/Parallel-Hauptwandler 15 und der Serien/Parallel-Nebenwandler 131 sowie der erste und der zweite Fehlerzähler 48 bzw. 87.

Im folgenden ist das in den Fig. 7(a) bis 7(d) darge stellte Format B beschrieben.

Im Format B bilden die vier Felder (frames) (a)-(d) eine vollständigere Dateneinheit. Da nämlich der Daten teil (mit den Auf/Abwärtszählstandbitsignalen 22, dem Stellungsdatensignal 23 von (für) U, V, W und Z sowie dem 1-Bit ad 24 der Absolutsignale) des Formats A nur aus 11 Bits besteht, ist es unmöglich, die Absolutdaten von 24 Bits und ein Anomalsignal von 2 Bits in einem Zu stand zu übertragen (to transfer), in welchem alle Daten in einem Feld gepackt sind.

Das 0. (0-te) Feld gemäß Fig. 7(a) ist nachstehend beschrieben. Die Ziffer 92 bezeichnet Ruheabstände (rest spaces) von 3 Bits vor der Datenübertragung. Die Ruheabstände 92 liegen auf einem hohen Pegel. Die Ziffer 93 bezeichnet ein 1-Bit-Startbit von 0, das auf die Ruheabstände 92 folgt und den Beginn der (des) Da tenübertragung oder -sendens anzeigt; die Ziffer 94 be zeichnet einen auf das Startbit 93 folgenden 1-Bit-Leer raum; die Ziffer 95 bezeichnet (auf den Leerraum 94 fol gende) Feldzahlbits von 2 Bits, die vom Feldzahlgenera tor 73 erhalten sind und eine Stelle des derzeitigen Felds anzeigen; die Ziffer 96 bezeichnet Leerräume von 6 Bits, auf die Feldzahlbits 95 folgend; die Ziffer 97 bezeichnet ein Anomaltemperaturbit von 1 Bit (auf die Leer räume 96 folgend), das vom Anomaltemperatursensor 71 er halten wird; die Ziffer 98 bezeichnet ein Gesamtversor gungsspannungs-Anomalbit von 1 Bit (auf das Anomaltempe raturbit 97 folgend), das vom betreffenden Spannungsab fall-Detektor 70 erhalten wird; und die Ziffer 99 steht für (auf das Gesamtversorgungsspannungs-Anomalbit 98 folgende) CRC-Bits von 4 Bits zum Prüfer einer Datenrei he (für Fehlerprüfung). Die CRC-Bits 99 werden mittels eines Signals vom zweiten CRC-Bitaddierer 52 zum Daten signal hinzuaddiert.

Ein Feld oder auch Rahmen (frame) besteht aus 19 Bits. Da das Format B den Manchester-Code benutzt, muß ein Signal unter Benutzung von zwei Pegeln gebildet werden. Die Übertragungszeit pro Bit beträgt somit:
38 µs (Übertragungszeit des Formats A) × 2 = 76 µs.

Die Übertragungsgeschwindigkeit entspricht 500 Kb/s (Übertragungszeit des Formats A): (19 (Zahl der Bits eines Felds des Formats A) × 2) = 500/38 Kb/s.

Die Übertragungszeit eines Felds beträgt

76 µs × 19 Bits = 1,444 ms.

Wenn der Manchester-Code nicht benutzt wird, wird das Glied "× 2" in obigen Gleichungen weggelassen. Dement sprechend beträgt die Übertragungsgeschwindigkeit für z. B. das Format B ersichtlicherweise 500/19 Kb/s.

Das Format B ist somit dem Format A gleich. Dies bedeu tet, daß die Ruheabstände 92 aus 3 Bits bestehen und einen hohen Pegel aufweisen. Das Startbit 93 besteht aus 1 Bit und ist gleich 0. Die Zahl der Datenbits 94-98 beträgt 11 Bits. Die Zahl der CRC-Bits 99 beträgt 4 Bits. Die Regeln (Erzeugungspolynom) für die Bildung der CRC-Bits 99 und die Regeln für den Manchester-Code (wenn das Bit z. B. gleich 0 ist, steigt der Impuls am Mittelpunkt des Bits an; wenn das Bit gleich 1 ist, fällt der Impuls ab) sind die gleichen wie beim Format B.

Im ersten Feld, auf das 0. Feld folgend ausgegeben, sind gemäß Fig. 7(b) 8 Bits, einschließlich der Leerräu me 96, des Anomaltemperaturbits 97 und des Gesamtversor gungsspannungs-Anomalbits 98, durch 8 Bits ad_23′-_16′ hoher Ordnung vom Absolutzähler ersetzt. Im zwei ten, auf das erste Feld folgend ausgegebenen Feld (Fig. 7(c)) sind diese Bits durch die 8 Bits ad_15′-ad_8′ mittlerer Ordnung vom Absolutzähler ersetzt. Im drit ten, nach dem zweiten Feld ausgegebenen Feld (Fig. 7(d)) sind diese Bits durch die 8 Bits ad_7′-ad_0′ nied riger Ordnung vom Absolutzähler ersetzt. Die 0. bis 3. Felder gemäß den Fig. 7(a) bis 7(c) werden wiederholt ausgegeben.

Die ersten bis dritten Felder besitzen somit das glei che Format A wie das 0. Feld. Diese vier Felder bilden eine vollständige Dateneinheit.

In den ersten bis dritten Feldern sind oder werden die Inhalte der Feldzahlbits 95, wie dargestellt, geändert, um die verschiedenen Feldzahlen zu bezeichnen.

Im folgenden sind die Zeitpunkte (timings) des Aussen dens der im Format B formatierten Absolutseriensignale beschrieben.

Für das Absolutseriensignal werden die als nächstes ab zusendenden (sent out) Daten zu den (mit Z bezeichne ten) Zeitpunkten eines Absolutseriensignal-Eingangstakt signals (1/19 von 500 kHz des Grundtaktsignals) aufge stellt (set up) (vgl. Fig. 8(c), 8(g) und 8(k)). Der Pa rallel/Serien-Hauptwandler 6 hat ein Eingangsabtast signal (Fig. 8(b), 8(f) und 8(j)) von der Übertragungs- Hauptsteuerung 50 abgenommen und ruft das Absolutserien signal (Fig. 8(d), 8(h) und 8(l)) ab, das zu den Zeit punkten des Eingangsabtastsignals aufgestellt wird, und er setzt das Absolutseriensignal im Teil des Serienbits ad und sendet dieses zum Empfänger.

Wenn nach Empfang des CRC-Bits 25 (Fig. 9(b), 9(d) und 9(f)) kein Fehler vorliegt, stellt der Serien/Paral lel-Hauptwandler 15 die Empfangsdaten auf, und er ändert die Daten zur Zeit der Ruhe (rest₀) des Formats A und sendet ein Absolutseriensignal (Fig. 9(c), 9(e) und 9(g)) zum Serien/Parallel-Nebenwandler 131. Im Format B′ des Absolutseriensignals sind zwei Pegel zum Reproduzieren des Manchester-Codes aus dem Serienbit ad nötig. Dementsprechend betragen, wie beim Parallel/Se rien-Nebenwandler 130, die Übertragungszeit pro Bit 38 µs und die Übertragungsgeschwindigkeit 500 Kb/s) (Übertragungsgeschwindigkeit des Formats A): [19 (Zahl der Bits eines Felds des Formats A) × 2] = 500/38 Kb/s. Wenn der Manchester-Code nicht benutzt wird, beträgt selbstverständlich die Übertragungsgeschwindigkeit des Formats B′ 500/19 Kb/s.

Wie beschrieben, ist das Format B′ des vom Serien/Paral lel-Hauptwandler 15 ausgegebenen Datensignals das glei che wie das Format B gemäß Fig. 7. Ein Teil des Formats B′ ist in den Fig. 9(c), 9(e) und 9(g) dargestellt. Er sichtlicherweise ist dies das gleiche wie im Sender. Je weils nach 38 µs nach dem Start werden sechs Einsen (1′s) aufeinanderfolgend in der Form 1, 1, 1, 1, 1, 1 ausgegeben. Diese werden als drei Reste (rests) mit 76 µs als 1 Bit (1, 1 bilden einen Rest) reproduziert. Die folgenden 0, 1 geben 0 (Anstieg) des Startbits an, und die nächsten 0, 1, 0, 1 zeigen an, daß die Daten als 0, 0 fortgesetzt werden.

Die folgenden 9-Bitdaten und das CRC-Bit sind der Ein fachheit halber weggelassen.

Das überlagerte Absolutseriensignal wird somit durch den Manchester-Code ausgedrückt, in welchem die Übertra gungsgeschwindigkeit 500/38 Kb/s beträgt, während im Format A die Übertragungsgeschwindigkeit 500 Kb/s und die Übertragungszeit pro Feld 38 µs betragen.

Für die Handhabung der Übertragungsgeschwindigkeit von 500/38 Kb/s benutzt die vorliegende Ausführungsform die 1/38-Teilerstufe 84 zum Dividieren von 10 MHz des Grund taktsignals zu (durch) 1/38. Das Ausgangssignal der 1/38-Teilerstufe 84 wird dem Serien/Parallel-Nebenwand ler 131 eingegeben. Für die Absolutdaten bilden eine Zahl von 4 der Formatdaten B′ eine vollständige Daten einheit. Die erforderliche Zeit beträgt

19 Bits × 76 µs × 4 (mal) = 5,776 ms.

Der Absolutzählstand wird für Prüfung der gegebenen Stellung, nicht für Rückkopplungsregelung benutzt. Folg lich ergibt sich aus dieser Zeit kein Problem.

Das Ausgangssignal vom Serien/Parallel-Nebenwandler 131 wird dem Demultiplexer 86 eingegeben und in den 0.-3. Feldverriegelungsgliedern 88-91 entsprechend einer vom Feldzahldiskriminator 85 ausgegebenen Feldzahl ver riegelt. Das 0. Feldverriegelungsglied 88 liefert Infor mation bezüglich des Gesamtversorgungsspannungsabfalls und ob die Motortemperatur anomal ansteigt. Das 1. Feld verriegelungsglied 89 liefert die 8 Bits (ad_23′-ad_16′) hoher Ordnung des Absolutzählers. Das 2. Feldver riegelungsglied 90 liefert die 8 Bits (ad_15′-ad_8′) mittlerer Ordnung des Absolutzählers. Das 3. Feldverrie gelungsglied 91 liefert die 8 Bits (ad_7′-_0′) niedri ger Ordnung des Absolutzählers.

Der zweite Fehlerdetektor 87 ist ausgelegt zum Erfassen eines Fehlers von eingehenden CRC-Bits 99 (vgl. Fig. 7). Bei Erfassung eines Fehlers erzeugt der Detektor einen Einmal-Fehleralarm, um einem Anwender das Auftre ten eines Fehlers zu melden.

Wie beschrieben, benutzt diese Ausführungsform das glei che Format für das Format A (Format vom Paral lel/Serien-Hauptwandler 6), das Format B (Format vom Pa rallel/Serien-Nebenwandler 130) und das Format B′ (Format vom Serien/Parallel-Hauptwandler 15). Jedes der Paare der folgenden Schaltungsblöcke kann als einzige Schaltung hergestellt werden: Im Sender: Parallel/Se rien-Hauptwandler 6 und Parallel/Serien-Nebenwandler 130, erster und zweiter CRC-Bitaddierer 51 bzw. 52, Übertragung-Hauptsteuerung 50 und Übertragung-Neben steuerung 74; und im Empfänger: Serien/Parallel-Haupt- und -Nebenwandler 15 bzw. 131 sowie erster und zweiter Fehlerzähler 48 bzw. 87. Auf diese Weise wird eine Ko stensenkung für Konstruktion, Teilehaltung, Verwaltung und dgl. realisiert.

Die Übertragungsgeschwindigkeit des Formats B und des Formats B′ ist 1/38mal so hoch wie die des Formats A. Demzufolge muß die Frequenz des dem Parallel/Serien-Ne benwandler 130 und dem Serien/Parallel-Nebenwandler 131 eingegebenen Taktsignals auf 1/38 verringert werden.

Fig. 11 ist ein Blockschaltbild eines Hauptteils eines Signalübertragungssystems für ein Verfahren zum Übertra gen (Senden) von Mehrfachseriensignalen gemäß einer zweiten Ausführungsform der Erfindung.

Die Anordnung der zweiten Ausführungsform ist im folgen den beschrieben. Im Sender sind die Ausgangsklemmen von Parallel/Serien-Nebenwandlern 101 und 102 an die Ein gangsklemme eines Parallel/Serien-Hauptwandlers 100 an geschlossen. Ein Parallel/Serien-Nebenwandler 103 ist mit der Eingangsklemme des Parallel/Serien-Nebenwand lers 101 verbunden. Im Empfänger sind die Eingangsklem men von Serien/Parallel-Nebenwandlern 105 und 106 an die Ausgangsklemme eines Serien/Parallel-Hauptwandlers 104 angeschlossen. Die Eingangsklemme eines Serien/Par allel-Nebenwandlers 107 ist mit der Ausgangsklemme des Serien/Parallel-Nebenwandlers 105 verbunden.

Diese Wandler sind jeweils mit bzw. aus gemeinsamen ICs aufgebaut, so daß alle Parallel/Serien-Wandler 100-103 elf Eingangsklemmen und eine Ausgangsklemme und alle Serien/Parallelwandler 104-107 eine Eingangsklem me und elf Ausgangsklemmen aufweisen. Die Wandler 100-107 sind mit Wählklemmen oder -anschlüssen versehen, mit deren Hilfe die Sendeübertragungsgeschwindigkeit in den Parallel/Serien-Wandlern 100-103 und die Empfangs übertragungsgeschwindigkeit in den Serien/Parallelwand lern 104-107 gewählt werden.

Bei der zweiten Ausführungsform werden ein Format D für Datenübertragung zwischen den Parallel/Serien-Nebenwand lern 101 und 103, ein Format C für Datenübertragung zwi schen dem Parallel/Serien-Nebenwandler 102 und dem -Hauptwandler 100, ein Format B für Datenübertragung zwischen dem Parallel/Serien-Nebenwandler 101 und dem -Hauptwandler 100, ein Format A für Datenübertragung zwischen dem Parallel/Serien-Hauptwandler 100 und dem Serien/Parallel-Hauptwandler 104, ein Format B′ für Da tenübertragung zwischen dem Serien/Parallel-Hauptwand ler 104 und dem Serien/Parallel-Nebenwandler 105, ein Format C′ für Datenübertragung zwischen dem Serien/Pa rallel-Hauptwandler 104 und dem Serien/Parallel-Neben wandler 106 und ein Format D′ für Datenübertragung zwi schen dem Serien/Parallel-Nebenwandler 105 und dem Serien/Parallel-Nebenwandler 107 benutzt. Alle Formate A, B, B′, C, C′, D, D′ sind, wie bei der ersten Ausfüh rungsform, mit gleichem Aufbau ausgelegt, und zwar wie folgt: Die Bitzahl der Ruheabstände oder -räume beträgt 3 Bits hohen Pegels; ein Startbit besitzt die Zahl 1 und (den Pegel) "0"; die Zahl der Bits für den Datenbit teil beträgt 11; die Zahl der Bits für den CRC-Bitteil beträgt 4; die Regeln (Erzeugungspolynome) zum Erzeugen oder Generieren der CRC-Bits sowie die Regeln für den Manchester-Code (z. B.: wenn das Bit 0 ist, steigt der Impuls am Mittelpunkt des Bits an; wenn das Bit gleich 1 ist, fällt der Impuls ab) sind die gleichen wie beim Format B.

Die Übertragungsgeschwindigkeit jedes dieser Formate (vgl. Fig. 11) wird beim jedesmaligen Durchgang durch den Wandler mit 1/38 (Zahl der Bits eines Felds × 2) multipliziert. Zur Änderung der Übertragungsgeschwindig keit sind die Wandler mit den Wählklemmen versehen.

Das so aufgebaute Signalübertragungs- oder -sendesystem gemäß der zweiten Ausführungsform vermag selbstverständ lich die gleichen Nutzeffekte wie das System nach der ersten Ausführungsform zu gewährleisten. Die Paral lel/Serien-Wandler 100-103 und die Serien/Paral lel-Wandler 104-107 sind mit oder aus den getrennten ICs, die jeweils die Übertragungsgeschwindigkeit-Wähl funktionen aufweisen, aufgebaut. Diese Wandler können somit getrennt montiert werden, was für die Senkung der Herstellungskosten für das System sehr günstig ist. Bei spielsweise wird für einen Anwender, der die Nebenwand ler nicht benutzt, d. h. die Absolutdaten im Empfänger nach Fig. 3 nicht benötigt, das ihm gelieferte Signal übertragungssystem unter Weglassung der Nebenwandler konstruiert.

Bei der Konstruktion einer Art des Parallel/Serien-Wand ler-ICs mit der Wählklemme und einer Art der Serien/Parallel- Wandler-ICs kann ein Konstrukteur durch zweckmäßige Kombination dieser Wandler-ICs verschiedene Arten solcher Systeme entwerfen.

Die Nebenwandler können in Reihen- oder Kaskadenschal tung geschaltet sein.

Eine dritte Ausführungsform ist nachstehend anhand der Fig. 12 und 13 beschrieben.

Fig. 12 zeigt in einem Diagramm die Beziehung zwischen einem Format Ao von Daten, die vom Parallel/Serien- Hauptwandler 6 zum Serien/Parallel-Hauptwandler 15, die bei der ersten Ausführungsform verwendet werden, ge sandt werden, und einem Format Bo′ (ein Format Bo der vom Parallel/Serien-Nebenwandler 130 zum Parallel/Se rien-Hauptwandler 6 gesandten Daten ist das gleiche wie das Format Bo′) der vom Serien/Parallel-Hauptwandler 15 zum Serien/Parallel-Nebenwandler 131 gesandten Daten. Fig. 13 zeigt in einem Diagramm die Datenformate nach Fig. 12, bei denen die Zeitachse verkürzt ist.

Bei der dritten Ausführungsform ist das Format Ao von den Formaten Bo und Bo′ verschieden. Die Formate Bo und Bo′ sind die gleichen Formate des Start/Stop-Synchroni siertyps.

Ein Feld des Formats Ao (Fig. 12) enthält einen Rest- oder Ruheabstand bzw. -raum 110 von 9 Bits; ein Start bit 111 aus 8 Bits, die auf den Ruheabstand bzw. -raum 110 folgen; einen Auf/Abwärtszählwert oder -stand 112 aus 6 Bits (auf das Startbit 111 folgend), der vom Auf wärts/Abwärtszähler 5 übertragen ist; (auf den Auf/Ab wärtszählstand 112 folgende) Stellungsdatensignale 113 von U, V, W und Z, die von der ersten Wellenformschal tung 4c übertragen sind; ein 1-Bit ad 114 (auf die Stel lungsdatensignale 113 folgend) der einen Absolutzähl stand und ein Anomalsignal enthaltenden, vom Parallel/Serien- Nebenwandler 130 übertragenen Absolutseriensigna le; und einen (auf das 1-Bit ad 114 des Absolutserien signals folgenden) CRC-Bitteil aus 4 Bits zum Prüfen einer Reihe bzw. Serie von Daten. Die Übertragungszeit pro Feld (32 Bits) beträgt etwa 52,08 µs (genau 1/19 200 Hz). Die Übertragungszeit pro Bit beträgt etwa 1,6275 µs (1/[19 200 Hz × 32 Bits]).

Ein Feld des Formats Bo (Bo′) des Start/Stop-Synchroni siertyps (Fig. 13(b)) umfaßt einen Ruheabstand 120 aus 3 Bits; einen auf einem niedrigen Pegel (0) fixierten 1-Bit-Startbitteil 121, welcher auf den Ruheabstand 120 folgt; einen auf den 1-Bit-Datenbitteil 121 folgenden Datenbitteil 122 aus 7 Bits; einen auf letzteren folgen den Paritätsbitteil 123 aus einem Bit; und einen auf letzteren folgenden, auf einem hohen Pegel (1) fixier ten Stopbitteil 124 (vgl. das 0. oder 0-te Zeichen). Ein Feld dieses Formats besteht aus 13 Bits; die Über tragungsgeschwindigkeit eines Felds beträgt 677 µs. Die Bitteile des Formats benutzen Pegel zum Ausdrücken von Information, benutzen aber nicht den Manchester-Code.

Für den Datenbitteil wird der ASCII-Code benutzt. Insge samt acht ASCII-Codes werden zum Ausdrücken eines Abso lutzählstands und eines Anomalsignals aus zwei Bits be nutzt. Dementsprechend werden 0.-7. Zeichen (charac ters) für die deutliche Angabe dieser Dateneinzelheiten benutzt. Die Inhalte dieser Zeichen sind, in Tabelle 1 angegeben.

Tabelle 1

Gemäß Tabelle 1 geben die Zeichen folgendes an: Das 0. Zeichen den Start; das 1. Zeichen eine Fehlerinforma tion aus 2 Bits, entsprechend dem 0. Feld; das 2. Zei chen ad_23′-ad_20′ des Absolutzählers, das 3. Zeichen ad_19′-ad_16′ des Absolutzählers; das 4. Zeichen ad_15′-ad_12′ des Absolutzählers; das 5. Zeichen ad_11′-ad_8′ des Absolutzählers; das 6. Zeichen ad_7′-ad_4′ des Abso lutzählers; und das 7. Zeichen ad_3′-ad_0′ des Absolut zählers. Die Übertragungszeit und die Reproduktions- oder Wiedergabezeit eines Absolutzählers betragen je weils etwa 5,4 ms (8 Zeichen × 13 Bits/19 200 Hz).

Bei dieser Ausführungsform werden Absolutseriensignale vom Parallel/Serien-Nebenwandler 130 zum Parallel/Se rien-Hauptwandler 6 unter Benutzung des Formats des Start/Stop-Synchronisiertyps gemäß Fig. 13(b) übertra gen. Die Übertragungsgeschwindigkeit eines Felds des Formats Ao ist gleich derjenigen im RS232C-Protokoll, das für das Datenübertragen oder -senden mittels sog. Personal-Rechner weitverbreitet ist. Infolgedessen können für die Serien/Parallel-Nebenwandler 131 han delsübliche ICs, die mit einer solchen Übertragungs geschwindigkeit zu arbeiten vermögen, wie ICs von UART oder allgemeine Mikroprozessor-ICs mit UART, verwendet werden.

Bei dieser Ausführungsform ist die Übertragungsgeschwin digkeit eines Felds des Formats Aa auf 19 200 Bps bzw. B/s gesetzt. Das RS232C-Protokoll schreibt andere Über tragungsgeschwindigkeiten, wie 300, 600, 1200, 4800 und 9600, nämlich 300 B/s × n (mit n = eine natürliche Zahl), vor. ICs von UART und allgemeine Mikroprozessor- ICs mit UART, die mit diesen Übertragungsgeschwindigkei ten zu arbeiten vermögen, sind ebenfalls im Handel er hältlich. Infolgedessen kann die Übertragungsgeschwin digkeit eines Felds (für ein Feld) des Formats Ao auf eine beliebige dieser Übertragungsgeschwindigkeiten ge ändert werden.

Die handelsüblichen UART-ICs erlauben den Empfang der Signale auch dann, wenn der Frequenzfehler mehr als etwa 25% beträgt. Wenn dabei jedoch ein Fehler 10% über steigt, kann ein Empfangsfehler herbeigeführt werden. Demzufolge ist es wünschenswert, den Fehler innerhalb von 10% zu halten.

Bei der dritten Ausführungsform wird das gleiche Format des Start/Stop-Synchronisiertyps für sowohl das Format Bo als auch das Format Bo′ benutzt. Die Übertragungs zeit eines Felds des Formats Ao ist oder wird auf 1/[300 × n (n = natürliche Zahl) × (0,9∼1,1)] s ge setzt. Folglich kann für den Serien/Parallel-Nebenwand ler 131 ein UART-IC oder ein Mikroprozessor mit UART, wie sie derzeit im Handel sind, benutzt werden. Damit wird die oben mehrfach erwähnte Kostensenkung reali siert.

In der obigen Gleichung der Übertragungszeit wird "(0,9∼1,1)" benutzt, um einen tolerierbaren Fehler von ±10% zuzulassen.

Der Parallel/Serien-Nebenwandler 130 empfängt auch ein Taktsignal von 19 200 Hz (300 × n) von der Übertragung- bzw. Sende-Hauptsteuerung 50. Folglich kann ein han delsüblicher Serien-Übertragungs- oder -Sendeschnitt stellen-IC des Taktsynchronisiertyps für den Parallel/Serien- Nebenwandler 130 verwendet werden. Damit wird, wie beim Sender, eine Kostensenkung erreicht.

Bei der dritten Ausführungsform muß anstelle der 1/12-Teilerstufe 43A gemäß Fig. 3 eine 1/16-Teilerstufe eingesetzt werden.

Die vorstehend beschriebenen Ausführungsformen der Er findung sind verschiedenen Änderungen und Abwandlungen zugänglich. Bei der die zweite Ausführungsform zeigen den Fig. 11 ist oder wird das Format A auf das Format Ao nach Fig. 13(a) geändert, während die Formate C und C′ auf das Format des Start/Stop-Synchronisiertyps geän dert sind oder werden. Diese Formate sind mit den Forma ten der zweiten Ausführungsform vermischt.

In diesem Fall beträgt die Bitzahl pro Feld des Formats A 32 Bits; die Übertragungszeit beträgt 614,4 Kb/s (= 19 200 Hz × 32 Bits), während diejenige der Formate B und B′ 614,4 Kb/s/(32 Bits × 2 (mal)) beträgt und ihr Code der Manchester-Code ist. Die Übertragungszeit der Formate C und C′ beträgt 19 200 B/s.

Bei den obigen Ausführungsformen werden die Daten vom Absolutstellungsgeber unter Verwendung von Nebenwand lern gesandt und reproduziert. Ersichtlicherweise ist die Erfindung gleichermaßen auf einen Fall anwendbar, in welchem andere Daten mittels Nebenwandlern (aus)ge sandt und reproduziert werden.

Wie sich aus der vorstehenden Beschreibung ergibt, sind bei einem erfindungsgemäßen Verfahren zum Übertragen (Senden) von Mehrfachseriensignalen für Datenübertra gung bzw. -übermittlung die mehreren Parallel/Serien- Wandler und die mehreren Serien/Parallel-Wandler in Reihe geschaltet, und das Format der Seriensignale auf dem Kanal, das Format für die dem Kanal vorgeschalteten Parallel/Serien-Wandler sowie das Format für die dem Kanal nachgeschalteten Serien/Parallel-Wandler sind die gleichen Formate. Infolgedessen wird mit der Erfindung die oben angegebene Kostensenkung erfolgreich reali siert.

Beim erfindungsgemäßen Verfahren sind die Parallel/Se rien-Wandler und die Serien/Parallel-Wandler jeweils aus ICs mit jeweils einer Übertragungsgeschwindigkeit- Wählfunktion aufgebaut, so daß sie getrennt montiert werden können. Beispielsweise wird für einen Anwender, welcher die Nebenwandler nicht benutzt, das ihm gelie ferte Signalübertragungs- oder -sendesystem unter Weg lassung der Nebenwandler ausgestaltet, was eine Kosten senkung erbringt.

Bei obigem Verfahren sind die mehreren Parallel/Serien- Wandler und die mehreren Serien/Parallel-Wandler in Reihe geschaltet, und das Format der Seriensignale auf dem Kanal, das Format für die dem Kanal vorgeschalteten Parallel/Serien-Wandler sowie das Format für die dem Kanal nachgeschalteten Serien/Parallel-Wandler sind die gleichen Formate des Start/Stop-Synchronisiertyps. Auf grund dieser Ausgestaltung können für die Nebenwandler handelsübliche ICs verwendet werden, was ebenfalls zur angegebenen Kostensenkung beiträgt.

Claims

1. Verfahren zum Übertragen (Senden) von Mehrfachserien signalen, umfassend die folgenden Schritte: Umwan deln von Parallelsignalen in Seriensignale mittels einer Anzahl von in einem Sender oder Geber vorgese henen Parallel/Serien-Wandlern, Umwandeln der Serien signale in Parallelsignale mittels einer Anzahl von in einem Empfänger vorgesehenen Serien/Parallel-Wand lern und Übertragen bzw. Senden der mehreren oder Mehrfachseriensignale zwischen dem Sender und dem Empfänger über einen Übertragungs- oder Sendekanal, dadurch gekennzeichnet, daß
die mehreren Parallel/Serien-Wandler und die mehre ren Serien/Parallel-Wandler in Reihe geschaltet sind und
das Format für die dem Kanal vorgeschalteten Parallel/Serien-Wandler und das Format für die dem Kanal nachgeschalteten Serien/Parallel-Wandler die gleichen Formate sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Format der Seriensignale auf dem Übertra gungs- oder Sendekanal das gleiche ist wie das For mat für die Parallel/Serien- und die Serien/Paral lel-Wandler.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Parallel/Serien-Wandler mit bzw. aus inte grierten Schaltkreisen oder ICs mit jeweils einer Übertragungsgeschwindigkeit-Wählfunktion aufgebaut sind und diese ICs für Datenübertragung oder -senden geschaltet sind.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Serien/Parallel-Wandler mit bzw. aus inte grierten Schaltkreisen oder ICs mit jeweils einer Übertragungsgeschwindigkeit-Wählfunktion aufgebaut sind und diese ICs für Datenübertragung oder -senden geschaltet sind.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das gemeinsame Format der Seriensignale auf dem Kanal, für die Parallel/Serien- und die Serien/Paral lel-Wandler das gleiche Format des Start/Stop-Syn chronisiertyps ist.

6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Übertragungs- oder Sendezeit des Formats der Seriensignale auf dem Kanal 1/[{300 × n (n = eine natürliche Zahl)} × (0,9∼1,1)] s beträgt.