DE4414373C2 - Halbleiter-Wafer mit bearbeiteten Kanten - Google Patents
Halbleiter-Wafer mit bearbeiteten KantenInfo
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
Description
Die Erfindung betrifft die Geometrie von Halbleiter-Wafern,
deren Kanten zur Stabilisierung und Verbesserung der Handha
bung bearbeitet worden sind.
Die von Halbleiterherstellern angebotenen Wafer sind in ihren
Abmessungen und Werkstoffeigenschaften weitestgehend standar
disiert. Dies gilt in bezug auf den Durchmesser, die Materi
alstärke und die Kennzeichnung einer Hauptachse im Kristall.
Ein 4"-Wafer hat beispielsweise im Lieferzustand eine Materi
alstärke von 525 µm. Die Wafer werden durch eine Vielzahl von
Verfahrensschritten vorderseitig strukturiert. Im Anschluß
daran werden sie je nach späterem Anwendungsfall von der
Rückseite her gedünnt, d. h. ihre Materialstärke wird herabge
setzt. Dies bedeutet für einen Wafer, der ein Endmaß von 100
µm erhalten soll, daß ca. 400 µm Materialstärke nach der
Vorderseitenstrukturierung abgetragen werden müssen.
Die Materialabtragung, d. h. die Rückseitendünnung eines
Wafers ist aus verschiedenen Gründen notwendig. Je nach
Gestaltung und späterem Einsatz der Halbleiterchips auf einem
Wafer werden an diesen bestimmte Anforderungen gestellt.
Hierzu gehören beispielsweise ein vorgegebener maximaler
elektrischer Widerstand, wenn der elektrische Strom transver
sal durch den Chip auf das Substrat, beispielsweise ein
Leadframe, geführt werden soll. Dies gilt für den Fall, daß
der PN-Übergang nicht in der Chipebene benutzt wird, sondern
von oben nach unten durch den Chip hindurch. Diese Technolo
gie wird sowohl bei diskreten Einzelhalbleitern, wie Dioden
oder Transistoren als auch bei sogenannten Power-Elektronic-
Chips angewandt. Bei der ersten Produktgruppe wird primär die
Chipfläche reduziert, wodurch die Stückzahl der Chips pro
Wafer erhöht wird. Dies wirkt sich günstig auf die Stückko
sten aus. Bei der Power-Elektronic muß die betriebsbedingte
Wärmeentwicklung flächendeckend abgeführt werden, da die
Wärmeleitfähigkeit innerhalb des dotierten Siliziums sehr
gering ist. Der Wärmewiderstand wird linear mit der Werk
stoffdicke verringert. Aus diesem Grund kann beispielsweise
eine Rückseitendünnung eines Wafers notwendig sein. Weiterhin
ist durch die geringe elektrische Leitfähigkeit von dotiertem
Silizium bei Raumtemperatur und Betriebstemperatur in Abhän
gigkeit von der Dotierungskonzentration mit einer entspre
chenden Wärmeentwicklung zu rechnen. Je größer die Chipdicke
ist, desto höher ist dieser Anteil. Eine verringerte Chip
dicke beträgt beispielsweise 130 µm oder 100 µm.
Als Rückseitendünnungsverfahren eignet sich das Flachschlei
fen mit Diamant. Aus fertigungstechnischen und schleifkinema
tischen Gründen eignet sich das Längsseiten-Planschleifen
(DIN 8598 T.11) besonders. Der vorderseitig fertig prozes
sierte Wafer wird dabei mit der Vorderseite auf eine Schutz
folie montiert und auf einen Vakuumchuck
(Vakuumansaugvorrichtung) in der Schleifanlage durch Ansaugen
fixiert. Ein horizontal angeordneter und sich drehender
Schleifring, beispielsweise eine Topfschleifscheibe, der mit
einem Diamantschleifbelag versehen ist, taucht mit definier
ter axialer Vorschubgeschwindigkeit in den Wafer ein. Dabei
wird der Wafer teilringförmig überdeckt. Um einen vollständi
gen Waferabtrag zu gewährleisten, wird der Wafer radial durch
Drehen des Tisches, auf dem sich der Vakuumchuck befindet,
relativ zur Topfschleifscheibe bewegt. Dabei ergibt sich je
nach Verfahrensweise eine stufenweise Materialabtragung,
deren Betrag zunächst am größten ist, beispielsweise bei
einem Grobschliff (Schruppen). Bei einem nachfolgenden Fein
schliff (Schlichten) wird entsprechend wenig Material abge
tragen, jedoch eine glattere Oberfläche erzeugt.
Die Wafer werden herstellerseitig derart vorbehandelt, daß
sie keine Defekte aufgrund vorhergehender Trennschleifverfah
ren oder Außenrund-Schleifverfahren aufweisen. Eine wesentli
che Komponente ist die Kantenverrundung. Diese kann an der
Waferkante eine trapezförmige oder runde Form entsprechend
einer Fase oder einem Ausschnitt aus einem Kreisbogen erzeu
gen. Dabei werden die von Außenrund- oder Trennschleifver
fahren herrührenden Defekte in der Kristallstruktur eines
Wafers abgetragen. Die Gefahr von Ausbrüchen und flachen
Absplitterungen während des Läppens oder Schleifens
(Rückseitendünnung) reduziert sich. Ein Resist verteilt sich
gleichmäßig über den Wafer und bildet keine Anhäufungen im
Randbereich. Die automatische Magazinierung des Wafers wird
erleichtert. Darüberhinaus wird ein definiertes Kantenprofil
erzeugt.
Ein Wafer weist in der Regel ein zu seiner Mittelebene, die
parallel zu seinen Hauptflächen liegt, symmetrisches Profil
auf. Dies wird herstellerseitig durch eine diamantbelegte
Profilschleifscheibe oder durch einen Kopierschleifprozeß
hergestellt.
Wird ein derartiger Wafer in einem Rückseitendünnungsverfah
ren von 525 µm beispielsweise um 4000 µm abgetragen, so
bedeutet das, daß der Wafer über die Mittel- bzw. Symmetrie
ebene hinaus gedünnt wird. Dabei liegt die nach dem Rücksei
tendünnen entstandene neue Rückseite des Wafers am Außenrand
desselben bisher in einem Bereich einer Fase (trapezförmige
Kantenverrundung) oder bei der kreisbogenförmigen Kantenver
rundung in einem Bereich des Kreisbogens, der in einem sehr
spitzen Winkel zur neuen Rückseite des Wafers ausläuft. Somit
entsteht hier eine extrem scharfe Kante. Dies kann zu Ab
splitterungen (Edge Chipping) führen, die bei der späteren
Handhabung des Wafers zu vollständigen Waferbrüchen führen
können. Damit wird eine große Anzahl bereits vorderseitig
aufgebrachter Chips zerstört, wodurch die Ausbeute sinkt.
Bisher wird versucht, beim Schruppen bzw. beim Schlichten des
Wafers die Rißbildungen am Waferaußenrand zu verhindern. Dies
kann grundsätzlich durch eine geringere Andruckkraft entspre
chend einem geringeren Vorschub in axialer Richtung eines
rotierenden Abtragungswerkzeuges geschehen. Damit nimmt der
Schädigungsgrad des Wafers sowohl auf seiner Oberfläche, als
auch an seinem Außenrand ab. Gleichzeitig nimmt jedoch die
abgetragene Menge an Wafermaterial pro Zeiteinheit ebenfalls
ab. Aus diesem Grund wird die gesamte Prozeßdauer erhöht und
der Durchsatz bei diesem Prozeßschritt sinkt sehr stark.
Der Erfindung liegt die Aufgabe zugrunde, eine Wafergeometrie
bereitzustellen, bei der nach einem Rückseitendünnungsverfah
ren, in dem ein wesentlicher Teil des Wafermateriales flächig
abgetragen wird, keine Waferschädigungen durch im wesentli
chen zu scharfe Kanten am Waferaußenrand entstehen.
Die Lösung dieser Aufgabe geschieht durch den Gegenstand des
Patentanspruches.
Der Erfindung liegt die Erkenntnis zugrunde, daß die genann
ten Nachteile durch eine asymmetrische Kantenverrundung
beseitigt werden können, die wie folgt aufgebaut ist:
Die Wafer weisen im Lieferzustand, d. h. in der vom Hersteller
gelieferten Form lediglich an ihrer Rückseite eine bisher
übliche Kantenverrundung, insbesondere eine Fase auf. An der
Frontseite des Wafers ist an dessen äußeren Rand eine kreis
förmige Kantenverrundung vorhanden, die derart ausgestaltet
ist, daß der Scheitelpunkt des Kreisbogens so nahe an der
Waferfront liegt, daß nach dem Rückseitendünnungsverfahren
keine scharfe Kante entsteht. Dies geschieht durch die Aus
bildung der Kantenverrundung an der Frontseite des Wafers in
der Form, daß an der Stelle, an der die Rückseite nach dem
Rückseitendünnungsverfahren zum Liegen kommt, die Tangente an
die gerundete Kante annähernd senkrecht zur Waferfrontseite
ausgerichtet ist. Dies geschieht zunächst unabhängig vom
Betrag des Radius einer gerundeten Kante durch die bereits
genannte Verlagerung des Scheitelpunktes der kreisförmigen
Linie in Richtung auf die Frontseite des Wafers.
Im folgenden wird anhand der schematischen Figuren ein Aus
führungsbeispiel beschrieben:
Fig. 1 zeigt zum Vergleich den Stand der Technik mit einer
doppelt angefasten Waferkante.
Fig. 2 zeigt eine Wafergeometrie mit asymmetrischer Kanten
verrundung.
In der Fig. 1 ist ein Teil eines Wafers 1 dargestellt, der
am äußeren Rand seiner Frontseite 2 und seiner Rückseite 3
(Lieferzustand) jeweils eine Fase 4 aufweist. Der Wafer ist
symmetrisch zu seiner Mittelebene 7 aufgebaut. Das Material
des Wafers 1 wird rückseitig abgetragen, bis die gewünschte
Reststärke 5 des Wafers 1 vorliegt. Somit weist der Wafer 1
die Frontseite 2 und die nach dem Rückseitendünnungsverfahren
entstandene neue Rückseite 31 auf. In der Fig. 1 ist deut
lich die dabei entstehende scharfe Kante zu erkennen, die von
der oberen Fase 4 und der neuen Rückseite 31 gebildet wird.
Auch eine kreisrund ausgebildete Kantenverrundung an der
Frontseite 2 des Wafers 1 würde einen entsprechend spitzen
Winkel mit der Rückseite 31 bilden, wenn die Lage des Schei
telpunktes der Rundung nicht in der Nähe der Frontseite 2
liegen würde.
Die Fig. 2 zeigt eine erfindungsgemäße asymmetrische Kanten
verrundung am Außenrand eines Wafers 1. An der Rückseite 3
ist wie in Fig. 1 eine Fase 4 im Lieferzustand vorgesehen.
An der Frontseite 2 weist der Wafer 1 jedoch eine gerundete
Kante 6 auf, wobei deren Ausbildung annähernd einen Kreisbo
gen darstellt, aber auch elliptisch ausgeformt sein kann.
Wesentlich ist die Lage des Scheitelpunktes in der Nähe der
Frontseite 2. Somit ist die Ausbildung eines
Winkels zwischen der Tangente an die gerundete Kante 6 und
der nach dem Rückseitendünnungsverfahren vorliegenden neuen
Rückseite 31 des Wafers 1 gewährleistet,
der annähernd 90° beträgt.
Durch die Herstellung dieser asymmetrischen Kantenverrundung,
wobei an der Rückseite 3 im Lieferzustand eine Fase 4 vorhan
den ist und wobei der Scheitelpunkt der gerundeten Kante 6 in
Richtung auf die Frontseite 2 des Wafers 1 verschoben ist,
wird insgesamt die Bildung einer scharfen Kante vermieden.
Für die Herstellung des Wafers bedeutet dies eine Profilver
änderung des Schleifwerkzeuges. Durch die Asymmetrie des
Wafers an seinem Rand wird der Ablauf der Kantenverrundung
vereinfacht. In der Regel ist die Vorderseite des Wafers
poliert und die Rückseite naßgeätzt. Somit kann die geometri
sche Ausbildung entsprechend der Fig. 2 bezogen auf die
Frontseite 2 des Wafers gut überprüft werden. Wären beide
Seiten gleich, so wäre eine Verwechslung der beiden Seiten
und damit die Lage der asymmetrisch angeordneten Rundung an
der Waferaußenkante möglich, was zu einem erhöhten Aufwand an
Prüfkosten führen würde.
Claims (1)
1. Halbleiter-Wafer mit bearbeiteten Kanten zur Minimierung von Ausbrüchen
und zur Verbesserung der Handhabung in nachfolgenden Prozessen,
wobei der Wafer (1) eine zu seiner Mittelebene (7)
asymmetrische Kantengestaltung aufweist
- 1. - mit einer Fase (4) am äußeren Rand der Rückseite (3) und
- 2. - mit einer gerundeten Kante (6) am äußeren Rand der Frontseite (2), wobei die gerundete Kante (6) derart ausgebildet ist, daß die Tangente an der Stelle der gerundeten Kante (6), an der nach einer Rückseiten-Dünnung die neue Rückseite (31) entsteht, annähernd einen Winkel von 90° mit der Rückseite (31) bildet.
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Families Citing this family (3)
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-04-25 DE DE19944414373 patent/DE4414373C2/de not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4630093A (en) * | 1983-11-24 | 1986-12-16 | Sumitomo Electric Industries, Ltd. | Wafer of semiconductors |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10131246C2 (de) * | 2001-06-28 | 2002-12-19 | Wacker Siltronic Halbleitermat | Verfahren zur materialabtragenden Bearbeitung der Kanten von Halbleiterscheiben |
Also Published As
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