DE4340330A1

DE4340330A1 - Digital data transmission scrambler circuitry

Info

Publication number: DE4340330A1
Application number: DE19934340330
Authority: DE
Inventors: Burhan Keles; Dietrich Dr Schlichthaerle
Original assignee: Telefonbau und Normalzeit GmbH
Current assignee: Tenovis GmbH and Co KG
Priority date: 1993-11-26
Filing date: 1993-11-26
Publication date: 1995-06-01

Abstract

The pseudo random generator (PZG) includes shift registers (SR) which are feedback coupled via exclusive gates (EL). A common reset line (RL) is provided to start and to switch the pseudo random generator (PZG) off temporarily. The reset line (RL) is fed to all reset inputs (R) of the flip-flops (F1.1-Fn.1) of the shift registers (SR1-SRn) which define the outputs (P1-Pn) of the pseudo random generator (PZG). The reset line (RL) is also fed to the set input (S) of at least one of the remaining flip-flops (e.g. F2.m). For the duration of the signal on the reset line (RL), a uniform continuous potential is fed to the outputs (P1-Pn) of the pseudo random generator (PZG). When the signal is not longer on the reset line (RL), a defined output state is delivered to resume scrambling.

Description

Die Erfindung betrifft eine Schaltungsanordnung für einen Ver würfler (Scrambler) zur digitalen Datenübertragung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement for a Ver Würfler (scrambler) for digital data transmission after the Preamble of claim 1.

Um zu vermeiden, daß bei der Übertragung digitaler Signale Impulsmuster auftreten, die einen hohen Energieanteil bei bestimmten diskreten Frequenzen oder aber auch einen Gleich stromanteil aufweisen, ist es bekannt, die digitalen Informa tionen an der Sendestelle zu verwürfeln. Mit dem Verwürfeln wird erreicht, daß die einzelnen Frequenzen zufallsverteilt so auftreten, daß eine ideale Verteilungskurve über das Leistungs dichtespektrum erreicht wird. Die Verwürflung geschieht da durch, daß die zu übertragenden Daten verknüpft werden mit den von einem Pseudo-Zufalls-Generator erzeugten Bitmustern.To avoid that when transmitting digital signals Pulse patterns occur that contribute a high proportion of energy certain discrete frequencies or an equal have electricity share, it is known, the digital informa to scramble at the sending station. With scrambling is achieved that the individual frequencies randomly distributed so occur that an ideal distribution curve over the power density spectrum is reached. The scrambling happens there by linking the data to be transferred with the bit patterns generated by a pseudo-random generator.

Aus der Deutschen Patentschrift DE 30 06 717 C2 ist eine um schaltbare freilaufende Verwürfler- und Entwürfleranordnung (Scrambler und Descrambler) bekannt. Wenn diese Anordnung als Verwürfler arbeitet, so werden die von einem Schieberegister erzeugten Zufallsfolgen von Bits mit einem Exklusiv-ODER-Gatter (E3 in Fig. 1) mit den abzusendenen Daten verknüpft. Am Datenausgang erscheint dann die gewünschte verwürfelte Informa tion, welche über die Datenleitung ausgesendet wird.German patent specification DE 30 06 717 C2 discloses a switchable free-running scrambler and descrambler arrangement (scrambler and descrambler). If this arrangement works as a scrambler, the random sequences of bits generated by a shift register are linked with the data to be sent with an exclusive OR gate (E3 in FIG. 1). The desired scrambled information appears at the data output and is sent out via the data line.

Bei einer derartigen Anordnung ist es nicht möglich, am Daten ausgang, beispielsweise zu Prüfzwecken, auch unverwürfelte Da ten zu erhalten. Ein Prüfgerät, welches an die Übertragungslei tung angeschlossen wird, kann also nicht ohne weiteres unver würfelte Informationen empfangen.With such an arrangement it is not possible to date output, for example for test purposes, also non-scrambled data to get. A test device that is sent to the transmission line device is connected, can not be so easily received dice information.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanord nung anzugeben, wobei der Pseudo-Zufalls-Generator des Verwürf lers durch eine einfache Schaltmaßnahme vorübergehend stillge setzt werden kann und anschließend selbsttätig den Betrieb wie der aufnimmt. In diesem Zustand sollen die Daten unverwürfelt aus dem Verwürfler ausgegeben werden. Die Schaltungsanordnung soll auch bei einer bit-parallelen Verwürflung eingesetzt wer den können, ohne daß zusätzliche Verknüpfungsgatter im Pseudo- Zufalls-Generator vorgesehen werden müssen, um den Zufalls- Generator vom Datenpfad trennen zu können.The object of the invention is a circuit arrangement Specification, where the pseudo-random generator of the scramble temporarily shut down with a simple switching action can be set and then automatically operate as who records. In this state, the data should not be scrambled are issued from the scrambler. The circuit arrangement should also be used for a bit-parallel scrambling can, without additional logic gates in the pseudo Random generator must be provided to the random To be able to separate the generator from the data path.

Für die Lösung dieser Aufgabe ist eine Merkmalskombination vor gesehen, wie sie im Patentanspruch 1 angegeben ist.A combination of features is required to solve this task seen as specified in claim 1.

Damit wird in vorteilhafter Weise erreicht, daß durch ein ein fach anzuschaltendes Signal der Verwürfler vorübergehend außer Betrieb gesetzt werden kann. Die zu übertragende Information kann dann unverwürfelt, beispielsweise von einem Prüfgerät, empfangen werden. Der Verwürfler geht selbsttätig wieder in Betrieb sobald das Abschaltsignal zurückgenommen wird.This is advantageously achieved by a signal to be switched on by the scrambler temporarily Operation can be set. The information to be transferred can then be scrambled, for example from a test device, be received. The scrambler goes back in automatically Operation as soon as the switch-off signal is withdrawn.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert.An embodiment of the invention is described below explained in more detail by drawings.

Es zeigtIt shows

Fig. 1 das Blockschaltbild eines Verwürflers Fig. 1 shows the block diagram of a scrambler

Fig. 2 den inneren Aufbau eines Pseudo-Zufalls- Generators. Fig. 2 shows the internal structure of a pseudo-random generator.

Der in Fig. 1 dargestellte Verwürfler besteht im wesentlichen aus einem Pseudo-Zufalls-Generator PZG und Exklusiv-ODER-Gatter EG, worin die Daten-Eingangssignale DE mit den Ausgangssignalen P1 bis Pn des Pseudo-Zufalls-Generators PZG verknüpft werden. Die Exklusiv-ODER-Gatter EG sind für jeweils ein Bit zuständig und bilden an ihren Ausgängen Daten-Ausgangssignale DA, die jeweils ein verwürfeltes Datenwort darstellen. Der Pseudo- Zufalls-Generator PZG besteht aus mehreren, jeweils für ein Bit zuständigen Schieberegistern. Er liefert an seinen Ausgängen P1 bis Pn eine jeweils aus einem Wort bestehende Pseudo-Zufalls folge. Es erfolgt dann eine wortweise Verknüpfung der Daten- Eingangssignale DE mit den Worten der Pseudo-Zufallsfolge, so daß ein verwürfeltes Datenausgangssignal DA jeweils in Form eines Wortes entsteht. Hierzu ist pro Bit ein Exklusiv-ODER- Gatter EG vorgesehen.The scrambler shown in Fig. 1 consists essentially of a pseudo-random generator PZG and exclusive-OR gate EG, wherein the data input signals DE are linked to the output signals P1 to Pn of the pseudo-random generator PZG. The exclusive-OR gates EG are responsible for one bit each and form data output signals DA at their outputs, each of which represents a scrambled data word. The pseudo-random generator PZG consists of several shift registers, each responsible for one bit. At its outputs P1 to Pn it delivers a pseudo-random sequence consisting of one word each. The data input signals DE are then linked word by word with the words of the pseudo-random sequence, so that a scrambled data output signal DA is produced in the form of a word. For this purpose, an exclusive OR gate EG is provided for each bit.

Außerdem ist in Fig. 1 ein ODER-Gatter OG dargestellt, welches an seinem Ausgang ein Signal für die gemeinsame Rücksetzleitung RL bildet, die an den Pseudo-Zufalls-Generator PZG angeschlos sen ist. Der Pseudo-Zufalls-Generator PZG wird durch einen kur zen Rücksetzimpuls RS, z. B. beim Power-Up, in einen definier ten Ausgangszustand versetzt und sicher gestartet oder kann durch ein während einer Testphase andauerndes Abschaltsignal AB vorübergehend außer Betrieb gesetzt werden. Dadurch entstehen an den Ausgängen P1 bis Pn des Pseudo-Zufalls-Generators PZG jeweils Dauersignale mit Low-Pegel, so daß in den Exklusiv- ODER-Gattern EG keine Verknüpfungen stattfinden. Dadurch ent spricht das Daten-Ausgangssignal DA dem Daten-Eingangssignal DE, so daß die Daten unverwürfelt, beispielsweise von einem Prüfgerät, empfangen werden können. Die unverwürfelten Daten können dann ausgewertet und/oder angezeigt werden.In addition, an OR gate OG is shown in Fig. 1, which forms at its output a signal for the common reset line RL, which is ruled out to the pseudo-random generator PZG. The pseudo-random generator PZG is by a short reset pulse RS, z. B. in power-up, in a defined th starting state and started safely or can be temporarily put out of operation by a shutdown signal AB that is ongoing during a test phase. This results in permanent signals with low levels at the outputs P1 to Pn of the pseudo-random generator PZG, so that no links take place in the exclusive OR gates EG. As a result, the data output signal DA corresponds to the data input signal DE, so that the data can be received without scrambling, for example from a test device. The unscrambled data can then be evaluated and / or displayed.

In der Fig. 2 sind Einzelheiten des Pseudo-Zufalls-Generators PZG dargestellt. Dieser besteht aus mehreren Schieberegistern SR1 bis SRn, welche für jeweils ein Bit zuständig sind. Die Schieberegister SR1 bis SRn bestehen aus mehreren Flip-Flops F1.1 bis Fn.m. Die Anzahlen der einzelnen Flip-Flops pro Schie beregister SR1 bis SRn ergeben sich aus dem jeweiligen Polynom, welches für die Verwürflung angewendet wird. Die Schieberegi ster SR1 bis SRn können auch unterschiedliche Anzahlen von Flip-Flops enthalten, wenn sich eine derartige Konfiguration aus dem zu verwendenden Polynom ergibt. Die Ausgänge der je weils letzten Flip-Flops F1.m bis Fn.m sind mit Eingängen einer Exklusiv-ODER-Logik EL verbunden. Ausgänge dieser Exklusiv- ODER-Logik EL sind mit den Dateneingängen der jeweils ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn ver bunden. Die Exklusiv-ODER-Logik EL weist zusätzliche Eingänge E1 bis Ex auf, welche mit den Dateneingängen weiterer Flip- Flops, beispielsweise F2.m oder Fn.m verbunden werden können, wenn dies durch das verwendete Polynom erforderlich ist.In FIG. 2, the details of which are pseudo-random generator PZG shown. This consists of several shift registers SR1 to SRn, each of which is responsible for one bit. The shift registers SR1 to SRn consist of several flip-flops F1.1 to Fn.m. The number of individual flip-flops per shift register SR1 to SRn results from the respective polynomial that is used for the scrambling. The shift registers SR1 to SRn can also contain different numbers of flip-flops if such a configuration results from the polynomial to be used. The outputs of the last flip-flops F1.m to Fn.m are connected to inputs of an exclusive OR logic EL. Outputs of this exclusive OR logic EL are connected to the data inputs of the first flip-flops F1.1 to Fn.1 of the shift registers SR1 to SRn. The exclusive OR logic EL has additional inputs E1 to Ex, which can be connected to the data inputs of further flip-flops, for example F2.m or Fn.m, if this is required by the polynomial used.

Innerhalb der Exklusiv-ODER-Logik EL sind interne Verbindungen zwischen den jeweiligen Ausgängen und Eingängen der nicht ein zeln dargestellten Exklusiv-ODER-Gatter vorgesehen, so daß die Schieberegister SR1 bis SRn sich gegenseitig beeinflussen. Die dadurch entstehende Pseudo-Zufallsfolge von jeweils ganzen Wör tern werden an den Ausgängen der jeweils ersten Flip-Flops F1.1 bis Fn.1 abgenommen und auf den Leitungen P1 bis Pn den einzel nen Exklusiv-ODER-Gattern EG angeboten, die in Fig. 1 darge stellt sind.Within the exclusive-OR logic EL, internal connections between the respective outputs and inputs of the exclusive-OR gates, not shown individually, are provided, so that the shift registers SR1 to SRn influence one another. The resulting pseudo-random sequence of whole words in each case is taken from the outputs of the first flip-flops F1.1 to Fn.1 and is offered on lines P1 to Pn to the individual exclusive OR gates EG, which are shown in FIG are. 1 Darge.

Die an dem Ausgang des ODER-Gatters OG angeschlossene gemein same Rücksetzleitung RL ist an die Rücksetzeingänge R aller ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn angeschlossen. Außerdem muß diese Rücksetzleitung RL mit dem Setzeingang S von mindestens einem Flip-Flop, z. B. F2.m, ver bunden sein. Mit der gemeinsamen Rücksetzleitung RL wird dann erreicht, daß bei einem auf ihr auftretenden Signal die jeweils ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn in einem definierten Dauerzustand festgehalten werden. An den Ausgängen P1 bis Pn entstehen dann Dauer-Low-Signale, so daß der Pseudo-Zufalls-Generator PZG wirkungslos bleibt. Wenn das Signal auf der gemeinsamen Rücksetzleitung RL weggenommen wird, so ergibt sich beim Anlaufen des dann freigegebenen Pseudo-Zu falls-Generators PZG ein definierter Ausgangszustand, weil min destens eins der Flip-Flops, im Beispiel F2.n über seinen Setz eingang S in die Arbeitslage geschaltet ist. Die Pseudo-Zu fallsfolgen erscheinen dann wieder an den Ausgängen P1 bis Pn, wobei sich die Wiederholrate aus der verwendeten Polynom-Glei chung, z. B. X³¹ + X²⁸ + 1 nach CCITT-Empfehlung I.432 ergibt.The common connected to the output of the OR gate OG Same reset line RL is at the reset inputs R of all first flip-flops F1.1 to Fn.1 of the shift registers SR1 to SRn connected. In addition, this reset line RL with the Set input S of at least one flip-flop, e.g. B. F2.m, ver be bound. Then with the common reset line RL achieves that in each case with a signal occurring on it first flip-flops F1.1 to Fn.1 of the shift registers SR1 to SRn be held in a defined permanent state. To the Outputs P1 to Pn then result in permanently low signals, so that the pseudo-random generator PZG remains ineffective. If that Signal on the common reset line RL is removed, this results when the pseudo-Zu then released is started if generator PZG a defined initial state because min at least one of the flip-flops, in the example F2.n via its setting input S is switched to the working position. The pseudo-zu if consequences then appear again at the outputs P1 to Pn, where the repetition rate is based on the polynomial equation used chung, e.g. B. X³¹ + X²⁸ + 1 according to CCITT recommendation I.432.

Claims

1. Circuit arrangement for a scrambler for digital data transmission, in which signal sequences are generated with a pseudo-random generator, which are added to the signal to be transmitted, so that the energy components are distributed as evenly as possible to the frequency spectrum, the Pseudo-random generator consists of shift registers which are coupled back via exclusive gates, characterized in that a common reset line (RL) is provided for starting and temporarily switching off the pseudo-random generator (PZG), which is connected to all reset inputs ( R) of those flip-flops (F1.1 to Fn.1) of the shift registers (SR1 to SRn), which determine the outputs (P1 to Pn) of the pseudo-random generator (PZG), and to the set input ( S) of at least any one of the rest of the flip-flops (e.g. F2.m) is connected, which causes the outputs (P1 to P8) of the pseudo-random generator (PZG) for the duration of the signal on the reset line (RL) have a uniform continuous potential and after the signal on the common reset line (RL) has ended, a defined initial state for the resumption of the scrambling is predetermined.

2. Circuit arrangement according to claim 1, characterized, that the signal on the common reset line (RL) from an OR gate (OG) is generated, which is either a short reset pulse (RS) or one during a test phase continuous shutdown signal (AB) is supplied.