DE4340330A1 - Digital data transmission scrambler circuitry - Google Patents

Digital data transmission scrambler circuitry

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DE4340330A1
DE4340330A1 DE19934340330 DE4340330A DE4340330A1 DE 4340330 A1 DE4340330 A1 DE 4340330A1 DE 19934340330 DE19934340330 DE 19934340330 DE 4340330 A DE4340330 A DE 4340330A DE 4340330 A1 DE4340330 A1 DE 4340330A1
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DE
Germany
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random generator
rl
signal
pzg
reset line
Prior art date
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Withdrawn
Application number
DE19934340330
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German (de)
Inventor
Burhan Keles
Dietrich Dr Schlichthaerle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ROBERT BOSCH GMBH, 70469 STUTTGART, DE
Original Assignee
TELEFONBAU und NORMALZEIT GmbH
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Publication date
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    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; Arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks ; Receiver end arrangements for processing baseband signals
    • H04L25/03828Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03866Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling

Abstract

The pseudo random generator (PZG) includes shift registers (SR) which are feedback coupled via exclusive gates (EL). A common reset line (RL) is provided to start and to switch the pseudo random generator (PZG) off temporarily. The reset line (RL) is fed to all reset inputs (R) of the flip-flops (F1.1-Fn.1) of the shift registers (SR1-SRn) which define the outputs (P1-Pn) of the pseudo random generator (PZG). The reset line (RL) is also fed to the set input (S) of at least one of the remaining flip-flops (e.g. F2.m). For the duration of the signal on the reset line (RL), a uniform continuous potential is fed to the outputs (P1-Pn) of the pseudo random generator (PZG). When the signal is not longer on the reset line (RL), a defined output state is delivered to resume scrambling.

Description

Die Erfindung betrifft eine Schaltungsanordnung für einen Ver würfler (Scrambler) zur digitalen Datenübertragung nach dem Oberbegriff des Patentanspruchs 1. The invention relates to a circuit arrangement for an Ver dicer (Scrambler) for digital data transmission according to the preamble of claim 1.

Um zu vermeiden, daß bei der Übertragung digitaler Signale Impulsmuster auftreten, die einen hohen Energieanteil bei bestimmten diskreten Frequenzen oder aber auch einen Gleich stromanteil aufweisen, ist es bekannt, die digitalen Informa tionen an der Sendestelle zu verwürfeln. In order to avoid that the pulse patterns occurring in the transmission of digital signals, which have a high energy content at certain discrete frequencies or even a direct-current component, it is known that digital Informa tion for scrambling at the transmitting site. Mit dem Verwürfeln wird erreicht, daß die einzelnen Frequenzen zufallsverteilt so auftreten, daß eine ideale Verteilungskurve über das Leistungs dichtespektrum erreicht wird. With the scrambling is achieved that the individual frequencies randomly occur so that an ideal distribution curve is achieved via the power density spectrum. Die Verwürflung geschieht da durch, daß die zu übertragenden Daten verknüpft werden mit den von einem Pseudo-Zufalls-Generator erzeugten Bitmustern. The scrambling is done by so that the data to be transmitted are combined with the signals generated by a pseudo-random generator bit patterns.

Aus der Deutschen Patentschrift DE 30 06 717 C2 ist eine um schaltbare freilaufende Verwürfler- und Entwürfleranordnung (Scrambler und Descrambler) bekannt. From the German patent DE 30 06 717 C2 a free-running to switchable scrambler and Entwürfleranordnung (scrambler and descrambler) is known. Wenn diese Anordnung als Verwürfler arbeitet, so werden die von einem Schieberegister erzeugten Zufallsfolgen von Bits mit einem Exklusiv-ODER-Gatter (E3 in Fig. 1) mit den abzusendenen Daten verknüpft. If this arrangement operates as a scrambler, so the signals generated by a shift register-random sequences of bits with an exclusive-OR gate (E3 in Fig. 1) are linked to the abzusendenen data. Am Datenausgang erscheint dann die gewünschte verwürfelte Informa tion, welche über die Datenleitung ausgesendet wird. The data output then the desired scrambled Informa tion appears which is sent via the data line.

Bei einer derartigen Anordnung ist es nicht möglich, am Daten ausgang, beispielsweise zu Prüfzwecken, auch unverwürfelte Da ten zu erhalten. In such an arrangement, it is not possible to output the data, for example, for testing purposes, even unscrambled da ta get. Ein Prüfgerät, welches an die Übertragungslei tung angeschlossen wird, kann also nicht ohne weiteres unver würfelte Informationen empfangen. A testing device which is connected to the processing Übertragungslei, so can not receive readily unscrambled information.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanord nung anzugeben, wobei der Pseudo-Zufalls-Generator des Verwürf lers durch eine einfache Schaltmaßnahme vorübergehend stillge setzt werden kann und anschließend selbsttätig den Betrieb wie der aufnimmt. The object of the invention to provide to a circuit voltage, wherein the pseudo-random generator of the coupler Verwürf temporarily sets stillge by a simple switching action can be automatically and then the operation as receives. In diesem Zustand sollen die Daten unverwürfelt aus dem Verwürfler ausgegeben werden. In this state, the data should be unscrambled output from the scrambler. Die Schaltungsanordnung soll auch bei einer bit-parallelen Verwürflung eingesetzt wer den können, ohne daß zusätzliche Verknüpfungsgatter im Pseudo- Zufalls-Generator vorgesehen werden müssen, um den Zufalls- Generator vom Datenpfad trennen zu können. The circuit arrangement is also used in a bit parallel scrambling who the need to be provided without requiring additional logic gate in the pseudo-random generator may be able to separate the random generator from the data path.

Für die Lösung dieser Aufgabe ist eine Merkmalskombination vor gesehen, wie sie im Patentanspruch 1 angegeben ist. a combination of features is still seen for the solution of this problem, as stated in claim first

Damit wird in vorteilhafter Weise erreicht, daß durch ein ein fach anzuschaltendes Signal der Verwürfler vorübergehend außer Betrieb gesetzt werden kann. It is thus achieved in an advantageous manner that can be set by a fold to turn-on signal, the scrambler temporarily disengaged. Die zu übertragende Information kann dann unverwürfelt, beispielsweise von einem Prüfgerät, empfangen werden. The information to be transmitted can then unscrambled, for example, by a testing device, are received. Der Verwürfler geht selbsttätig wieder in Betrieb sobald das Abschaltsignal zurückgenommen wird. The scrambler automatically goes back into operation as soon as the shutdown is canceled.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. An embodiment of the invention will be hereinafter explained in more detail by drawings.

Es zeigt It shows

Fig. 1 das Blockschaltbild eines Verwürflers Fig. 1 is a block diagram of a scrambler

Fig. 2 den inneren Aufbau eines Pseudo-Zufalls- Generators. Fig. 2 shows the internal structure of a pseudorandom generator.

Der in Fig. 1 dargestellte Verwürfler besteht im wesentlichen aus einem Pseudo-Zufalls-Generator PZG und Exklusiv-ODER-Gatter EG, worin die Daten-Eingangssignale DE mit den Ausgangssignalen P1 bis Pn des Pseudo-Zufalls-Generators PZG verknüpft werden. The scrambler illustrated in FIG. 1 consists essentially of a pseudo-random generator PZG and exclusive-OR gate EG, wherein the data input signals EN with the output signals P1 to Pn of the pseudo-random generator PZG be linked. Die Exklusiv-ODER-Gatter EG sind für jeweils ein Bit zuständig und bilden an ihren Ausgängen Daten-Ausgangssignale DA, die jeweils ein verwürfeltes Datenwort darstellen. The exclusive-OR gate EC are responsible for one bit and form at their outputs data output signals DA, each representing a scrambled data word. Der Pseudo- Zufalls-Generator PZG besteht aus mehreren, jeweils für ein Bit zuständigen Schieberegistern. The pseudo-random generator PZG is composed of several, each responsible for one bit shift registers. Er liefert an seinen Ausgängen P1 bis Pn eine jeweils aus einem Wort bestehende Pseudo-Zufalls folge. It delivers on its outputs P1 to Pn an existing one word each pseudo-random sequence. Es erfolgt dann eine wortweise Verknüpfung der Daten- Eingangssignale DE mit den Worten der Pseudo-Zufallsfolge, so daß ein verwürfeltes Datenausgangssignal DA jeweils in Form eines Wortes entsteht. There is then a word-linking of the data input signals DE in the words of pseudo-random sequence so that a scrambled data output DA each produced in the form of a word. Hierzu ist pro Bit ein Exklusiv-ODER- Gatter EG vorgesehen. For this purpose, an exclusive-OR gate EG is provided per bit.

Außerdem ist in Fig. 1 ein ODER-Gatter OG dargestellt, welches an seinem Ausgang ein Signal für die gemeinsame Rücksetzleitung RL bildet, die an den Pseudo-Zufalls-Generator PZG angeschlos sen ist. In addition, an OR gate OG is shown in FIG. 1, which forms a signal for the common reset line RL at its output, which is sen Schlos attached to the pseudo-random generator PZG. Der Pseudo-Zufalls-Generator PZG wird durch einen kur zen Rücksetzimpuls RS, z. The pseudo-random generator PZG is, for by a health zen reset pulse RS. B. beim Power-Up, in einen definier ten Ausgangszustand versetzt und sicher gestartet oder kann durch ein während einer Testphase andauerndes Abschaltsignal AB vorübergehend außer Betrieb gesetzt werden. B. during the power up, in a DEFINE th output state offset and safely started and can be temporarily put out of operation by a continuing during a test phase shutdown signal AB. Dadurch entstehen an den Ausgängen P1 bis Pn des Pseudo-Zufalls-Generators PZG jeweils Dauersignale mit Low-Pegel, so daß in den Exklusiv- ODER-Gattern EG keine Verknüpfungen stattfinden. This produces at the outputs P1 to Pn of the pseudo-random generator PZG each continuous signals with low-level, so that there are no links in the exclusive-OR gates EC. Dadurch ent spricht das Daten-Ausgangssignal DA dem Daten-Eingangssignal DE, so daß die Daten unverwürfelt, beispielsweise von einem Prüfgerät, empfangen werden können. Characterized ent addresses the data output signal DA to the data input signal DE, such that the unscrambled data may be, for example, received from a test instrument. Die unverwürfelten Daten können dann ausgewertet und/oder angezeigt werden. The unscrambled data can then be analyzed and / or displayed.

In der Fig. 2 sind Einzelheiten des Pseudo-Zufalls-Generators PZG dargestellt. In FIG. 2, the details of which are pseudo-random generator PZG shown. Dieser besteht aus mehreren Schieberegistern SR1 bis SRn, welche für jeweils ein Bit zuständig sind. This consists of a plurality of shift registers SR1 to SRn, which are responsible for each one bit. Die Schieberegister SR1 bis SRn bestehen aus mehreren Flip-Flops F1.1 bis Fn.m. The shift registers SR1 to SRn consist of several flip-flops to F1.1 Fn.m. Die Anzahlen der einzelnen Flip-Flops pro Schie beregister SR1 bis SRn ergeben sich aus dem jeweiligen Polynom, welches für die Verwürflung angewendet wird. The numbers of the individual flip-flops per slide beregister SR1 to SRn result from the respective polynomial which is used for scrambling. Die Schieberegi ster SR1 bis SRn können auch unterschiedliche Anzahlen von Flip-Flops enthalten, wenn sich eine derartige Konfiguration aus dem zu verwendenden Polynom ergibt. The most Schieberegi SR1 to SRn may also contain different numbers of flip-flops, if there is such a configuration of the polynomial to be used. Die Ausgänge der je weils letzten Flip-Flops F1.m bis Fn.m sind mit Eingängen einer Exklusiv-ODER-Logik EL verbunden. The outputs of each weils last flip-flop F1.m to Fn.m are connected to inputs of an exclusive-OR logic EL. Ausgänge dieser Exklusiv- ODER-Logik EL sind mit den Dateneingängen der jeweils ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn ver bunden. Outputs of these exclusive OR logic EL up Fn.1 of the shift registers SR1 to SRn ver connected to the data inputs of the respective first flip-flop F1.1. Die Exklusiv-ODER-Logik EL weist zusätzliche Eingänge E1 bis Ex auf, welche mit den Dateneingängen weiterer Flip- Flops, beispielsweise F2.m oder Fn.m verbunden werden können, wenn dies durch das verwendete Polynom erforderlich ist. The exclusive-OR logic EL has additional inputs E1 to Ex on which further to the data inputs flip-flops, for example F2.m Fn.m or can be connected, if required by the used polynomial.

Innerhalb der Exklusiv-ODER-Logik EL sind interne Verbindungen zwischen den jeweiligen Ausgängen und Eingängen der nicht ein zeln dargestellten Exklusiv-ODER-Gatter vorgesehen, so daß die Schieberegister SR1 bis SRn sich gegenseitig beeinflussen. Within the exclusive OR logic EL internal connections between the respective outputs and inputs are not individually an exclusive-OR gate illustrated is provided so that the shift registers SR1 to SRn influence each other. Die dadurch entstehende Pseudo-Zufallsfolge von jeweils ganzen Wör tern werden an den Ausgängen der jeweils ersten Flip-Flops F1.1 bis Fn.1 abgenommen und auf den Leitungen P1 bis Pn den einzel nen Exklusiv-ODER-Gattern EG angeboten, die in Fig. 1 darge stellt sind. Each of the first flip-flops are tern The resulting pseudo-random sequence of each whole Woer at the outputs F1.1 removed to Fn.1 and to Pn retail NEN exclusive-OR gates EC available on lines P1 shown in Fig are. 1 Darge.

Die an dem Ausgang des ODER-Gatters OG angeschlossene gemein same Rücksetzleitung RL ist an die Rücksetzeingänge R aller ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn angeschlossen. The device connected to the output of the OR gate OG common reset line RL is all of the first flip-flop connected to the reset inputs R F1.1 to Fn.1 of the shift registers SR1 to SRn. Außerdem muß diese Rücksetzleitung RL mit dem Setzeingang S von mindestens einem Flip-Flop, z. Moreover, this reset line RL has the set input S of at least one flip-flop z. B. F2.m, ver bunden sein. Be ver connected as F2.m. Mit der gemeinsamen Rücksetzleitung RL wird dann erreicht, daß bei einem auf ihr auftretenden Signal die jeweils ersten Flip-Flops F1.1 bis Fn.1 der Schieberegister SR1 bis SRn in einem definierten Dauerzustand festgehalten werden. With the common reset line RL is achieved that in a signal occurring on their respective first, the flip-flops are retained until F1.1 Fn.1 of the shift registers SR1 to SRn in a defined steady state. An den Ausgängen P1 bis Pn entstehen dann Dauer-Low-Signale, so daß der Pseudo-Zufalls-Generator PZG wirkungslos bleibt. to Pn then duration-low signals are generated at the outputs P1, so that the pseudo-random generator PZG is ineffective. Wenn das Signal auf der gemeinsamen Rücksetzleitung RL weggenommen wird, so ergibt sich beim Anlaufen des dann freigegebenen Pseudo-Zu falls-Generators PZG ein definierter Ausgangszustand, weil min destens eins der Flip-Flops, im Beispiel F2.n über seinen Setz eingang S in die Arbeitslage geschaltet ist. When the signal is removed on the common reset line RL, so the then shared pseudo-Zu is obtained during start-up if generator PZG the defined initial state, because min least one of the flip-flops, in the example F2.n via its set input S in the working position is connected. Die Pseudo-Zu fallsfolgen erscheinen dann wieder an den Ausgängen P1 bis Pn, wobei sich die Wiederholrate aus der verwendeten Polynom-Glei chung, z. The pseudo event to follow then re-appear at the outputs P1 to Pn, with the repetition rate of the used polynomial sliding chung, z. B. X³¹ + X²⁸ + 1 nach CCITT-Empfehlung I.432 ergibt. B. X³¹ X²⁸ + + 1 according to CCITT Recommendation I.432 results.

Claims (2)

1. Schaltungsanordnung für einen Verwürfler (Scrambler) zur digitalen Datenübertragung, bei dem mit einem Pseudo- Zufalls-Generator Signalfolgen erzeugt werden, die dem zu übertragenden Signal hinzugefügt werden, so daß die Energie anteile möglichst gleichmäßig auf das Frequenzspektrum ver teilt werden, wobei der Pseudo-Zufalls-Generator aus Schieberegistern besteht, die über Exclusivgatter rück gekoppelt sind, dadurch gekennzeichnet, daß zum Starten und zum vorübergehenden Abschalten des Pseu do-Zufalls-Generators (PZG) eine gemeinsame Rücksetzleitung (RL) vorgesehen ist, die an alle Rücksetzeingänge (R) derje nigen Flip-Flops (F1.1 bis Fn.1) der Schieberegister (SR1 bis SRn) geführt ist, welche die Ausgänge (P1 bis Pn) des Pseudo-Zufalls-Generators (PZG) bestimmen, sowie an den Setzeingang (S) von mindestens einem beliebigen der rest lichen Flip-Flops (z. B. F2.m) angeschlossen ist, wodurch die Ausgänge (P1 bis P8) des Pseudo-Zufalls-Generators (PZG) für die Dauer 1. A circuit arrangement for a scrambler (Scrambler) for digital data transmission, wherein the random generator signal sequences are generated with a pseudo to be added to the signal to be transmitted, so that the energy components as uniformly as possible on the frequency spectrum ver divides be, the pseudo-random generator of shift registers is coupled back via exclusive gate, characterized in that for starting and for temporarily switching off the Pseu do-random generator (PZG) have a common reset line (RL) is provided to all reset inputs ( R) those emanating flip-flops (F1.1 is guided to Fn.1) of the shift register (SR1-SRn), to which Pn) of the pseudo-random generator (PZG) determine the outputs (P1, as well as to the set input ( S) of at least any of the remaining flip-flops (z. B. F2.m) is connected, whereby the outputs (P1 to P8) of the pseudo-random generator (PZG) for the duration des Signals auf der Rücksetzleitung (RL) ein einheitliches Dauerpotential führen und nach Beenden des Signals auf der gemeinsamen Rücksetzleitung (RL) ein definierter Ausgangszustand für die Wiederaufnahme der Verwürflung vorgegeben ist. the signal on the reset line (RL) give a uniform potential and duration after the end of the signal a defined initial condition for the resumption of the scrambling is predetermined on the common reset line (RL).
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Signal auf der gemeinsamen Rücksetzleitung (RL) von einem ODER-Gatter (OG) erzeugt wird, welchem entweder ein kurzer Rücksetzimpuls (RS) oder ein während einer Testphase andauerndes Abschaltsignal (AB) zugeführt wird. 2. A circuit arrangement according to claim 1, characterized in that the signal is generated on the common reset line (RL) of an OR gate (OG), which is either a short reset pulse (RS) or a persistent during a test phase switch-off signal (AB) supplied becomes.
DE19934340330 1993-11-26 1993-11-26 Digital data transmission scrambler circuitry Withdrawn DE4340330A1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8396093B2 (en) 2001-08-30 2013-03-12 Schleifring Und Apparatebau Gmbh Device and method for low interference signal transmission

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US8396093B2 (en) 2001-08-30 2013-03-12 Schleifring Und Apparatebau Gmbh Device and method for low interference signal transmission

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