DE2450669A1

DE2450669A1 - PROCEDURES AND CIRCUIT ARRANGEMENTS FOR ENCRYPTION AND DECCRYPTION

Info

Publication number: DE2450669A1
Application number: DE19742450669
Authority: DE
Inventors: Jacques Miche
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-12-21
Filing date: 1974-10-25
Publication date: 1975-07-03
Also published as: GB1487089A; JPS5638954B2; JPS5096193A; FR2255828A5

Description

Aktenzeichen der Anmelderin:Applicant's file number:

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Verfahren und Schaltungsanordnungen zur Verschlüsselung und Entschlüsselung Methods and circuit arrangements for encryption and decryption

Die Erfindung betrifft Verfahren zur Verschlüsselung und Entschlüsselung von Informationselementen entsprechend dem Oberbegriff des Patentanspruchs 1 sowie Schaltungsanordnungen zur Durchführung.The invention relates to methods for encryption and decryption of information elements according to the preamble of claim 1 and circuit arrangements for Execution.

Die Verwendung von Schlüsselverfahren wird in ihrer Bedeutung größer und größer, seitdem Datenbanken und die Informationsverarbeitung zunehmend in Datenzentren betrieben werden und dabei die Übertragung von Eingabedaten und Ergebnissen erforderlich wird. Vorkehrungen zum Schütze übertragener Informationen sind dabei auf allen Gebieten erforderlich. Bis jetzt sind komplexe Verschlüsselungen bei der Übertragung von Informationen unter staatlichem Geheimhaltungsinteresse verwirklicht worden. Die dabei erforderlichen Einrichtungen zur ausreichenden Verschlüsselung sind jedoch kompliziert und aufwendig. Andererseits wäre es möglich, einen geringeren Schutzgrad bei der Übertragung von Informationen geringeren Schutzinteresses anzuwenden.The use of key procedures is growing in importance since databases and information processing are increasingly operated in data centers and require the transmission of input data and results will. Precautions to protect transmitted information are required in all areas. Up to now are complex Encryption has been implemented in the transmission of information in the interests of state secrecy. the However, the necessary facilities for sufficient encryption are complicated and expensive. On the other hand would be it is possible to apply a lower level of protection for the transmission of information with a lower interest in protection.

Bekannte Schlüsselverfahren verwenden Inversionen, Permutationen, Modulo-2-Additionen und Kombinationen mit Pseudozufallsfolgen. Dabei sind umfangreiche Schaltungsanordnungen erforderlich, da die Verschlüsselungsvorgänge einerseits mehrfach wiederholt werden und andererseits über große Informationsabschnitte ausgedehnt werden. Wenn der Umfang der Verschlüsselungakreise eingeschränkt wird, nimmt der Schutzgrad einer Verschlüsselung andererseits? sehr schnell ab. Known key schemes use inversions, permutations, modulo-2 additions, and combinations with pseudo-random sequences. Extensive circuit arrangements are required here, since the encryption processes are repeated several times on the one hand and are extended over large sections of information on the other. On the other hand, if the scope of the encryption circles is restricted, does the degree of protection of encryption decrease? off very quickly .

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Um diesen Nachteilen entgegenzuwirken, wurde nach Verschlüsselungs- und Entschlüsselungsverfahren gesucht, die einerseits ausreichend wirksam sind und andererseits nur kompakte und relativ einfache Einrichtungen erfordern, die ohne Schwierigkeiten in Datenstationen unterzubringen sind.In order to counteract these disadvantages, after encryption and decryption methods sought which are sufficient on the one hand are effective and, on the other hand, only require compact and relatively simple devices that can be used without difficulty Data stations are to be accommodated.

Die Aufgabe der Erfindung ist die Schaffung eines Schlüsselverfahrens unter Verwendung aufwandsparender Schaltkreise bei jedoch ausreichendem Verschlüsselungsschutz; das verwendete Schlüsselverfahren soll anpassungsfähig und variabel sein.The object of the invention is to create a key method using cost-saving circuits with sufficient encryption protection; the key method used should be adaptable and variable.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sowie Schaltungsanordnungen zur Durchführung sind in den Unteransprüchen beschrieben.The solution to this problem is characterized in claim 1. Advantageous configurations and circuit arrangements for Implementation are described in the subclaims.

Dabei sind die folgenden Vorteile gegeben: Auch wenn eine begrenzte Zahl von Schlüsseln verwendet wird, kann der Schlüssel beim Übergang von einer Bitgruppe zur anderen gewechselt werden. Dabei ergibt sich ein Verschlüsselungsgrad, der sich üblicherweise nur bei bekannten Schlüsselverfahren mit Pseudozufallsfolgen erzielen läßt. Zur schaltungstechnischen Verwirklichung werden im wesentlichen nur Speicher verwendet, was sich im Hinblick auf Kosten und Umfang günstig auswirkt.The advantages are as follows: Even if a limited one Number of keys is used, the key can be changed when moving from one bit group to another. This results in a degree of encryption that is usually only found in known key methods with pseudo-random sequences can be achieved. For the implementation of the circuit, only memories are used, which is in view of has a favorable effect on costs and scope.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigen:Embodiments of the invention are shown in the drawings and are described in more detail below. Show it:

Fig. 1 eine Tabelle mit Doppelbitgruppen, wie sie zurFig. 1 is a table with double bit groups, as they are for

Verschlüsselung entsprechend der vorliegenden Erfindung verwendbar sind,Encryption according to the present invention can be used,

Fig. 2 eine KorrespondenztabelIe,2 shows a correspondence table,

Fig. 3 die Anwendung entsprechender Korrespondenzen, Fig. 3 shows the application of appropriate correspondence,

JFig. 4 eine Verechlüeseleinrichtung entsprechend derJFig. 4 a encryption device according to FIG

I I.

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55 77th + 8+ 8 „₃„ 2450669" ₃ " 2450669 Fig.Fig. 66th Einzelheiten entsprechend Fig. 4,Details according to Fig. 4, Fig.Fig. 99 + 10+ 10 eine andere Ausführungsform der Einrichtung geanother embodiment of the device ge mäß Fig. 4,according to Fig. 4, Fign.Figs. 1111 Wertetabellen zur Erläuterung des Überganges vonTables of values to explain the transition from Fig. 4 nach Fig. 6,Fig. 4 to Fig. 6, Fign.Figs. den Fign. 4 und 6 ähnelnde Einrichtungen, jedochthe FIGS. 4 and 6 similar facilities, however 1212th für den Fall n=3,for the case n = 3, Fig.Fig. 1313th das Blockschaltbild eines Pseudozufallsfolge-the block diagram of a pseudo-random sequence generators, der im Zusammenhang mit der vorliegenerator, which in connection with the present 1414th genden Erfindung verwendbar ist,the invention can be used, Fig.Fig. Einzelheiten des Generators gemäß Fig. 11,Details of the generator according to FIG. 11, ?ig.? ig. 1414th AA. die Verwendung des Generators gemäß Fig. 11 zurthe use of the generator according to FIG. 11 for 1515th Erzeugung von Ikdentifikationszahlen,Generation of identification numbers, Fig.Fig. die Steuerung einer Einrichtung gemäß Fig. 6the control of a device according to FIG. 6 mittels eines angepaßten Generators gemäß Fig.11,by means of an adapted generator according to Fig. 11, Fig.Fig. 1515th AA. dasselbe für eine Einrichtung gemäß Fig. 10,the same for a device according to FIG. 10, Fig.-Fig.- ein Verschlüsselungssystem unter Verwendung deran encryption system using the Einrichtung gemäß Fig. 4 und des Generators geDevice according to FIG. 4 and the generator ge mäß Fig. 13,according to Fig. 13, Fig.Fig. die mögliche komplementäre Verwendung der Signale,the possible complementary use of the signals, 1616 wie sie in einem System gemäß Fig. 15 erzeugtas generated in a system according to FIG werden, in Zusammenarbeit mit nicht zum eigentbecome, in cooperation with not the actual lichen Gegenstand der Erfindung gehörenden Einunion object of the invention belonging a richtungen ,directions, Fig.Fig. eine Ausführung, die denen nach Fign. 15 und 15Aan embodiment that corresponds to those according to FIGS. 15 and 15A ähnelt, jedoch den Fign. 10 und 13 entspricht,resembles, but the FIGS. Corresponds to 10 and 13,

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Fig. 17 eine andere mögliche Ausführungsform eines Teils17 shows another possible embodiment of a part

der Einrichtungen gemäß Fig. 16.of the devices according to FIG. 16.

Vorab eine Bemerkung: "ε" hat im folgenden Text immer die Bedeutung "gehört zu".First a note: "ε" always has the meaning in the following text "belongs to".

Die Verschlüsselung nach der vorliegenden Erfindung besteht aus der Unterteilung der Folgen übertragener Bits in Bitgruppen, aus der Betrachtung der Konfigurationen, in denen diese Bits auftreten können, aus der Betrachtung der jeweiligen gegebenen Kombination dieser Konfigurationen und aus dem Ersatz der jeweils gegebenen Kombination durch die gleiche oder eine andere mögliche Kombination.The encryption according to the present invention consists of dividing the sequences of transmitted bits into bit groups considering the configurations in which these bits appear can, from the consideration of the given combination of these configurations and from the replacement of the given Combination by the same or another possible combination.

Dieses Verfahren und Einrichtungen zu seiner Durchführung für den einfachsten Fall einer Gruppe von zwei Bits soll zuerst erläutert werden. Dann wird gezeigt, daß das Verfahren auch für eine Gruppe von drei Bits oder allgemein für eine Gruppe von η Bits verwendet werden kann.This method and the means for carrying it out for the simplest case of a group of two bits will first be explained will. It is then shown that the method is also used for a group of three bits or in general for a group of η bits can be.

In Fig. 1 läßt sich erkennen, daß bei Gruppen von n=2 Bits die 2ⁿ In Fig. 1 it can be seen that with groups of n = 2 bits the 2 ⁿ

2
möglichen Konfigurationen 2 =4 Konfigurationen umfassen; 00, 01, 10, 11. Diese Konfigurationen können entweder in der vorgegebenen Reihenfolge oder in 23 anderen davon abweichenden Reihenfolgen kombiniert werden; d.h., es ergeben sich dabei insgesamt 24 mögliche Kombinationen. Allgemein ausgedrückt enthält die Menge F von möglichen Kombinationen 2ⁿI Kombinationen der 2ⁿ Konfigurationen von η Bits. Mit n=2 ergeben sich 2ⁿ=4 und 2ⁿi=24. Die . Tabelle gemäß Fig. 1 enthält für n=2 die 24 Kombinationen unter der laufenden Numerierung von 1 bis 24. Dafür kann gesagt werden: die Tabelle enthält 24 Schlüssel. Es läßt sich aus der Tabelle ableiten: wenn für die Kombination Nummer 1 als laufende Kombination die Kombination Nummer 1 selbst gesetzt wird, ergibt sich bei der Verschlüsselung als Ergebnis wiederum die Kombination 1 selbst. Wenn die Kombination 2 für die Kombination Nummer 1 gesetzt wird, wird die Konfiguration 00 und ebenfalls die Konfiguration 01 beibehalten, auf der anderen Seite aber für die Konfiguration 102
possible configurations include 2 = 4 configurations; 00, 01, 10, 11. These configurations can be combined either in the specified order or in 23 other orders that differ from this; that is, there are a total of 24 possible combinations. Generally speaking, the set F of possible combinations contains 2 ⁿ I combinations of the 2 ⁿ configurations of η bits. With n = 2 we get 2 ⁿ = 4 and 2 ⁿ i = 24. The . The table according to FIG. 1 contains, for n = 2, the 24 combinations under the consecutive numbering from 1 to 24. For this it can be said: the table contains 24 keys. It can be deduced from the table: if the combination number 1 itself is set as the current combination for the combination number 1, the result of the encryption is again combination 1 itself. If the combination 2 is set for the combination number 1, configuration 00 and also configuration 01 are retained, but on the other hand for configuration 10

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eine 11 und für die Konfiguration 11 eine 10 gesetzt. D. h.,. eine wirksame Verschlüsselung hat sich bezüglich der letztgenannten beiden Konfigurationen ergeben. Wenn für die Kombination Nummer beim Verarbeiten die Kombination Nummer 10 gesetzt wird, dann sind im Endergebnis alle Konfigurationen durch andere ersetzt worden. an 11 and for configuration 11 a 10 is set. That is,. one effective encryption has emerged with regard to the latter two configurations. If for the combination number When the combination number 10 is set when processing, all configurations have been replaced by others in the end result.

Wenn allgemein eine Folge S von η Ausgangsbits mittels der Ersatztransformation l+Y modifiziert wird (d. h.,wenn die Kombination Y(eF) die Kombination Nummer 1 ersetzen soll), ergibt sich eine Folge S' von η Bits. Y ist dann der gerade benutzte Schlüssel. Bei der Entschlüsselung ist diese Folge S¹ durch eine Kombination Y¹ zu ersetzen, wobei Y¹ wieder zur Kombination Nummer führt. Dann ergibt sich aus der Folge S¹ wieder die ursprüngliche Folge S. Während beim Verschlüsseln YeF ist und F alle möglichen Konfigurationen der 2ⁿ Konfigurationen von η Bits umfaßt, ist in der Menge F eine Kombination Y¹ enthalten, die durch 1 ersetzt wieder die Kombination Nummer 1 ergibt. Die beiden Kombinationen Y und Y¹ können als reziproke Konfigurationen bezeichnet werden.If, in general, a sequence S of η output bits is modified by means of the equivalent transformation l + Y (ie, if the combination Y (eF) is intended to replace the combination number 1), a sequence S 'of η bits results. Y is then the key currently in use. During decryption, this sequence S ^{1 is to be} replaced by a combination Y ¹ , Y ¹ again leading to the combination number. The sequence S ¹ then results in the original sequence S. While YeF is during encryption and F ^{includes all possible configurations of the 2 n} configurations of η bits, the set F contains a combination Y ¹ which replaces the by 1 again Combination number 1 results. The two combinations Y and Y ¹ can be referred to as reciprocal configurations.

Für jede Kombination ist somit ihre reziproke Kombination angebbar. Praktisch bedeutet dies, daß jeweils eine Kombination durch die reziproke Kombination zu ersetzen ist. Zur Durchführung des betrachteten Verfahrens ist jede einzelne der 2ⁿl Kombinationen zu bestimmen. Dazu werden die Paare reziproker Kombinationen YY¹ festgelegt. Dabei kann ohne weiteres auch in einigen Fällen die Kombination Y gleich ihrer reziproken Kombination Y¹ sein. In Fig. 2 ist eine Korrespondenztabelle für die 24 Kombinationen gemäß Fig. l angegeben. Y ist jeweils durch Y¹ und beim Entschlüs-. sein Y¹ durch Y zu ersetzen. Die Kombinationen 1, 2, 3, 6, 7, 8, 15, 17, 22 und 24 gleichen dabei ihren eigenen reziproken Kombinationen. .For each combination, its reciprocal combination can therefore be specified. In practice, this means that in each case one combination is to be replaced by the reciprocal combination. To carry out the procedure under consideration, each of the 2 ⁿ l combinations has to be determined. For this purpose, the pairs of reciprocal combinations YY ^{1 are} determined. In some cases, the combination Y can easily be the same as its reciprocal combination Y ¹ . A correspondence table for the 24 combinations according to FIG. 1 is given in FIG. Y is in each case through Y ¹ and in the case of decryption. replace its Y ¹ with Y The combinations 1, 2, 3, 6, 7, 8, 15, 17, 22 and 24 are similar to their own reciprocal combinations. .

Um die Verwendung jeweils zweier reziproker Kombinationen zu illustrieren, soll mit n=2 eine Kombination Y gemäß der Tabelle in Pig. 1, ζ. B. die mit der Nummer 10, betrachtet werden. Wie inTo illustrate the use of two reciprocal combinations, with n = 2, a combination Y according to the table in Pig. 1, ζ. B. those with the number 10, are considered. As in

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Fig. 3. zu erkennen ist, hat die reziproke Kombination Y¹ Nummer 19. Beim Verschlüsseln wird die Korrespondenz l->10 und beim Entschlüsseln die Korrespondenz l-»-19 angewandt. Die Konfiguration OO ergibt bei der Verschlüsselung mit l->-Y=10 die Konfiguration Diese Konfiguration 01 wird andererseits wieder entschlüsselt durch Anwendung der Korrespondenz 1-*·Υ'=19; damit wird 00 zu 01 und bei der Entschlüsselung wieder zurück 01 zu 00.3, the reciprocal combination Y ^{1 has} number 19. When encrypting, the correspondence l-> 10 and when decrypting the correspondence l - »- 19 is used. When encrypting with l -> - Y = 10, the configuration OO results in the configuration. On the other hand, this configuration 01 is decrypted again by using the correspondence 1- * · Υ '= 19; this changes 00 to 01 and 01 to 00 again during decryption.

Nach Erläuterung des Grundprinzips des Verschlüsseins und Entschlüsseins entsprechend der vorliegenden Erfindung anhand des Beispiels n=2 sollen nun die Betrachtungen der dazu erforderlichen Einrichtungen in Details erfolgen. Anschließend wird dann n=3 betrachtet und danach unter Extrapolation der Fall n=n_Q. Der Einfachheit halber soll dabei η geschrieben werden als η und n.2ⁿ soll immer gelesen werden als η 2ⁿo.After the basic principle of encryption and decryption according to the present invention has been explained using the example n = 2, the devices required for this purpose will now be considered in detail. Then n = 3 is considered and then the case n = n _Q with extrapolation. For the sake of simplicity, η should be written as η and n.2 ⁿ should always be read as η 2 ⁿ o.

Fig. 4 stellt schematisch die Schlüsseleinrichtung für die Verschlüsselung mit Blöcken zu 2 Bits dar. Die Einrichtung umfaßt einen Speicher 50 und zwei logische Blöcke 51 und 52, die die Ausgangskreise bilden. Zusätzlich dazu sind Steuerkreise CC vorhanden, mit deren Hilfe der Wechsel der verschiedenen Schlüsssei entweder unter Steuerung durch eine Automatik oder durch einen Bediener und des weiteren die Synchronisierung bei der Verwendung der einzelnen Schlüssel beim Verschlüsseln und Entschlüsseln ermöglicht wird. Im Rahmen der vorliegenden Erfindung werden die Schlüssel bei der Verschlüsselung als Kombination Y und bei der Entschlüsselung als Kombination Y¹ bezeichnet. Die Schaltkreise SE teilen über den Punkt M zugeführte Nachrichten in Gruppen von je 2 Bits. Die Schaltkreise R stellen die Ausgangsnachricht M' aus sich bei der Verschlüsselung ergebenden 2-Bit-Gruppen zusammen. Die letztgenannten Schaltkreise gehören nicht zum Erfindungsgegenstand; sie können in bekannter Weise aus Schieberegistern mit zugeordneten, durch Taktsignale gesteuerten Torschaltungen bestehen..4 shows schematically the key device for the encryption with blocks of 2 bits. The device comprises a memory 50 and two logic blocks 51 and 52 which form the output circuits. In addition to this, there are control circuits CC with the help of which the different keys can be changed either under control by an automatic system or by an operator and, furthermore, the synchronization with the use of the individual keys for encryption and decryption is made possible. In the context of the present invention, the keys are referred to as combination Y for encryption and as combination Y ¹ for decryption. The circuits SE divide messages supplied via point M into groups of 2 bits each. The circuits R assemble the output message M 'from 2-bit groups resulting from the encryption. The latter circuits are not part of the subject matter of the invention; they can consist in a known manner of shift registers with assigned gate circuits controlled by clock signals.

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ür den Fall n=2 enthält der Speicher 50 24 Worte zu je acht Bits, edes Wort entspricht einer der Kombinationen der vier möglichenFor the case n = 2, the memory 50 contains 24 words of eight bits each, Each word corresponds to one of the four possible combinations

Konfigurationen von zwei Bits, über einen Adresseingang Ad wird der Speicher adressiert; die Steuerkreise CC geben dazu jeweilsConfigurations of two bits, via an address input Ad becomes the memory is addressed; the control circuits CC give each

ie korrekte Adresse ab, die der Indentifikationszahl 1 bis 24 der einzelnen Kombinationen entsprechen kann. Der Speicher 50 weistie the correct address that corresponds to the identification number 1 to 24 of the can correspond to individual combinations. The memory 50 has

cht Leseausgänge El bis E4 und Fl bis F4 auf, deren erste vier mit dem logischen Block 51 und deren zweite vier mit dem Block 2 verbunden sind. Die beiden logischen Blöcke empfangen oberread outputs El to E4 and Fl to F4, the first four with the logic block 51 and its second four with the block 2 are connected. The two logical blocks receive upper

und A2 die beiden Bits jeweils einer der aufeinanderfolgenden, durch die Schaltkreise SE eingeteilten Bitgruppen. Die beiden logischen Blöcke 51 und 52 weisen jeder einen Ausgang Bl bzw. B2 auf, die den Schaltkreisen R jeweils eines der beiden zueinndergehörigen verschlüsselten Bits zuführen. Die beiden logischen Blöcke 51 und 52 sind identisch aufgebaut. Fig. 5 zeigt die Einzelheiten des Blocks 51. Der Block. 51 besteht aus vier Und-Gliedern mit Einzeleingängen für El bis E4. Die Ausgänge der vier Und-Glieder führen über ein Oder-Glied zum Ausgang Bl. Die Und-Glieder werden durch die über Al und A2 einlaufenden Werte bzw. über Inverter durch deren Reziprokwerte geöffnet. Dabei wird so verfahren, daß für jede mögliche Konfiguration der Werte über Al und A2 eine zugehörige ünd-Schaltung geöffnet wird. Für die vier Konfigurationen der Kombination Nummer 1 liefert Bl die über El, E2, E3 oder E4 ankommenden Werte aus. Der mit dem Block 51 im Aufbau identische Block 52 liefert über seinen Ausgang B2 die über Fl, F2, F3 oder F4 ankommenden Werte aus. über El bis F4 werden die Werte ausgegeben, die im Speicher 50 in den Positionen des adressierten Wortes anstehen. Dieses Wort ist dasjenige, das die einzelnen Bits der Kombination Y enthält, die zur Verschlüsselung l+Y gewählt ist. Die Adresse dieses Wortes ist eine der Schlüsselnummern 1 bis 24 entsprechend der Fig. 1, und zwar diejenige, die der Kombination Y zugeordnet ist. Wenn z. B. das Wort 10 im schraffierten Bereich gemäß Fig. 4 adressiert wird, treten über El bis F4 die neben der Schraffierung dargestellten acht Bitwerte aus. Mit diesen über El. bis F 4 an-and A2 the two bits in each case of one of the successive bit groups divided by the circuits SE. The two logic blocks 51 and 52 each have an output B1 and B2, respectively, which each supply one of the two encrypted bits associated with one another to the circuits R. The two logical blocks 51 and 52 have an identical structure. Figure 5 shows the details of block 51. The block. 51 consists of four AND elements with individual inputs for El to E4. The outputs of the four AND elements lead via an OR element to output B1. The AND elements are opened by the values coming in via A1 and A2 or by their reciprocal values via inverters. The procedure is such that for each possible configuration of the values via A1 and A2, an associated and / or circuit is opened. For the four configurations of combination number 1, Bl delivers the values arriving via El, E2, E3 or E4. Block 52, which is identical in structure to block 51, delivers the values arriving via F1, F2, F3 or F4 via its output B2. The values that are present in memory 50 in the positions of the addressed word are output via E1 to F4. This word is the one that contains the individual bits of the combination Y chosen for encryption I + Y. The address of this word is one of the key numbers 1 to 24 corresponding to FIG. If z. If, for example, the word 10 is addressed in the hatched area according to FIG. 4, the eight bit values shown next to the hatching emerge via E1 to F4. With these over El. up to F 4

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stehenden Werten werden bei Zuführung der Werte 1 und O über Al und A2 das Wertepaar bestehend aus 1 und 1 über Bl und B2 ausgegeben. Die Werte für Ad, Al, A2,.B1, B2 sind in Flg. 4 als eingekreiste Werte 10, 1, O, 1, 1 angegeben.When the values 1 and O are supplied via Al and A2 the value pair consisting of 1 and 1 output via B1 and B2. The values for Ad, Al, A2, .B1, B2 are in Flg. 4 as circled Values 10, 1, 0, 1, 1 given.

Die Entschlüsseleinrichtung auf der anderen Seite ist mit der Schlüsselseite identisch, wobei das Entschlüsseln nichts anderes ist, als eine zweite Verschlüsselung der empfangenen verschlüsselten Nachricht nach der Verschlüsselung 1+Y'. Der Aufbau der Entschlüsselungseinrichtung ist somit identisch dem Aufbau der Verschlüsselungseinrichtung. Die empfangenen verschlüsselten Nachrichten kommen über M an und die wiederhergestellte,ursprünglich eingegebene Nachricht, wird über M' ausgegeben. Die dem Speicher 50 zugeführte Adresse im entschlüsselnden Empfänger ist die Adresse des Wortes Y¹.The decryption device on the other hand is identical to the key side, the decryption being nothing other than a second encryption of the received encrypted message after the encryption 1 + Y '. The structure of the decryption device is thus identical to the structure of the encryption device. The received encrypted messages arrive via M and the restored, originally entered message is output via M '. The address supplied to the memory 50 in the decrypting receiver is the address of the word Y ¹ .

Der Aufbau gemäß Fig. 4 kann abgewandelt werden durch Ersatz des einen Speichers 50 durch zwei Speicher 50-1 und 50-2. Dann ergibt sich eine Einrichtung gemäß Fig. 6. Jeder der beiden Speicher 50-1 und 50-2 enthält dieselben sechs Worte zu je vier Bits. Jeder Speicher hat 24 Positionen. Für beide Speicher sind somit 48 Positionen notwendig anstelle der 24 χ 8 = 192 Positionen, wenn nur der gemeinsame Speicher 50 verwendet wird.The structure according to FIG. 4 can be modified by replacing the one memory 50 with two memories 50-1 and 50-2. Then results 6. Each of the two memories 50-1 and 50-2 contains the same six words of four bits each. Everyone Memory has 24 positions. 48 positions are therefore necessary for both memories instead of the 24 χ 8 = 192 positions, if only the shared memory 50 is used.

Jeder der numerierten Schlüssel gemäß der Tabelle in Fig. 1 besteht aus zwei Spalten mit je vier Bits, wie sie an El bis E4 und Fl bis F4 gemäß Fig. 4 abgegeben werden. Jede Spalte enthält je zwei Bits 0 und je zwei Bits 1. Dabei treten für sämtliche 24 Schlüssel sechs verschiedene Arten von Spalten zu vier Bits auf. Diese sechs Arten sind unter a bis f in Fig. 7 dargestellt. Es läßt sich nachpüfen, daß all die senkrechten Reihen für El bis E4 W. Fl bis F4 zu einer der sechs angegebenen möglichen Arten gelören. Auf jeden Fall sollten bei jedem Schlüssel die beiden jeweils zugeführten senkrechten Bitreihen verschieden sein. Somit wird ausgeschlossen, daß zwei gleiche Spalten gemäß Fig. 7 miteinander kombiniert werden. Die Assoziationen von Spalten aus Fig.Each of the numbered keys according to the table in FIG. 1 consists from two columns with four bits each, as they are at E1 to E4 and F1 to F4 according to FIG. 4 are delivered. Each column contains two bits 0 and two bits 1. For all 24 Key six different types of columns to four bits. These six types are shown at a to f in FIG. It it can be verified that all the vertical rows for E1 to E4 W. Fl to F4 to one of the six possible types given. In any case, the two vertical bit rows supplied should be different for each key. Consequently it is excluded that two identical columns according to FIG. 7 are combined with one another. The associations of columns from Fig.

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_₉_ 2450663_ ₉ _ 2450663

sind in Fig. 8 dargestellt, die die einzelnen Schlüssel Y und Y¹ darstellt. Verbotene Assoziationen gleichartiger Spalten sind punktiert bezeichnet.are shown in Fig. 8, which shows the individual keys Y and Y ¹ . Forbidden associations of columns of the same type are indicated by dotted lines.

Um eine Verschlüsselungsoperation l-*-Y durchzuführen, wird der Schlüssel Y durch Adressierung des Wortes Ki im Speicher 50-1, In dem die linke Spalte von Y steht, und des Wortes Kj im Speicher 50-2 mit der rechten Spalte von Y aufgerufen. Für den Schlüssel der Identifikationsnummer 10 gemäß Fig. 6 werden in den Speichern 50-1 und 50-2, wie eingekreist dargestellt, die Worte c und e adressiert.To perform an I - * - Y encryption operation, the Key Y by addressing the word Ki in the memory 50-1, in which the left column of Y is located, and the word Kj in the memory 50-2 called with the right column of Y. For the key of the identification number 10 according to FIG. 6 are in the memory 50-1 and 50-2, as shown circled, addresses words c and e.

Wenn zwar auch bei dieser Ausfuhrungsform für jedes Y- zwei Adreßwerte Ki und Kj bereitgehalten werden müssen, ist doch andererseits die Einschränkung der erforderlichen Zahl von Speicherstellen sehr erheblich.Even if this embodiment also has two address values for each Y- Ki and Kj must be kept ready, is on the other hand the restriction of the required number of storage locations very substantial.

Mit diesem Konzept gemäß Fig. 6 ist eine weitere Vereinfachung möglich. Die Nacheinanderabgabe der beiden. Bits über Bl und B2 ist ohne weiteres durchführbar. Dann wird nur ein Speicher 50-1 benötigt, der zuerst für die Bitabgabe über Bl und danach für die Abgabe über B2 zu adressieren ist. Bei dieser zeitlich versetzten Abgabe der paarigen Bitwerte aus ein und demselben Speicher 50-1 ist selbstverständlich auch nur ein logischer Block notwendig. Speicher 50-1 und logischer Block 51 arbeiten einfach jeweils zweimal nacheinander. Der Speicher 50-2 und der logische Block 52 sind dann überflüssig. Dasselbe gilt auch für den Entschluß ler im Empfänger.With this concept according to FIG. 6, a further simplification is possible. The successive delivery of the two. Bits over Bl and B2 is easily feasible. Then only one memory 50-1 is required, which is first for the bit output via B1 and then for the submission is to be addressed via B2. With this time-shifted delivery of the paired bit values from one and the same memory 50-1, of course, only one logical block is necessary. Memory 50-1 and logic block 51 simply work twice in a row. The memory 50-2 and the logic block 52 are then superfluous. The same applies to the decision ler in the receiver.

Nach der Betrachtung der Ver- und Entschlüsselung mit Gruppen von n=2 Bits soll nun eine Betrachtung des Falles mit Gruppen von n=3 Bits folgen.After considering the encryption and decryption with groups of n = 2 bits, the case with groups of n = 3 bits follow.

Die Einrichtung gemäß Fig. 9 ist der Einrichtung-gemäß Fig. 4 ähnlich und arbeitet in gleicher Weise, pie über M zugeführte Nachricht wird durch die Schaltkreis« SE in Gruppen zu je. n«3The device according to FIG. 9 is the device according to FIG. 4 similarly and works in the same way, pie fed through M. Message is sent through the circuit «SE in groups of each. n «3

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Bits über A^ll_f A'2 und A¹3 eingeteilt. Diese Drei-Bit-Gruppen steuern die drei logischen Blöcke 61, 62 und 63, die ihrerseits über B¹I,.B'2 und B'3 die entsprechenden verschlüsselten Gruppen abgeben. Die logischen Blöcke 61 bis 6 3 sind untereinander gleichartig; jedem werden je acht Eingangssignale zugeführt. Sie weisen je acht Und-Glieder auf, die über A¹I, A¹2 und A¹3 in ähnlicher Weise wie die Torglieder im Block 51 gemäß Fig. 5 für n=2 gesteuert werden. Wenn Gruppen von je drei Bits gebildet werden, ergeben sich 2ⁿ=2 =8 mögliche Konfigurationen zu je drei Bits. Jedes Wort im Speicher 60 entspricht einer möglichen Kombination der acht Konfigurationen von drei Bits. Dies ist somit eine einfache Erweiterung für n=3 gegenüber der Lösung für n=2. Da sich 2ⁿ!=2 I =81 mögliche Kombinationen der acht möglichen Konfigurationen zu je drei Bits ergeben, muß der Speicher 60 81=40.320 Worte zu je 3x8 Bits enthalten.Bits divided over A ^l l _f A'2 and A ¹ 3. These three-bit groups control the three logical blocks 61, 62 and 63, which in turn ^{emit the corresponding encrypted groups via B 1} I, .B'2 and B'3. The logical blocks 61 to 6 3 are similar to one another; eight input signals are fed to each. They each have eight AND elements, which ^{are controlled via A 1} I, A ¹ 2 and A ¹ 3 in a similar manner to the gate elements in block 51 according to FIG. 5 for n = 2. If groups of three bits each are formed, 2 ⁿ = 2 = 8 possible configurations of three bits each result. Each word in memory 60 corresponds to a possible combination of the eight configurations of three bits. This is a simple extension for n = 3 compared to the solution for n = 2. Since there are 2 ⁿ ! = 2 I = 81 possible combinations of the eight possible configurations of three bits each, the memory 60 must contain 81 = 40,320 words of 3x8 bits each.

Auf dieselbe Weise, wie aus der Einrichtung gemäß Fig. 4 diejenige gemäß Fig. 6 abgeleitet wurde, läßt sich analog auch aus der Einrichtung gemäß Fig. 9 eine solche gemäß Fig.·10 ableiten; dabei wird der Speicher 60 durch drei Speicher 60-1, 60-2 und 60-3 ersetzt. Diese Speicher sind wiederum untereinander gleichartig. Jeder von ihnen enthält eine Anzahl von Worten mit acht Bits entsprechend der Zahl verschiedener Spalten von acht Bits in den 8J. Kombinationen der acht möglichen Konfigurationen von drei Bits, Diese fragliche Anzahl von Worten ist 70. Somit läßt sich eine gewaltige Zahl von Speicherstellen mit dieser Dreispeicherlösung einsparen. Es werden 3 χ 70 Worte zu je acht Bits benötigt, d. h. 1680 Positionen anstelle von 967.680 im Speicher 60. Dies bedeutet eine gewaltige Einsparung, auch wenn jetzt zur Definition eines Y je drei Adressen Ki, Kj und Kl für 60-1, 60-2 und 60-3 aenötigt werden.In the same way as that from the device according to FIG 6, a device according to FIG. 10 can also be derived analogously from the device according to FIG. 9; included the memory 60 is replaced by three memories 60-1, 60-2 and 60-3. These memories are in turn similar to one another. Each of them contains a number of words of eight bits corresponding to the number of different columns of eight bits in the 8Y. Combinations of the eight possible configurations of three bits, That number of words in question is 70. Thus, a huge number of storage locations can be saved with this three storage solution save on. 3 χ 70 words of eight bits each are required, i. H. 1680 positions instead of 967,680 in memory 60. This means a huge saving, even if now for definition of a Y three addresses each Ki, Kj and Kl are required for 60-1, 60-2 and 60-3.

Wie bei n=2 läßt sich eine Bitfolgeoperation gemäß Fig. 10 durchführen und dabei die Speicher 60-2 und 60-3 sowie die logischen Blöcke 62 und 63 einsparen.As with n = 2, a bit sequence operation according to FIG. 10 can be carried out and thereby the memories 60-2 and 60-3 as well as the logical blocks 62 and 63 save.

Eis sind jetzt 40.320 Kombinationen vorzukehren, wobei jeweils Ice are now 40,320 combinations to be made, each

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S09827/0SUS09827 / 0SU

245066$$ 245,066

Paare YY¹ reziproker Kombinationen zu definieren sind. Wenn die Einrichtung gemäß Fig. lO verwendet wird, sind 70 Worte zu je acht Bits und die Assoziationen von je drei dieser Worte für die einzelnen möglichen Kombinationen zu berücksichtigen.Pairs of YY ¹ reciprocal combinations are to be defined. If the device according to FIG. 10 is used, 70 words of eight bits each and the associations of three of these words each have to be taken into account for the individual possible combinations.

Vorstehend war der Übergang von n=2 zu n=3 Bits, betrachtet worden. Bei n=n_Q Bits müßte die Einrichtung, ähnlich den Fign. 4 oder 9, η Blöcke umfassen, die alle durch η zu verschlüsselnde oder zu entschlüsselnde Bits gesteuert würden, und dazu einen Speicher für 2ⁿo! Worte aus η 2ⁿo Bits. Beim Übergang zu Lösungen entsprechend den Fign. 6 oder 10 wäre der eine Speicher durch η gleichartige Speicher zu ersetzen. Deren jeder müßteThe transition from n = 2 to n = 3 bits was considered above. With n = n _Q bits, the device, similar to FIGS. 4 or 9, η blocks comprise would all controlled by η to be encrypted or decrypted to bits, and to a memory for 2 ⁿ o! Words from η 2 ⁿ o bits. When transitioning to solutions according to FIGS. 6 or 10, one memory would have to be replaced by memory of the same type η. Whose everyone would have to

~n„,
X=²⁰¹ ~ n ",
X = ²⁰¹

(2¹¹O¹O(2 ¹¹ O ¹ O

iiorte zu je 2ⁿo Bits enthalten.iiorte contain each 2 ⁿ o bits.

flenn der Folgebetrieb eingeführt wird, ist nur einer dieser ηIf the following operation is introduced, only one of these is η

Speicher und nur ein logischer Block erforderlich. Aus den X Worten zu 2ⁿo Bits lassen sich dann 2ⁿo! Kombinationen bilden.Memory and only one logical block required. From the X words to 2 ⁿ o bits can then be 2 ⁿ o! Make combinations.

Wenn man die Verschlüsselung nach dem beschriebenen Verfahren betrachtet, kann man den Eindruck gewinnen, daß eine relativ einfache Verschlüsselung vorliegt, insbesondere bei kleinen Werten von n. .If you have the encryption according to the procedure described viewed, one can get the impression that a relatively simple one Encryption is present, especially with small values of n..

En Wirklichkeit handelt es sich jedoch um eine relativ komplexe /erschlüsselung, da bei einer Nachricht nie der gleiche Schlüssel wiederholt verwendet werden muß. Für jede einzelne Gruppe von η 3its kann der Schlüssel gewechselt werden. Dieser Schlüsselwechsel iird durch Wechsel in der Adresswahl durch die Steuerkreise CC bewerkstelligt. Dabei kann von Hand oder mit Automatik gearbeitet werden. Die jeweilige Adresse kann unter 2ⁿI möglichen Adressen sntsprechend einer Pseudozufallsfolge von Bits ausgewählt werden.In reality, however, it is a relatively complex encryption, since the same key never has to be used repeatedly in a message. The key can be changed for each individual group of η 3its. This key change is accomplished by changing the address selection by the control circuits CC. You can work manually or automatically. The respective address can be selected from 2 ⁿ I possible addresses according to a pseudo-random sequence of bits.

Dazu soll nunmehr ein Pseudozufallsfolgegenerator beschrieben FR 973 501For this purpose, a pseudo-random sequence generator will now be described in FR 973 501

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werden, der für den vorliegenden Fall besonders geeignet ist.which is particularly suitable for the present case.

Zuerst soll der Generator selbst beschrieben werden,und danach soll betrachtet werden, wie einige seiner Bestandteile mit den vorbeschriebenen Schlüsseleinrichtungen vereinigt werden können. Nach dem Stand der Technik lassen sich Pseudozufallsfolgen mit Polynomzählern erzeugen, d. h. mit Schieberegistern, die in Rück-First the generator itself will be described, and then afterwards Let us consider how some of its components can be incorporated with the key facilities described above. According to the prior art, pseudo-random sequences can be generated with polynomial counters, i. H. with shift registers, which are

sich-, kopplung über Modulo-2-Additionen betrieben werden. Damit lassen/ sehr einfach sehr lange Zufallsfolgen erzeugen. Diese Zufallsfolgen unterliegen jedoch einem exakten mathematischen Ablauf, sind also nicht echte Zufallsfolgen. Der Generator nach der vorliegenden Erfindung gemäß Fig. 11 verwendet einen Speicher 70 mit einem nachgeschalteten logischen Block 71 und mit einem Zähler 72 zur Speicheradressierung und Ausgangssteuerung. Dem Zähler 72 werden dazu Taktimpulse von einem Taktgeber Cl zugeführt. Der Zähler 72 kann dabei ein solcher des Polynom-Typus sein.coupling can be operated via modulo-2 additions. So let / very easily generate very long random sequences. However, these random sequences are subject to an exact mathematical sequence, are therefore not true random sequences. The generator according to the present The invention according to FIG. 11 uses a memory 70 with a downstream logic block 71 and with a counter 72 for memory addressing and output control. To this end, clock pulses from a clock generator C1 are fed to the counter 72. Of the Counter 72 can be of the polynomial type.

Der Speicher 70 wird mit Q Worten zu Z Binärbits gefüllt und jeweils entsprechend der vom Zähler 72 abgegebenen Adresse ausgelesen. So können z. B. 2^r Worte zu 2^S Bits eingespeichert und mit Hilfe des Zählers 72 mit r + s Stellen jeweils ausgelesen werden.The memory 70 is filled with Q words to Z binary bits and read out in each case according to the address given by the counter 72. So z. B. 2 ^r words to 2 ^S bits are stored and read out with the aid of the counter 72 with r + s digits.

Der logische Block 71 besteht aus Und-Gliedern, die durch die Zählerstellen s gesteuert werden. Eine Ausführung ist in Fig. 12 mit s=2 dargestellt. Die Stellen s sollen die wertniedrigsten Stellen des Zählers 72 sein. Dabei werden Folgen zu je vier Bits ausgelesen; zuerst mit der Adresse 0, dann mit der Adresse 1 usw. Wenn die Stellen s die höchstwertigen Zählerstellen wären, dann würde bereits eine Abwandlung möglich sein. Dies kann praktisch durchgeführt werden.The logic block 71 consists of AND gates, which are represented by the Counter digits are controlled. One embodiment is shown in FIG. 12 with s = 2. The digits s are said to be of the lowest value Digits of the counter 72. Sequences of four bits each are read out; first with the address 0, then with the address 1 etc. If the digits s were the most significant counter digits, then a modification would already be possible. This can come in handy be performed.

Mit n=2 z. B. und einem Generator gemäß Figur 11 mit einem Speicher für 32 Worte zu acht Bits ergibt sich ein Adreßgenerator gemäß Fig. 13. Die über seinen logischen Block 81 abgegebenen Folgen gelangen zu einem Register 83. Bei 32 Worten zu acht Bits imWith n = 2 e.g. B. and a generator according to Figure 11 with a memory for 32 words of eight bits there is an address generator according to 13. The sequences output via its logic block 81 reach a register 83. With 32 words, eight bits in

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Speicher 80 ergibt sich am Ausgang von 81 eine Pseudozufallsfolge von 256 Bits. Wenn diese Folge dem Register 83 zugeführt wird, kann dieses als Identifikationsnummernverteiler dienen. Mit den jeweils in den fünf Stellen des Registers 83 stehenden Werten kann mittels Und- und Oder-Gliedern in logischen Schaltkreisen 84 jeweils die Identifikationsnummer IND einer der bei n=2 möglichen 24 Kombinationen Y für Verschlüsselungen nach der vorliegenden Erfindung definiert werden. Dabei kann die Identifikationsnummer unmittelbar die Adresse eines der 24 Worte im Speicher 50 gemäß Fig. 4 sein oder ein Adressenpaar Ki, Kj entsprechend Fig. 8 bestimmen. Die Zusammenarbeit zwischen dem Generator gemäß Fig. 13 und den Einrichtungen gemäß Fign. 4 oder 8 besteht in der Zuführung der von den Ausgängen der Schaltkreise 84 abgegebenen Werte zu den Steuerkreisen CC.Memory 80 results in a pseudo-random sequence at the output of 81 of 256 bits. If this sequence is fed to the register 83, this can serve as an identification number distributor. With the Values in each of the five digits of the register 83 can be entered by means of AND and OR elements in logic circuits 84 the identification number IND of one of the 24 possible combinations Y for n = 2 for encryptions according to the present invention To be defined. The identification number can directly correspond to the address of one of the 24 words in the memory 50 FIG. 4 or determine an address pair Ki, Kj according to FIG. The cooperation between the generator according to FIG. 13 and the facilities according to FIGS. 4 or 8 consists in the supply of the values given by the outputs of the circuits 84 to the control circuits CC.

Natürlich ist es möglich, den Generator und die Schlüsseleinrichtungen mehr oder weniger zu vereinigen. Dazu soll die Fig. 14 betrachtet werden, in der sich die Schlüsseleinrichtungen gemäß Fig. 6 mit n=2 wiederfinden. Der Speicher 90 ist ähnlich dem Speicher 70 von Fig. 11. Der Speicher 90 wird mit Q Worten zu 2 X 6 Bits geladen. Die ersten sechs Bits dieser Worte enthalten drei Bits als Adresse Ki zur Adressierung von 50-1 und die nächsten drei Bits als Adresse Kj zur Adressierung von 50-2. Die anderen sechs Bits dienen als Adressen Ki' und Kj' für die Speicher 50-1 und 50-2 als Schlüssel Y¹ bei der Entschlüsselung. Jedes der Q Worte im Speicher 90 entspricht somit einem Schlüsselpaar YY·. Der Speicher 90 wird jedoch wiederum nach Zufallsgesetzen geladen und zwar mittels eines Zählers 92.It is of course possible to more or less combine the generator and the key devices. For this purpose, FIG. 14 should be considered, in which the key devices according to FIG. 6 can be found with n = 2. Memory 90 is similar to memory 70 of Figure 11. Memory 90 is loaded with Q words of 2 X 6 bits. The first six bits of these words contain three bits as address Ki for addressing 50-1 and the next three bits as address Kj for addressing 50-2. The other six bits serve as addresses Ki 'and Kj' for the memories 50-1 and 50-2 as the key Y ¹ in the decryption. Each of the Q words in memory 90 thus corresponds to a key pair YY ·. However, the memory 90 is again loaded according to random laws, specifically by means of a counter 92.

Somit wird eine Pseudozufallsfolge dazu verwendet, in einer Einrichtung gemäß Fig. 6 die Verschlüsselung bzw. Entschlüsselung durchzuführen. Die Steuerkreise CC lassen jeweils den Zähler 92 weiterzählen, wenn ein Schlüsselwechsel stattfinden soll. Die Steuerkreise CC dienen auch zur Steuerung des IdentifiJcfcionsnummernverteilers 91, der seinerseits aus Schaltern SWl...SW6 besteht. Dieser Verteiler 91 adressiert die Speicher 50-1 und 50-2Thus, a pseudo random sequence is used in a device 6 to carry out the encryption or decryption. The control circuits CC each leave the counter 92 continue counting if a key change is to take place. the Control circuits CC are also used to control the identification number distributor 91, which in turn consists of switches SW1 ... SW6. This distributor 91 addresses the memories 50-1 and 50-2

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entsprechend sechs Bits für den Schlüssel Y oder entsprechend den sechs Bits für den Reziprokschlüssel Y". Es ist lediglich dafür zu sorgen, daß die Zähler 92 im Sender und Empfänger gleichsinnig laufen.corresponding to six bits for the key Y or corresponding to the six bits for the reciprocal key Y ". It is only for that to ensure that the counters 92 run in the same direction in the transmitter and receiver.

Das Zufallsgesetz wird durch die Anordnung des Speichers mit dem Zähler 92 erfüllt. Es ist z. B. möglich, für Q=2^mr-1 einen Zähler mit m Stellen oder mit mehr als m Stellen oder mit sehr viel mehr als m Stellen zu wählen. Dazu soll auf die folgenden Literaturstellen hingewiesen werden:The random law is fulfilled by the arrangement of the memory with the counter 92. It is Z. B. possible for Q = 2 ^m r-1 to choose a counter with m digits or with more than m digits or with very much more than m digits. Reference should be made to the following literature:

Electronic Design, 9. November 72, Seiten 74 - 76 Electronic Design, 9. November 72, Seiten 68-71 The Electronic Engineer, Mai 1972, Seiten DC-5 - DC-7Electronic Design, Nov. 9, 72, pages 74-76. Electronic Design, Nov. 9, 72, pages 68-71 The Electronic Engineer, May 1972, pp. DC-5 - DC-7

Wie bereits angedeutet wurde, ist der Wechsel des Schlüssels, d. h, der gerade verwendeten Kombination Y, bei allen K Gruppen zu η Bits möglich. K kann dabei nach einer Pseudozufallsfolge definiert werden. Z. B. kann der Schlüssel gewechselt werden oder nicht gewechselt werden, je nachdem ob der Ausgang eines anderen Pseudozufallsgenerators 1 oder O ist. Dieser zusätzliche Generator wird jeweils weitergezählt bei jeder Gruppe von η Bits. Alles dies trifft auch für eine Anordnung zu mit n=n . Dann wären η Speicher mit X Worten zu 2ⁿo Bits erforderlich. Dann müßte jedes Wort im Speicher 90 2 χ η Gruppen von ζ Bits aufweisen; ζ entspricht der Zahl von Bitspositionen, die zur Definition von X Adressen erforderlich sind. Fig. 14A illustriert den Fall für n=3. Diese Einrichtung arbeitet wie die gemäß Fig. 14. Die einzelnen Worte haben 2x3x7 Bits; d. h., im gewählten Falle mit n=3 und z=7 bei x=7O. Unter Außerachtlassung der Stellenzahlen und Schaltungseinzelheiten sind die Elemente 9OA, 9IA und 92A wiederum gleichartig mit den Elementen 90, 91 und 92 gemäß Fig. 14.As already indicated, the change of the key, i. h, the currently used combination Y, possible for all K groups of η bits. K can be defined according to a pseudo-random sequence. For example, the key can be changed or not changed, depending on whether the output of another pseudo-random generator is 1 or 0. This additional generator is counted further for each group of η bits. All of this also applies to an arrangement with n = n. Then η memory X words to 2 ⁿ o bits would be required. Then each word in memory 90 would have to have 2 χ η groups of ζ bits; ζ corresponds to the number of bit positions required to define X addresses. 14A illustrates the case for n = 3. This device works like that of FIG. 14. The individual words have 2x3x7 bits; that is, in the selected case with n = 3 and z = 7 with x = 70. Disregarding the number of digits and circuit details, elements 90A, 9IA and 92A are again similar to elements 90, 91 and 92 according to FIG. 14.

Eine andere Betrachtung zeigt, daß der Generator gemäß Fig. 11 besonders dazu geeignet ist, mit den Schlüsseleinrichtungen gemäß, der vorliegenden Erfindung zusammenzuarbeiten. Es läßt sich erkennen, daß die Möglichkeit gegeben ist, den gleichen SpeicherAnother consideration shows that the generator according to FIG is particularly suitable for using the key devices according to, cooperate with the present invention. It can be seen that there is the possibility of using the same memory

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zur Erzeugung der Pseudozufallsfolgen und ebenso zu Abgabe der verschiedenen Schlüssel Y für die Verschlüsselung zu verwenden, wobei die erzeugte Pseudozufallsfolge zur Wahl der Identifikationsnummern der aufeinanderfolgenden Schlüssel Y dient. Es soll zur rhöhung der Verständlichkeit wieder auf die Adreßgewinnung gemäß Fig. 13 für eine Einrichtung gemäß Fig. 4 z.'B, zurückgegriffen werden. Der Speicher 80 .gemäß Fig. 13 enthält Q=32 Worte zu z=8 Bits. Diese 32 Worte können die 24 Worte zu acht Bits der 24 möglichen Verschlüsselungskombinationen bei n=2 umfassen und dazu acht weitere Worte aus Nullen und Einsen. Die einzige Bedingung ist, daß zwei unabhängige Auslesungen von zwei Worten oder ein und desselben Wortes für zwei verschiedene Verwendungen möglicl sind. Eine solche gemischte Verwendung eines Speichers ist nicht unmöglich. Wenn z. B. die einzelnen Stellen des Speichers 80 aus Verriegelungsgliedern bestehen, die auf 0 oder 1 gestellt werden, besteht eine Auslesung aus der Abgabe des am Ausgang der einzelnen Verriegelungsglieder jeweils gegebenen Signalstatus. Dabei wäre es möglich, die gleichen Statussignale über zwei getrennte Ausgänge für verschiedene Verwendungen abzugeben.to generate the pseudo-random sequences and also to deliver the to use different keys Y for the encryption, with the generated pseudo-random sequence for the selection of the identification numbers the consecutive key Y is used. In order to increase the intelligibility, it should be based on the address extraction FIG. 13 can be used for a device according to FIG. 4, for example. The memory 80 according to FIG. 13 contains Q = 32 words to z = 8 bits. These 32 words can comprise the 24 words with eight bits of the 24 possible encryption combinations with n = 2 and plus eight more words made up of zeros and ones. The only condition is that two independent readings of two words or one and the same word for two different uses are possible are. Such mixed use of a memory is not impossible. If z. B. the individual locations of the memory 80 There are locking elements that are set to 0 or 1, a reading consists of the delivery of the at the output of the individual Interlocking elements each given signal status. It would be possible to issue the same status signals via two separate outputs for different uses.

Für eine solche vorstehend angegebene gemischte Verwendung des Speichers mit Verschlüsselung gemäß Fig. 4 und Adressierung durch einen Pseudofolgegenerator gemäß Fig. 13 ist die Fig. 15 gegeben. Darin sind dieselben Schaltkreise mit denselben Bezugsziffern wie in den Fign. 4 und 13 verwendet. Die Einrichtung besteht aus u.a.For such a mixed use of the Memory with encryption according to FIG. 4 and addressing by a pseudo sequence generator according to FIG. 13, FIG. 15 is given. Therein the same circuits are given the same reference numerals as in FIGS. 4 and 13 used. The facility consists of a.o.

a) einem Speicherteil 80a für 24 Worte, die den 24 Worten im Speicher 50 gemäß Fig. 4 entsprechen,a) a memory part 80a for 24 words, the 24 words correspond in memory 50 according to FIG. 4,

b) Steuerkreisen CC,b) control circuits CC,

c) logischen Blöcken 51 und 52,c) logical blocks 51 and 52,

d) Aufteilungskreisen SE,
„ e) Ausgabekreisen R.d) SE apportionment groups,
"E) Issuing circles R.

Diese Einrichtung ist der in Fig. 4 gezeigten ähnlich und arbeitet auf dieselbe Weise.This device is similar to that shown in Figure 4 and operates the same way.

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Die insgesamt im Speicher 80 vorhandenen 32 Worte, der logische Block 81, der Zähler 82 mit seinem Taktgeber Cl, das Register 83 und die logischen Schaltkreise 84 bilden einen Generator, der dem Pseudozufallsfolgegenerator gemäß Fig. 13 in Aufbau und Funktionsweise ähnelt.The total of 32 words in memory 80, the logical one Block 81, the counter 82 with its clock C1, the register 83 and the logic circuits 84 form a generator which the pseudo-random sequence generator according to FIG. 13 in structure and mode of operation resembles.

Iwenn die Steuerkreise CC den Schlüssel ändern wollen, öffnen sie ein Tor T, das eines der 24 Worte in 80a adressiert, und zwar entsprechend dem Wert der Identifikationsnummer, der durch die Schaltkreise 84 angegeben wird«If the control circuits CC want to change the key, open it they a gate T that addresses one of the 24 words in 80a, according to the value of the identification number given by the Circuits 84 is specified «

fig. 15 zeigt einen weiteren wesentlichen Vorteil; mit dieser Anordnung ist sehr leicht ein zweistufiges Verschlüsselungssystem zu schaffen. In der Stufe A warden Verschlüsselungen durchgeführt; die zweite Stufe B führt eine an sich bekannte Verschlüsselung durch Kombination der zu verschlüsselnden Elemente mit einer Pseudozufallsfolge durch, die über den Punkt PS zugeführt wird. Die in Schaltkreisen 100 gemäß Pig. 15A durchgeführten Kombinationen erfolgen wiederum nach einem vorgegebenen Gesetz und können mit 3ilfe eines Schieberegisters mit Rückkopplungsleitungen und Addierern durchgeführt werden. Das so aufgebaute System ist sehr vorteilhaft, weil die in den Block 100 zusätzlich eingegebene Folge die bei Sl vom Register 83 abgegebene Folge sein kann. Die Stufe B ist hinter der Stufe A angeordnet. Eine über M eingegebene c Nachricht wird in 100 noch einmal verschlüsselt and ergibt eine doppelt verschlüsselte Nachricht bei M". Es wäre selbstverständlich ebenso möglich, die ursprüngliche Nachricht zuerst entsprechend 100 zu verschlüsseln und dann den Ausgang von 100 dem Eingang M der Stufe A zuzuführen. Die doppelt verschlüsselte Nachricht würde dann am Punkt M¹ abgegeben. Selbstverständlich tiängt die Reihenfolge der Entschlüsselung von der Verschlüsselungen eihenfolge ab.fig. 15 shows another significant advantage; with this arrangement, it is very easy to create a two-level encryption system. In level A, encryptions are carried out; the second stage B carries out an encryption known per se by combining the elements to be encrypted with a pseudo-random sequence which is supplied via the point PS. The in circuits 100 according to Pig. 15A are again carried out according to a predetermined law and can be carried out with the aid of a shift register with feedback lines and adders. The system constructed in this way is very advantageous because the sequence additionally entered into block 100 can be the sequence output from register 83 at S1. Stage B is located behind stage A. A c message entered via M is encrypted again in 100 and results in a doubly encrypted message in M ". It would of course also be possible to encrypt the original message first according to 100 and then to feed the output of 100 to input M of stage A. The doubly encrypted message would then be delivered at point M ^1. Of course, the sequence of decryption depends on the sequence of encryption.

Cs ist wohl zu erkennen, daß die Funktionen dieser Anordnung als Pseudozufallsfolgegenerator einerseits und als Schlüsseleinrich-Cs can be seen that the functions of this arrangement as Pseudo random sequence generator on the one hand and as a key device

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tung andererseits unabhängig voneinander sind. Des weiteren ist zu ersehen, daß die Schaltkreise entsprechend der vorliegenden Erfindung mit n^2 sich nur in"»»sofern von n=2 unterscheiden, als andere Speichergrößen und zahlreichere logische Blöcke, wie z. B. 51, erforderlich sind.on the other hand, are independent of each other. Furthermore is it can be seen that the circuits according to the present invention with n ^ 2 differ only in "» »insofar as n = 2, as other memory sizes and more numerous logical blocks, such as B. 51, are required.

Infolgedessen muß beim Übergang von n=2 zu n=n die Größe des Speichers 80 und die Zahl η der logischen Blöcke wie 51 erweitert werden.As a result, when changing from n = 2 to n = n, the size of the memory 80 and the number η of logical blocks such as 51 must be expanded will.

Die Kombination zwischen Pseudozufallsfolgegenerator und Schlüsseleinrichtung kann ebenfalls mit η kleineren Speichern oder mit einem kleineren Speicher, der mehrfach adressiert wird, verwirklicht werden. In der Praxis ist der Fall n=2 von geringem Interesse, da der Speicher wie z. B. 50-1 gemäß Fig. 6 zu klein ist, um damit eine zufriedenstellende Pseudozufallsfolge erzeugen zu können. Wenn n=3 ist, dann ist jedoch die Größe des darin verwendeten Speichers, wie z. B. 60-1 gemäß Fig. 10, ausreichend groß. In Fig. 16 ist eine Kombination vorerwähnter Art dargestellt für den Fall n=3. Die Schaltkreise aus den Fign. 10 und 13 finden sich in der Fig. 16 wieder. Dabei ist allerdings der Speicher 60-1 mit dem Speicher 80 vereinigt. Darin ist ein Teil 80"a enthalten, der die 70 Worte des Speichers 60-1 enthält, und ein Teil 80'b, der 58 Zufallsworte zu je acht Bits enthält. 58 Worte wurden gewählt, um insgesamt 128 Worte zur Verfügung zu haben. Dies entspricht der Größe r=7 und erleichtert die Adressierung. Das Register 83 umfaßt genügend Bitpositionen zur Definition der IdentifikationThe combination between the pseudo random sequence generator and the key device can also be implemented with η smaller memories or with a smaller memory that is addressed several times will. In practice the case n = 2 is of little interest since the memory such as e.g. B. 50-1 of FIG. 6 is too small to so that a satisfactory pseudo-random sequence can be generated. However, if n = 3 then the size is the one used in it Memory, such as B. 60-1 according to FIG. 10, sufficiently large. In Fig. 16 a combination of the aforementioned type is shown for the Case n = 3. The circuits from FIGS. 10 and 13 can be found in FIG. 16 again. In this case, however, the memory 60-1 is with the memory 80 combined. This includes a part 80 "a, the which contains 70 words of memory 60-1, and a part 80'b which Contains 58 random words of eight bits each. 58 words were chosen to make a total of 128 words available. This corresponds to the Size r = 7 and makes addressing easier. Register 83 includes enough bit positions to define the identification

3
von 2 1 möglichen Kombinationen Y bei n=3.3
of 2 1 possible combinations Y with n = 3.

Wie bei Fig. 10 enthält jede der zur Steuerschaltung CC abgegebenen Identifikationen drei Adresskomponenten, die von der Steuerschaltung CC nach 80'a, 60-2 und 60-3 weitergegeben werden.As in Fig. 10, each of the outputs to the control circuit includes CC Identifications three address components which are passed on by the control circuit CC to 80'a, 60-2 and 60-3.

Die Speicher und Schaltkreise 60-2, 60-3, 62, 63, CC, SE und R arbeiten wie bei der Einrichtung entsprechend Fig. 10. Die übrigen Schaltkreise arbeiten wie die Schaltkreise gemäß Fign. 15 und 15A. The memories and circuits 60-2, 60-3, 62, 63, CC, SE and R operate as in the device according to FIG. 10. The remaining circuits operate like the circuits according to FIGS. 15 and 15A.

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Während der Teil 80'a des Speichers während des Verschlüsseins nach der vorliegenden Erfindung wie der Speicher 60-1 arbeitet, ermöglicht eine aufeinanderfolgende Adressierung der Speicherzellen von 80'a ähnlich wie bei der Einrichtung gemäß Fig. 10 den Wegfall der Speicher 60-2, 60-3 und der logischen Blöcke 62 und 63. Der Block 61 gibt dann nacheinander die B'l, B¹2 und B¹3 entsprechenden Signale ab.While the part 80'a of the memory operates like the memory 60-1 during the encryption according to the present invention, successive addressing of the memory cells of 80'a, similar to the device according to FIG. 10, enables the memory 60-2 to be omitted, 60-3 and the logic blocks 62 and 63. The block 61 then successively emits the signals corresponding to ^{B'1, B 1} 2 and B ^{1 3.}

Die gemischte Verwendung desselben Speichers für Einrichtungen entsprechend den Fign. IB und 14A ist möglich. Die Einrichtung gemäß Fig. 16 kann tatsächlich leicht in eine Einrichtung entsprechend der Fig. 14Ά umgewandelt werden·. Dies ist in Fig. 17 dargestellt. Die Schaltkreise 81 sind durch Schaltkreise (91A) der Art 9IA gemäß Fig. 14 zu ersetzen? der Zähler 82 durch einen Zähler (92A) der Art 92A_f der entsprechend Fig. 14A durch die Steuerkreise CC gesteuert wird. Der Speicher (90A), der 80 ersetzt, muß einen Teil (90'a) entsprechend 80'a und einen Teil (90'b) enthalten, so daß der ganze Speicher (90A) an seinen Ausgängen nach (91A) die Worte α, β und γ sur Adressierung von (90'a), 60-2 und 6O~3 ähnlich wie zur Adressierung der Speicher 60-1, 60-2 und 60-3 gemäß Fig. 14A abgeben kann.The mixed use of the same memory for facilities according to FIGS. IB and 14A is possible. Indeed, the device of FIG. 16 can easily be converted into a device of FIG. 14Ά. This is shown in FIG. The circuits 81 are to be replaced by circuits (91A) of the type 9IA according to FIG. 14? the counter 82 is controlled by a counter (92A) of the type 92A _f which is controlled by the control circuits CC in accordance with FIG. 14A. The memory (90A) which replaces 80 must contain a part (90'a) corresponding to 80'a and a part (90'b), so that the entire memory (90A) at its outputs according to (91A) contains the words α , β and γ sur addressing (90'a), 60-2 and 6O ~ 3 similarly as for addressing the memories 60-1, 60-2 and 60-3 according to FIG. 14A.

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Claims

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PATENT CLAIMS

Method for encryption and decryption of binary Information elements, characterized by the features mentioned below

a) The pending sequence of binary elements to be encrypted is subdivided into groups of η bits (2 bits) each.

b) Each group of η bits (2 bits) is based on a selectable key (Y) through one of the 2 ⁿ possible group con-

2
figurationen (2 = 4 group configurations such as 00, 01, 10, 11 |) each with η bits (2 bits) replaced.

c) The key (Y) used in each case corresponds to one of the 2 ⁿ ! possible combinations (24 combinations according to vertical columns Fig. 1) of the 2 ⁿ configurations- (00, 01, 10, 11) of η bits-

d) For decryption, the encrypted sequence of groups of η bits each is ^{subjected to the key (Y 1} according to FIG. 2) that is reciprocal to the selected key (Y) and the originally pending sequence of binary elements is recovered.

2. The method according to claim 1, characterized in that the selected keys (Y and Y ¹ ) are changed after a selectable number (P) of bit groups to η bits.

Method according to Claim 2, characterized in that the selected keys (Y and Y ¹ j are selected in each case by means of a pseudo-random function.

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4. Circuit arrangement for performing the encryption or the decryption according to the method according to one of the preceding claims, characterized by:

a) A memory arrangement (50; 50-1, 50-2; 60; 60-1 ... 3;

70; 80; 90; 90A) to provide the 2 ⁿ l combinations (00/01/10/11, 00/01/11/10 etc. according to Fig. 1) of 2 ⁿ configurations (00, 01, 10, 11) each with η bits ( 0.1) in the form of 2 ⁿ l words of η each. 2 ⁿ bits,

this memory arrangement having address inputs (Ad) on the input side for retrieving a stored word to be used in each case as a selectable key for outputting over η sets of 2 ⁿ memory outputs (E, F, G) each.

b) Logical blocks (BL 51, 52; 61, 62, 63; 71; 81),

whose first inputs (A1, A2) are supplied with the bit sequence to be processed, which is subdivided into groups of η bits, and whose second inputs are each of the η sets of 2 ⁿ memory outputs (E, F, G) the selected key (Y / Y ¹ ) is supplied, and

The encrypted or decrypted bit sequence can be removed via the outputs ( B1, B2; B ¹ I, B * 2, B'3), these logical blocks (according to FIG. 5) having and elements (&) which serve as gate circuits in accordance with the supplied key (Y / Y ¹ ), the supplied bit sequence is replaced by the encrypted or decrypted bit sequence for output (via M ¹ ).

c) Control circuits (CC, 72, 82) which are connected to the memory address inputs (Ad) and with the help of which either manually by an operator or automatically changing after processing a predetermined number (P) of bit groups
the key (Y / Y ¹ ) can be selected,

whereby the control circuits on the encryption side are synchronized with those on the decryption side.

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5. - Circuit arrangement according to claim 4, characterized ,

that each of the 2 ⁿ l combinations of the 2 ⁿ configurations of η bits consists of η sets of 2 ⁿ bits each, that the 2 ⁿ i combinations in the form of X different ^{words occurring in the 2 n} i combinations of 2 ⁿ bits each in η separate memories (50-1, 50-2; 60-1 ... 3), which each X Wori

whereby

X words with 2 ⁿ bits each have to be stored,

2 ⁿ

₍₂ nl _I} 2

that the 2 ⁿ outputs of each of these η memories lead to the 2 ⁿ second inputs each of a logical block (BL 51, 52; 61... 63) assigned by η and that the key (Y / Y ¹ ) in turn by means of the η Store supplied addresses (Ki, Kj, Kl) can be determined.

6. Circuit arrangement according to claim 5, characterized in that

that the η separate memory for X words from 2? Bits and the logical blocks assigned to η are embodied by a single memory (50-1, 60-1) for X words of 2 ⁿ bits and a single assigned logical block (51, 61), <'- ^r

that this one memory can be addressed consecutively by each of the η addresses, which with precaution of η memories whose inputs would be supplied, and that the one logical block provided would also be consecutive successively makes the η encrypted or decrypted bits removable.

7. Circuit arrangement according to one of claims 4 to 6, characterized marked,

that when the key is changed, the identification number of the newly selected key is stored in an identification

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distributor (83) is given in each case,
whereby the content of the identification mailing list is ongoing
can be changed after every pseudo-random sequence.

8. Circuit arrangement according to one of the preceding claims
4 to 7 with a pseudo random sequence generator, characterized in that

that this generator (FIGS. 11 to 13) contains a memory (70) loaded with Q words from Z bits,
that the stored QxZ bits can contain arbitrary distributions of zeros and ones and
that a current reading of the QxZ bits from this
Generator memory (70} makes a pseudo-random sequence for key memory addressing removable.

9. Circuit arrangement with a generator according to claim 8,
characterized,

that the number Q is freely determinable,

that the Z bits of each of the Q words can be determined according to predetermined rules and

that the word-by-word readout of the generator memory (70) can be carried out in any sequence.

10. Circuit arrangement with a generator according to one of the claims 8 or 9, characterized in that

that the generator memory (70) contains 2 ^r words of 2 ^S bits and it is read out under the control of a counter (72)
which in turn is supplied with pulse trains,
and

that the respective values in the counter digits the
Addressing of the words in the generator memory and the control of the outputs of the generator memory connected downstream logic circuits (71).

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11. Circuit arrangement according to one of claims 8 to 10, characterized in that the generator memory also includes at least a part of the key memory, that the memory locations with dual function can be read out independently of one another and

that the dual-use memory locations can be used on the one hand for the delivery of a random sequence for key addressing and on the other hand for the delivery of keys (Y, Y ¹ ) (FIGS. 15, 16 and 17).

12 »Circuit arrangement according to one of Claims 7 to 11, characterized,

that either the pseudo-random sequence generated for key memory addressing in an additional key level (100 according to FIG. 15A) is used in a manner known per se, in which the encrypted or decrypted bit sequence additionally processed by combining their bits with the pseudo-random sequence output by the pseudo-random generator will,

or that an additional key level of this type of Key device according to the present invention both on the encryption side and on the decryption side is upstream.

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