DE4336353A1 - Mikroprozessor mit einer integrierten Bussteuereinheit - Google Patents

Description

Die Erfindung betrifft einen Mikroprozessor gemäß dem Oberbegriff des Anspruchs 1.

Ein derartiger Mikroprozessor ist in den meisten Fällen ein sogenannter Mikrokontroller. Die zentrale Rechenein­ heit ist dabei oftmals ein sogenannter CISC-Prozessor (complex instruction set computer). Für besonders leistungsfähige Mikroprozessoren/Mikrokontroller insbeson­ dere in Hinblick auf Parallelverarbeitungsmöglichkeiten wird jedoch anstelle eines CISC-Prozessors ein sogenannter RISC-Prozessor (reduced instruction set computer) verwen­ det. Die Befehlsabarbeitung und Datenabarbeitung kann bei derartigen Prozessoren z. B. in einer mehrstufigen Pipe­ lineverarbeitung "on Chip" stattfinden. Als Programmspei­ cher sind meistens ebenfalls "on Chip" ein Befehlsfest­ wertspeicher, ein Befehlsarbeitsspeicher sowie ein Be­ fehlscachespeicher vorgesehen. Weiterhin ist eine Bus­ steuereinheit vorgesehen, welche den Prozessor mit den verschiedensten Peripherieeinheiten verbindet.

Um besonders schnell beim Lesezugriff auf extern ange­ schlossene Speicher zu sein, weisen derartige Systeme so­ genannte "Cache-Speicher" auf. Bei jedem externen Zugriff auf einen Speicher, der meistens über eine Bussteuerein­ heit erfolgt, wird das gelesene Datum gleichzeitig in die zentrale Recheneinheit gelesen und in den "Cache"-Speicher geschrieben. Bei einem erneuten Zugriff auf eine bereits einmal gelesene Speicherzelle muß dann nicht erneut der relativ langsame externe Speicher nochmals ausgelesen wer­ den, sondern es kann aus dem sehr schnellen "Cache-Spei­ cher" praktisch ohne Geschwindigkeitsverlust gelesen wer­ den. Ein Schreiben auf externe Speicherzellen erfolgt ebenfalls gleichzeitig in den "Cache-Speicher" und in den externen Speicher.

Weist der Mikrokontroller einen besonders hochleistungsfä­ higen Prozessor auf, so wird dessen Leistung oftmals aber durch eventuell langsam arbeitende Peripherieeinheiten stark gebremst, da deren Schreib-Lesezugriffszeiten oft deutlich unter der des Prozessors liegen.

Aufgabe der vorliegenden Erfindung ist es daher, einen Mi­ kroprozessor anzugeben, dessen leistungsfähiger Prozessor möglichst wenig durch an ihn angeschlossene Peripherieein­ heiten beeinträchtigt wird.

Diese Aufgabe wird durch den kennzeichnenden Teil des An­ spruchs 1 gelöst. Weiterbildungen sind Kennzeichen der Un­ teransprüche.

Vorteil der vorliegenden Erfindung ist es, daß sowohl die zentrale Recheneinheit wie auch Master-Peripherieeinhei­ ten, die am internen Bus angeschlossen sind, über den Schreib-Lese-Pufferspeicher mit einer externen Peripherie­ einheit kommunizieren. Dadurch wird deren Arbeitsgeschwin­ digkeit nicht beeinträchtigt.

Die Erfindung wird nachfolgend anhand einer einzigen Figur näher erläutert.

Das in der Figur dargestellte Blockschaltbild zeigt einen Prozessorbus 1 zur Anbindung einer zentralen Recheneinheit 10 an die Bussteuereinheit 9. Die Bussteuereinheit 9 kann einen Schreibpufferspeicher 2 enthalten, der beispielswei­ se mit dem Prozessorbus 1 verbunden ist, und zum Zwischen­ speichern von den auf dem Prozessorbus 1 gelieferten Sig­ nalen dient. Weiterhin weist die Bussteuereinheit 9 eine Busschnittstelleneinheit 3 sowie eine Timing-Steuereinheit 4 auf. Mit 5 ist symbolisch der von der Bussteuereinheit gesteuerte interne Bus dargestellt. An diesen sind eine Vielzahl von internen Peripherieeinheiten 11 anschließbar. Zusätzlich hat die Bussteuereinheit 9 noch einen schreib/Lesepufferspeicher 6 sowie eine Speicheransteuer­ einheit 7. Die Speicheransteuereinheit 7 steuert einen ex­ ternen Speicherbus 8, welcher die Anbindung einer Vielzahl von externer Peripherie 12 wie z. B. externen Speichern oder anderen Peripherieeinheiten an den Mikroprozessor er­ möglicht.

Zusätzlich kann die Bussteuereinheit 9 noch eine Arbitrie­ rungseinheit aufweisen, welche in der vorliegenden Figur nicht näher dargestellt ist.

Aufgabe der Bussteuereinheit 9 und evtl. der Arbitrie­ rungseinheit ist es, die Prioritätsgesteuerte reibungslose Zuteilung der Systemressourcen zu steuern. Das heißt, daß die Bussteuereinheit 9 die Kommunikation zwischen der am Prozessorbus 1 angeschlossenen zentralen Recheneinheit 10 mit den am internen Bus 5 angeschlossenen Peripherieein­ heiten 11 und den am externen Bus 8 angeschlossenen exter­ nen Peripherieeinheiten 12 steuert.

Ebenso kann sie aber auch die Kommunikation zwischen Master-Peripherieeinheiten 11, die am internen Bus 5 ange­ schlossen sind und Slave-Peripherieeinheiten 11 welche am internen Bus 5 oder am externen Bus 8 angeschlossen sind ermöglichen. Aktive Master-Peripherieeinheiten 11 am in­ ternen Bus 5 können z. B. DMA-Kontroller, Coprozessoren usw. sein. Auf die Speichersteuereinheit 7 kann zu einer bestimmten Zeit entweder von Seiten des internen Busses 5 oder von der zentralen Recheneinheit 10 über den Prozes­ sorbus 1 zugegriffen werden. Die Arbitrierungseinheit re­ gelt bei mehreren Master-Einheiten auch diesen Zugriffsme­ chanismus. Da es sich bei der Speicherschnittstelle 7 in der Regel um eine langsame Schnittstelle handelt, weist diese erfindungsgemäß einen Schreib-Lese-Pufferspeicher 6 auf. Dieser kann z. B. die Speichertiefe n 1 für den Schreib-Lesemodus aufweisen. Beim Schreiben von der zen­ tralen Recheneinheit oder dem internen Bus 5 auf den Spei­ cher wird also bis zu einer Tiefe von z. B. n = 8×32 Bit­ worten im Schreibfall sowohl Schreibadresse als auch die Schreibdaten und zusätzliche Steuersignale wie z. B. die Zugriffsbreite, Chip-Select-Signale usw. in den Schreib­ zwischenspeicher 6 gespeichert und der eigentliche Schreibvorgang wird dann schnellst möglich von der Spei­ chersteuereinheit 7 eigenhändig durchgeführt. Wartezyklen für die zu schreibende Peripherieeinheit oder die zentrale Recheneinheit werden nur notwendig, wenn der Zwischenspei­ cher 6 voll ist.

Für die Lesebetriebsart des Speichers, insbesondere für einen Zugriff der zentralen Recheneinheit 10 ist ein ähn­ licher Mechanismus in umgekehrter Richtung vorgesehen. Ist die zentrale Recheneinheit 10 z. B. ein Riscprozessor so kommt es häufig vor, daß sogenannte Block-Cache-Refill- Operationen, d. h. Lesen des Speichers und Schreiben in ei­ nen Cache-Speicher, blockweise durchgeführt werden müssen. Um diesen Block-Cache-Refill möglichst schnell abarbeiten zu können, ist es notwendig vor Einlesen der Daten durch die zentrale Recheneinheit 10 zuerst mit Hilfe eines soge­ nannten Readbuffers mehrere Datenworte direkt an der Spei­ cherschnittstelle vorzulesen und zwischenzuspeichern, um dann in einen sogenannten "Instruction Streaming" oder "Block Refill" ohne Wartezeiten der zentralen Rechenein­ heit 10 die Speicher-Werte insgesamt einlesen zu können. Auch hierfür kann wiederum der Pufferspeicher 6 dienen. Erfindungsgemäß kann dieser Mechanismus bei allen Lesezu­ griffen verwendet werden. In einer Weiterbildung kann die­ ser Mechanismus jedoch nur für sogenannte Cache-Refill-Me­ mory-Read-Zyklen verwendet werden und ist bei normalen Le­ sezugriffen abgeschaltet.

Zur weiteren Geschwindigkeitssteigerung und zur Entkopp­ lung der beiden Bussysteme 1, 5 kann ein weiterer Schreib­ speicher 2 vorgesehen sein. Dieser puffert die zu schrei­ benden Daten der zentralen Recheneinheit 10 und ist mit dem Bus 1 gekoppelt. Dieser Schreibzwischenspeicher 2 wird bei allen Schreiboperationen der zentralen Recheneinheit 10 an den internen Bus 5 verwendet und dient zum Zwischen­ speichern der Schreibadresse des Schreibdatums und der Zu­ griffsquantität (Byte/Halfword/Word). Dieser Schreibzwi­ schenspeicher 2 kann ebenfalls eine beliebige Tiefe n 1 aufweisen. Die Breite dieses Schreibzwischenspeichers 2 kann z. B. 32 Bit betragen. Für die zentrale Recheneinheit 10 besteht der Vorteil des Schreibzwischenspeichers 2 darin, daß unabhängig davon, ob der interne Bus 5 gerade für diesen Schreibzugriff der zentralen Recheneinheit 10 frei war oder nicht die zentrale Recheneinheit 10 mit ih­ rer Programmabarbeitung sofort fortschreiten kann. Der ei­ gentliche Schreibzugriff auf eine am Bus 5 angeschlossene Peripherieeinheit 11 erfolgt durch die Bussteuereinheit 9 selbständig.

Die Aufgabe der Speichersteuereinheit 7 ist es schnellst­ möglich unter Ausnutzung der Beschleunigungsmöglichkeiten, wie z. B. Page/Interleave-Modus, der spezifischen Speicher­ typen, die Speicherschreib/Leseanforderungen des schreib/Lesezwischenspeichers 6 durchzuführen. Die Ge­ schwindigkeiten des extern angeschlossenen Speichers oder Peripherieeinheit ist programmierbar und gegenüber der in­ ternen Schnittstelle über den Schreib/Lesezwischenspeicher 6 entkoppelt. Die nach außen führende Schnittstelle der Speichersteuereinheit 7 unterstützt sämtliche Datenbus­ breiten. Die Speichersteuereinheit 7 kann weiterhin so ausgebildet sein, daß sie spezielle Betriebsarten der am externen Bus 8 angeschlossenen Speicher unterstützt. So kann z. B. CAS before RAS Refresh, Self Refresh, Power Down Mode oder RAS only Refresh gewählt werden. Als Zugriffsar­ ten für dynamische Speicher sind der Pagemode und optional ein Interleave-Modus zulässig.

Zudem werden auch SRAM, ROM und EEPROM Speicher unter­ stützt.

Claims (10)

1. Mikroprozessor mit einer integrierten Bussteuereinheit (9), die über einen ersten Bus (1) mit einer zentralen Re­ cheneinheit (10) und über einen zweiten Bus (5) mit min­ destens einer mitintegrierten Peripherieeinheit (11) ver­ bunden ist, mit einer Busschnittstelleneinheit (3) und ei­ ner "Timing"-Steuereinheit (4), dadurch gekennzeichnet, daß ein Schreib-Lese-Pufferspeicher (6) der Tiefe n 1 vorgesehen ist, der mit der Busschnittstelleneinheit (3) und mit ei­ ner weiteren Steuereinheit (7) verbunden ist, wobei die weitere Steuereinheit (7) einen externen Bus (8) zum An­ schluß von externen Peripherieeinheiten (12) an den Mikro­ prozessor steuert.

2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet, daß der Schreib-Lese-Pufferspeicher (6) Daten-, Adreß- und Steuer­ signale zwischenspeichert.

3. Mikroprozessor nach Anspruch 2, dadurch gekennzeichnet, daß die Steuersignale Informationen über die Datenbreite aufwei­ sen.

4. Mikroprozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Signal auf dem ersten Bus (1) bzw. dem zweiten Bus (5) er­ zeugt wird, wenn der Schreib-Lese-Pufferspeicher (6) voll­ ständig beschrieben ist.

5. Mikroprozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die weitere Steuereinheit (7) Mittel enthält, die ein block­ weises Lesen vom externen Bus (8) in den Pufferspeicher (6) ermöglicht.

6. Mikroprozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die weiteren Steuereinheit (7) Mittel enthält, die eine am ex­ ternen Bus (8) anschließbaren Speicher (12) in verschiede­ nen Betriebsarten ansteuern kann.

7. Mikroprozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwi­ schen erstem Bus (1) und zweitem Bus (5) ein Schreib-Puf­ ferspeicher (2) der Tiefe n 1 geschaltet ist.

8. Mikroprozessor nach Anspruch 7, dadurch gekennzeichnet, daß der Schreib-Pufferspeicher Daten-, Adreß- und Steuersignale zwischenspeichert.

9. Mikroprozessor nach Anspruch 8, dadurch gekennzeichnet, daß die Steuersignale Informationen über die Datenbreite aufwei­ sen.

10. Mikroprozessor nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß ein Signal auf dem ersten Bus (1) erzeugt wird, wenn der Schreib-Pufferspeicher (2) vollständig beschrieben ist.