DE4329353A1 - PLL system - Google Patents
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Description
Die Erfindung betrifft ein PLL-System der im Oberbegriff des Anspruchs 1 angegebenen Art.The invention relates to a PLL system in the preamble of claim 1 specified Art.
Bei hochwertigen FM-Empfängern wird zur stabilen Erzeugung einer zur Abstimmung auf unterschiedliche Sendefrequenzen variablen Frequenz für die Mischstufe des Tuners das Tei lerverhältnis einer PLL-Schaltung verändert, deren feste Bezugsfrequenz quarzstabilisiert ist. Dabei ist die durch einen Quarz stabilisierte Frequenz niedriger als die Aus gangsfrequenz der PLL-Schaltung, welche somit jeweils ein ganzzahliges Vielfaches der Bezugsfrequenz bildet.High-quality FM receivers are used for stable generation one for tuning to different transmission frequencies variable frequency for the mixer of the tuner the Tei ratio of a PLL circuit changes, the fixed Reference frequency is quartz stabilized. The is through a quartz stabilized frequency lower than the off transition frequency of the PLL circuit, which is therefore a forms an integral multiple of the reference frequency.
Bei Änderung der Abstimmfrequenz erfolgt jeweils ein Ein schwingen des in der PLL-Schaltung enthaltenen Regel kreises, das jeweils für einige Millisekunden andauern kann. In dieser Zeit ist kein gezielter Empfang des Si gnals eines bestimmten Senders möglich.When the tuning frequency changes, an on occurs swing the rule contained in the PLL circuit circle, each lasting for a few milliseconds can. During this time there is no targeted reception of the Si gnals a specific station possible.
Um schnell zwischen zwei Abstimmfrequenzen hin- und her schalten zu können ist es bekannt, zwei unterschiedliche PLL-Schaltungen abwechselnd zur Erzeugung der Mischfre quenz heranzuziehen, wobei ein Umschalten auf das die neue Mischfrequenz bereitstellendes PLL-System erst dann er folgt, wenn dieses eingeschwungen ist.To quickly switch between two tuning frequencies it is known to be able to switch two different ones PLL circuits alternately to generate the mixed fre quenz, using a switch to the new one Only then does the PLL system provide the mixed frequency follows when this has settled.
Nachteilig ist dabei, daß beide Systeme für die Erzeugung entsprechend hoher Frequenzen ausgelegt sein müssen und daher Bauelemente enthalten, welche bei der Beschaffung kostenaufwendig sind. Dazu kommt, daß wegen des relativ großen Teilerverhältnisses der einstufigen PLL-Schaltungen deren Einschwingdauer jeweils verhältnismäßig groß ist, so daß ein schnell wechselndes Umschalten auf mehrere Em pfangsfrequenzen ebenfalls nicht erfolgen kann.The disadvantage here is that both systems for the generation must be designed according to high frequencies and therefore contain components that are used in the procurement are expensive. In addition, because of the relative large division ratio of the single-stage PLL circuits whose settling time is relatively long, so that a rapidly changing switch to multiple Em frequency can also not occur.
Der Erfindung liegt die Aufgabe zugrunde, bei einer PLL- System der eingangs genannten Gattung die Möglichkeit zu schaffen, dessen Frequenz ohne wesentliche Zeitver zögerung auf unterschiedliche Sendefrequenzen einzustel len, um somit insbesondere die eingestellte Frequenz eines FM-Empfängers zu wechseln, ohne daß dies vom Benutzer be merkt wird.The invention has for its object in a PLL System of the type mentioned the possibility to create, whose frequency without significant time delay delay to set to different transmission frequencies len, in particular to set the frequency of a FM receiver to change without the user is noticed.
Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.This task is carried out with the characteristic features of the Claim 1 solved.
Die Erfindung schließt die Erkenntnis ein, daß bei zwei in Serie geschalteten PLL-Schaltungen auch die Frequenztei lerwirkung kaskadiert ist, so daß das erste von der quarz stabilisierten Referenzfrequenz beaufschlagte System in einem niedriger frequenten Bereich arbeitet, während das zweite System höherfrequent arbeitet. Das höherfrequente System verfügt über eine kleine Einschwingzeit, während das niedrigerfrequente System bei einem Wechsel des Tei lerverhältnisses, d. h. einem Frequenzwechsel eine größere Einschwingzeit benötigt. Da das höherfrequente System dem niederfrequenten nachgeschaltet ist, lassen sich kurzfri stige Änderungen der Empfangsfrequenz unter Beibehaltung der Schwingfrequenz der niederfrequenten Schaltung und Änderung der Teilerfrequenz der höherfrequenten Schaltung ohne merkbare Störung der Programmdarbietung (bei Wechsel auf einen Sender mit übereinstimmender Programminformation oder kurzfristigem Rückschalten auf den zuerst empfangenen Sender) erzeugen. Das niedrigerfrequente System bleibt dabei eingeschwungen, während das höherfrequente System stets kurzfristig wieder einschwingt.The invention includes the finding that two in Series-connected PLL circuits also the frequency part The effect is cascaded, so that the first of the quartz stabilized reference frequency applied system in a lower frequency range works while that second system operates at a higher frequency. The higher frequency System has a short settling time while the lower frequency system when changing the part relationship, d. H. a larger frequency change Settling time required. Because the higher frequency system low-frequency downstream, can be briefly constant changes in the reception frequency while maintaining the oscillation frequency of the low-frequency circuit and Change in the divider frequency of the higher-frequency circuit without noticeable disruption to the program performance (when changing to a station with matching program information or switching back briefly to the one received first Transmitter). The lower frequency system remains settled in while the higher frequency system always settles in again at short notice.
Das Teilerverhältnis des zweiten Frequenzteilers zur im wesentlichen unverzögerten Abstimmung auf eine der zuvor empfangenen Frequenz benachbarte Frequenz ist insbesondere um einen solchen ganzzahligen Wert veränderbar, der einen Frequenzsprung in Raster der FM-Sender-Frequenzen erzeugt. Auf diese Weise kann ein Wechsel zwischen verschiedenen vorgegebenen Sendefrequenzen auch in einem vorgegebenen Zeitraster (beispielsweise scannend) erfolgen.The division ratio of the second frequency divider to the im essential instantaneous voting on one of the previously received frequency is adjacent frequency in particular changeable by such an integer value that one Frequency hopping generated in grid of the FM transmitter frequencies. This way, a switch between different predetermined transmission frequencies also in a predetermined Time grid (for example, scanning).
Vorzugsweise ist das Teilerverhältnis des Frequenzteilers der ersten PLL-Schaltung größer als die des Frequenz teilers der zweiten PLL-Schaltung, so daß der Einschwing bereich nach einem Frequenzwechsel relativ klein gehalten ist, so daß der Einschwingvorgang der betreffenden PLL- Schaltung zusätzlich beschleunigt ist. Dabei ist es wei terhin günstig, wenn das Teilerverhältnis des Frequenztei lers der ersten PLL-Schaltung im wesentlichen tausend be trägt. Bei einer vorteilhaften Anwendung beträgt dann das Teilerverhältnis bei der zweiten PLL-Schaltung im wesent lichen sechzehn.The division ratio of the frequency divider is preferably the first PLL circuit larger than that of the frequency divider of the second PLL circuit so that the transient area kept relatively small after a frequency change is so that the transient response of the relevant PLL Circuit is additionally accelerated. It is white terhin favorable if the divider ratio of the frequency part lers the first PLL circuit be essentially a thousand wearing. In an advantageous application, this is then Divider ratio in the second PLL circuit essentially sixteen.
Wenn zwischen dem Ausgang des Integrationsglieds und dem spannungsabhängigem Oszillator in mindestens einer der PLL-Schaltungen ein Schalter zum zeitweisen unterbrechen dieser Verbindung bei Änderung des Teilerverhältnisses des Frequenzteilers vorgesehen ist, so wird der Regelkreis durch Übergangsvorgänge beim Wechseln des Teilerverhält nisses nicht beeinflußt, sondern stellt sich, wenn der Schalter nach Abschluß der Einstellvorgänge am Teiler wieder geschlossen wird, in kürzester Zeit ein.If between the output of the integrator and the voltage-dependent oscillator in at least one of the PLL circuits a switch to temporarily interrupt this connection when the division ratio of the Frequency divider is provided, so the control loop through transition processes when changing the divider not influenced, but arises when the Switch after completing the adjustment processes on the divider is closed again in no time.
Bei einer anderen vorteilhaften Weiterbildung der Erfin dung sind in mindestens einer PLL-Schaltung zwei Integra tionsglieder mit unterschiedlichen Zeitkonstanten vorge sehen, deren Ausgangssignale durch Umschaltung abwechselnd mit dem spannungsabhängigen Oszillator verbindbar sind, wobei Steuermittel für den Schalter derart vorgesehen sind, daß nach Änderung des Teilerverhältnisses des Fre quenzteilers zunächst der Ausgang des Integrationsglieds mit der kleinen Zeitkonstante mit dem nachgeschalteten spannungsabhängigen Oszillator verbunden wird. Damit wird zunächst ein schnelles Einschwingen der Regelschaltung in Bezug auf den neuen Frequenzwert erreicht. Wegen der zunächst wirksamen kleinen Zeitkonstanten ist die sich einstellende Regelspannung (Steuerspannung für den span nungsabhängigen Oszillator) aber noch mit Störungen (ripples) behaftet. Nachdem auch das parallel vorgesehene zweite Integrationsglied, welches inzwischen eingangs seitig weiterhin mit dem Ausgang der Phasenvergleichsstufe verbunden war, ebenfalls nahezu seinen (dem eingeschwunge nen Zustand entsprechenden) Endzustand erreicht hat, wird dieses - gegebenenfalls zusätzlich - mit dem Eingangs anschluß des spannungsabhängigen Oszillators verbunden, so daß sich ein von Störamplituden freier Betrieb einstellt.In another advantageous development of the Erfin are two integra in at least one PLL circuit tion elements with different time constants see whose output signals alternately by switching can be connected to the voltage-dependent oscillator, control means for the switch being provided in this way are that after changing the division ratio of Fre the output of the integration element with the small time constant with the downstream one voltage-dependent oscillator is connected. So that will first a quick settling of the control circuit in With reference to the new frequency value reached. Because of the first effective small time constant is the adjusting control voltage (control voltage for span voltage-dependent oscillator) but still with interference (ripples) afflicted. After also the intended in parallel second integration link, which is now at the beginning sided with the output of the phase comparison stage was also almost his (the steady has reached its final state) this - if necessary additionally - with the entrance connected to the voltage-dependent oscillator, so that there is an operation free of interference amplitudes.
Vorteilhafte Weiterbildungen der Erfindung sind in den Un teransprüchen gekennzeichnet bzw. werden nachstehend zusammen mit der Beschreibung der bevorzugten Ausführung der Erfindung anhand der Figuren näher dargestellt. Es zeigen:Advantageous developments of the invention are in the Un claims are identified below along with the description of the preferred embodiment the invention with reference to the figures. It demonstrate:
Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels der Erfindung in der Anwendung bei einem FM-Empfänger, Fig. 1 is a block diagram of an embodiment of the invention in the application to an FM receiver,
Fig. 2 ein erstes Zeitdiagramm zu dem Ausführungsbeispiel gemäß Fig. 1 sowie FIG. 2 shows a first time diagram for the exemplary embodiment according to FIG. 1 and
Fig. 3 ein zweites Zeitdiagramm zu demselben Ausführungs beispiel. Fig. 3 shows a second timing diagram for the same embodiment example.
Das in Fig. 1 dargestellten PLL-System dient zur Erzeu gung der Mischfrequenz für die Mischstufe des schematisch dargestellten FM-Empfängers. Der FM-Empfänger besteht da bei aus einer Vorstufe 1, der das Signal einer Antenne 2 zugeführt wird. Das Ausgangssignal der Vorstufe gelangt zu einem Mischer 3, dessen Ausgangssignal die Zwischenfrequenz bildet, welche in dem nachfolgenden Zf-Teil 4 verar beitet wird.The PLL system shown in Fig. 1 is used to generate the mixing frequency for the mixing stage of the schematically illustrated FM receiver. The FM receiver consists of a preamplifier 1 , to which the signal is fed to an antenna 2 . The output signal of the pre-stage reaches a mixer 3 , the output signal of which forms the intermediate frequency, which is processed in the subsequent IF section 4 .
Das Ausgangssignal des Zf-Teils 4 wird seinerseits einem Demodulator 5 zugeführt, wobei das Demodulatorausgangssi gnal in einer Nf-Stufe 6 verstärkt und dem Benutzer darge boten wird.The output signal of the IF part 4 is in turn fed to a demodulator 5 , the demodulator output signal being amplified in an Nf stage 6 and being presented to the user.
Dem Mischer 3 wird als Mischfrequenz die Differenzfrequenz zwischen dem zu empfangenden Signal und der Zf-Frequenz zugeführt, so daß die Mischfrequenz Mf die Empfangsfre quenz bestimmt.The mixer 3 is fed as the mixing frequency, the difference frequency between the signal to be received and the IF frequency, so that the mixing frequency M f determines the frequency of reception.
Um stabile Empfangsverhältnisse zu gewährleisten- muß die Mischfrequenz eine hohe Stabilität aufweisen, da sonst Störungen und Empfangsverzerrungen die Folge wären. Hierzu dient das PLL-System, welches nachfolgend beschrieben wird. To ensure stable reception conditions, the Mixing frequency have a high stability, otherwise Interference and reception distortion would result. For this serves the PLL system, which is described below becomes.
Im Gegensatz zu bekannten PLL-Systemen ist die hier darge stellte Schaltung zweistufig und besteht aus einer ersten PLL-Schaltung 7 und einer zweiten PLL-Schaltung 8. Die beiden PLL-Schaltungen 7 und 8 sind hintereinander ge schaltet, wobei die PLL-Schaltung 7 in einem niedrigeren Frequenzbereich arbeitet und die PLL-Schaltung 8 das Aus gangssignal der PLL-Schaltung 7 am Eingang zugeführt er hält und als Ausgangssignal die Mischfrequenz Mf erzeugt. Die Referenzfrequenz für die erste PLL-Schaltung 7 beträgt ca. 6 kHz. Die Referenzfrequenz fref wird durch einen - nicht dargestellten - quarzstabilisierten Oszillator er zeugt, dessen höher gelegene Schwingfrequenz entsprechend heruntergeteilt wird. Die Referenzfrequenz bildet die Ein gangsfrequenz für eine Phasenvergleichsstufe 71, an deren zweiten Eingang das über einen Frequenzteiler 72 herunter geteilte Ausgangssignal der ersten PLL-Schaltung 7 mit der Referenzfrequenz verglichen wird. Das Ausgangssignal des Phasenvergleichers 71 wird einer Integrationsstufe zuge führt, welche aus einem Widerstand R₁ und einem Kondensa tor C₁ besteht. Das Ausgangssignal der Integrationsstufe wird als spannungswert einem VCO 73 zugeführt, welcher auf einer Frequenz schwingt, die um den Faktor n der Span nungsteilerschaltung 72 gegenüber der Referenzfrequenz heraufgesetzt ist. Der Faktor n ist einstellbar und be stimmt die Abstimmfrequenz des Empfängers.In contrast to known PLL systems, the circuit presented here has two stages and consists of a first PLL circuit 7 and a second PLL circuit 8 . The two PLL circuits 7 and 8 are connected in series, the PLL circuit 7 working in a lower frequency range and the PLL circuit 8 the output signal from the PLL circuit 7 supplied at the input and it keeps and as an output signal the mixed frequency M f generated. The reference frequency for the first PLL circuit 7 is approximately 6 kHz. The reference frequency f ref is generated by a - not shown - quartz-stabilized oscillator, the higher oscillation frequency of which is divided accordingly. The reference frequency forms the input frequency for a phase comparison stage 71 , at the second input of which the output signal of the first PLL circuit 7 , which is divided down via a frequency divider 72 , is compared with the reference frequency. The output signal of the phase comparator 71 is fed to an integration stage which consists of a resistor R 1 and a capacitor C 1. The output signal of the integration stage is supplied as a voltage value to a VCO 73 which oscillates at a frequency which is increased by a factor n of the voltage divider circuit 72 compared to the reference frequency. The factor n is adjustable and determines the tuning frequency of the receiver.
Es ist ersichtlich, daß bei einem Untersetzungsverhältnis von ca. 1 : 1000 die erste PLL-Schaltung 71 für einen Fre quenzbereich der Ausgangsfrequenz um 6 MHz aus relativ preisgünstigen Bauelementen aufgebaut werden kann, wobei insbesondere der (veränderbare) Frequenzteiler 72 kein Hochgeschwindigkeitsbauteil zu bilden braucht. Die Ein schwingzeit der PLL-Schaltung 7 bei einem Frequenzwechsel durch Veränderung des Untersetzungsverhältnisses des Fre quenzteilers 72 beträgt ca. 6 ms, so daß kein Frequenz wechsel für den Benutzer hörbar wäre. Dieses Verhalten entspricht demjenigen bekannter FM-Empfänger.It can be seen that at a reduction ratio of approximately 1: 1000, the first PLL circuit 71 for a frequency range of the output frequency around 6 MHz can be constructed from relatively inexpensive components, in particular the (changeable) frequency divider 72 need not form a high-speed component . The oscillation time of the PLL circuit 7 with a frequency change by changing the reduction ratio of the frequency divider 72 is about 6 ms, so that no frequency change would be audible to the user. This behavior corresponds to that of known FM receivers.
Der PLL-Schaltung 7 nachgeschaltet ist eine weitere PLL- Schaltung 8, welche in einem höheren Frequenzbereich arbeitet. Die Eingangsfrequenz von ca. 6 MHz wird um einen festen Faktor 16 heraufgesetzt, so daß die Ausgangsfre quenz ca. 100 MHz entspricht und damit unter Berücksich tung der Zf-Frequenz im UKW-Rundfunkbereich gelegen ist. Die Funktion eines Phasenvergleichers 81 des Frequenztei lers 82 und des spannungsabhängigen Oszillators 83 ent sprechen denjenigen der entsprechenden Bauelemente bei der PLL-Schaltung 7, wobei die Auslegung lediglich auf den hö heren Frequenzbereich Rücksicht nehmen muß. Bei dem darge stellten Ausführungsbeispiel ist der Frequenzteiler 82 fest und daher trotz der Arbeitsweise in einem höheren Frequenzbereicht kostengünstig erhältlich.The PLL circuit 7 is followed by a further PLL circuit 8 , which operates in a higher frequency range. The input frequency of approx. 6 MHz is increased by a fixed factor of 16, so that the output frequency corresponds to approx. 100 MHz and is therefore in consideration of the IF frequency in the FM radio range. The function of a phase comparator 81 of the frequency divider 82 and the voltage-dependent oscillator 83 correspond to those of the corresponding components in the PLL circuit 7 , the design only having to take into account the higher frequency range. In the Darge presented embodiment, the frequency divider 82 is fixed and therefore inexpensively available despite the mode of operation in a higher frequency range.
Das Teilerverhältnis beträgt - wie erwähnt - fest 16. Bei Normalbetrieb ist der Phasenvergleicherstufe 81 ein Integrationsglied in bezug auf den spannungsabhängigen Os zillator 83 nachgeschaltet, welches aus dem Widerstand R₃ auf dem Kondensator C₃ besteht. Eine Sample- and Hold- Schaltung 84, welche durch ein Steuersignal S₁ angesteuert wird und ein Umschalter 85, welcher durch ein Steuersignal S₂ aktiviert wird, sind in den Signalweg vor dem span nungsabhängigen Oszillator eingeschaltet. Die beiden PLL- Schaltungen, 7 und 8 könnten auch in der kaskadierten Aus führung ohne weiteres üblicher Weise in den Empfängern zu Abstimmzwecken verwendet werden.The divider ratio is - as mentioned - fixed 16. In normal operation, the phase comparator 81 is an integrator connected with respect to the voltage-dependent Os zillator 83 , which consists of the resistor R₃ on the capacitor C₃. A sample and hold circuit 84 , which is controlled by a control signal S₁ and a switch 85 , which is activated by a control signal S₂, are switched on in the signal path before the voltage-dependent oscillator. The two PLL circuits, 7 and 8 could also be used in the cascaded version without further customary use in the receivers for tuning purposes.
Hierbei würde sich immer die Einschwingzeit bemerkbar ma chen, wie sie in Fig. 2 bei einem Frequenzwechsel von der Frequenz f₁ zu der Frequenz f₂ für die PLL-Schaltung 1 mit 6 ms dargestellt ist.Here, the settling time would always be noticeable, as shown in Fig. 2 with a frequency change from frequency f 1 to frequency f 2 for the PLL circuit 1 with 6 ms.
Da derartige, Einschwingzeiten, welche keinen stabilen Emp fang ermöglichen, von dem Benutzer als störend empfunden werden, ist nun die erfindungsgemäße Betriebsweise der bei den Schaltungen vorgesehen, welche anhand der Schaltung gemäß Fig. 1 und der Diagramme gemäß Fig. 2 und 3 be schrieben werden soll.Since such settling times, which do not allow stable reception, are perceived as disturbing by the user, the mode of operation according to the invention is now provided for the circuits which are described using the circuit according to FIG. 1 and the diagrams according to FIGS shall be.
Die dazu erforderlichen Steuersignale, welche ebenfalls in den Fig. 2 und 3 dargestellt sind, werden von einer Steuerbaugruppe 9 abgegeben, welche in Fig. 1 schematisch angedeutet ist. Für die Zeit des Einschwingvorgangs der ersten PLL-Schaltung 8 wird das Steuersignal S₁ (zwischen den Zeiten t₁ und t₂) aktiviert, wodurch die Sample- and Hold-Schaltung 84 anspricht und die aktuelle Ladespannung des Kondensators C₃ des entsprechenden Zeitgliedes fest hält. Damit macht sich während dieser Zeit der Einschwing vorgang des ersten PLL-Systems 7 nicht für den spannungs abhängigen Oszillator 83 bemerkbar, so daß die Mischfre quenz Mf und damit die Empfangsfrequenz konstant beibehal ten wird. Erst wenn sich die Ausgangsfrequenz der ersten PLL-Schaltung 7 stabil eingestellt hat und auf dem Wert f₂ verharrt, wird die Sample- and Hold-Schaltung entaktiviert und schaltet die veränderte Ladespannung des Kondensators C₃, die sich dadurch ergibt, daß der Phasenregelkreis der zweiten PLL-Schaltung 8 außer Takt geraten ist, auf den spannungsgesteuerten Oszillator 83 durch. Da das zweite PLL-System 8 ein wesentlich schnelleres Einschwingvermögen als das erste PLL-System hat, geht damit die Ausgangsfre quenz des spannungsabhängigen Oszillators 83 mit einer Einschwingzeit im Bereich von 6 ns in die zweite Frequenz lage über, wie es in Fig. 2 im unteren Schaubild darge stellt ist. Da nur dieser Frequenzübergang den Mischer be einflußt, wird damit der Frequenzwechsel ohne störende Un terbrechung des Empfangs vom Benutzer nicht mehr wahrge nommen, wenn beispielsweise die beiden Sender, zwischen deren Frequenz gewechselt wurde, eine übereinstimmende Programminformation übertragen.The control signals required for this, which are also shown in FIGS. 2 and 3, are emitted by a control module 9 , which is indicated schematically in FIG. 1. For the time of the transient of the first PLL circuit 8 , the control signal S₁ (between the times t₁ and t₂) is activated, whereby the sample and hold circuit 84 responds and the current charging voltage of the capacitor C₃ of the corresponding timing element is fixed. This makes the transient process of the first PLL system 7 not noticeable for the voltage-dependent oscillator 83 during this time, so that the mixing frequency M f and thus the reception frequency is kept constant. Only when the output frequency of the first PLL circuit 7 has stabilized and remains at the value f₂, the sample and hold circuit is deactivated and switches the changed charging voltage of the capacitor C₃, which results from the fact that the phase-locked loop of the second PLL -Circuit 8 is out of cycle, on the voltage controlled oscillator 83 through. Since the second PLL system 8 has a much faster transient than the first PLL system, the output frequency of the voltage-dependent oscillator 83 with a settling time in the range of 6 ns passes into the second frequency, as shown in FIG the bottom diagram is Darge. Since only this frequency transition influences the mixer, the frequency change is no longer perceived by the user without disruptive interruption of reception, for example if the two transmitters, between which the frequency has been switched, transmit a matching program information.
Bei noch höheren Anforderungen kann der verbleibende Über schwingvorgang durch zusätzliche Schaltungsmaßnahmen noch weiter herabgesetzt werden, wie sie nunmehr beschrieben werden sollen.For even higher requirements, the remaining over oscillation process through additional circuit measures be further reduced as they are now described should be.
Diese Beschreibung soll anhand von Fig. 3 erfolgen, wo der Frequenzübergang von den Frequenzen f₂₁ nach f₂₂ des zweiten PLL-Systems 8 zeitlich vergrößert dargestellt ist.This description is based done from Fig. 3, where the frequency transition from the frequencies f₂₁ according f₂₂ of the second PLL system 8 increases over time is shown.
Dadurch daß während des Einschwingvorgangs des zweiten PLL-Systems, also im Anschluß an die Zeit t₂ gemäß Fig. 2 der Umschalter S₂ in Fig. 1 für eine kurze Zeitdauer bis zur Zeit t₃ aktiviert wird, erfolgt eine Umschaltung des Eingangs des spannungsabhängigen Oszillators 83 von dem Integrationsglied R₃/C₃ auf ein weiteres Integrationsglied R₂/C₂, das, ebenfalls eingangsseitig mit dem Ausgang der Phasenvergleichsschaltung 81 verbunden ist. Dieses weist jedoch eine kleinere Zeitkonstante auf, so daß der Ein schwingvorgang der zweiten PLL-Schaltung noch schneller erfolgt und somit auf einen Zeitraum von ca. 1 ns redu ziert ist. Die Siebung durch dieses Glied erfolgt jedoch nicht ganz frei von überlagerten Störungen (Rütteln), so daß nach dem Zeitraum von wenigen Mikrosekunden, im darge stellten Beispiel ca. 6 µs, nachdem das Integrationsglied R₃/C₃ mit größerer Zeitkonstante ebenfalls seinen stabilen Endwert erreicht hat, durch Zurücksetzen des Umschalters 85 in seine Ausgangslage, der Eingang der spannungsabhän gigen Oszillators wiederum nur mit dem Integrationsglied R₃/C₃ verbunden wird und somit frei von unerwünschten Stö rungen ist. Hierbei kann die Schaltung auch so ausgeschal tet sein, daß die beiden Integrationsglieder R₃/C₃ und R₂/C₂ im Normalbetrieb parallel geschaltet werden, während für die Zeitdauer des Steuersignals S₂ lediglich das Inte grationsglied R₂/C₂ in Funktion ist.Characterized in that during the transient process of the second PLL system, that is, after the time t₂ shown in FIG. 2, the switch S₂ in Fig. 1 is activated for a short period of time up to the time t₃, the input of the voltage-dependent oscillator 83 is switched from the integration element R₃ / C₃ to a further integration element R₂ / C₂, which is also connected on the input side to the output of the phase comparison circuit 81 . However, this has a smaller time constant, so that the oscillation process of the second PLL circuit takes place even faster and is thus reduced to a period of approximately 1 ns. The sieving through this member is not entirely free of superimposed interference (shaking), so that after a period of a few microseconds, in the example shown, about 6 microseconds after the integrating member R₃ / C₃ has also reached its stable final value with a larger time constant , by resetting the switch 85 to its initial position, the input of the voltage-dependent oscillator is in turn only connected to the integrating element R₃ / C₃ and is therefore free of undesirable interference. Here, the circuit can also be switched off so that the two integration elements R₃ / C₃ and R₂ / C₂ are connected in parallel in normal operation, while for the duration of the control signal S₂ only the integer integration element R₂ / C₂ is in operation.
Es ist ersichtlich, daß mit der vorgenannten Schaltung die Zeit des Einschwingens eines PLL-Systems wirkungsvoll ver kürzt werden kann, so daß auf die Umschaltung zwischen parallel geschalteten PLL-Gliedern, welche jeweils hoch wertige Baugruppen zum Bedecken des gesamten Frequenzbe reiches aufweisen müssen, verzichtet werden kann. Insbe sondere ist auch nur ein Quarz stabilisierter Oszillator erforderlich.It can be seen that with the aforementioned circuit Time to settle a PLL system effectively can be shortened so that the switch between PLL elements connected in parallel, each high high quality modules to cover the entire frequency range must have rich, can be dispensed with. In particular special is only a quartz stabilized oscillator required.
Je nach Einsatzgebiet der Schaltung kann gegebenenfalls auch der Frequenzteiler 82 in der zweiten PLL-Schaltung in seinem Teilerverhältnis verändert werden, so daß ohne Sample- and gold-Schaltung 84 die Einschwingvorgänge gene rell verkürzt werden können. Die Anwendung einer derarti gen Maßnahme hängt jedoch davon ab, in welchen Frequenzbe reichen eine Veränderung der Ausgangsfrequenz der PLL- Schaltung erfolgen soll.Depending on the field of application of the circuit, the frequency divider 82 in the second PLL circuit can also be changed in its divider ratio, so that the transient processes can be gen erally shortened without sample and gold circuit 84 . However, the application of such a measure depends on the frequency ranges in which a change in the output frequency of the PLL circuit is to take place.
Bei einer bevorzugten Anwendung bei einem FM-Empfänger ist eine Vorrichtung zum kurzzeitigen Erfassen von Signalzü gen, welche von Sendern ausgesendet werden, deren Programm derzeit nicht dem Benutzer kontinuierlich dargeboten wird, vorgesehen, so daß beispielsweise die Empfangsqualität weiterer Sender als mögliche Ausweichsender während des laufenden Programms überwacht werden kann. Für einen Hin- und Rücksprung zu einem Sender anderer Frequenz ist hierzu die Zeitsteuervorrichtung 9 für jeden Frequenzwechsel zu aktivieren, während zu der dargestellten Zeit t₁ jeweils auf ein Teilerverhältnis n gesetzt wird, welches der neuen Frequenz entspricht. Die Rücksprung erfolgt dabei auf den ursprünglichen Frequenzwert.In a preferred application is an FM receiver a device for the short-term detection of signal trains which are broadcast by stations, their program is currently not continuously presented to the user, provided so that, for example, the reception quality additional stations as possible alternative stations during the current program can be monitored. For a one-way and return to a transmitter of different frequency is for this the timing control device 9 for each frequency change activate while at the time shown t₁ each is set to a division ratio n, which of the new Frequency corresponds. The return takes place on the original frequency value.
Bei dem dargestellten Ausführungsbeispiel kann beispiels weise bei einer Eingangsfrequenz von 6,25 kHz und einem in Einerschritten veränderbaren Frequenzteiler der ersten PLL-Schaltung, dessen Ausgangs-Teilerverhältnis 1000 ist und einem Teilerverhältnis der Teilerstufe der zweiten PLL-Schaltung von 16, auf einfache Weise ein 100 kHz-Ra ster erzeugt werden. Ausgehend für die Stufungen 998 bis 1002 des ersten Frequenzteilers ergeben sich durch Multi plikation dieser Stufungen mit 6,25 kHz sowie 16 die Aus gangsfrequenzen 99,8 99,9 100,0 100,1 100,2 MHz. Ein ent sprechendes Ergebnis wird ersichtlicherweise immer dann erhalten, wenn das Produkt der stabilisierten Eingangsfre quenz mit dem Teilungsverhältnis der zweiten PLL-Schaltung gleich der Rasterfrequenz, nämlich 100 kHz, ist. Nun kann ein entsprechendes Ergebnis auch erhalten werden, wenn bei einer Stufung der Sprungweite des ersten Frequenzteilers entsprechend einer beliebigen ganzen Zahl das genannte Produkt aus Eingangsfrequenz und Teilerverhältnis der zweiten PLL-Schaltung durch diese Sprungweite dividiert wird.In the illustrated embodiment, for example example with an input frequency of 6.25 kHz and an in One step changeable frequency divider of the first PLL circuit whose output divider ratio is 1000 and a division ratio of the division stage of the second PLL circuit of 16, easily a 100 kHz Ra are generated. Starting for grades 998 to 1002 of the first frequency divider result from multi application of these steps with 6.25 kHz and 16 off frequency 99.8 99.9 100.0 100.1 100.2 MHz. A ent speaking result is evidently always then received when the product of the stabilized input fre frequency with the division ratio of the second PLL circuit is equal to the raster frequency, namely 100 kHz. Well now a corresponding result can also be obtained if at a gradation of the jump distance of the first frequency divider corresponding to any integer Product of the input frequency and the division ratio of the second PLL circuit divided by this jump distance becomes.
Die Erfindung beschränkt sich in ihrer Ausführung nicht auf das vorstehend angegebene bevorzugte Ausführungsbei spiel. Vielmehr ist eine Anzahl von Varianten denkbar, welche von der dargestellten Lösung auch bei grundsätzlich anders gearteten Ausführungen Gebrauch macht.The invention is not restricted in its implementation to the preferred embodiment given above game. Rather, a number of variants are conceivable which of the solution shown also in principle makes use of different types.
Claims (11)
daß einer ersten PLL-Schaltung mit einem Bezugs- bzw. Aus gangssignal einer ersten niedrigeren Frequenz eine zweite PLL-Schaltung mit einem Bezugs- bzw. Ausgangssignal einer zweiten höheren Frequenz nachgeschaltet ist, der das Aus gangssignal der ersten PLL-Schaltung als Eingangssignal zugeführt wird, wobei
das Verhältnis des Ausgangssignals der ersten PLL- Schaltung zu seinem Bezugssignal durch einen ersten Frequenzteiler bestimmt wird, der aus diesem Aus gangssignal ein Vergleichssignal für die Phasenver gleichsschaltung der ersten PLL-Schaltung erzeugt, die in ihrer Frequenz um das Teilerverhältnis des ersten Frequenzteilers herabgesetzt ist und
das Verhältnis des Ausgangssignals der zweiten PLL- Schaltung zu seinem Bezugssignal durch einen zweiten Frequenzteiler bestimmt wird, der aus diesem Aus gangssignal ein Vergleichssignal für die Phasenver gleichsschaltung der zweiten PLL-Schaltung erzeugt, die in ihrer Frequenz um das Teilerverhältnis des zweiten Frequenzteilers herabgesetzt ist. 1. PLL system, in particular for the generation of the mixing frequency for the mixing stage of an FM receiver, characterized in that
that a first PLL circuit with a reference or output signal of a first lower frequency is followed by a second PLL circuit with a reference or output signal of a second higher frequency, to which the output signal from the first PLL circuit is supplied as an input signal , in which
the ratio of the output signal of the first PLL circuit to its reference signal is determined by a first frequency divider which, from this output signal, generates a comparison signal for the phase comparison circuit of the first PLL circuit, the frequency of which is reduced by the division ratio of the first frequency divider and
the ratio of the output signal of the second PLL circuit to its reference signal is determined by a second frequency divider which, from this output signal, generates a comparison signal for the phase comparison circuit of the second PLL circuit, the frequency of which is reduced by the division ratio of the second frequency divider.
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