DD238898A1

DD238898A1 - PLL CIRCUIT FOR DIGITAL TUNING CONCEPTS IN CIRCUIT BREAKERS

Info

Publication number: DD238898A1
Application number: DD27788085A
Authority: DD
Inventors: Wolfram Altermann
Original assignee: Zwt Betrieb Des Veb Kom Rundfu
Priority date: 1985-06-27
Filing date: 1985-06-27
Publication date: 1986-09-03

Abstract

Die Erfindung betrifft eine PLL-Schaltung, zur Anwendung in digitalen Abstimmkonzepten bei Rundfunkempfaengern. Mit der Erfindung wird die Erhoehung der Abstimmgeschwindigkeit gegenueber bekannten Loesungen bei minimalem Schaltungsaufwand bezweckt. Geloest wird die Aufgabe dadurch, dass der mit einem programmierbaren Teiler zusammen als Teiler fuer die Empfaengeroszillatorfrequenz wirkende Vorteiler waehrend der Grobabstimmung mit kleinen, teilweise nichtganzzahligen Teilerverhaeltnissen, jedoch waehrend der Feinabstimmung und damit im eingerasteten Zustand der PLL-Schaltung mit grossen ganzzahligen Teilerverhaeltnissen arbeitet. Bei der Grobabstimmung werden damit bei gleichzeitiger Verringerung des Teilerverhaeltnisses des Referenzfrequenzteilers im Frequenz-Phasendetektor gegenueber der Feinabstimmung hoehere Frequenzen verarbeitet, woraus eine hohe Abstimmgeschwindigkeit resultiert. Fig. 2The invention relates to a PLL circuit for use in digital tuning concepts in radio receivers. With the invention, the increase of the tuning speed compared to known solutions with minimal circuit complexity is intended. The task is solved by the fact that acting with a programmable divider as a divider for the Empfaengeroszillatorfrequenz acting during coarse tuning with small, partially nichtganzzahligen Teilerverhaeltnissen, but during fine tuning and thus in the locked state of the PLL circuit with large integer Teiler shares. In coarse tuning higher frequencies are thus processed while reducing the Teilerverhaeltnisses of the reference frequency divider in the frequency phase detector over the fine-tuning, resulting in a high tuning speed results. Fig. 2

Description

Ein Nachteil dieser Lösung ist die besonders bei niedriger Empfängeroszillatorfrequenz recht lange Einschwingzeit der PLL-Schleife auf Grund der relativ niedrigen Frequenzen, die in diesem Fall im Frequenz-Phasendetektor 3 verglichen werden. Eine weiterhin bekannte, in „Integrierte Digitalschaltungen für die Unterhaltungselektronik", Valvo-Datenbuch 1984, S. 105, beschriebene Lösung umgeht diesen Nachteil, indem der nicht nach dem Swallow-Prinzip arbeitende Teiler für die Empfängeroszillatorfrequenz gebrochene Teilerverhältnisse realisiert. Damit kann sich der Wert vom Frequenz-Phasendetektor verglichenen Frequenzen erhöhen.A disadvantage of this solution is the settling time of the PLL loop, which is quite long, especially at low receiver oscillator frequency, due to the relatively low frequencies, which in this case are compared in the frequency phase detector 3. A further known solution described in "Integrated Digital Circuits for Consumer Electronics", Valvo-Datenbuch 1984, p 105, avoids this disadvantage by realizing the divider for the receiver oscillator frequency, which does not operate on the swallow principle, thus breaking the divider ratio increase frequencies compared to the frequency phase detector.

Ein Nachteil der Arbeit mit einem gebrochenen Teilerverhältnis ist jedoch, daß am Ausgang des Frequenz-Phasendetektors ein Phasenjittem auftritt, das letztlich eine Störung im Empfänger bewirkt. Aus diesem Grund wird bei der beschriebenen Lösung diese Abstimmethode nur für die Grobabstimmung benutzt. Nach der Grobabstimmung erfolgt automatisch die Umschaltung auf eine analog arbeitende Feinabstimmeinrichtung mit einem Sample and Hold-Phasendetektor. Der Nachteil dieser Lösung besteht darin, daß zu ihrer Realisierung eine mikroelektronische Technologie beherrscht werden muß, die sowohl die Verarbeitung von hochfrequenten digitalen Signalen als auch die Realisierung unterschiedlicher analoger Strukturen auf einem Chip ermöglicht, was wiederum eine hohe Konstanz der Technologieparameter voraussetzt. Andere bekannte Lösungen, die in der PLL-Schaltung zwei Schleifen mit unterschiedlichem Fangbereich und damit abweichender Zeitkonstante verwenden, sind mit einem hohen Schaltungsaufwand verbunden (z.B. EP 0094837). Ebenfalls aufwendig ist sowohl eme Lösung, die einen Frequenzteiler mit gebrochenem Teilerverhältnis enthält und bezüglich des Phasenjitterns am Frequenz-Phasendetektorausgang eine Entstörschaltung vorsieht (DE-OS 3027653) als auch eine Lösung, die zusätzlich ein in der Bandbreite umschaltbares Schleifenfilter verwendet (DE-OS 2735642). Für kontinuierlich durchstimmbare Empfänger kaum anwendbar ist eine kurzzeitige Beaufschlagung des spannungsgesteuerten Empfängeroszillators mit einer vorprogrammierbaren Abstimmspannung zur beschleunigten Abstimmung (DE-OS 2937985).A disadvantage of working with a fractional splitter ratio, however, is that a phase jitter occurs at the output of the frequency phase detector which ultimately causes a disturbance in the receiver. For this reason, in the solution described, this tuning method is used only for coarse tuning. After the coarse tuning, the switchover to an analog fine tuning device with a sample and hold phase detector takes place automatically. The disadvantage of this solution is that for its realization, a microelectronic technology must be mastered, which allows both the processing of high-frequency digital signals as well as the realization of different analog structures on a chip, which in turn requires a high consistency of the technology parameters. Other known solutions which use two loops with different capture range and thus deviating time constant in the PLL circuit are associated with a high degree of circuit complexity (for example EP 0094837). Also expensive is both a solution that contains a frequency divider with broken divider ratio and with respect to the phase jitter at the frequency phase detector output provides a suppression circuit (DE-OS 3027653) and a solution that additionally uses a switchable in the bandwidth loop filter (DE-OS 2735642 ). For continuously tunable receiver hardly applicable is a brief admission of the voltage-controlled receiver oscillator with a pre-programmable tuning voltage for accelerated tuning (DE-OS 2937985).

Object of the invention

Ziel der Erfindung ist es, eine PLL-Schaltung für die Abstimmung von Rundfunkempfängern anzugeben, die bei einem minimalen Mehraufwand gegenüber der in Fig. 1 angegebenen Lösung kurze Abstimmzeiten ermöglicht und bei einer mikroelektronischen Realisierung nicht die Beherrschung einerTechnologie voraussetzt, die die Verarbeitung von hochfrequenten digitalen Signalen und gleichzeitig die Realisierung umfangreicher analoger Strukturen auf einen Chip ermöglicht.The aim of the invention is to provide a PLL circuit for the tuning of radio receivers, which allows for a minimum overhead compared to the solution shown in Fig. 1 short tuning times and in a microelectronic implementation does not require the mastery of a technology that the processing of high-frequency digital Signals and at the same time the realization of extensive analog structures on a chip allows.

Explanation of the essence of the invention

Aufgabe der Erfindung ist es, eine PLL-Schaltung für die Abstimmung von Rundfunkempfängern anzugeben, die die Feinabstimmung mit digitalen Schaltungsprinzipien realisiert, für Grob- und Feinabstimmung gemeinsam nur einen einfachen Datensatz benötigt und eine beschleunigte Grobabstimmung bietet.The object of the invention is to provide a PLL circuit for the tuning of radio receivers that realizes the fine-tuning with digital circuit principles, for coarse and fine tuning together only needs a simple record and provides an accelerated coarse tuning.

Diese Aufgabe wird mit einer PLL-Schaltung für digitale Abstimmkonzepte bei Rundfunkempfängern, bei welcher der Ausgang eines spannungsgesteuerten Empfängeroszillators mit dem Teilereingang eines Vorteilers verbunden ist, der Ausgang des Vorteilers an den Teilereingang eines programmierbaren Teilers, dessen Steuereingang ein Eingang der PLL-Schaltung ist, angeschlossen ist, der Ausgang des programmierbaren Teilers an einen Eingang eines Frequenz-Phasendetektors geführt ist, der andere Eingang des Frequenz-Phasendetektors mit dem Ausgang eines Referenzfrequenzteilers, dessen erster Steuereingang ein zweiter Eingang der PLL-Schaltung ist und dessen Teilereingang von einem Referenzfrequenzoszillator angesteuert ist, verbunden ist, der Ausgang des Frequenz-Phasendetektors über ein Schleifenfilter an den Eingang des spannungsgesteuerten Empfängeroszillators geführt ist und der Steuerausgang des programmierbaren Teilers mit einem ersten Steuereingang des Vorteilers verbunden ist, erfindungsgemäß dadurch gelöst, daß ein weiterer Ausgang des Frequenz-Phasendetektors mit einer Einrichtung zur Erzeugung eines Modesteuersignals verbunden ist, daß der Vorteiler einen zweiten Steuereingang, welcher mit dem Ausgang der Einrichtung zur Erzeugung eines Modesteuersignals verbunden ist, und einen dritten Steuereingang, der ein dritter Eingang der PLL-Schaltung ist, aufweist, und daß der Referenzfrequenzteiler einen zweiten Steuereingang aufweist, welcher auch mit dem Ausgang der Einrichtung zur Erzeugung eines Modesteuersignals verbunden ist.This object is achieved with a PLL circuit for digital tuning concepts in radio receivers, in which the output of a voltage controlled local oscillator is connected to the divider input of a prescaler, the output of the prescaler to the divider input of a programmable divider whose control input is an input of the PLL circuit, is connected, the output of the programmable divider is guided to an input of a frequency phase detector, the other input of the frequency phase detector to the output of a reference frequency divider whose first control input is a second input of the PLL circuit and the divider input is driven by a reference frequency oscillator is connected, the output of the frequency-phase detector is passed via a loop filter to the input of the voltage-controlled local oscillator and the control output of the programmable divider is connected to a first control input of the prescaler erfi According to the invention achieved in that a further output of the frequency-phase detector is connected to a device for generating a mode control signal that the prescaler a second control input, which is connected to the output of the device for generating a mode control signal, and a third control input, the third Input of the PLL circuit is, and that the reference frequency divider has a second control input, which is also connected to the output of the means for generating a mode control signal.

Der erfindungsgemäße Vorteiler besteht aus fünf T-Flipflops, einem D-Flipflop, einem RS-Flipflop, zwei UND-Gattern, einem NAND-Gatter, drei ODER-Gattern sowie vier Invertern. Dabei bilden die T-Flipflops eine Teilerkette, indem der Takteingang des ersten T-Flipflop den Eingang der Teilerkette bildet und die Takteingänge der anderen T-Flipflops jeweils mit dem Q-Ausgang eines vorangestellten T-Flipflops verbunden sind.The prescaler according to the invention consists of five T flip-flops, one D flip-flop, one RS flip-flop, two AND gates, one NAND gate, three OR gates and four inverters. In this case, the T flip-flops form a divider chain, in that the clock input of the first T flip-flop forms the input of the divider chain and the clock inputs of the other T flip-flops are respectively connected to the Q output of a preceding T flip-flop.

Weiterhin bilden das D-Flipflop, das RS-Flipflop, ein erstes UND-Gatter, ein erstes ODER-Gatter sowie ein erster bis dritter Inverter eine Impulsmaskierungsschaltung bekannter Art, indem der Teilereingang des Vorteilers mit einem Eingang des ersten ODER-Gatters und dem Takteingang des D-Flipflop verbunden ist, der zweite Eingang des ersten ODER-Gatters an den Q-Ausgang des D-Flipflop und an den R-Eingang des RS-Flipflop angeschlossen ist, der Ausgang des ersten ODER-Gatters den Eingang der aus den fünf T-Flipflops gebildeten Teilerkette ansteuert, der Q-Ausgang des RS-Flipflop mit dem D-Eingang des D-Flipflop verbunden ist, der S-Eingang des RS-Flipflop an den Ausgang des ersten UND-Gatters angeschlossen ist, ein erster Eingang des ersten UND-Gatters vom ersten Steuereingang des Vorteilers angesteuert ist, der zweite Eingang des ersten UND-Gatters mit dem Eingang des ersten Inverters, einem Eingang des NAND-Gatters und dem Q-Ausgang des fünften T-Flipflop verbunden ist und der dritte Eingang des ersten UND-Gatters an den Ausgang des dritten Inverters angeschlossen ist, dessen Eingang vom Ausgang des zweiten Inverters angesteuert ist, dessen Eingang wiederum mit dem Ausgang des ersten Inverters verbunden ist. Der zweite Steuereingang des Vorteilers steuert den zweiten Eingang des NAND-Gatters und jeweils einen Eingang des zweiten und dritten ODER-Gatters an. Die Ausgänge des zweiten und dritten ODER-Gatters und der Ausgang des NAND-Gatters sind jeweils an einen Eingang des zweiten UND-Gatters angeschlossen, während dessen Ausgang mit dem Ausgang des Vorteilers verbunden ist. Ein dritter Steuereingang des Vorteilers steuert einen weiteren Eingang des zweiten ODER-Gatters und den Eingang des vierten Inverters an. Der Ausgang des vierten Inverters ist an einen zweiten Eingang des dritten ODER-Gatters angeschlossen, ein dritter Eingang des dritten ODER-Gatters ist mit dem Q-Ausgang des zweiten T-Flipflop verbunden und der Q-Ausgang des vierten T-Flipflop ist an einen dritten Eingang des zweiten ODER-Gatters angeschlossen.Furthermore, the D flip-flop, the RS flip-flop, a first AND gate, a first OR gate and a first to third inverter form a Impulsmaskierungsschaltung known type by the divider input of the prescaler with an input of the first OR gate and the clock input is connected to the D flip-flop, the second input of the first OR gate is connected to the Q output of the D flip-flop and to the R input of the RS flip-flop, the output of the first OR gate the input of the five T-flip-flops formed divider chain drives, the Q output of the RS flip-flop is connected to the D input of the D flip-flop, the S input of the RS flip-flop is connected to the output of the first AND gate, a first input of the first AND gate is driven by the first control input of the prescaler, the second input of the first AND gate is connected to the input of the first inverter, an input of the NAND gate and the Q output of the fifth T flip-flop and the third Input of the first AND gate is connected to the output of the third inverter whose input is driven by the output of the second inverter, whose input is in turn connected to the output of the first inverter. The second control input of the prescaler drives the second input of the NAND gate and one input of each of the second and third OR gates. The outputs of the second and third OR gates and the output of the NAND gate are each connected to an input of the second AND gate, while its output is connected to the output of the prescaler. A third control input of the prescaler drives a further input of the second OR gate and the input of the fourth inverter. The output of the fourth inverter is connected to a second input of the third OR gate, a third input of the third OR gate is connected to the Q output of the second T flip-flop and the Q output of the fourth T flip-flop is connected to a third input of the second OR gate connected.

Während der programmierbare Teiler, der Frequenz-Phasendetektor, der spannungsgesteuerte Empfängeroszillator, das Schleifenfilter und der Referenzfrequenzoszillator Schaltungsteile bekannter Art sind, verkörpert die Einrichtung zur Erzeugung eines Modesteuersignals eine Schaltung, die in Auswertung der vom Frequenz-Phasendetektor gelieferten Ausgangssignale bei Annäherung an den eingerasteten Zustand der PLL-Schaltung ein logisches Signal abgibt. Dem Referenzfrequenzteiler liegt ein Referenzfrequenzteiler bekannter Art zugrunde, der verschiedene Teilerverhältnisse realisieren kann, die mittels Anlegen logischer Signale an den ersten Steuereingang einzustellen sind. Bei Aktivierung des zweiten Steuereinganges des Referenzfrequenzteilers erfolgt die Verringerung des jeweiligen Teilerverhältnisses um den Faktor 2 bzw. 8. Der erfindungsgemäße Vorteiler realisiert in Abhängigkeit von der logischen Belegung an seinen drei Steuereingängen folgende Teilerverhältnisse:While the programmable divider, the frequency phase detector, the voltage controlled receiver oscillator, the loop filter and the reference frequency oscillator are circuit parts of known type, the device for generating a mode control signal embodies a circuit which evaluates the output signals supplied by the frequency phase detector as it approaches the locked state the PLL circuit outputs a logical signal. The reference frequency divider is based on a reference frequency divider known type, which can realize different divider ratios, which are set by applying logic signals to the first control input. When the second control input of the reference frequency divider is activated, the respective divider ratio is reduced by a factor of 2 or 8. The prescaler according to the invention realizes the following divider ratios as a function of the logical assignment at its three control inputs:

1. 2. 3. Teilerverhältnis1. 2. 3. Divisor ratio

1 1 0 331 1 0 33

0.1 1 320.1 1 32

1 1 1 331 1 1 33

0 0 0 160 0 0 16

1 0 0 16,51 0 0 16.5

0 0 1 40 0 1 4

1 0 1 4,1251 0 1 4,125

Bei O-Pegel am ersten Steuereingang des Vorteilers bleibt die Impulsmaskierungsschaltung wirkungslos und der Q-Ausgang des fünften T-Flipf lop realisiert ein Teilerverhältnis von 32, der Q-Ausgang des vierten T-FIipflop ein Teilerverhältnis von 16 sowie der Q-Ausgang des zweiten T-Flipflop ein Teilerverhältnis von 4.At the O level at the first control input of the prescaler the pulse masking circuit remains ineffective and the Q output of the fifth T flip-flop realizes a divider ratio of 32, the Q output of the fourth T-flipflop a divider ratio of 16 and the Q output of the second T-flipflop a divider ratio of 4.

Bei 1-Pegel am ersten Steuereingang des Vorteilers bewirkt jede 0/1-Flanke am Q-Ausgang des fünften T-Flipflop das Ausblenden eines Taktimpulses am Eingang der aus fünf T-Flipflops bestehenden Teilerkette durch die Impulsmaskierungsschaltung und damit eine Umschaltung auf ein höheres Teilerverhältnis. Die Differenz beider Teilerverhältnisse beträgt am Q-Ausgang des fünften T-Flipflop 1, am Q-Ausgang des vierten T-Flipflop 0,5 und am Q-Ausgang des zweiten T-Flipflop 0,125.At the 1-level on the first control input of the prescaler causes each 0/1 edge at the Q output of the fifth T flip-flop fading a clock pulse at the input of five T-flip-flops divider chain through the pulse masking circuit and thus a switch to a higher divider ratio , The difference between the two divider ratios is at the Q output of the fifth T flip-flop 1, at the Q output of the fourth T flip-flop 0.5 and at the Q output of the second T flip-flop 0.125.

Mit den logischen Signalen am zweiten und dritten Steuereingang erfolgt das Durchschalten jeweils eines der genannten T-Flipflop-Ausgänge auf den Ausgang des Vorteilers, indem 0-Pegel am zweiten Steuereingang das NAND-Gatter und 1-Pegel das zweite und dritte ODER-Gatter sperren, 1-Pegel am dritten Steuereingang das zweite ODER-Gatter und 0-Pegel das dritte ODER-Gatter undurchlässig machen.With the logic signals at the second and third control input, the through-connection of one of the said T-flip-flop outputs to the output of the prescaler is effected by blocking the NAND gate at the second control input and the second and third OR gates at the second control input 1 level on the third control input the second OR gate and 0 level make the third OR gate opaque.

Für den Empfang eines AM-Senders ist an den dritten Eingang der PLL-Schaltung, welcher mit dem dritten Steuereingang des Vorteilers verbunden ist, 1-Pegel anzulegen, während für den Empfang eines FM-Senders dort 0-Pegel erforderlich ist. Bei eingerasteter PLL-Schleife erzeugt die Einrichtung zur Erzeugung eines Modesteuersignales an ihrem Ausgang 1 -Pegel. Der Vorteiler arbeitet in einem vom Logikpegel an seinem ersten Steuereingang bestimmten Teilerverhältnis von 32 oder 33. Die Signalbelegung am dritten Eingang der PLL-Schaltung ist bedeutungslos. Der Referenzfrequenzteiler arbeitet in einem durch Dateneingabe am zweiten Eingang der Schaltung eingestellten Teilerverhältnis. Die Funktion der anderen Schaltungsteile und damit die Wirkungsweise der Gesamtschaltung entspricht der in Fig. 1 dargestellten bekannten Lösung. Bei einer Änderung des Teilerverhältnisses des programmierbaren Teilers durch eine Dateneingabe am ersten Eingang der Schaltung beim Auslösen eines Abstimmvorganges wird im Frequenz-Phasendetektor ein Nichtübereinstimmen von geteilter Empfängeroszillatorfrequenz und geteilter Referenzfrequenz festgestellt, womit über das Schleifenfilter dem spannungsgesteuerten Empfängeroszillator eine Nachsteuerspannung zugeführt wird. Gleichzeitig erzeugt die Einrichtung zur Erzeugung eines Modesteuersignales 0-Pegel an ihrem Ausgang, wodurch der Vorteiler in Abhängigkeit des am dritten Eingang der PLL-Schaltung anliegenden Logikpegels sein Teilerverhältnis um den Faktor 2 bzw. 8 verringert, d. h. teilweise ein gebrochenes Teilverhältnis realisiert. Weiterhin schaltet der Referenzfrequenzteiler auf eine zweite Gruppe von Teilerverhältnissen um, die in direkter Zuordnung zu den vorher wählbaren Teilerverhältnissen eine Verringerung des Teilerverhältnisses des Referenzfrequenzteilers um ebenfalls die Faktoren 2 bei FM und 8 bei AM bewirken. Damit erhöht sich der Betrag der im Frequenz-Phasendetektor verglichenen Frequenzen, wodurch die über das Schleifenfilter erzeugte Abstimmspannung schneller ihrem Sollwert zustrebt und damit die Grobabstimmung beschleunigt abläuft. Nach Erreichen eines bestimmten, auf Grund des Ausgangssignales des Frequenz-Phasendetektors durch die Einrichtung zur Erzeugung eines Modesteuersignales zu erkennenden Grades der Übereinstimmung der im Frequenz-Phasendetektor verglichenen Frequenzen (Ende der Grobabstimmung) entsteht am Ausgang der Einrichtung zur Erzeugung eines Modesteuersignales wieder 1-Pegel, womit der Referenzfrequenzteiler auf die Gruppe der größeren Teilerverhältnisse und der Vorteiler wieder auf die Teilerverhältniskombination 32/33 umschalten. Damit arbeitet der Vorteiler wieder ausschließlich mit ganzzahligen Teilerverhältnissen, und die Wirkungsweise der Schaltung entspricht wieder dem Ausgangszustand. Nach Erreichen des Sollwertes der Abstimmspannung befindet sich die PLL-Schaltung im eingerasteten Zustand und die Feinabstimmung ist beendet. Die Steuerdaten am ersten und zweiten Eingang der Schaltung beinhalten die pro Abstimmvorgang einmalige Teilerverhältnissteuerung für den programmierbaren Teiler und den Referenzfrequenzteiler und sind für Grob- und Feinabstimmung gemeinsam gültig.For the reception of an AM transmitter, the third input of the PLL circuit, which is connected to the third control input of the prescaler, 1-level to apply, while for the reception of an FM station there 0-level is required. When the PLL loop is engaged, the device for generating a mode control signal generates 1 level at its output. The prescaler operates in a divider ratio of 32 or 33 determined by the logic level at its first control input. The signal occupancy at the third input of the PLL circuit is meaningless. The reference frequency divider operates in a divider ratio set by data input at the second input of the circuit. The function of the other circuit parts and thus the operation of the overall circuit corresponds to the known solution shown in Fig. 1. In a change of the divider ratio of the programmable divider by a data input at the first input of the circuit when triggering a tuning operation in the frequency phase detector is detected a mismatch of divided local oscillator frequency and divided reference frequency, whereby the voltage controlled receiver oscillator via the loop filter, a Nachsteuerspannung is supplied. At the same time, the device for generating a mode control signal generates 0 level at its output, whereby the prescaler reduces its divider ratio by a factor of 2 or 8 as a function of the logic level applied to the third input of the PLL circuit, d. H. partially realizes a broken split ratio. Furthermore, the reference frequency divider switches over to a second group of divider ratios which, in direct association with the previously selectable divider ratios, cause a reduction of the divider ratio of the reference frequency divider by also the factors 2 at FM and 8 at AM. This increases the amount of the frequencies compared in the frequency phase detector, as a result of which the tuning voltage generated via the loop filter tends faster to its desired value and thus the coarse tuning takes place at an accelerated rate. After reaching a certain, due to the output signal of the frequency phase detector by the means for generating a mode control signal to be recognized degree of agreement of the frequency phase detector compared frequencies (end of the coarse tuning) arises at the output of the device for generating a mode control signal again 1 level , whereby the reference frequency divider switches over to the group of the larger divider ratios and the prescaler again to the divider ratio combination 32/33. Thus, the prescaler works again only with integer divider ratios, and the operation of the circuit corresponds again to the initial state. After reaching the target value of the tuning voltage, the PLL circuit is in the locked state and the fine tuning is completed. The control data at the first and second inputs of the circuit includes the divisional ratio control for the programmable divider and the reference frequency divider, unique for each tuning operation, and common for coarse and fine tuning.

Bei einer zweckmäßigen Ausführung der Erfindung ist die Einrichtung zur Erzeugung eines Modesteuersignals durch eine über den Mikrorechner des Systems softwaregesteuerte Datenzuführung ersetzt.In an expedient embodiment of the invention, the device for generating a mode control signal is replaced by a data supplied via the microcomputer of the system software-controlled data feed.

- 4 - ΔύΌ ö»ö Ausführungsbeispiel- 4 - ΔύΌ ö »ö embodiment

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnung zeigt inThe invention will be explained in more detail below using an exemplary embodiment. The accompanying drawing shows in

Fig. 2: ein Blockschaltbild einer erfindungsgemäßen PLL-Schaltung Fig.3: ein Ausführungsbeispiel eines erfindungsgemäßen VorteilersFIG. 2 shows a block diagram of a PLL circuit according to the invention; FIG. 3 shows an exemplary embodiment of a prescaler according to the invention

Die in Fig. 2 dargestellte erfindungsgemäße PLL-Schaltung besteht aus einem Vorteiler 8, einem programmierbaren Teiler 2, einer Frequenz-Phasendetektorschaltung 3, einem Schleifenfilter 6, einem spannungsgesteuerten Empfängeroszillator 5, einem quarzgesteuerten Referenzoszillator 7, einem Referenzfrequenzteiler 9 und einer Einrichtung zur Erzeugung eines Modesteuersignales 10.The PLL circuit according to the invention shown in Fig. 2 consists of a prescaler 8, a programmable divider 2, a frequency phase detector circuit 3, a loop filter 6, a voltage controlled receiver oscillator 5, a crystal-controlled reference oscillator 7, a reference frequency divider 9 and means for generating a Fashion control signals 10.

Der Ausgang des spannungsgesteuerten Empfängeroszillators 5 ist mit dem Teilereingang IN des Vorteilers 8 verbunden. Der Ausgang Q des Vorteilers 8 ist an den Teilereingang IN des programmierbaren Teilers 2 angeschlossen, während durch den Steuereingang TVM des programmierbaren Teilers 2 der Steuereingang MC1 des Vorteilers 8 angesteuert wird. Der Ausgang des Referenzfrequenzoszillators 7 ist mit dem Teilereingang IN des Referenzfrequenzteilers 9 verbunden. Der Q-Ausgang des programmierbaren Teilers 2 und der des Referenzfrequenzteilers 9 steuern den Frequenz-Phasendetektor 3 an. Dieser steuert das Schleifenfilter 6 an, dessen Ausgang mit dem Abstimmspannungseingang des spannungsgesteuerten Empfängeroszillators 5 verbunden ist. Der Frequenz-Phasendetektor 3 steuert weiterhin die Einrichtung zur Erzeugung eines Modesteuersignales 10 an, deren Ausgang an den Steuereingang MC2 des Vorteilers 8 und den Steuereingang MC3 des Referenzfrequenzteilers 9 angeschlossen ist. Der Steuereingang AM des Vorteilers 8 ist mit dem Eingang 100 der Schaltung verbunden, während der Steuereingang D1 des programmierbaren Teilers 2 an den Eingang 101 der Schaltung angeschlossen ist, und der Steuereingang D2des Referenzfrequenzteilers 9 von dem Eingang 102 der Schaltung angesteuert wird.The output of the voltage controlled local oscillator 5 is connected to the divider input IN of the prescaler 8. The output Q of the prescaler 8 is connected to the divider input IN of the programmable divider 2, while the control input TVM of the programmable divider 2 controls the control input MC1 of the prescaler 8. The output of the reference frequency oscillator 7 is connected to the divider input IN of the reference frequency divider 9. The Q output of the programmable divider 2 and that of the reference frequency divider 9 control the frequency phase detector 3. This controls the loop filter 6, the output of which is connected to the tuning voltage input of the voltage-controlled local oscillator 5. The frequency phase detector 3 also controls the device for generating a mode control signal 10, the output of which is connected to the control input MC2 of the prescaler 8 and the control input MC3 of the reference frequency divider 9. The control input AM of the prescaler 8 is connected to the input 100 of the circuit, while the control input D1 of the programmable divider 2 is connected to the input 101 of the circuit, and the control input D2 of the reference frequency divider 9 is driven by the input 102 of the circuit.

Während der programmierbare Teiler 2, der Frequenz-Phasendetektor 3, der spannungsgesteuerte Empfängeroszillator 5, das Schleifenfilter 6 und der Referenzfrequenzosziilator 7 Schaltungsteile bekannter Art sind, verkörpert die Einrichtung zur Erzeugung eines Modesteuersignales 10 eine Schaltung, die in Auswertung der vom Frequenz-Phasendetektor 3 gelieferten Ausgangssignale bei Annäherung an den eingerasteten Zustand der PLL-Schaltung ein logisches Signal abgibt. Dem Referenzfrequenzteiler 9 liegt ein Referenzfrequenzteiler bekannter Art zugrunde, der verschiedene Teilerverhältnisse realisieren kann, die mittels Anlegen logischer Signale an den Steuereingang D2 einzustellen sind. Bei Aktivierung des Steuereingangs MC3 erfolgt die Verringerung des jeweiligen Teilerverhältnisses um den Faktor 2 bzw. 8. Bei dem in Fig. 3 dargestellten erfindungsgemäßen Vorteiler bilden dieT-Flipflops11-15 eine Teilerkette, indem der Takteingang desT-Flipflop 11 den Eingang der Teilerkette bildet, der Q-Ausgang dieses T-Flipflop den Takteingang CdesT-Flipflop 12 ansteuert, diesen Q-Ausgang an den Takteingang CdesT-Flipflop 13 angeschlossen ist usw. Das D-Flipflop 16, das RS-Flipflop 17, das UND-Gatter 18 das ODER-Gatter 21 sowie die Inverter 25-27 bilden eine Impulsmaskierungsschaltung. Dabei ist der Teilereingang IN mit einem Eingang des ODER-Gatters 21 und dem Takteingang C des D-Flipflop 16 verbunden. Der zweite Eingang des ODER-Gatters 21 ist an den Q-Ausgang des D-Flipflop 16 und an den R-Eingang des RS-Flipflop 17 angeschlossen, während der Ausgang des ODER-Gatters 21 den Eingang derTeilerkette ansteuert. Der Q-Ausgang des RS-Flipflop 17 ist mit dem D-Eingang des D-Flipflop 16 verbunden und der S-Eingang des RS-Flipflop 17 ist an den Ausgang des UND-Gatters 18 angeschlossen. Ein Eingang dieses UND-Gatters wird vom Steuereingang MC1 angesteuert, während ein zweiter Eingang dieses UND-Gatters mit dem Eingang des Inverters 25, einem Eingang des NAND-Gatters 20 und dem Q-Ausgang des T-Flipflop 15 verbunden ist. Der dritte Eingang des UND-Gatters 18 ist an den Ausgang des Inverters 27 angeschlossen, während dessen Eingang vom Ausgang des Inverters 26 angesteuert wird, und dessen Eingang ist wiederum mit dem Ausgang des Inverters 25 verbunden. Der Steuereingang MC2 steuert den zweiten Eingang des NAND-Gatters 20 und jeweils einen Eingang der ODER-Gatter 22 und 23 an. Die Ausgänge dieser ODER-Gatter und der Ausgang des N AN D-Gatters 20 sind jeweils an einen Eingang des UND-Gatters 19 angeschlossen, während dessen Ausgang mit dem Ausgang Q des Vorteilers verbunden ist. Der Steuereingang AM steuert einen weiteren Eingang des ODER-Gatters 22 und den Eingang des Inverters 24 an. Der Ausgang dieses Inverters ist an einen weiteren Eingang des ODER-Gatters 23 angeschlossen, während ein weiterer Eingang dieses ODER-Gatters 23 mit dem Q-Ausgang des T-Flipflop 12 verbunden ist. Der Q-Ausgang des T-Flipflop steuert weiterhin einen dritten Eingang des ODER-Gatters 22 an.While the programmable divider 2, the frequency phase detector 3, the voltage controlled receiver oscillator 5, the loop filter 6 and the reference frequency oscillator 7 are circuit parts of known type, the device for generating a mode control signal 10 embodies a circuit which is evaluated in the manner supplied by the frequency phase detector 3 Output signals when approaching the latched state of the PLL circuit outputs a logical signal. The reference frequency divider 9 is based on a reference frequency divider known type, which can realize different divider ratios, which are set by applying logic signals to the control input D2. Upon activation of the control input MC3, the respective divider ratio is reduced by a factor of 2 or 8. In the prescaler according to the invention shown in FIG. 3, the T flip-flops 11-15 form a divider chain in that the clock input of the T flip-flop 11 forms the input of the divider chain. the Q output of this T flip-flop drives the clock input CdesT flip-flop 12, this Q output is connected to the clock input CdesT flip-flop 13, etc. The D flip-flop 16, the RS flip-flop 17, the AND gate 18, the OR Gate 21 and the inverters 25-27 constitute a pulse masking circuit. In this case, the divider input IN is connected to an input of the OR gate 21 and the clock input C of the D flip-flop 16. The second input of the OR gate 21 is connected to the Q output of the D flip-flop 16 and to the R input of the RS flip-flop 17, while the output of the OR gate 21 drives the input of the sub-string. The Q output of the RS flip-flop 17 is connected to the D input of the D flip-flop 16 and the S input of the RS flip-flop 17 is connected to the output of the AND gate 18. An input of this AND gate is driven by the control input MC1, while a second input of this AND gate is connected to the input of the inverter 25, an input of the NAND gate 20 and the Q output of the T flip-flop 15. The third input of the AND gate 18 is connected to the output of the inverter 27, while its input is driven by the output of the inverter 26, and its input is in turn connected to the output of the inverter 25. Control input MC2 drives the second input of NAND gate 20 and one input of OR gates 22 and 23, respectively. The outputs of these OR gates and the output of the N AN D gate 20 are each connected to one input of the AND gate 19, while its output is connected to the output Q of the prescaler. The control input AM controls a further input of the OR gate 22 and the input of the inverter 24. The output of this inverter is connected to another input of the OR gate 23, while another input of this OR gate 23 is connected to the Q output of the T flip-flop 12. The Q output of the T flip-flop also drives a third input of the OR gate 22.

Das in Fig. 3 dargestellte Ausführungsbeispiel eines erfindungsgemäßen Vorteilers realisiert in Abhängigkeit von der logischen Belegung an den Steuereingängen MC 1, MC2, AM folgende Teilerverhältnisse:The embodiment shown in FIG. 3 of a prescaler according to the invention implements the following division ratios as a function of the logical assignment at the control inputs MC 1, MC 2, AM:

MC1 MC 2 AM TeilerverhältnisMC1 MC 2 AM divider ratio

0 1 0 320 1 0 32

11 0 3311 0 33

0 1 1 320 1 1 32

1 1 1 331 1 1 33

0 0 0 160 0 0 16

1 0 0 16,51 0 0 16.5

0 0 1 4 "0 0 1 4 "

1 0 1 4,1251 0 1 4,125

Bei 0-Pegel am Steuereingang MC 1 des Vorteilers bleibt die Impulsmaskierungsschaltung wirkungslos, und der Q-Ausgang des T-Flipflop 15 realisiert ein Teilerverhältnis von 32, der Q-Ausgang des T-Flipflop 14 ein Teilerverhältnis von 16 sowie der Q-Ausgang des T-Flipflop 12 ein Teilerverhältnis von 4.At zero level at the control input MC 1 of the prescaler, the pulse masking circuit remains ineffective, and the Q output of the T flip-flop 15 realizes a divide ratio of 32, the Q output of the T flip-flop 14 a divider ratio of 16 and the Q output of T flip-flop 12 a divider ratio of 4.

Bei 1 -Pegel am Steuereingang MC 1 des Vorteilers bewirkt jede 0/1-Flanke am Q-Ausgang des T-Flipflop 15 das Ausblenden eines Taktimpulses am Eingang der aus den T-Flipflops 11-15 bestehenden Teilerkette durch die Impulsmaskierungsschaltung und damit eine Umschaltung auf ein höheres Teilerverhältnis. Die Differenz beider Teilerverhältnisse beträgt am Q-Ausgang des T-Flipflop 15 1, am Q-Ausgang des T-Flipflop 14 0,5 und am Q-Ausgang des T-Flipflop 12 0,125.At 1 level on the control input MC 1 of the prescaler, each 0/1 edge at the Q output of the T flip-flop 15 causes the hiding of a clock pulse at the input of consisting of the T flip-flops 11-15 divider chain by the pulse masking circuit and thus a switch to a higher divider ratio. The difference between the two divider ratios is at the Q output of the T flip-flop 15 1, at the Q output of the T flip-flop 14 0.5 and at the Q output of the T flip-flop 12 0.125.

Mit den logischen Signalen an den Steuereingängen MC2 und AM erfolgt das Durchschalten jeweils eines der genannten T-Flipflop-Ausgängeaufden Ausgang Q des Vorteilers, indem O-Pegel am Steuereingang MC2 das NAND-Gatter 20 und 1-Pegel die ODER-Gatter 22 und 23 sperren, 1-Pegel am Steuereingang AM das ODER-Gatter 22 und O-Pegel das ODER-Gatter 23 undurchlässig machen.With the logic signals at the control inputs MC2 and AM switching through each one of said T-flip-flop outputs to the output Q of the prescaler, by the O level at the control input MC2, the NAND gate 20 and 1 level, the OR gates 22 and 23 disable, 1-level at the control input AM the OR gate 22 and O-level make the OR gate 23 opaque.

Für den Empfang eines AM-Senders ist an den Eingang 100 der Schaltung 1-Pegel anzulegen, während für den Empfang eines FM-Senders dort O-Pegel erforderlich ist.For the reception of an AM transmitter, the input 100 of the circuit 1 has to be applied, while for the reception of an FM transmitter O level is required there.

Bei eingerasteter PLL-Schleife erzeugt die Einrichtung zur Erzeugung eines Modesteuersignales 10 an ihrem Ausgang 1-Pegel. Der Vorteiler 8 arbeitet in einem vom Logikpegel am Eingang MC 1 bestimmten Teilerverhältnis von 32 oder 33. Die Signalbelegung am Eingang 100 der Schaltung ist bedeutungslos. Der Referenzfrequenzteiler 9 arbeitet in einem durch Dateneingabe am Eingang 102 der Schaltung eingestellten Teilerverhältnis. Die Funktion der anderen Schaltungsteile und damit die Wirkungsweise der Gesamtschaltung entspricht der in Fig.1 dargestellten bekannten Lösung. Bei einer Änderung des Teilerverhältnisses des programmierbaren Teilers 2 durch eine neue Dateneingabe am Eingang 101 der Schaltung beim Auslösen eines Abstimmvorganges wird im Frequenz-Phasendetektor 3 ein Nichtübereinstimmen von geteilter Empfängeroszillatorfrequenz und geteilter Referenzfrequenz festgestellt, womit über das Schleifenfilter 6 dem Empfängeroszillator 5 eine Nachsteuerspannung zugeführt wird. Gleichzeitig erzeugt die Einrichtung zur Erzeugung eines Modesteuersignales 10 0-Pegel an ihrem Ausgang, wodurch der Vorteiler in Abhängigkeit des am Eingang 100 der Schaltung anliegenden Logikpegels sein Teilerverhältnis um den Faktor 2 bzw. 8 verringert, d. h. teilweise ein gebrochenes Teilerverhältnis realisiert. Weiterhin schaltet der Referenzfrequenzteiler 9 auf eine zweite Gruppe von Teilerverhältnissen um, die in direkter Zuordnung zu den vorher wählbaren Teilerverhältnissen eine Verringerung des Teilerverhältnisses des Referenzfrequenzteilers 9 um ebenfalls die Faktoren 2 bei FM und 8 bei AM bewirken. Damit erhöht sich der Betrag der im Frequenz-Phasendetektor 3 verglichenen Frequenzen, wodurch die über das Schleifenfilter 6 erzeugte Abstimmspannung schneller ihren Sollwert zustrebt und damit die Grobabstimmung beschleunigt abläuft.When locked PLL loop generates the means for generating a mode control signal 10 at its output 1 level. The prescaler 8 operates in a divider ratio of 32 or 33 determined by the logic level at the input MC 1. The signal assignment at the input 100 of the circuit is meaningless. The reference frequency divider 9 operates in a divider ratio set by data input at the input 102 of the circuit. The function of the other circuit parts and thus the operation of the overall circuit corresponds to the known solution shown in Figure 1. When changing the divider ratio of the programmable divider 2 by a new data input at the input 101 of the circuit when triggering a tuning operation in the frequency phase detector 3 a mismatch of shared local oscillator frequency and divided reference frequency is detected, whereby the loop oscillator 6, a tracking voltage is supplied to the local oscillator , Simultaneously, the means for generating a mode control signal 10 produces 0 level at its output, whereby the prescaler reduces its divider ratio by a factor of 2 and 8, respectively, depending on the logic level applied to the input 100 of the circuit. H. partially realizes a broken divider ratio. Furthermore, the reference frequency divider 9 switches over to a second group of divider ratios which, in direct association with the previously selectable divider ratios, bring about a reduction of the divider ratio of the reference frequency divider 9 by also the factors 2 at FM and 8 at AM. This increases the amount of the frequencies compared in the frequency phase detector 3, whereby the tuning voltage generated via the loop filter 6 faster approaches its desired value and thus the coarse tuning expires.

Nach Erreichen eines bestimmten, auf Grund des Ausgangssignales des Frequenz-Phasendetektors 3 durch die Einrichtung zur Erzeugung eines Modesteuersignales 10 zu erkennenden Grades der Übereinstimmung der im Frequenz-Phasendetektor 3 verglichenen Frequenzen (Ende der Grobabstimmung) entsteht am Ausgang der Einrichtung zur Erzeugung eines Modesteuersignales 10 wieder 1 -Pegel, womit der Referenzfrequenzteiler 9 auf die Gruppe der größeren Teilerverhältnisse und der Vorteiler 8 wieder auf die Teilerverhältniskombination 32/33 umschalten. Damit arbeitet der Vorteiler 8 wieder ausschließlich mit ganzzahligen Teilerverhältnissen, und die Wirkungsweise der Schaltung entspricht wieder dem Ausgangszustand. Nach Erreichen des Sollwertes der Abstimmspannung befindet sich die PLL-Schaltung im eingerasteten Zustand, und die Feinabstimmung ist beendet. Die Steuerdaten an den Eingängen 101 und 102 der Schaltung beinhalten die pro Abstimmvorgang einmalige Teilerverhältnissteuerung für den programmierbaren Teiler 2 und den Referenzfrequenzteiler 9 und sind für Grob-und Feinabstimmung gemeinsam gültig.After reaching a certain, due to the output signal of the frequency phase detector 3 by the means for generating a mode control signal 10 to be recognized degree of agreement of the frequency phase detector 3 compared frequencies (end of the coarse tuning) arises at the output of the device for generating a mode control signal 10th again 1 level, whereby the reference frequency divider 9 to the group of larger divider ratios and the prescaler 8 again switch to the divider ratio combination 32/33. Thus, the prescaler 8 again works exclusively with integer divider ratios, and the operation of the circuit again corresponds to the initial state. After reaching the target value of the tuning voltage, the PLL circuit is in the locked state, and the fine tuning is completed. The control data at the inputs 101 and 102 of the circuit includes the divide-by-ratio control for the programmable divider 2 and the reference frequency divider 9, unique for each tuning operation, and are common for coarse and fine tuning.

Claims

claims:

1. PLL circuit for digital tuning concepts in radio receivers, in which the output of a voltage-controlled local oscillator is connected to the divider input of a prescaler, the output of the prescaler is connected to the divider input of a programmable divider whose control input is an input of the PLL circuit, the output of the programmable divider is fed to an input of a frequency phase detector, the other input of the frequency phase detector to the output of a reference frequency divider whose first control input is a second input of the PLL circuit and the divider input is driven by a reference frequency oscillator connected the output of the frequency phase detector is fed via a loop filter to the input of the voltage controlled local oscillator and the control output of the programmable divider is connected to a first control input of the prescaler, characterized in that e in a further output of the frequency phase detector (3) is connected to a device for generating a mode control signal (10), that the prescaler (8) has a second control input (MC2) which is connected to the output of the device for generating a mode control signal (10) and a third control input (AM), which is a third input (100) of the PLL circuit, and that the reference frequency divider (9) has a second control input (MC3), which also to the output of the means for generating a mode control signal (10) is connected.

2. PLL circuit for digital tuning concepts in radio receivers according to claim 1, characterized in that the prescaler (8) consists of five T flip-flops (11-15), a D flip-flop (16), an RS flip-flop (17), two AND gates (18,19), a NAND gate (20), three OR gates (21-23) and four inverters (24-27) is constructed, wherein the T flip-flops (11-15) a Divider chain form by the clock input (C) of the first T flip-flop (11) is the input of the divider chain and the clock inputs (C) of the other T flip-flops (12-15) respectively connected to the Q output of a preceding T flip-flop are, where

Furthermore, the D flip-flop (16), the RS flip-flop (17), a first AND gate (18), a first OR gate (21) and a first to 'third inverter (25-27) a Impulsmaskierungsschaltung known Type by the divider input (IN) to an input of the first OR gate (21) and the clock input (C) of the D-type flip-flop (16) is connected, the second input of the first OR gate (21) to the Q Output of the D flip-flop (16) and connected to the R input of the RS flip-flop (17), the output of the first OR gate (21) to the input of the T-flip-flops (11-15) formed Parent chain is performed, the Q output of the RS flip-flop (17) is connected to the D input of the D flip-flop (16), the S input of the RS flip-flop (17) to the output of the first AND gate ( 18) is connected, a first input of this AND gate (18) from the first control input (MC1) is driven, the second input of the first AND gate (18) to the input of the first inverter (25), an input d NAND gate (20) and the Q output of the fifth T flip-flop (15) is connected, the third input of the first AND gate (18) to the output of the third inverter (27) is connected, whose input from the output the second inverter (26) is controlled, the input is in turn connected to the output of the first inverter (25), further the second control input (MC2) to the second input of the NAND gate (20) and in each case to an input of the second and third OR gate (22,23) is guided, the outputs of the second and third OR gate (22,23) and the output of the NAND gate (20) are each connected to an input of the second AND gate (19) , Whose output is connected to the output (Q) of the prescaler (8), the third control input (AM) to another input of the second OR gate (22) and to the input of the fourth inverter (24) is guided Output of the fourth inverter (24) to a second input of the third OR gate (23) is connected, a third input of this OR gate (23) to the Q output of the second T flip-flop (12) is connected and the Q output of the fourth T flip-flop (14) further to a third input of second OR gate (22) is guided.

3. PLL circuit for digital tuning concepts in radio receivers according to claim ^ characterized in that the means for generating a mode control signal (10) is replaced by a via the microcomputer of the system software-controlled data feed.

For this 3 pages drawings

Field of application of the invention

The invention relates to a PLL circuit suitable for use in digital tuning concepts in radio receivers.

Characteristic of the known technical solutions

Figure 1 shows the block diagram of a known in "Integrated Digital circuits for consumer electronics" Valvo data book 1982 p 109 described PLL circuit for tuning of radio receivers. The frequency generated in a voltage-controlled receiver oscillator is doing a working on the principle of Swallow from a A reference frequency generated in the reference frequency oscillator 7 is divided by four selectable discrete divider ratios by a reference frequency divider 4. The divided local oscillator frequency and the divided reference frequency become a frequency phase detector 3 whose output signals are used via a loop filter 6 to generate the tuning voltage for the voltage-controlled receiver oscillator 5. The setting of the divider ratios of the programmable Divider 2 and the reference frequency divider 4 takes place in each case by an input D1 or D2 of the relevant divider. These inputs can consist of several parallel connections.