DD289632A5

DD289632A5 - METHOD FOR CHANGING A FREQUENCY

Info

Publication number: DD289632A5
Application number: DD27811285A
Authority: DD
Inventors: Guenter Jahn; Bruno Stadler
Original assignee: Jahn,Guenter,De; Stadler,Bruno,De
Priority date: 1985-07-01
Filing date: 1985-07-01
Publication date: 1991-05-02

Abstract

Die Erfindung dient zum Erzielen kurzer Umschaltzeiten bei Frequenzwechsel. Die Aufgabe der Erfindung besteht darin, PLL-Regelschaltkreise, die relativ billig und klein sind, jedoch relativ grosze Einschwingzeiten besitzen und damit fuer schnelle Umschaltzeiten an sich ungeeignet sind, bei einem Verfahren zur digitalen Frequenzaufbereitung derart einzusetzen, dasz bei einem Frequenzwechsel Umschaltzeiten in der Groeszenordnung von Bruchteilen einer Millisekunde erreicht werden. Dabei wird so vorgegangen, dasz mindestens zwei gleichartig aufgebaute PLL-Regelschaltkreise so in ein Arbeitsregime einbezogen werden, dasz immer ein PLL-Regelschaltkreis innerhalb eines bestimmten Zeitintervalls im eingeschwungenen Zustand ueber einen elektronischen Umschalter ein Ausgangssignal liefert, waehrend gleichzeitig andere PLL-Regelschaltkreise fuer den Umschaltvorgang vorbereitet werden und sich in der Phase des Einschwingens befinden. Durch rechtzeitiges Umschalten auf das Ausgangssignal eines anderen PLL-Regelschaltkreises wird ein alternierendes Aussenden von Ausgangssignalen mit wechselnden Frequenzen sichergestellt.The invention serves to achieve short switching times with frequency changes. The object of the invention is to PLL control circuits that are relatively cheap and small, but have relatively large settling times and thus unsuitable for fast switching times to use in such a method for digital frequency processing, dasz at a frequency change switching times in the large order of fractions of a millisecond can be achieved. In this case, the procedure is such that at least two identically constructed PLL control circuits are included in a working regime such that always a PLL control circuit supplies an output signal within a certain time interval in the steady state via an electronic switch, while at the same time other PLL control circuits for the switching operation be prepared and in the phase of transient. By timely switching to the output signal of another PLL-regulating circuit, an alternating emission of output signals with changing frequencies is ensured.

Description

Hisrzu 2 Seiten ZeichnungenHisrzu 2 pages drawings

Field of application of the invention

Die Erfindung betrifft ein Verfahren zum Wechseln einer Frequenz, wie es häufig bei Funksendern beziehungsweise bei Funkempfängern oder elektronischen Meßgeräten erforderlich ist.The invention relates to a method for changing a frequency, as is often required in radio transmitters or in radio receivers or electronic measuring instruments.

Characteristic of the known state of the art

Spezielle Benutzer von Funksystemen betreiben diese in einer Betriebsart, bei der Sender und Empfänger zeitsynchron innerhalb einer Nachrichtensendung ihre Betriebsfrequenz mehrfach wechseln. Diese Betriebsart ist dann von Bedeutung, wenn an den Geheimhaltungsgrad hohe Anforderungen gestellt werden. Um ein günstiges Verhältnis zwischen der Verweilzeit auf einer Frequenz und der Umschaltzeit auf eine andere Frequenz, die als Unterbrechung der Nachrichtensendung in Kauf genommen werden muß, zu erreichen, muß für die Umschaltzeit eine Zeitobergrenze von wenigen Mikrosekunden bis zu wenigen Millisekunden gefordert werden.Special users of radio systems operate this in an operating mode in which transmitters and receivers change their operating frequency in a time-synchronized manner within a newscast. This operating mode is important if high demands are placed on the classification level. In order to achieve a favorable ratio between the residence time on one frequency and the switching time to another frequency, which must be accepted as interruption of the news program, a time limit of a few microseconds to a few milliseconds must be required for the switching time.

Bekannte Funksysteme besitzen in den Geräten zur dekadischen quarzstabilen Frequenzeinstellung digitale Froquenzaufbereitungen oder Synthesizer, die häufig durch sogenannte Phasenregelkreise, auch PLL-Schaltungen genannt, realisiert werden. In einfachster Ausführung bestehen diese aus einem Phasendetektor, einem Filter und einem spannungsgesteuerten Oszillator, die in einem Schleifenkreis liegen. Häufig wird zusätzlich ein Frequenzteiler mit festem oder veränderbarem Teilungsfaktor eingesetzt. Das Regelsystem sorgt dafür, daß der Oszillator in Frequenz und Phase durch ein Eingangssignal synchronisiert wird. Im Synchronzustand ist die Phasenverschiebung zwischen dem Eingangssignal und dem Oszillatorsignal null oder wenigstens ein Minimum. Sobald zwischen beiden Signalen eine Phasenverschiebung auftritt, wird der Oszillator solange nachgeregelt, bis die Phasendifferenz wieder null oder minimal wird. Aus dieser Arbeitsweise ergab sich der Name Phasenreg^lkreis oder Phase-locked loop (PLL).Known radio systems have in the devices for decadal quartz-stable frequency setting digital Froquenzaufbereitungen or synthesizer, which are often called by so-called phase locked loops, also called PLL circuits, realized. In the simplest version, these consist of a phase detector, a filter and a voltage-controlled oscillator, which lie in a loop circuit. Frequently, a frequency divider with a fixed or variable division factor is additionally used. The control system ensures that the oscillator is synchronized in frequency and phase by an input signal. In the synchronous state, the phase shift between the input signal and the oscillator signal is zero or at least a minimum. As soon as a phase shift occurs between the two signals, the oscillator is readjusted until the phase difference becomes zero or minimal again. From this mode of operation the name phase-locked loop or phase-locked loop (PLL) resulted.

Es gelangen sowohl Einschleifen- als auch Mehrschleifenanordnungen zum Einsatz, woraus sich entsprechende Einflüsse auf Rastermaß der dekadischen Frequenzeinstellung, Einschwingzeit und andere Parameter ergeben.Both single-loop and multi-loop arrangements are used, which results in corresponding influences on the pitch of the decadal frequency adjustment, settling time and other parameters.

Das PLL-Prinzip besitzt insofern große Bedeutung, weil es in hohem Maße und mit geringem Aufwand den Einsatz hochintegrierter, mikroelektronischer Schaltkreise ermöglicht. Für die eingangs genannte Forderung, den Vorgang einer neuen Frequenzeingabe und das Einschwingen auf einen veränderten Frequenzwert seiir schnell ablaufen zu lassen, sind die PLL-Schaltungen im allgemeinen nicht geeignet, da bei einem gebräuchlichen Kanalabstand von 25 kHz Einschwingzeiten von 10 bis 50 ms erreicht werden, die eine Frequenzsprung-Betriebsart mit einer Häufigkeit des Frequenzwechsels von > 100 Wechseln pro Sekunde nicht zulassen würden.The PLL principle has great significance in that it allows the use of highly integrated, microelectronic circuits to a high degree and with little effort. For the above-mentioned requirement, the process of a new frequency input and settling to a changed frequency seiir be run quickly, the PLL circuits are generally not suitable because with a common channel spacing of 25 kHz settling times of 10 to 50 ms can be achieved that would not allow a frequency hopping mode with a frequency change rate of> 100 beats per second.

Es sind Schaltungen bekannt, mit denen sich derartig kurze Umschaltzeiten beziehungsweise schnelle Frequenzwechsel erzielen lassen. Hierbei entsteht die Ausgangsfrequenz nicht durch einen Regelvorgang, sondern sie wird aus einer stationären Frequenz durch Mischung verbunden mit einer Vervielfachung oder einer Teilung gewonnen.Circuits are known with which such short switching times or fast frequency changes can be achieved. In this case, the output frequency does not arise through a control process, but it is obtained from a stationary frequency by mixing associated with a multiplication or division.

Derartige Verfahren zur Frequenzsynthese sind unter der Bezeichnung BCD-Verfahren bekannt.Such methods for frequency synthesis are known as BCD methods.

Sie zeichnen sich gegenüber dem PLL-Verfahren durch schnellere Umschaltzeiten bei Frequenzwechsel sowie durch eine bessere Störunterdrückung aus. Typisch sind Umschaltzeiten von 20ps gegenüber solchen im ms-Bereich beim PLL-Verfahren.They are distinguished from the PLL method by faster switching times for frequency changes as well as better interference suppression. Typical are switching times of 20 ps compared to those in the ms range in the PLL method.

Von Nachteil ist jedoch der relativ hohe Schaltungsaufwand realisierter BCD-Synthesizer gegenüber PLL-Synthesizern.A disadvantage, however, is the relatively high circuit complexity realized BCD synthesizer compared to PLL synthesizers.

Ziel der Erfindung ist, bei einem Verfahren zum Wechseln einer Frequenz mittels einer digitalen Frequenzaufbereitung mindestens 100 Frequenzwechsel pro Sekunde zu erreichen. Dabei soll das Verhältnis der Verweilzeit auf einer Betriebsfrequenz, in der die Nachrichtenübertragung stattfindet, zur Umschaltzeit mindestens 210 sein.The aim of the invention is to achieve at least 100 frequency changes per second in a method for changing a frequency by means of a digital frequency processing. The ratio of the dwell time to an operating frequency in which the message transmission takes place should be at least 210 at the switchover time.

Presentation of the weaving of the invention

Die Aufgabe der Erfindung besteht darin, unter Beibehaltung des aufwand· und kostengünstigen PLL-Prinzips ein Verfahren für einen schnellen Frequenzwechsel zu finden, das einen weitestgehend monolithischen Aufbau eines Synthesizers zuläßt, so daß ein Einsatz für tragbare Funkgnräte ermöglicht wird.The object of the invention is to find a method for a rapid frequency change while maintaining the cost-effective and cost-effective PLL principle, which allows a largely monolithic structure of a synthesizer, so that an employment for portable radio predictors is made possible.

Erfindungsgemäß wird dies dadurch erreicht, daß die Ausgangssignale unterschiedlicher Betriebsfrequenz mindestens zweier gleichartig aufgebauter PLL-Regelschaltkreiso mittels eines mikroprozessorgesteuerten, elektronischen Umschalters wechselweise derart umgeschaltet werden, daß innerhalb eines ersten Zeitintervalls das Ausgangssignal des einen PLL-Regelschaltkreises mit einer vorher eingeschwungenen Frequenz durchgeschaltet wird und gleichzeitig im ersten Zeitintervall das AusgangsFignal d6s zweiten PLL-Regelschaltkreises zur Umschaltung vorbereitet wird und auf eine zweite Frequenz einschwingt und daß nach Ablauf des ersten Zeitintervalls innerhalb eines zweiten Zeitintervalls das Ausgangssignal des zweiten PLL-Regclschaltkreises mit der zweiten eingeschwungenen Frequenz vom elektronischen Umschalter durchgeschaltet wird und gleichzeitig im zweiten Zeitintervall das Ausgangssignal des ersten PLL-Regelschaltkreises zur Umschaltung vorbereitet wird und mit einer dritten Frequenz einschwingt und so fort.According to the invention this is achieved in that the output signals different operating frequency of at least two identically constructed PLL Regelschaltkreiso be alternately switched by means of a microprocessor-controlled electronic switch so that within a first time interval, the output of a PLL-regulating circuit is turned on with a previously settled frequency and simultaneously in the first time interval the AusgangsFignal d6s second PLL control circuit is prepared for switching and settles to a second frequency and that after the first time interval within a second time interval, the output of the second PLL Regclschaltkreises with the second settled frequency of the electronic switch is turned on and simultaneously in the second time interval, the output signal of the first PLL control circuit is prepared for switching and with a third frequency e vibrates and so on.

Für eine Vervielfachung der Frequonz der vorn elektronischen Umschalter durchgeschalteten Ausgangssignale ist es zweckmäßig, die durchgeschalteten Ausgangssignale einem weite.en PLL-Regelschaltkreis, dem eine Frequenzteilerschaltung mit festem Teilungsfaktor zugeordnet ist, zuzuführen.For a multiplication of the Frequonz of the front electronic circuit breaker through-connected output signals, it is expedient, the switched-through output signals weite.en PLL control circuit, which is associated with a frequency divider circuit with a fixed division factor supply.

Die Vorbereitung für die Umschaltung beziehungsweise den Frequenzwechsel sowie die Steuerung des elektronischen Umschalters übernimmt ein Mikroprozessor, der die notwendigen Signale bitseriell oder byte-seriell bereitstellt.The preparation for the switching or the frequency change and the control of the electronic switch takes over a microprocessor, which provides the necessary signals bit-serial or byte-serial.

Ausführungsbefsplel

Anhand eines in der Zeichnung wiedergegebenen Ausführungsbeispiels zur Durchführung des Verfahrens wird die Erfindung näher erläutert. Die Zeichnung zeigt inReference to a reproduced in the drawing embodiment for carrying out the method, the invention is explained in detail. The drawing shows in

Fig. 1: eine Schaltungsanordnung zur digitalen Frequenzaufbereitung und in Fig. 2: ein Schema von Zeitabläufen.Fig. 1: a circuit arrangement for digital frequency processing and in Fig. 2: a scheme of timings.

The circuit arrangement shown in Fig. 1 consists essentially of two identically constructed Phase locked loops PLL 1 and PLL2, for which integrated circuits are used. The circuit: ^ uptien both Phase locked loops PLL 1; PLL2 have the same reference numerals. Each phase locked loop consists of one harvest Frequency divider circuit Fr 1; Fr 2, a phase detector PD1; PD 2, a low pass TP1; TP2, a second one Frequency divider circuit F1; F2 and a voltage controlled oscillator S01; SO 2, whose output is connected to a

elektronischen Umschalter U geführt ist, an dessen Ausgang A das auszusendende Signal ansteht.electronic switch U is performed at the output A is the signal to be sent out.

A temperature-stabilized quartz oscillator TO supplies a common frequency standard. A third phase-locked loop PLL3, consisting of a phase detector PD3, a low-pass filter TP3, a Frequency divider circuit F3 and a voltage controlled oscillator SOv, operates as a frequency multiplier. At two Control inputs S1; S2 receive control signals from a microprocessor, not shown. The frequency setting for

die beiden ersten Phasenregelkreise PLL1; PLL2 wird vom Mikrorechner dekadisch vorgenommen. Das Rastermaß derthe first two phase locked loops PLL1; PLL2 is made decadic by the microcomputer. The pitch of the

Frequency setting is equal to the product of the reference frequency for the two phase locked loops PLL 1; PLL2 and

dem Teilungsfaktor n3 der Frequenzteilerschaltung F3 des dritten Phasenregelkreises PLL3.the division factor n3 of the frequency divider circuit F3 of the third phase locked loop PLL3.

The alternating preparation of a phase locked loop PLL 1; f. L2 apply to the frequency to be switched over

eine Datenleitung D eintreffende Signale, die mittels über ein Leitung T eintreffender Taktimpulse in den jeweiligena data line D arriving signals that arrive by means of a line T arriving clock pulses in the respective

Frequency divider F1; F2 be read. The release of the respective frequency divider F1; F2 take over lines E1; E 2 incoming enable signals. The time duration dor individual processes is shown in Fig. 2. The respective preparation period tv 1 to tv4 within

einzelner Zeitintervalle τθ bis τ3 betrage beispielsweise 100ps und die jeweilige Einschwingzeitdauer te 1 bis te4 einesindividual time intervals τθ to τ3 amounts, for example, 100ps and the respective settling time te 1 to te4 one

Phase locked loop PLL 1; PLL2, which is the amount of time that each control system takes to enter a new one Division factor η 1; to tune n2 to the new frequency value, amount to about 9.5 ms, then must for each Time interval τ 1 to τ3, in which an output signal with a frequency f 1 to f 3 cm output A lingers, a period of about

10ms vorgesehen werden, das heißt, der Umschalter U muß in einer Sekunde 'iOOmal umschalten.10ms are provided, that is, the switch U must switch in a second '100 times.

The absolute operational standby time tb 1, tb2 of each phase locked loop PLL 1; However, PLL2 is always slightly larger than that

jeweilige Zeitintervall, so daß das Umschalten auf eine andere Frequenz stets zu definierten Zeitpunkten tp 1 bis tp3 stattfindet.respective time interval, so that the switching to another frequency always takes place at defined times tp 1 to tp3.

If the settling time duration te caused by other values of the reference frequency fr would change and thus the Time intervals! · 1 to τ3 increase, thus the switching frequency becomes smaller. In this case, one is in multiplex mode

einzubeziehender weiterer Phasenreo ilkreis erforderlich sowie ein Umschalter mit drei Stellungen.to be included further Phasenreo ilkreis required and a switch with three positions.

The processes would be equivalent to Hg. 2 analogue and time-expired. Thus, it is achieved with the invention that with slow-reacting, but at a relatively low cost Phasonregelkreisen Switching from one operating frequency to another operating frequency in the ps time range can be realized.

Claims

1. A method for changing a frequency for digital frequency processing involving PLL control circuits, characterized in that the output signals different operating frequency of at least two identically constructed PLL control circuits (PLL 1, PLL2) by means of a microprocessor-controlled electronic switch (U) alternately switched such in that, within a first time interval (τ 1), the output signal of the one PLL control circuit (PLL1) with a previously fixed frequency (fi) is through. is switched (tp 1) and simultaneously in the first time interval (τ 1), the output signal of the second PLL control circuit (PLL2) is prepared for switching (tv2) and with a second frequency (f2) settles (te2) and that after the expiration of the first Time interval (τ 1) within a second time interval (τ2), the output signal of the second PLL control circuit (PLL2) with the second settled frequency (f 2) from the electronic switch (U) is switched through (tp2) and simultaneously in the second time interval (τ2) the output signal of the first PLL control circuit (PLL1) is prepared for switching (tv3) and settles at a third frequency (f3) (te3) and so on.

2. The method according to claim 1, characterized in that the output signals of the electronic switch (U) to a further PLL control circuit (PLL3), with a frequency divider circuit (F3) and fixed division factor (n3) are supplied.

3. The method according to claim 1, characterized in that are used to control the timing of signals from a microprocessor.